JPS59219780A - グラフイツクメモリ・アクセス回路 - Google Patents
グラフイツクメモリ・アクセス回路Info
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- JPS59219780A JPS59219780A JP58093752A JP9375283A JPS59219780A JP S59219780 A JPS59219780 A JP S59219780A JP 58093752 A JP58093752 A JP 58093752A JP 9375283 A JP9375283 A JP 9375283A JP S59219780 A JPS59219780 A JP S59219780A
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（４）発明の技術分野
本発明はグラフィックメモリ・アクセス回路、特にグラ
フィックメモリが多重化されているグラフィックディス
プレイ装置において、所望のピットだけを八−ドウエア
によって高速にライトまたはリードできるようにしたグ
ラフィックメモリ・アクセス回路に関するものである。
フィックメモリが多重化されているグラフィックディス
プレイ装置において、所望のピットだけを八−ドウエア
によって高速にライトまたはリードできるようにしたグ
ラフィックメモリ・アクセス回路に関するものである。
ＣＢ） 従来技術と問題点
いわゆるラスタースキャン型グラフィックディスプレイ
装置においては、グラフィックメモリの内容を高速で処
理するために、グラフィックメモリを多重化し、８ビツ
トまたは１６ビツトなどの単位で並列的にリードまたは
ライトすることが行われている。
装置においては、グラフィックメモリの内容を高速で処
理するために、グラフィックメモリを多重化し、８ビツ
トまたは１６ビツトなどの単位で並列的にリードまたは
ライトすることが行われている。
第１図ｉｔ従来のアクセス回路の例、第２図は表示座標
とグラフィックメモリとの関係を説明するための図、第
３図は第１図図示アクセス回路を用いた場合のソフトウ
ェアによる処理の例を示す。
とグラフィックメモリとの関係を説明するための図、第
３図は第１図図示アクセス回路を用いた場合のソフトウ
ェアによる処理の例を示す。
図中、ｌ−１ないしｌ−ｎはグラフィックメモリ、２は
タイミング発生器、３はアドレス変換器、４はデータ・
ライト・レジスタ、５はデータ嗜リード・レジスタ、６
はデータ処理装置、７はグラフィック−ディスプレイ装
置の表示画面を表わす。
タイミング発生器、３はアドレス変換器、４はデータ・
ライト・レジスタ、５はデータ嗜リード・レジスタ、６
はデータ処理装置、７はグラフィック−ディスプレイ装
置の表示画面を表わす。
グラフィックメモリ１−１〜１−聾は、それぞれ例えば
１６ＫＢまたは６４ＫＢなどのメモリ素子で構成される
ランダムφアクセス畢メそり（ＲＡＭ）である。この例
ではル個多重化して用いられている。
１６ＫＢまたは６４ＫＢなどのメモリ素子で構成される
ランダムφアクセス畢メそり（ＲＡＭ）である。この例
ではル個多重化して用いられている。
タイミング発生器２は、メモリのリードまたはライト用
のタイミング信号を発生する回路である。
のタイミング信号を発生する回路である。
アドレス変換器３は、データ処理装置６から指定された
アドレスをグラフィックメモリ１−１〜１−ルに共通に
供給する。表示画面上の位置を示す座標Ｘ、Ｙと、アド
レスとの関係は、例えば第２図図示の如くになっている
。第２図は８多賞の例を示している。１つのアドレスに
８ピツトのデータが対応し、その各ビットはグラフィッ
クメモリ１−１〜１−ルに分配される。グラフィックメ
モリ１−１〜１−ルからのデータの読み出しおよび書き
込みは、それぞれデータ噛り一ド・レジスタ５およびデ
ータ・ライト・レジスタ４を用いて、ルビット単位で行
われる。
アドレスをグラフィックメモリ１−１〜１−ルに共通に
供給する。表示画面上の位置を示す座標Ｘ、Ｙと、アド
レスとの関係は、例えば第２図図示の如くになっている
。第２図は８多賞の例を示している。１つのアドレスに
８ピツトのデータが対応し、その各ビットはグラフィッ
クメモリ１−１〜１−ルに分配される。グラフィックメ
モリ１−１〜１−ルからのデータの読み出しおよび書き
込みは、それぞれデータ噛り一ド・レジスタ５およびデ
ータ・ライト・レジスタ４を用いて、ルビット単位で行
われる。
したがって、従来、多重化されたグラフィックメモリの
１点にデータな誉〈とさ、他の点に影響を与えないよう
にするために、１度、多重化されたすべてのグラフィッ
クメモリからデータ・リードφレジ′スタ５を経由して
、データを読み出し、書き込みたい１点のデータだけを
修圧し°〔、データーライ）−レジスタ４を経由して、
再度書き込む処理が必要であった。
１点にデータな誉〈とさ、他の点に影響を与えないよう
にするために、１度、多重化されたすべてのグラフィッ
クメモリからデータ・リードφレジ′スタ５を経由して
、データを読み出し、書き込みたい１点のデータだけを
修圧し°〔、データーライ）−レジスタ４を経由して、
再度書き込む処理が必要であった。
そのため、ソフトウェアによって、データ処理装置６は
、例えば第３図に図示したような処理を行う必要があっ
た。更新したいビット位置を示すＸ座標をまずレジスタ
Ｒ１に入れる。次に右シフトによって、Ｘ座標の下位ビ
ットをレジスタＲ２に抽出する。多重度が例えば８であ
れば３ビツト、１６であれば４ビツトを取出すようにす
る。Ｘ座標の残シの上位ビットは、Ｘ座標とともにアド
レス変換器へ出力きれ、グラフィックメモリのアドレス
情報として用いられる。レジスタＲ２は、さらに右ジッ
トされ、桁合せ後、１力ＩＪ算される。レジスタＫｌに
先頭ビットを１゛１」にしたデータをロードし、レジス
タ１４２の値だけ、左ローデートする。レジスタＲ１の
内容は、アクセス単位のデータ内のヒツト位置なボ１−
ことになる。次にレジスタＲ２にグラフインクメモリか
ら旧表示データを入力し、レジスタＲ１とレジスタＲ２
との論玲和をとって、新表示データとして出力する。
、例えば第３図に図示したような処理を行う必要があっ
た。更新したいビット位置を示すＸ座標をまずレジスタ
Ｒ１に入れる。次に右シフトによって、Ｘ座標の下位ビ
ットをレジスタＲ２に抽出する。多重度が例えば８であ
れば３ビツト、１６であれば４ビツトを取出すようにす
る。Ｘ座標の残シの上位ビットは、Ｘ座標とともにアド
レス変換器へ出力きれ、グラフィックメモリのアドレス
情報として用いられる。レジスタＲ２は、さらに右ジッ
トされ、桁合せ後、１力ＩＪ算される。レジスタＫｌに
先頭ビットを１゛１」にしたデータをロードし、レジス
タ１４２の値だけ、左ローデートする。レジスタＲ１の
内容は、アクセス単位のデータ内のヒツト位置なボ１−
ことになる。次にレジスタＲ２にグラフインクメモリか
ら旧表示データを入力し、レジスタＲ１とレジスタＲ２
との論玲和をとって、新表示データとして出力する。
以上のように、従来の方式によれば、グラフィックメモ
リの多重化がル多重の場合、ディスプレイｈａのラスタ
一方向の座標の下位＜−１ｏｇｎ）ビットが消失するの
で、表示座標を八−ドウエア座標に変換して、マイクロ
プロセラｆ （ＭＰＵ） 、中央演算装置（ＣＰ−ＬＪ
）などのデータ処理装置や他のハードウェア装置等から
与えなければならず、処理が複雑どなり、処理時間が多
くかかるという問題があった。また、１点の表示または
消去を行うのにも、１度が点のデータを読み出し、表示
または消去したい１点の座標に相当するビットをセット
またはリセットしなければならず、その処理時間が余計
にかかるという問題があった。
リの多重化がル多重の場合、ディスプレイｈａのラスタ
一方向の座標の下位＜−１ｏｇｎ）ビットが消失するの
で、表示座標を八−ドウエア座標に変換して、マイクロ
プロセラｆ （ＭＰＵ） 、中央演算装置（ＣＰ−ＬＪ
）などのデータ処理装置や他のハードウェア装置等から
与えなければならず、処理が複雑どなり、処理時間が多
くかかるという問題があった。また、１点の表示または
消去を行うのにも、１度が点のデータを読み出し、表示
または消去したい１点の座標に相当するビットをセット
またはリセットしなければならず、その処理時間が余計
にかかるという問題があった。
（Ｑ 発明の目的と構成
本発明は上記問題点の解決を図シ、ラスタ一方向の表示
座標とハードウェアに与える座標とを一致させ、簡潔に
処理対象のビットを指定できるようにし、かつ多重度を
意識することなく、アクセス元が処理したいビットだけ
を高速に処理できるようにしたグラフィックメモリーア
クセス回路を提供することを目的としている。そのため
、本発明のグラフィックメモリ・アクセス回路は、グラ
フィックメモリが多重化されているラスタースキン型グ
ラフィックディスプレイ装置におけるグラフィックメモ
リ・アクセス回路において、上記グラフィックディスプ
レイ装置の表示画面に対応する座標情報から上記多重化
されたル個のグラフィックメモリに対し共通に与えられ
るアドレスを抽出して出力するとともに上記座標情報の
一部を抽出して上記ｎ個のグラフィックメモリの１つを
選択する情報を出力するアドレス変換器と、上記グラフ
ィックメモリの１つを選択する情報をデコードするデコ
ーダと、上記グラフィックメモリに書き込むべきビット
情報を保持するライト用ビット保持手段または／および
上記グラフィックメモリから読み込んだピット情報を保
持するリード用ビット保持手段を少なくともそなえ、与
えられた座標情報によって定まる画素に対応するピット
情報だけをライトまたはリードすることを特徴としてい
る。以下図面を参照しつつ実施例に従って説明する。
座標とハードウェアに与える座標とを一致させ、簡潔に
処理対象のビットを指定できるようにし、かつ多重度を
意識することなく、アクセス元が処理したいビットだけ
を高速に処理できるようにしたグラフィックメモリーア
クセス回路を提供することを目的としている。そのため
、本発明のグラフィックメモリ・アクセス回路は、グラ
フィックメモリが多重化されているラスタースキン型グ
ラフィックディスプレイ装置におけるグラフィックメモ
リ・アクセス回路において、上記グラフィックディスプ
レイ装置の表示画面に対応する座標情報から上記多重化
されたル個のグラフィックメモリに対し共通に与えられ
るアドレスを抽出して出力するとともに上記座標情報の
一部を抽出して上記ｎ個のグラフィックメモリの１つを
選択する情報を出力するアドレス変換器と、上記グラフ
ィックメモリの１つを選択する情報をデコードするデコ
ーダと、上記グラフィックメモリに書き込むべきビット
情報を保持するライト用ビット保持手段または／および
上記グラフィックメモリから読み込んだピット情報を保
持するリード用ビット保持手段を少なくともそなえ、与
えられた座標情報によって定まる画素に対応するピット
情報だけをライトまたはリードすることを特徴としてい
る。以下図面を参照しつつ実施例に従って説明する。
（２）発明の実施例
第４図は本発明の一実施例構成、第５図はアドレス変換
の一実施例態様説明図、第６図および第７図はそれぞれ
本発明の他の一実施例構成を示す。
の一実施例態様説明図、第６図および第７図はそれぞれ
本発明の他の一実施例構成を示す。
第４図中、符号１−１〜ｌ −ｎ 、 ２ 、６は第
１図に対応し、１０はアドレス変換器、１１はデコーダ
、１２はデータ・ライト・フリップフロップ、１３はデ
ータセレクタ、１４はデータ・リード・フリップフロッ
プ、１５−１ないし１５−ルおよび１６−１ないし１６
−ｎはスリーステートのゲートを表わす。
１図に対応し、１０はアドレス変換器、１１はデコーダ
、１２はデータ・ライト・フリップフロップ、１３はデ
ータセレクタ、１４はデータ・リード・フリップフロッ
プ、１５−１ないし１５−ルおよび１６−１ないし１６
−ｎはスリーステートのゲートを表わす。
例えば５１２Ｘ５１２ドツトの表示画面に対する画像情
報のメモリとして、３２ＫＢのメモリ容量が必要となる
。第４図において、多重度路が例えば８であるとすると
、各グラフィックメモリ１−１−１−３は、少なくとも
３２にビット以上の容量が必要とな夛、例えば６４にの
ダイナミックＲＡＭを用いて、その記憶エリアの半分を
使用するようにされる。データ処理装置６は、逐次命令
をフェッチして実行する装置であって、グラフィック・
ディスプレイ装置に画像を表示するときに、グラフィッ
クメモ９１−１〜１−？Ｌ Ｋそのデータを書き込む。
報のメモリとして、３２ＫＢのメモリ容量が必要となる
。第４図において、多重度路が例えば８であるとすると
、各グラフィックメモリ１−１−１−３は、少なくとも
３２にビット以上の容量が必要とな夛、例えば６４にの
ダイナミックＲＡＭを用いて、その記憶エリアの半分を
使用するようにされる。データ処理装置６は、逐次命令
をフェッチして実行する装置であって、グラフィック・
ディスプレイ装置に画像を表示するときに、グラフィッ
クメモ９１−１〜１−？Ｌ Ｋそのデータを書き込む。
本発明の場合、データ処理装置６が表示座標Ｘ、Ｙから
グラフィックメモリ１−１〜ｌ−ｎのアドレス有効情報
をいちいち抽出する必要がなく、直接表示座標Ｘ、Ｙを
アドレス変換器１０に与えることができる。また、処理
したいビットだけに着目して、書き込みの場合には、デ
ータ拳ライト・フリップフロップ１２に値を設定し、読
み出しの場合には、データ・リード・フリップフロップ
１４からビット・データを取シ出すことができる。デー
タ働ライ）−フリップフロップ１２またはデーターリー
ド・フリップフロップ１４には、例えば特定のアドレス
が予め与えられ、通常のメモリと同様にアクセスできる
ようになっていると考えてよい。
グラフィックメモリ１−１〜ｌ−ｎのアドレス有効情報
をいちいち抽出する必要がなく、直接表示座標Ｘ、Ｙを
アドレス変換器１０に与えることができる。また、処理
したいビットだけに着目して、書き込みの場合には、デ
ータ拳ライト・フリップフロップ１２に値を設定し、読
み出しの場合には、データ・リード・フリップフロップ
１４からビット・データを取シ出すことができる。デー
タ働ライ）−フリップフロップ１２またはデーターリー
ド・フリップフロップ１４には、例えば特定のアドレス
が予め与えられ、通常のメモリと同様にアクセスできる
ようになっていると考えてよい。
アドレス変換器１０は、表示座標Ｘ、Ｙから得られるア
ドレスから、ル多重時には（’ｏｈ ｎ）ビットの下位
アドレスを抽出し、デコーダ１１およびデータセレクタ
１３に供給するとともに、残シの上位アドレスをグラフ
ィックメモリ１−１〜１−ｔｔに対する共通のアドレス
として出力する回路である。例えば、５１２Ｘ５１２ド
ツトの画面であって、多重度が８である場合に、第５図
図示の如く、Ｙ座標とＸ座標とを組合せて、下位の３ピ
ツトをデコーダ１１およびデータセレクタ１３に送出し
、残夛の上位ビットをグラフィックメモリ１−１〜ｌ−
ｎのアドレスとする。
ドレスから、ル多重時には（’ｏｈ ｎ）ビットの下位
アドレスを抽出し、デコーダ１１およびデータセレクタ
１３に供給するとともに、残シの上位アドレスをグラフ
ィックメモリ１−１〜１−ｔｔに対する共通のアドレス
として出力する回路である。例えば、５１２Ｘ５１２ド
ツトの画面であって、多重度が８である場合に、第５図
図示の如く、Ｙ座標とＸ座標とを組合せて、下位の３ピ
ツトをデコーダ１１およびデータセレクタ１３に送出し
、残夛の上位ビットをグラフィックメモリ１−１〜ｌ−
ｎのアドレスとする。
デコーダ１１は、アドレス変換器１０からの入力情報を
デコードする回路であって、例えば８多重であって、３
ビツトの情報が「００１」の場合には、ｒｌｏｌｌｌｌ
ｌｌＪを出力すや。データセレクタ１３は、アドレス変
換器１０からの入力情報によって、グラフィックメモリ
１−１〜ｌ−ｎの各出力の１つを選択して、データ・リ
ード・フリップフロップ１４に供給する回路である。
デコードする回路であって、例えば８多重であって、３
ビツトの情報が「００１」の場合には、ｒｌｏｌｌｌｌ
ｌｌＪを出力すや。データセレクタ１３は、アドレス変
換器１０からの入力情報によって、グラフィックメモリ
１−１〜ｌ−ｎの各出力の１つを選択して、データ・リ
ード・フリップフロップ１４に供給する回路である。
例えばデータ処理装置６が、表示画面に点を描く場合、
まず描画するドツトの情報をデータ・ライト・フリップ
フロップト２にセットし、アドレス変換器ｌＯへ描画す
る点のＸ、Ｙ座標を送る。次に、タイミング発生器２ヘ
ライト指定の信号を送ると、次のライトサイクルに、以
下に述べるようにグラフインクメモリへ新しい座標デー
タを描画することとなる。すなわち、ラスタ一方向の表
示座標の下位アドレスに相当するビットが、デコーダ１
１によってデコードされ、ゲー）１６−１〜１６−ｎの
１つだけを導通状態にする。、従って、そのゲートに接
続されたグラフィックメモリに対してだけ、データ・ラ
イト・フリップフロップ１２の内容が転送され、他のグ
ラフィックメモリには、上記の１つを除い′〔、ゲー）
１５−１〜１５−ｎを経由し、グラフィックメモリから
読み出した情報をそのまま書き込む。
まず描画するドツトの情報をデータ・ライト・フリップ
フロップト２にセットし、アドレス変換器ｌＯへ描画す
る点のＸ、Ｙ座標を送る。次に、タイミング発生器２ヘ
ライト指定の信号を送ると、次のライトサイクルに、以
下に述べるようにグラフインクメモリへ新しい座標デー
タを描画することとなる。すなわち、ラスタ一方向の表
示座標の下位アドレスに相当するビットが、デコーダ１
１によってデコードされ、ゲー）１６−１〜１６−ｎの
１つだけを導通状態にする。、従って、そのゲートに接
続されたグラフィックメモリに対してだけ、データ・ラ
イト・フリップフロップ１２の内容が転送され、他のグ
ラフィックメモリには、上記の１つを除い′〔、ゲー）
１５−１〜１５−ｎを経由し、グラフィックメモリから
読み出した情報をそのまま書き込む。
リード指定の場合には、デコーダ１１に対する情報と同
様な情報がデータセレクタ１３に与えられるので、それ
によって選択されたビット情報だけがデータ・リード・
フリップフロップ１４にセットされることとなる。
様な情報がデータセレクタ１３に与えられるので、それ
によって選択されたビット情報だけがデータ・リード・
フリップフロップ１４にセットされることとなる。
グラフィックメモリ１−１〜ｌ−ｎが例えばスタチック
ＲＡＭ’ｔ’ ４Ｊ成される場合、一般にスタチックＲ
ＡＭはテツブセレク） （Ｃ８）端子を有しているので
、これを利用することができる。第６図はチップセレク
トを利用した本発明の一実施例構成を示している。第６
図において、データ処理装置６は第４図の場合と同様に
処理する。アドレス変換器１０、デコーダ１１、データ
セレクタ１３等は第４図の場合と同様に動作すると考え
てよい。デコーダ１１からグラフィックメモ９１−１〜
ｌ−ｎの１つについてだけテップセレクト信号（Ｃ８）
が出力され、データ書き込み時に、チップセレクト信号
によって選択されたグラフィックメモリへ、データ・ラ
イト中フリップフロップ１２の内容が転送される。デー
タ読み込み時には、データセレクタ１３を経由し、必要
なビット値だけがデータ・リード・−フリップフロップ
１４に収シ込まれる。
ＲＡＭ’ｔ’ ４Ｊ成される場合、一般にスタチックＲ
ＡＭはテツブセレク） （Ｃ８）端子を有しているので
、これを利用することができる。第６図はチップセレク
トを利用した本発明の一実施例構成を示している。第６
図において、データ処理装置６は第４図の場合と同様に
処理する。アドレス変換器１０、デコーダ１１、データ
セレクタ１３等は第４図の場合と同様に動作すると考え
てよい。デコーダ１１からグラフィックメモ９１−１〜
ｌ−ｎの１つについてだけテップセレクト信号（Ｃ８）
が出力され、データ書き込み時に、チップセレクト信号
によって選択されたグラフィックメモリへ、データ・ラ
イト中フリップフロップ１２の内容が転送される。デー
タ読み込み時には、データセレクタ１３を経由し、必要
なビット値だけがデータ・リード・−フリップフロップ
１４に収シ込まれる。
第７図は、第４図図示の回路に１さらに指定したビット
値を反転させるパース機能を持たせた回路を付加した例
を示している。第７図において、第４図と同符号のもの
に、第４図に対応している。
値を反転させるパース機能を持たせた回路を付加した例
を示している。第７図において、第４図と同符号のもの
に、第４図に対応している。
２０はリバース・フリップフロップ、２１−１ないし２
１−ｎおよび２２−１ないし２２−ｎはゲートを表わす
。
１−ｎおよび２２−１ないし２２−ｎはゲートを表わす
。
指定点の読み書きについては、第４図で説明した場合と
同様であるので説明を省略する。指定点のビット値を反
転させたいとき、すなわち指定点が「１」であるときに
は指定点を「０」に、また指定点が「０」であるときに
は指定点を「１」Ｋ書き換える場合には、リバース・フ
リップフロップ２０の出力をｒｌＪにする。そして通常
のライト時と同様に座標の指定等を行う。リバース・フ
リップフロップ２０の出力が「１」であることから、ゲ
ート２２−１〜２２−ｎの働きによシ、データ・ライト
・フリップフロップ１２の出力に代えて、グラフインク
メモリ１−１〜１−ｎの出力ＤＯをゲート２１−１〜２
１−ルによって反転したものが有効となる。デコーダ１
１の出力によって選択されたゲー）１６−１〜１６−ｎ
の１つを経由して、反転されたビット値が指定点に畳き
込まれることになる。他のビットは、ゲート１５−１〜
１５−ｎを経由して、もとのビット値が書き込まれる。
同様であるので説明を省略する。指定点のビット値を反
転させたいとき、すなわち指定点が「１」であるときに
は指定点を「０」に、また指定点が「０」であるときに
は指定点を「１」Ｋ書き換える場合には、リバース・フ
リップフロップ２０の出力をｒｌＪにする。そして通常
のライト時と同様に座標の指定等を行う。リバース・フ
リップフロップ２０の出力が「１」であることから、ゲ
ート２２−１〜２２−ｎの働きによシ、データ・ライト
・フリップフロップ１２の出力に代えて、グラフインク
メモリ１−１〜１−ｎの出力ＤＯをゲート２１−１〜２
１−ルによって反転したものが有効となる。デコーダ１
１の出力によって選択されたゲー）１６−１〜１６−ｎ
の１つを経由して、反転されたビット値が指定点に畳き
込まれることになる。他のビットは、ゲート１５−１〜
１５−ｎを経由して、もとのビット値が書き込まれる。
なお、第１図に示した従来の回路と、例えば第４図等に
示した回路とを組合せて構成することにより、ルビット
単位の処理または本発明の詳細な説明した指定ビットだ
けの処理のいずれかを任意に選択することができるよう
にしてもよい。
示した回路とを組合せて構成することにより、ルビット
単位の処理または本発明の詳細な説明した指定ビットだ
けの処理のいずれかを任意に選択することができるよう
にしてもよい。
（ト）発明の詳細
な説明した如く本発明によれば、アクセス元が、表示座
標に対応するグラフィックメモリのア１゛レスを演算す
る必要がなく力υ、多重化されて読み書きされるビット
・データについての処理を、いちいちソフトウェア等に
よって意識して実行する必要もなくなる。従って、グラ
フインクメモリに書き込まれる画像情報の処理が極めて
簡単になる。さらに、本発明によって、着目した点につ
いてだけのビット値の書き込み、または読み出しがなさ
れるので、ドツトの描画にあって、そのドツトを含む複
数のビット・データを読み出す処理などが不要となり、
また表示データの加工も不要となるため、画像処理の高
速化が可能にガる。
標に対応するグラフィックメモリのア１゛レスを演算す
る必要がなく力υ、多重化されて読み書きされるビット
・データについての処理を、いちいちソフトウェア等に
よって意識して実行する必要もなくなる。従って、グラ
フインクメモリに書き込まれる画像情報の処理が極めて
簡単になる。さらに、本発明によって、着目した点につ
いてだけのビット値の書き込み、または読み出しがなさ
れるので、ドツトの描画にあって、そのドツトを含む複
数のビット・データを読み出す処理などが不要となり、
また表示データの加工も不要となるため、画像処理の高
速化が可能にガる。
第１図は従来のアクセス回路の例、第２図は表示座標と
グラフィックメモリとの関係を説明するための図、第３
図は第１図図示アクセス回路を用いた場合のソフトウェ
アによる処理の例、第４図は本発明の一実施例構成、第
５図はアドレス変換の一実施例態様説明図、第６図およ
び第７図はそれぞれ本発明の他の一実施例構成を示す。 図中、１−１〜ｌ−ｎはグラフィックメモリ、２はタイ
ミング発生器、６はデータ処理装置、ｌ。 はアドレス変換器、１１はデコーダ、１２はデータ・ラ
イト・フリップフロップ、１．３はデータセレクタ、１
４はデータ・リード・クリップ°フロップを表わす。 特許出願人 富士通株式会社 代理人 弁理士 森 １） 寛 （外１名） 第 １（２１ 第 ２ 図 第３図 １ 第 ４１２］ 第５図 。
グラフィックメモリとの関係を説明するための図、第３
図は第１図図示アクセス回路を用いた場合のソフトウェ
アによる処理の例、第４図は本発明の一実施例構成、第
５図はアドレス変換の一実施例態様説明図、第６図およ
び第７図はそれぞれ本発明の他の一実施例構成を示す。 図中、１−１〜ｌ−ｎはグラフィックメモリ、２はタイ
ミング発生器、６はデータ処理装置、ｌ。 はアドレス変換器、１１はデコーダ、１２はデータ・ラ
イト・フリップフロップ、１．３はデータセレクタ、１
４はデータ・リード・クリップ°フロップを表わす。 特許出願人 富士通株式会社 代理人 弁理士 森 １） 寛 （外１名） 第 １（２１ 第 ２ 図 第３図 １ 第 ４１２］ 第５図 。
Claims (1)
- グラフィックメモリが多重化されているラスタースキャ
ン型グラフィックディスプレイ装置におけるグラフィッ
クメモリ・アクセス回路において、上記グラフィックデ
ィスプレイ装置の表示画面に対応する座標情報から上記
多重化された路個のグラフィックメモリに対し共通に与
えられるアドレスを抽出して出力するとともに上記座標
情報の一部を抽出して上記路側のグラフィックメモリの
１つを選択する情報を出力するアドレス変換器と、上記
グラフィックメモリの１つを選択する情報をデコードす
るデコーダと、上記グラフィックメモリに書き込むべき
ビット情報を保持するライト用ピット保持手段または／
および上記グラフィックメモリから読み込んだビット情
報を保持するリード用ビット保持手段を少なくともそな
え、与えられた座標情報によって定まる画素に対応する
ビット情報だけをライトまたはリードすることを特徴と
するグラフィックメモリ・アクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58093752A JPS59219780A (ja) | 1983-05-27 | 1983-05-27 | グラフイツクメモリ・アクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58093752A JPS59219780A (ja) | 1983-05-27 | 1983-05-27 | グラフイツクメモリ・アクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59219780A true JPS59219780A (ja) | 1984-12-11 |
Family
ID=14091157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58093752A Pending JPS59219780A (ja) | 1983-05-27 | 1983-05-27 | グラフイツクメモリ・アクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59219780A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63236082A (ja) * | 1987-03-25 | 1988-09-30 | 株式会社日立製作所 | 表示メモリ制御回路 |
-
1983
- 1983-05-27 JP JP58093752A patent/JPS59219780A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63236082A (ja) * | 1987-03-25 | 1988-09-30 | 株式会社日立製作所 | 表示メモリ制御回路 |
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