JPS6219897A - Crtコントロ−ラによる液晶デイスプレイの制御方式 - Google Patents
Crtコントロ−ラによる液晶デイスプレイの制御方式Info
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- JPS6219897A JPS6219897A JP60159843A JP15984385A JPS6219897A JP S6219897 A JPS6219897 A JP S6219897A JP 60159843 A JP60159843 A JP 60159843A JP 15984385 A JP15984385 A JP 15984385A JP S6219897 A JPS6219897 A JP S6219897A
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、カソード・レイ・チューブ(CRT)を専用
に制御するCRTコントローラ(CRTC”)を用いて
、CRTのみならず液晶パネル(LCD)をも制御でき
るようにしたCRTCによる液晶ディスプレイの表示方
式に関する。
に制御するCRTコントローラ(CRTC”)を用いて
、CRTのみならず液晶パネル(LCD)をも制御でき
るようにしたCRTCによる液晶ディスプレイの表示方
式に関する。
ラスタスキャン方式によるCRT装置においては、ラス
タを画面の左上部から右下部まで1度に200ライン程
度をスキャンし、スキャンされた各画面の画素に対応す
る画面メモリ (VRAM)のアドレスは画面1回の走
査につき、1度しかアクセスされないようになっている
。一方、LCDパネルにおいては、パネルの特性上、1
00ライン程度に1回うスクスキャンを行わないと1文
字が非常に薄くなるという現象があるために200ライ
ン程度を持つ大型のLCDパネルでは9表示文字や図形
の視認性がわるくなる。
タを画面の左上部から右下部まで1度に200ライン程
度をスキャンし、スキャンされた各画面の画素に対応す
る画面メモリ (VRAM)のアドレスは画面1回の走
査につき、1度しかアクセスされないようになっている
。一方、LCDパネルにおいては、パネルの特性上、1
00ライン程度に1回うスクスキャンを行わないと1文
字が非常に薄くなるという現象があるために200ライ
ン程度を持つ大型のLCDパネルでは9表示文字や図形
の視認性がわるくなる。
本発明は、このようなLCD装置のパネルドライバ、す
なわちセグメント側のドライバとコモン側のドライバに
それぞれ与えるべき制御信号を。
なわちセグメント側のドライバとコモン側のドライバに
それぞれ与えるべき制御信号を。
CRTCから出力される制御信号をもとにして生成する
方法を示している。
方法を示している。
まず、CRTCから出力される1バイト転送用のクロッ
クの周期を8分周して、デ°−夕を1ビツトずつ取り込
むクロック(XSCK)を作り、このクロックでデータ
を1ビツトづつ取り込み、CRTCからの水平同期信号
(H3YNC)を前記X5CKクロツクに同期させて、
1ライン分表示を指示するラッチパルス(LP)として
いる。そして、前記X5CKおよびLP信号をデータと
ともに、セグメントドライバ側に与え、コモン側ドライ
バ用の信号としては、CRTCからの制御信号である水
平同期信号をLCDパネルのライン数100に対応して
、100回数えるカウンタ手段を用いて、100回数え
たら前記カウンタ手段をリセットするとともに、半画面
の走査終了を示すYDOパルスが出力されるようにし、
かつまたCRTCからの制御信号である垂直同期信号(
VSYNC)のパルスが出力されたときも、前記カウン
タ手段をリセットして、前記YDO信号が出力されるよ
うにし、かつまた、前記YDO信号がCRTCから転送
されてくる表示期間指示信号が出力されているときのみ
、出力されるようにする手段を用いている。また、CR
TCから転送されてくるメモリアドレスが、200ライ
ン画面の上部100ライン上の画素に対応するアドレス
である場合には、そのアドレスに100ライン分のアド
レスを加えて生じる画面下2部の対応するアドレスを発
生し、また。
クの周期を8分周して、デ°−夕を1ビツトずつ取り込
むクロック(XSCK)を作り、このクロックでデータ
を1ビツトづつ取り込み、CRTCからの水平同期信号
(H3YNC)を前記X5CKクロツクに同期させて、
1ライン分表示を指示するラッチパルス(LP)として
いる。そして、前記X5CKおよびLP信号をデータと
ともに、セグメントドライバ側に与え、コモン側ドライ
バ用の信号としては、CRTCからの制御信号である水
平同期信号をLCDパネルのライン数100に対応して
、100回数えるカウンタ手段を用いて、100回数え
たら前記カウンタ手段をリセットするとともに、半画面
の走査終了を示すYDOパルスが出力されるようにし、
かつまたCRTCからの制御信号である垂直同期信号(
VSYNC)のパルスが出力されたときも、前記カウン
タ手段をリセットして、前記YDO信号が出力されるよ
うにし、かつまた、前記YDO信号がCRTCから転送
されてくる表示期間指示信号が出力されているときのみ
、出力されるようにする手段を用いている。また、CR
TCから転送されてくるメモリアドレスが、200ライ
ン画面の上部100ライン上の画素に対応するアドレス
である場合には、そのアドレスに100ライン分のアド
レスを加えて生じる画面下2部の対応するアドレスを発
生し、また。
前記CRTCメモリアドレスが200ライン画面の下半
分の画素を指示するアドレスである場合には。
分の画素を指示するアドレスである場合には。
100ライン分のアドレスを引いて9画面上部の対応す
る1点のアドレスを発生する手段を用いて。
る1点のアドレスを発生する手段を用いて。
前記画面上部のデータと画面下部のデータをそれぞれラ
ッチするデータラッチ手段を設けている。
ッチするデータラッチ手段を設けている。
そして、前記X5CKクロツクおよびLPやYDOのパ
ルス信号を用いて、前記データラッチ手段に格納された
2つのディスプレイ用データを同時に 200ラインか
らなるLCDパネル上の2点に同時に表示することを可
能とする手段を用いている。
ルス信号を用いて、前記データラッチ手段に格納された
2つのディスプレイ用データを同時に 200ラインか
らなるLCDパネル上の2点に同時に表示することを可
能とする手段を用いている。
このように本発明では、前記VRAMの出力データをキ
ャラクタジェネレータに与え1発生された前記メモリア
ドレスとそのメモリアドレスにオフセットがかけるられ
たアドレスに対応する2つのキャラクタをそれぞれラッ
チし、前記CRTCから発生される水平同期信号および
垂直同期信号等の制御信号を用いて2画面1走査につき
画面上半分と下半分それぞれに2回ずつ文字パターンを
LCDパネル上に発生することを特徴とするCRTCに
よるLCDドライバ駆動方式であって、LCDパネル上
にメモリアドレスおよびそのオフセットアドレスの両方
のアドレスに対応するキャラクタを1画面走査内に同時
に表示するので1文字が薄く表示されることはなく、ユ
ーザに不信感を与えないようにできる。
ャラクタジェネレータに与え1発生された前記メモリア
ドレスとそのメモリアドレスにオフセットがかけるられ
たアドレスに対応する2つのキャラクタをそれぞれラッ
チし、前記CRTCから発生される水平同期信号および
垂直同期信号等の制御信号を用いて2画面1走査につき
画面上半分と下半分それぞれに2回ずつ文字パターンを
LCDパネル上に発生することを特徴とするCRTCに
よるLCDドライバ駆動方式であって、LCDパネル上
にメモリアドレスおよびそのオフセットアドレスの両方
のアドレスに対応するキャラクタを1画面走査内に同時
に表示するので1文字が薄く表示されることはなく、ユ
ーザに不信感を与えないようにできる。
本発明は、カソード・レイ・チューブ・コントローラ(
CRTC)より出力される制御信号を使って、液晶パネ
ルディスプレイ (リキッド・クリスタル・ディスプレ
イ/LCD) ドライバを駆動することができるCR
TCによるLCDドライバ駆動方式に関する。
CRTC)より出力される制御信号を使って、液晶パネ
ルディスプレイ (リキッド・クリスタル・ディスプレ
イ/LCD) ドライバを駆動することができるCR
TCによるLCDドライバ駆動方式に関する。
ラスクスキャンニング方式のCRTディスプレイ装置は
、CPUインターフェイス部およびキーボード部からの
指令を解読するとともに、受信データをVRAMメモリ
部に格納したり、前記メモリ部から読み取ったデータを
インターフェイスを介してCPUに転送することができ
9表示画面の編集制御も行うことができる制御部を持っ
ている。
、CPUインターフェイス部およびキーボード部からの
指令を解読するとともに、受信データをVRAMメモリ
部に格納したり、前記メモリ部から読み取ったデータを
インターフェイスを介してCPUに転送することができ
9表示画面の編集制御も行うことができる制御部を持っ
ている。
VRAMメモリは1画面分の表示データを記憶し。
このメモリから表示データを順次読み出し2文字コード
から文字パターンへの変換を行い1文字を形成するため
のビデオ信号を発生している。したがって2表示部の偏
向回路を駆動するために、同期発生部において、水平、
垂直同期信号を発生しなければならない。そのため、C
RTCには、VRAMのアドレスをランダムにアクセス
できるアドレス発生部があるとともに、前記水平および
垂直同期信号を発生する機能を持っている。ま、た。
から文字パターンへの変換を行い1文字を形成するため
のビデオ信号を発生している。したがって2表示部の偏
向回路を駆動するために、同期発生部において、水平、
垂直同期信号を発生しなければならない。そのため、C
RTCには、VRAMのアドレスをランダムにアクセス
できるアドレス発生部があるとともに、前記水平および
垂直同期信号を発生する機能を持っている。ま、た。
ラスクスキャンニング方式において、X軸、Y軸各1組
の偏向回路を用いて、テレビと同様に高速で水平走査を
行い、ビデオ信号により輝度を制御して文字を表示して
いるので、前記水平走査は画面の左上隅から右下隅まで
1度に走、査する機能を有している。一方、LCD装置
において、液晶パネルの特性上1表示走査は表示するべ
きライン数に限界があり、CRTにおいては、200ラ
イン程度まで水平走査が可能となるが、LCDパネルに
おいては、100ライン程度が限界である。したがって
、従来、200ライン程度を1度に走査してしまうよう
な制御を行うCRTCを用いて、LCDパネルを駆動し
ても視認性の良い表示をすることはできなかった。
の偏向回路を用いて、テレビと同様に高速で水平走査を
行い、ビデオ信号により輝度を制御して文字を表示して
いるので、前記水平走査は画面の左上隅から右下隅まで
1度に走、査する機能を有している。一方、LCD装置
において、液晶パネルの特性上1表示走査は表示するべ
きライン数に限界があり、CRTにおいては、200ラ
イン程度まで水平走査が可能となるが、LCDパネルに
おいては、100ライン程度が限界である。したがって
、従来、200ライン程度を1度に走査してしまうよう
な制御を行うCRTCを用いて、LCDパネルを駆動し
ても視認性の良い表示をすることはできなかった。
本発明は、このような従来の欠点を除去するために、パ
ネルとドライバよりなるLCDユニットにおいて、各水
平走査における各ビットを制御するセグメント側のドラ
イバを駆動するクロ、ツタと1ライン分データの格納の
終了を示すう・ノチバルスを生成し、前記ラッチパルス
によってコモン側のドライバの駆動を実行し、上下半画
面のラインを走査したのち、パネルの各半画面の1ライ
ン目に戻すためのYDOパルスおよび画面の上下を指示
するフレームパルス(FP)をCRTCが出力する水平
同期信号(SHYNC)、垂直同期信号(VSYNC)
、および表示期間指定信号(DISPTMG)より作る
ことによって、CRTCを用いてLCDドライバを駆動
するようにしているCRTコントローラによる液晶ディ
スプレイの制御方式を提供するものである。
ネルとドライバよりなるLCDユニットにおいて、各水
平走査における各ビットを制御するセグメント側のドラ
イバを駆動するクロ、ツタと1ライン分データの格納の
終了を示すう・ノチバルスを生成し、前記ラッチパルス
によってコモン側のドライバの駆動を実行し、上下半画
面のラインを走査したのち、パネルの各半画面の1ライ
ン目に戻すためのYDOパルスおよび画面の上下を指示
するフレームパルス(FP)をCRTCが出力する水平
同期信号(SHYNC)、垂直同期信号(VSYNC)
、および表示期間指定信号(DISPTMG)より作る
ことによって、CRTCを用いてLCDドライバを駆動
するようにしているCRTコントローラによる液晶ディ
スプレイの制御方式を提供するものである。
本発明は、CRTCから出力される1バイト(8ビツト
)転送用のクロックの周期を1/8にして、データを1
ビツトずつ取り込むクロック(XSCK)を作り、この
クロックでデータを1ビツトづつ取り込み、CRTCか
らの水平同期信号(H3YNC)を前記X5CKクロツ
クに同期させて、1ライン分表示を示すラッチパルス(
L P)信号とし、前記X5CKおよびLP信号をデー
タとともに、セグメントドライバ側に与えている。また
、コモン側ドライバにおいては、CRTCからの制御信
号である水平同期信号をLCDパネルのライン数100
に対応して、100回数えるカウンタ手段を用いて、1
00回数えたら前記カウンタ手段をリセットするととも
に、半画面終了を示すYDOパルスを出力するようにし
、かつまたCRTCからの制御信号である垂直同期信号
(VSYNC)のパルスが出力されたときも、前記カウ
ンタ手段をリセットして、前記YDO信号が出力される
ようにし、かつまた、前記YDO信号がCRTCから転
送されて(るディスプレイ表示信号が出力されていると
きのみ、出力されるようにする手段を用いている。さら
に、CRTCから転送されてくるメモリアドレスが、2
00ライン画面の上部100ライン上の画素に対応する
アドレスである場合には、そのアドレスに100ライン
分のアドレスを加えて生じる画面下部の対応するアドレ
スを発生し、又、前記CRTCメモリアドレスが200
ライン画面の下半分の画素を指示するアドレスである場
合には、100ライン分のアドレスを引いて1画面上部
の対応する1点のアドレスを発生する手段を用いて、前
記画面上部のデータと画面下部の1点のデータをそれぞ
れラッチするデータラノラ手段を設けている。前記X5
CKクロツクおよびLPと画面の上下を指定するFP倍
信号YDOパルス信号を用いて、前記データラッチに格
納された2つのディスプレイデータを同時に200ライ
ンからなるLCDパネル上の2点に同時に表示すること
を可能とする手段を用いている。
)転送用のクロックの周期を1/8にして、データを1
ビツトずつ取り込むクロック(XSCK)を作り、この
クロックでデータを1ビツトづつ取り込み、CRTCか
らの水平同期信号(H3YNC)を前記X5CKクロツ
クに同期させて、1ライン分表示を示すラッチパルス(
L P)信号とし、前記X5CKおよびLP信号をデー
タとともに、セグメントドライバ側に与えている。また
、コモン側ドライバにおいては、CRTCからの制御信
号である水平同期信号をLCDパネルのライン数100
に対応して、100回数えるカウンタ手段を用いて、1
00回数えたら前記カウンタ手段をリセットするととも
に、半画面終了を示すYDOパルスを出力するようにし
、かつまたCRTCからの制御信号である垂直同期信号
(VSYNC)のパルスが出力されたときも、前記カウ
ンタ手段をリセットして、前記YDO信号が出力される
ようにし、かつまた、前記YDO信号がCRTCから転
送されて(るディスプレイ表示信号が出力されていると
きのみ、出力されるようにする手段を用いている。さら
に、CRTCから転送されてくるメモリアドレスが、2
00ライン画面の上部100ライン上の画素に対応する
アドレスである場合には、そのアドレスに100ライン
分のアドレスを加えて生じる画面下部の対応するアドレ
スを発生し、又、前記CRTCメモリアドレスが200
ライン画面の下半分の画素を指示するアドレスである場
合には、100ライン分のアドレスを引いて1画面上部
の対応する1点のアドレスを発生する手段を用いて、前
記画面上部のデータと画面下部の1点のデータをそれぞ
れラッチするデータラノラ手段を設けている。前記X5
CKクロツクおよびLPと画面の上下を指定するFP倍
信号YDOパルス信号を用いて、前記データラッチに格
納された2つのディスプレイデータを同時に200ライ
ンからなるLCDパネル上の2点に同時に表示すること
を可能とする手段を用いている。
CRTCから出力されるクロックの周期を1/8にして
、X5CKクロック信号を作り、CRTCからの水平同
期信号(H3YNC)をX5CKクロツクに同期させて
ラッチパルス(LP)LP信号を作りセグメント側のド
ライバに与え、コモン側のドライバに与える信号生成に
おいては、前記水平同期信号を100回カウントするカ
ウンタ手段を使って1100回数えた時、前記カウンタ
手段をリセットし、そして水平同期信号がきたときにも
リセ・/トされるようにしている。そして前記リセフト
はCRTCからの表示期間指示信号がオン状態となって
いるときのみ働くようにしている。
、X5CKクロック信号を作り、CRTCからの水平同
期信号(H3YNC)をX5CKクロツクに同期させて
ラッチパルス(LP)LP信号を作りセグメント側のド
ライバに与え、コモン側のドライバに与える信号生成に
おいては、前記水平同期信号を100回カウントするカ
ウンタ手段を使って1100回数えた時、前記カウンタ
手段をリセットし、そして水平同期信号がきたときにも
リセ・/トされるようにしている。そして前記リセフト
はCRTCからの表示期間指示信号がオン状態となって
いるときのみ働くようにしている。
次に1本発明の実施例を図面を参照して説明する。
第2図は本発明のLCDの駆動方式を説明するために必
要となるCRTCによる画面2分割表示方式に従う回路
構成図である。CRTCIはブラウン管を使った表示装
置であるCRTディスプレイ装置を一般に制御するワン
チップのLSIである。CRTのスポットのスキャンニ
ング方式は。
要となるCRTCによる画面2分割表示方式に従う回路
構成図である。CRTCIはブラウン管を使った表示装
置であるCRTディスプレイ装置を一般に制御するワン
チップのLSIである。CRTのスポットのスキャンニ
ング方式は。
キャラクタディスプレイでは、ブレビ放送と同じラスク
スキャン方式が使われている。CRTCIはこのラスク
スキャン方式に従うCRTのコントローラである。この
場合1表示すべき文字または記号は、キーボードあるい
はインターフェイスを介してCPUからVRAM4に書
き込まれる。そしてCRTの水平あるいは垂直走査に同
期して。
スキャン方式が使われている。CRTCIはこのラスク
スキャン方式に従うCRTのコントローラである。この
場合1表示すべき文字または記号は、キーボードあるい
はインターフェイスを介してCPUからVRAM4に書
き込まれる。そしてCRTの水平あるいは垂直走査に同
期して。
前記VRAM4のアドレスをスキャンニングし。
そのアドレスがVRAM4に与えられると、前記VRA
M4の出力はキャラクタジェネレータ5に加えられて文
字を構成するドツトの明暗信号に換えられる。その信号
はそれをビデオアンプで増幅され、CRTのカソードか
グリッドに加えられて輝度変調されて9文字あるいは記
号が表示装置に表示される。したがって、このようなC
RTコントローラは、ビデオRAMすなわちVRAM4
をアクセスするメモリアドレスMAを発生し、かつまた
スポットのスキャンに対して、水平および垂直走査の同
期を取るために、水平同期信号(H3YNC)および垂
直同期信号(VSYNC)を出力する。この水平同期信
号は1画面を水平走査するたびにパルスが出る信号であ
り、垂直同期信号は1画面走査する度にパルスが出力さ
れる信号である。また、CRTCからは1表示期間指示
信号(D I SPTMG)の信号を発生するが、この
信号は2画面を表示している期間のみ論理1となる制御
信号である。
M4の出力はキャラクタジェネレータ5に加えられて文
字を構成するドツトの明暗信号に換えられる。その信号
はそれをビデオアンプで増幅され、CRTのカソードか
グリッドに加えられて輝度変調されて9文字あるいは記
号が表示装置に表示される。したがって、このようなC
RTコントローラは、ビデオRAMすなわちVRAM4
をアクセスするメモリアドレスMAを発生し、かつまた
スポットのスキャンに対して、水平および垂直走査の同
期を取るために、水平同期信号(H3YNC)および垂
直同期信号(VSYNC)を出力する。この水平同期信
号は1画面を水平走査するたびにパルスが出る信号であ
り、垂直同期信号は1画面走査する度にパルスが出力さ
れる信号である。また、CRTCからは1表示期間指示
信号(D I SPTMG)の信号を発生するが、この
信号は2画面を表示している期間のみ論理1となる制御
信号である。
本発明は、このようなCRTのみを制御するコントロー
ラであるCRTCIを用いて、液晶パネルすなわちLC
Dパネル装置をも制御できるように、前記CRTC1の
出力部に、第2図に示すような回路を付加している。画
面を2分割して上下半領域内 ラクタを上下半領域内のそれぞれの位置に同時に表示す
るようにして、CRTCIを用いてLCD装置に対して
も制御できるようにしたものである。
ラであるCRTCIを用いて、液晶パネルすなわちLC
Dパネル装置をも制御できるように、前記CRTC1の
出力部に、第2図に示すような回路を付加している。画
面を2分割して上下半領域内 ラクタを上下半領域内のそれぞれの位置に同時に表示す
るようにして、CRTCIを用いてLCD装置に対して
も制御できるようにしたものである。
そのために、前記CRTCIから発生されるメモリアド
レスMAを入力し、前記MAが画面の上または士の半領
域に対応する画素をアクセスするアドレスである場合に
、他の半領域の対応する画素をアクセスするオフセット
アドレスを発生するオフセットアドレス発生回路2を設
け、前記メモリアドレスMAと前記オフセットアドレス
を入力し。
レスMAを入力し、前記MAが画面の上または士の半領
域に対応する画素をアクセスするアドレスである場合に
、他の半領域の対応する画素をアクセスするオフセット
アドレスを発生するオフセットアドレス発生回路2を設
け、前記メモリアドレスMAと前記オフセットアドレス
を入力し。
かつまたインターフェイス(図示せず)介しキャラクタ
をて、cpuから直接入力されるアドレスバス30にも
接続され前記メモリアドレスMAI3か前記オフセット
アドレス20かあるいは前記CPUからのアドレス30
を選択する選択回路3゜および前記選択回路3の出力3
1をアドレス信号として入力するVRAM4を含んでい
る。さらに。
をて、cpuから直接入力されるアドレスバス30にも
接続され前記メモリアドレスMAI3か前記オフセット
アドレス20かあるいは前記CPUからのアドレス30
を選択する選択回路3゜および前記選択回路3の出力3
1をアドレス信号として入力するVRAM4を含んでい
る。さらに。
前記VRAM4からの出力データは、キャラクタジェネ
レータ5に入力され、CRTCIから出力される信号も
ラスクアドレス変換回路41を介してキャラクタジェネ
レータ5に入力され、前記キャラクタジェネレータ5の
出力50はビデオ制御回路6に入力される。このビデオ
制御回路6は。
レータ5に入力され、CRTCIから出力される信号も
ラスクアドレス変換回路41を介してキャラクタジェネ
レータ5に入力され、前記キャラクタジェネレータ5の
出力50はビデオ制御回路6に入力される。このビデオ
制御回路6は。
前記CRTC1から出力される水平同期信号10゜垂直
同期信号11および表示期間指示信号12の各制御信号
を入力し、前記表示期間指示信号12が論理1の状態、
すなわちCRTC1が1画面を。
同期信号11および表示期間指示信号12の各制御信号
を入力し、前記表示期間指示信号12が論理1の状態、
すなわちCRTC1が1画面を。
画面の左上隅から右下隅までスポットスキャンを行うよ
うに制御している間に、前記メモリアドレスMA13に
対応するキャラクタと、前記オフセットアドレス20に
対応するキャラクタとの2っのキャラクタを、ディスプ
レイ装置特にLCDパネル装置7に出力する。そして、
CRTCI自身がVRAM4を1バイト分アクセスする
間に9強制的にオフセットをかけて2バイト分アクセス
できるようにしている。
うに制御している間に、前記メモリアドレスMA13に
対応するキャラクタと、前記オフセットアドレス20に
対応するキャラクタとの2っのキャラクタを、ディスプ
レイ装置特にLCDパネル装置7に出力する。そして、
CRTCI自身がVRAM4を1バイト分アクセスする
間に9強制的にオフセットをかけて2バイト分アクセス
できるようにしている。
本発明は、第2図の回路構成図において、ビデオ制御回
路6に関するもので、前記CRTCより出力される水平
同期信号10.垂直同期信号11゜および表示期間指示
信号12を用いてLCDのドライバを駆動する駆動方式
である。
路6に関するもので、前記CRTCより出力される水平
同期信号10.垂直同期信号11゜および表示期間指示
信号12を用いてLCDのドライバを駆動する駆動方式
である。
LCDパネル本体の回路ブロック図を第3図に示す。L
CDパネル70は大型のLCDパネルであって、1ライ
ンが640バイトであるラインが200ラインあり1画
面上半分であるA領域に100ライン、下半分の領域B
に100ラインを表示することができるものである。A
領域にある各ラインをアクセスして1ビツトのデータを
駆動する各ドライバがMOl、02,03. ・・・
、10までのドライバであって、B領域の各ラインに関
して1ビツトのデータを駆動するためのドライバがMl
l、12. ・・・、20までのドライバである。こ
れらのドライバは、すなわち各ラインを水平走査するド
ライバはセグメントドライバと呼ばれている。セグメン
トドライバはデータは1ビツトずつ入力して、クロ・7
り信号X5CK、フレームパルスFP、およびラッチパ
ルスLP等の制御信号の制御によって、パネルAまたは
Bにデータを各1ビツトを駆動して表示するドライバで
ある。
CDパネル70は大型のLCDパネルであって、1ライ
ンが640バイトであるラインが200ラインあり1画
面上半分であるA領域に100ライン、下半分の領域B
に100ラインを表示することができるものである。A
領域にある各ラインをアクセスして1ビツトのデータを
駆動する各ドライバがMOl、02,03. ・・・
、10までのドライバであって、B領域の各ラインに関
して1ビツトのデータを駆動するためのドライバがMl
l、12. ・・・、20までのドライバである。こ
れらのドライバは、すなわち各ラインを水平走査するド
ライバはセグメントドライバと呼ばれている。セグメン
トドライバはデータは1ビツトずつ入力して、クロ・7
り信号X5CK、フレームパルスFP、およびラッチパ
ルスLP等の制御信号の制御によって、パネルAまたは
Bにデータを各1ビツトを駆動して表示するドライバで
ある。
たとえば、Molドライバに関しては、1ビフトデータ
はXDAより入力され、前記X5CKクロツクおよびF
PあるいはLPの制御パネルを電圧分割回路7エの出力
であるV2.V3.V!1信号および電源電圧VCC,
Vss、およびV55等の電圧を入力信号72より入力
し、パネルA上にXDAから送られてくる1バイトデー
タを対応するA領域の列に書き込むためのドライバであ
る。
はXDAより入力され、前記X5CKクロツクおよびF
PあるいはLPの制御パネルを電圧分割回路7エの出力
であるV2.V3.V!1信号および電源電圧VCC,
Vss、およびV55等の電圧を入力信号72より入力
し、パネルA上にXDAから送られてくる1バイトデー
タを対応するA領域の列に書き込むためのドライバであ
る。
一方、コモンドライバM21およびM22は各ラインに
対して共通にあるドライバであって、1ライン毎逐次に
ラインをアクセスするもので、この場合、LCDパネル
においては、A領域の1ラインとB領域の1ラインとは
、同時にアクセスされるようになっている。すなわち、
A領域の先頭のctooとB領域のC1otとの1バイ
トデータは、コモンドライバM21およびM22によっ
て、同時に表示されることになる。従って、コモンドラ
イバM21およびM22は、A領域またはB領域のそれ
ぞれの総ライン数である100ラインのそれぞれの垂直
走査が終了した場合にパルスとなるYD倍信号YDo信
号と同じ)を受け、更に。
対して共通にあるドライバであって、1ライン毎逐次に
ラインをアクセスするもので、この場合、LCDパネル
においては、A領域の1ラインとB領域の1ラインとは
、同時にアクセスされるようになっている。すなわち、
A領域の先頭のctooとB領域のC1otとの1バイ
トデータは、コモンドライバM21およびM22によっ
て、同時に表示されることになる。従って、コモンドラ
イバM21およびM22は、A領域またはB領域のそれ
ぞれの総ライン数である100ラインのそれぞれの垂直
走査が終了した場合にパルスとなるYD倍信号YDo信
号と同じ)を受け、更に。
前記ラッチパルスLPあるいはフレームパルスFP等の
制御信号、および前記電圧分割回路71がらの電圧V)
、Va、V5および電源電圧V、、C。
制御信号、および前記電圧分割回路71がらの電圧V)
、Va、V5および電源電圧V、、C。
VS fin vta @を入力し、これらの信号を
もとにラインをアクセスする駆動回路になっている。
もとにラインをアクセスする駆動回路になっている。
本発明のCRTCによるLCDパネル駆動回路は、第3
図に示すLCDパネル装置のセグメントドライバおよび
コモンドライバに与えるべき同期信号をCRTCより出
力される制御信号をもとにつくるものである。
図に示すLCDパネル装置のセグメントドライバおよび
コモンドライバに与えるべき同期信号をCRTCより出
力される制御信号をもとにつくるものである。
本発明のCRTCによるLCD駆動方式にしたがうビデ
オ制御回路6内の同期信号発生回路部に関して、第1図
(a)の回路ブロック図を用いて説明する。CRTCか
らはクロック信号CLK、表示期間指示信号DISPT
MG、水平同期信号H3YNC,および垂直同期信号V
SYNCが出力され、これらの制御信号がビデオ制御回
路6に与えられる。第1図(a)のブロック図において
、CLKはCRTCから出力されるバイトデータ指定用
のクロック信号の周期を1/8にして、1ビツトずつを
ビ・ント同期するためのクロックである。CLKクロン
ク80は1表示期間指示信号(D I S PTMG)
12とともにアンド回路81に入力され。
オ制御回路6内の同期信号発生回路部に関して、第1図
(a)の回路ブロック図を用いて説明する。CRTCか
らはクロック信号CLK、表示期間指示信号DISPT
MG、水平同期信号H3YNC,および垂直同期信号V
SYNCが出力され、これらの制御信号がビデオ制御回
路6に与えられる。第1図(a)のブロック図において
、CLKはCRTCから出力されるバイトデータ指定用
のクロック信号の周期を1/8にして、1ビツトずつを
ビ・ント同期するためのクロックである。CLKクロン
ク80は1表示期間指示信号(D I S PTMG)
12とともにアンド回路81に入力され。
ディスプレイ表示期間のみCLK信号を出力するように
して、X5CK信号82をつくり、このクロック信号8
2をビデオ制御回路6の基本クロックとしている。すな
わち、前記セグメントドライバおよびコモンドライバを
制御するための基本クロックである。セグメント側のド
ライバは1ビツトのデータを基本クロックX5CKに同
期して取り込み、1ライン分データがたまるとラッチパ
ルスLPによって1ライン分表示するように動作する。
して、X5CK信号82をつくり、このクロック信号8
2をビデオ制御回路6の基本クロックとしている。すな
わち、前記セグメントドライバおよびコモンドライバを
制御するための基本クロックである。セグメント側のド
ライバは1ビツトのデータを基本クロックX5CKに同
期して取り込み、1ライン分データがたまるとラッチパ
ルスLPによって1ライン分表示するように動作する。
このLP信号はCRTCから出力される水平同期信号1
0に対応している信号であり、したがって、この水平同
期信号10をDタイプのフリップフロップ84によって
CLKクロック82に同期して作られる信号である。す
なわち、CLKクロック80をフリップフロップ84の
クロック信号とし、データ入力として前記水平同期信号
1゜を入力することにより、フリップフロップ出力Qか
らラッチパルス信号LP83を出力している。
0に対応している信号であり、したがって、この水平同
期信号10をDタイプのフリップフロップ84によって
CLKクロック82に同期して作られる信号である。す
なわち、CLKクロック80をフリップフロップ84の
クロック信号とし、データ入力として前記水平同期信号
1゜を入力することにより、フリップフロップ出力Qか
らラッチパルス信号LP83を出力している。
このようにすれば、第1図(blのタイミングチャート
に示すようにセグメント側ドライバに入力するべき信号
は、基本クロックであるX5CKクロツクと、この基本
クロックの各周期で1ピントずつ同期して入力されるデ
ータ、すなわち1ライン分のデータDo、D+、 ・
・・、Dよ、および水平同期信号を基本クロックX5C
Kに同期することによって得られたラッチパルスLPで
ある。第1図(blに示すように、X5CKクロツクは
表示期間指示信号(D I SPTMG>が入力されて
いるときのみ、0からn−1までパルスとなっている信
号であり、このクロックの各周期にnビットのデータが
入力され、1547分のデータがセグメントドライバに
書き込まれたのち、ラッチパルスLPが出力されて、1
ライン分のデータをLCDパネルに与えて、1ライン分
のデータの表示を行うように制御することになる。すな
わち、1ラインは640バイトであるから、640個の
文字がA領域の1ラインおよびBラインの1ラインにそ
れぞれ同時に表示されることになる。
に示すようにセグメント側ドライバに入力するべき信号
は、基本クロックであるX5CKクロツクと、この基本
クロックの各周期で1ピントずつ同期して入力されるデ
ータ、すなわち1ライン分のデータDo、D+、 ・
・・、Dよ、および水平同期信号を基本クロックX5C
Kに同期することによって得られたラッチパルスLPで
ある。第1図(blに示すように、X5CKクロツクは
表示期間指示信号(D I SPTMG>が入力されて
いるときのみ、0からn−1までパルスとなっている信
号であり、このクロックの各周期にnビットのデータが
入力され、1547分のデータがセグメントドライバに
書き込まれたのち、ラッチパルスLPが出力されて、1
ライン分のデータをLCDパネルに与えて、1ライン分
のデータの表示を行うように制御することになる。すな
わち、1ラインは640バイトであるから、640個の
文字がA領域の1ラインおよびBラインの1ラインにそ
れぞれ同時に表示されることになる。
一方、コモン側ドライバに必要となる同期信号ハ、前記
ラッチパルスLP83とフレームパルスFP85および
YDO信号86である。コモン側のドライバは、ラッチ
パルスLP83によって表示するラインを1ラインずつ
ずらしていくものであるから、YDO信号によってリセ
ットされ、パネルの第1ライン目をドライブするように
制御される。すなわち、A領域の1ライン目から1oo
ライン目までをLPパルスが出力するたびに、1ライン
ずつ進みA領域の最後のライン、すなわち100ライン
目のデータをLPでラッチしたのち。
ラッチパルスLP83とフレームパルスFP85および
YDO信号86である。コモン側のドライバは、ラッチ
パルスLP83によって表示するラインを1ラインずつ
ずらしていくものであるから、YDO信号によってリセ
ットされ、パネルの第1ライン目をドライブするように
制御される。すなわち、A領域の1ライン目から1oo
ライン目までをLPパルスが出力するたびに、1ライン
ずつ進みA領域の最後のライン、すなわち100ライン
目のデータをLPでラッチしたのち。
A領域の1ライン目に戻るように、YDOパルスが出力
される。これと同時にB領域においても。
される。これと同時にB領域においても。
1ライン目からLPパルスが出力するたびに、1ライン
ずつドライブし、B領域の終りのライン。
ずつドライブし、B領域の終りのライン。
すなわち200ライン目がパネルに書き込まれて表示さ
れたのちに、YDO信号が出力されて、B領域の最初の
ライン、すなわち101ライン目に戻って駆動される。
れたのちに、YDO信号が出力されて、B領域の最初の
ライン、すなわち101ライン目に戻って駆動される。
このように、YDO信号86はラインを100回カウン
トしたのち出力されるパルスであるから1表示ライン調
整回路87を用いて。
トしたのち出力されるパルスであるから1表示ライン調
整回路87を用いて。
CRTCから出力される水平同期信号1oの反転信号1
0′をクロック信号CKとして入力し、内部にあるカウ
ンタ手段を用いて、H3YNCのパルスが100回入力
された時点で、前記カウンタをリセットしてYDO信号
を生成している。また。
0′をクロック信号CKとして入力し、内部にあるカウ
ンタ手段を用いて、H3YNCのパルスが100回入力
された時点で、前記カウンタをリセットしてYDO信号
を生成している。また。
このリセットは、CRTCがらの垂直同期信号11にも
同期して行うために2表示ライン調整回路87には水平
同期信号11も入力されている。
同期して行うために2表示ライン調整回路87には水平
同期信号11も入力されている。
また、フレームパルスFP85は、Kfn理0によって
2画面の上半分すなわちA′t1域を指示することに対
応し、論理1は画面の下半分すなわちB領域を指示する
もので後述するように前記水平同期信号11を100回
カウントすることによって得られる。コモン側ドライバ
に入力される制御信号のタイミングチャートは、第1図
(blの下側に示されている。第1番目の信号波形はラ
ッチパルス信号LPであり、これは上部に示されている
LP信号と同じものであるが、コモン側ドライバに関し
ては図面上で拡大されて表現されている。すなわち。
2画面の上半分すなわちA′t1域を指示することに対
応し、論理1は画面の下半分すなわちB領域を指示する
もので後述するように前記水平同期信号11を100回
カウントすることによって得られる。コモン側ドライバ
に入力される制御信号のタイミングチャートは、第1図
(blの下側に示されている。第1番目の信号波形はラ
ッチパルス信号LPであり、これは上部に示されている
LP信号と同じものであるが、コモン側ドライバに関し
ては図面上で拡大されて表現されている。すなわち。
ラッチパルスLPの各周期には、1ライン分のデータす
なわち640個のドツトがライン毎に表示されることに
なる。2番目のYDO信号の波形は100ライン毎に出
力されるパルスであって1画面の上半分すなわちA領域
に関しては、1ライン目の先頭時において出力され、1
00ライン分走査したのち、また1ライン目に戻る時点
でパルスが発生される波形になっている。また、3番目
のフレームパルスFPは前記YDOの立ち上がりに同期
しており、論理Oである場合にはA領域の区間を示して
おり、論理1はB領域を指示するものである。フレーム
パルスFPの論理1状態と論理0状態はそれぞれ同時に
コモンドライバM21およびM22に与えられて、A領
域の1ラインとB領域の対応する1ラインを同時に表示
するように制御するための信号として使われる。
なわち640個のドツトがライン毎に表示されることに
なる。2番目のYDO信号の波形は100ライン毎に出
力されるパルスであって1画面の上半分すなわちA領域
に関しては、1ライン目の先頭時において出力され、1
00ライン分走査したのち、また1ライン目に戻る時点
でパルスが発生される波形になっている。また、3番目
のフレームパルスFPは前記YDOの立ち上がりに同期
しており、論理Oである場合にはA領域の区間を示して
おり、論理1はB領域を指示するものである。フレーム
パルスFPの論理1状態と論理0状態はそれぞれ同時に
コモンドライバM21およびM22に与えられて、A領
域の1ラインとB領域の対応する1ラインを同時に表示
するように制御するための信号として使われる。
次に5本発明のCRTCによるパネル駆動回路に関して
、第4図を用いてもう少し詳細に説明する。第1図(a
lのブロック図において示された表示ライン調整回路8
7は、第4図(a)に示される水平同期信号HS Y
N Cを100回カウントするカウンタ870とフリッ
プフロップ871とオアゲート872および873より
構成されている。カウンタ870は、CRTCから出力
される水平同期信号H’5YNCを基本クロ7クCLK
で同期をとって出力されたLP信号すなわちラッチパル
ス信号LP83を入力し、100回カウントすることに
よってカウンタ870から出力される信号8701をオ
アゲート873を介してYDO信号を生成している。す
なわち、このYDO信号は、CRTCからの水平同期信
号が100回でるとパルスが出力される信号となる。し
たがって、カウンタ870は、水平同期信号を100回
カウントしたのちは。
、第4図を用いてもう少し詳細に説明する。第1図(a
lのブロック図において示された表示ライン調整回路8
7は、第4図(a)に示される水平同期信号HS Y
N Cを100回カウントするカウンタ870とフリッ
プフロップ871とオアゲート872および873より
構成されている。カウンタ870は、CRTCから出力
される水平同期信号H’5YNCを基本クロ7クCLK
で同期をとって出力されたLP信号すなわちラッチパル
ス信号LP83を入力し、100回カウントすることに
よってカウンタ870から出力される信号8701をオ
アゲート873を介してYDO信号を生成している。す
なわち、このYDO信号は、CRTCからの水平同期信
号が100回でるとパルスが出力される信号となる。し
たがって、カウンタ870は、水平同期信号を100回
カウントしたのちは。
リセットされるように出力信号8701の出力をオアゲ
ート872を介して、セット入力端子に帰還されている
。しかし、このカウンタ870に対するリセットは、2
00ライン画面の101から200ライン目の終り目ま
での 100回をカウントすることも実行するが、その
終りにおいてHS Y NCが出力されるタイミングと
、200回ライン目にはじめて出力されるCRTCから
の垂直同期信号VSYNCとのタイミングは、わずかに
ズしているために、水平同期信号VSYNCによっても
リセットする必要があり、したがって、垂直同期信号V
SYNCIIはオアゲート872の入力端子に入力され
て、カウンタ手段870をリセットする形になっている
。しかも、フリッププロップ871によってCRTCの
垂直同期信号HS Y NCとCRTCからの垂直同期
信号VSYNCを同期させて、H3YNCに同期したV
SYNC信号8710を、オアゲート873の入力端子
に入力することによって、この信号が論理1になる時点
においても、YDO信号が活性化されるようにしている
。このようにして、YDO信号はLDCパネルのA領域
あるいはB領域の100ライン走査毎に出力されるパル
スとなる。
ート872を介して、セット入力端子に帰還されている
。しかし、このカウンタ870に対するリセットは、2
00ライン画面の101から200ライン目の終り目ま
での 100回をカウントすることも実行するが、その
終りにおいてHS Y NCが出力されるタイミングと
、200回ライン目にはじめて出力されるCRTCから
の垂直同期信号VSYNCとのタイミングは、わずかに
ズしているために、水平同期信号VSYNCによっても
リセットする必要があり、したがって、垂直同期信号V
SYNCIIはオアゲート872の入力端子に入力され
て、カウンタ手段870をリセットする形になっている
。しかも、フリッププロップ871によってCRTCの
垂直同期信号HS Y NCとCRTCからの垂直同期
信号VSYNCを同期させて、H3YNCに同期したV
SYNC信号8710を、オアゲート873の入力端子
に入力することによって、この信号が論理1になる時点
においても、YDO信号が活性化されるようにしている
。このようにして、YDO信号はLDCパネルのA領域
あるいはB領域の100ライン走査毎に出力されるパル
スとなる。
また、第4図(alO下の部分に示される回路は。
キャラクタジェネレータからのディスプレイデータをラ
ッチする手段を示している。CRTCから出力されたメ
モリアドレスMAあるいは前記MAアドレスを入力する
前記オフセント発生回路2によって発生されるオフセッ
トアドレスは2画面1走査1回につきそれぞれ時分割的
にVRAM4に与えられ、対応するVRAMデータがキ
ャラクタジェネレータ5に与えられると、キャラクタジ
ェネレータ5は第4図(a)に示すように、ディスプレ
イデータ50を出力する。キャラクタジェネレータ5の
出力信号50には、ラッチ回路60と61がそれぞれ接
続されている。ラッチ回路60ばCRTCから出力され
るMAアドレスに対応するキャラクタジエネレータ5の
出力ディスプレイデータ50をUPLCKクロックでラ
ッチし、ラッチ回路61はCRTCから出力されるMA
アドレスに前記オフセット発生回路2によってオフセ、
7ト値が加えられてできたオフセットアドレスに対応す
るディスプレイデータが出力50に出力されたときにL
PLKクロックでラッチする回路である。
ッチする手段を示している。CRTCから出力されたメ
モリアドレスMAあるいは前記MAアドレスを入力する
前記オフセント発生回路2によって発生されるオフセッ
トアドレスは2画面1走査1回につきそれぞれ時分割的
にVRAM4に与えられ、対応するVRAMデータがキ
ャラクタジェネレータ5に与えられると、キャラクタジ
ェネレータ5は第4図(a)に示すように、ディスプレ
イデータ50を出力する。キャラクタジェネレータ5の
出力信号50には、ラッチ回路60と61がそれぞれ接
続されている。ラッチ回路60ばCRTCから出力され
るMAアドレスに対応するキャラクタジエネレータ5の
出力ディスプレイデータ50をUPLCKクロックでラ
ッチし、ラッチ回路61はCRTCから出力されるMA
アドレスに前記オフセット発生回路2によってオフセ、
7ト値が加えられてできたオフセットアドレスに対応す
るディスプレイデータが出力50に出力されたときにL
PLKクロックでラッチする回路である。
ラッチ回路60および61にそれぞれセットされたディ
スプレイデータすなわちMAアドレスに対応するキャラ
クタとオフセットアドレスに対応するキャラクタは同時
に出力されて、シフl−レジスタ892と893を介し
て、それぞれ、8ビツトパラレル入力が8ビツトシリア
ルデータに変換されてディスプレイデータ上下の切り換
え回路62を介してそれぞれLCDパネルへのシリアル
データとして転送されることになる。
スプレイデータすなわちMAアドレスに対応するキャラ
クタとオフセットアドレスに対応するキャラクタは同時
に出力されて、シフl−レジスタ892と893を介し
て、それぞれ、8ビツトパラレル入力が8ビツトシリア
ルデータに変換されてディスプレイデータ上下の切り換
え回路62を介してそれぞれLCDパネルへのシリアル
データとして転送されることになる。
第4図(alのパネル駆動回路をさらに詳細に示した回
路図が第4図(blに示されている。MB2のラッチ回
路は、キャラクタジェネレータから送られて(るディス
プレイデータの8ビツトをEUSECKクロックによっ
てラッチするものである。また、M2Oのラッチ回路は
、前記8ビツトのディスプレイデータをEUSOCKク
ロ、りでラッチするものである。またM91のラッチ回
路は、前記ディスプレイデータをEDSECKクロック
によってラッチするものである。このように、キャラク
タジェネレータから転送されてくるデータを異なるタイ
ミングでラッチするが、MB2,90゜91のラッチ回
路の出力は、それぞれラッチ回路M92,93.94に
入力されており、これらのラッチ回路は、ラッチ用のク
ロックが共通にEDSOCKであるから、MB2,90
.91にラッチされた異なるディスプレイデータは、E
DSOCKクロックのタイミングで同時にラッチされる
ことになる。さらに9M95のラッチ回路はEDSOC
Kの立ち上がり時に、キャラクタジェネレータから直接
転送されて来るディスプレイデータを直接ラッチするも
のであるから、M92,93゜94.95のラソチデー
クは、それぞれ同時に出力されることになる。これらの
4つのラッチ回路の出力は、それぞれM96,97,9
8.および99のシフトレジスタに8ビツトパラレル入
力として入力される。そして各ICの5IIIFT /
LOADビンに入力されるS/LTMG信号の論理が論
理1すなわちはハイ状態である場合に、入力された8ビ
ツトのパラレル入力は、ビットシリアルに変換されてI
QH比出力らそれぞれビットシリアルで ・出力さ
れることになる。すなわち、これらのシフトレジスタに
よって4つの8ビツトデータは、それぞれ同時にビット
シリアルに変換されて出力されることになる。そして、
2人力選択回路が2つ含まれているマルチプレクサM1
01を介して。
路図が第4図(blに示されている。MB2のラッチ回
路は、キャラクタジェネレータから送られて(るディス
プレイデータの8ビツトをEUSECKクロックによっ
てラッチするものである。また、M2Oのラッチ回路は
、前記8ビツトのディスプレイデータをEUSOCKク
ロ、りでラッチするものである。またM91のラッチ回
路は、前記ディスプレイデータをEDSECKクロック
によってラッチするものである。このように、キャラク
タジェネレータから転送されてくるデータを異なるタイ
ミングでラッチするが、MB2,90゜91のラッチ回
路の出力は、それぞれラッチ回路M92,93.94に
入力されており、これらのラッチ回路は、ラッチ用のク
ロックが共通にEDSOCKであるから、MB2,90
.91にラッチされた異なるディスプレイデータは、E
DSOCKクロックのタイミングで同時にラッチされる
ことになる。さらに9M95のラッチ回路はEDSOC
Kの立ち上がり時に、キャラクタジェネレータから直接
転送されて来るディスプレイデータを直接ラッチするも
のであるから、M92,93゜94.95のラソチデー
クは、それぞれ同時に出力されることになる。これらの
4つのラッチ回路の出力は、それぞれM96,97,9
8.および99のシフトレジスタに8ビツトパラレル入
力として入力される。そして各ICの5IIIFT /
LOADビンに入力されるS/LTMG信号の論理が論
理1すなわちはハイ状態である場合に、入力された8ビ
ツトのパラレル入力は、ビットシリアルに変換されてI
QH比出力らそれぞれビットシリアルで ・出力さ
れることになる。すなわち、これらのシフトレジスタに
よって4つの8ビツトデータは、それぞれ同時にビット
シリアルに変換されて出力されることになる。そして、
2人力選択回路が2つ含まれているマルチプレクサM1
01を介して。
XA、XC,XB、XDの各シリアルデータが得られる
。この選択回路M101が画面の上下の切り換え回路で
あって、前記出力は第3図のセグメントドライバにシリ
アルデータとして入力される。
。この選択回路M101が画面の上下の切り換え回路で
あって、前記出力は第3図のセグメントドライバにシリ
アルデータとして入力される。
すなわち、XAデータとXBデータは、それぞれ画面上
半分のA領域の各ラインのビ・ノドを駆動するセグメン
トドライバに入力され、XCデータとXDデータは9画
面下半分のB領域の各ラインのビットを駆動するセグメ
ントドライバに入力されることになる。従って、ディス
プレイデータはA領域とB領域に分れて選択されながら
表示されることになる。また、第4図(b)の回路図に
示されるMlooは、12ステージのバイナリリップル
カウンタであり、入力端子に入力されているCRTCか
らの水平同期信号に対応するH S Y N CD L
Y信号を100回入力されたかどうかをカウントする
カウンタである。即ち、出力部に接続されたゲート回路
Mill、M112.M113及びもう1つのM112
によって、カウンタ値が100になったかどうかを検出
している。カウンタ値として。
半分のA領域の各ラインのビ・ノドを駆動するセグメン
トドライバに入力され、XCデータとXDデータは9画
面下半分のB領域の各ラインのビットを駆動するセグメ
ントドライバに入力されることになる。従って、ディス
プレイデータはA領域とB領域に分れて選択されながら
表示されることになる。また、第4図(b)の回路図に
示されるMlooは、12ステージのバイナリリップル
カウンタであり、入力端子に入力されているCRTCか
らの水平同期信号に対応するH S Y N CD L
Y信号を100回入力されたかどうかをカウントする
カウンタである。即ち、出力部に接続されたゲート回路
Mill、M112.M113及びもう1つのM112
によって、カウンタ値が100になったかどうかを検出
している。カウンタ値として。
上位ビットから0,0,0,1,1,1,0,0゜0と
いう2進数、すなわち10進数で100となったときに
M2O3のDタイプフリップフロップのクロック入力が
1となるようになっている。このフリツプフロツプ10
3に入力されるクロック信号は、水平同期信号が100
回入力されたときに1となる信号であるからYO倍信号
なる。このYO倍信号1になったときに、Dタイプのフ
リソプフロツブ103の出力は論理1にセ・ノドされる
ことになるが、このフリップフロップをクリアする信号
はMlooのカウンタに入力されるリセット信号と同じ
ものであり、これはV8SHFT信号かRESET信号
が入力されたときに、リセットされるようになっている
。そして、フリップフロップM103の出力は、前記マ
ルチプレクサM101の選択回路の選択制御信号となっ
ている。すなわち、この出力はフレームパルス信号FP
に対応しているもので1画面の上すなわちA@域あるい
は下のB領域を駆動するかを選択するための選択信号に
なっている。
いう2進数、すなわち10進数で100となったときに
M2O3のDタイプフリップフロップのクロック入力が
1となるようになっている。このフリツプフロツプ10
3に入力されるクロック信号は、水平同期信号が100
回入力されたときに1となる信号であるからYO倍信号
なる。このYO倍信号1になったときに、Dタイプのフ
リソプフロツブ103の出力は論理1にセ・ノドされる
ことになるが、このフリップフロップをクリアする信号
はMlooのカウンタに入力されるリセット信号と同じ
ものであり、これはV8SHFT信号かRESET信号
が入力されたときに、リセットされるようになっている
。そして、フリップフロップM103の出力は、前記マ
ルチプレクサM101の選択回路の選択制御信号となっ
ている。すなわち、この出力はフレームパルス信号FP
に対応しているもので1画面の上すなわちA@域あるい
は下のB領域を駆動するかを選択するための選択信号に
なっている。
本発明は、このようにCRTCを用いて、 CRTC
から出力される制御信号から、LCDパネルのセグメン
トドライバおよびコモンドライバをそれぞれ駆動できる
ように同期信号を生成するものである。
から出力される制御信号から、LCDパネルのセグメン
トドライバおよびコモンドライバをそれぞれ駆動できる
ように同期信号を生成するものである。
このように2本発明は、CRTCを使ってCRTのみな
らず、最近実用性が高まってきた液晶のディスプレイす
なわちLCDパネル表示装置をも駆動できるようにした
もので、専用のLCDコントローラを必要とせず、量産
されているCRTCを使ってLCDを制御できるので、
CRTCに対するコストパフォーマンスが非常に向上す
るという効果がある。・さらに2本発明によれば、CR
TCを用いてCRTばかりでなく LCDも制御できる
ので、CRTCのコストパフォーマンスが向上するとと
もに、CRTCをLCDコントローラの代りに用いても
、まったく同様に、100ラインの水平走査につき必ず
1回は各画素が表示されることになるので、各画素が薄
く表示されることはなり、シたがって、マンマシンイン
ターフェイスにおけるユーザの不信感も生じないという
特徴がある。
らず、最近実用性が高まってきた液晶のディスプレイす
なわちLCDパネル表示装置をも駆動できるようにした
もので、専用のLCDコントローラを必要とせず、量産
されているCRTCを使ってLCDを制御できるので、
CRTCに対するコストパフォーマンスが非常に向上す
るという効果がある。・さらに2本発明によれば、CR
TCを用いてCRTばかりでなく LCDも制御できる
ので、CRTCのコストパフォーマンスが向上するとと
もに、CRTCをLCDコントローラの代りに用いても
、まったく同様に、100ラインの水平走査につき必ず
1回は各画素が表示されることになるので、各画素が薄
く表示されることはなり、シたがって、マンマシンイン
ターフェイスにおけるユーザの不信感も生じないという
特徴がある。
第1図(El)は本発明のCRTCによるLCD駆動方
式に従うビデオ制御回路内の同期信号発生回路部のブロ
ック図。 第1図fblは前記同期信号発生回路部のタイミングチ
ャート図。 第2図は本発明のCRTコントローラによる液晶ディス
プレイの制御方式に従うビデオ制御回路とCRTCとの
インターフェイス部を示す回路ブロック図。 第3図はLCDパネル本体の回路ブロック図。 第4図(alは本発明のLCDパネル駆動回路の詳細ブ
ロック図。 第4図(b)は本発明のLCDパネル駆動回路の詳細回
路図。 1・・・CRTC。 2・・・オフセットアドレス発生回路。 3・・・選択回路。 4・・・VRAM。 5・・・キャラクタジェネレータ。 6・・・ビデオ制御回路。 7・・・LCDパネル装置。 8・・・タイミング発生回路。 9・・・選択回路。 10・・・水平同期信号。 11・・・垂直同期信号。 I2・・・表示期間指示信号。 13・・・メモリアドレス(MA)。 60.61.84 ・・・ラッチ回路。 62・・・ディスプレイデーク上・下切り換え回路。 70・・・LCDパネル。 71・・・電圧分割回路。 80・・・CLKクロック。 81・・・アンド回路。 82・・・X5CK信号。 8゛3・・・ラッチパルス(L P)信号。 85・・・フレームパルス(FP)(8号。 86・・・YDO信号。 87・・・表示ライン調整回路。 870・・ ・カウンタ。 871・・ ・フリップフロップ。 892.893・・・パラレルシリアル変換回路(シフ
トレジスタ) MOl、02. ・−−−、10,Ml 1.−−−
M20・・・セグメントドライバ。 M21.22・・・コモンドライバ。 M89.M、90.M91.M92.M93.M94M
95・・・ラッチ回路。 M96.M97.M2S、M99 ・・・シフトレジスタ。 Mloo・・・カウンタ。 MIOI・・・マルチプレクサ。 M2O3・・・フリフプフ口、プ。 Mill、M112・・・検出回路。
式に従うビデオ制御回路内の同期信号発生回路部のブロ
ック図。 第1図fblは前記同期信号発生回路部のタイミングチ
ャート図。 第2図は本発明のCRTコントローラによる液晶ディス
プレイの制御方式に従うビデオ制御回路とCRTCとの
インターフェイス部を示す回路ブロック図。 第3図はLCDパネル本体の回路ブロック図。 第4図(alは本発明のLCDパネル駆動回路の詳細ブ
ロック図。 第4図(b)は本発明のLCDパネル駆動回路の詳細回
路図。 1・・・CRTC。 2・・・オフセットアドレス発生回路。 3・・・選択回路。 4・・・VRAM。 5・・・キャラクタジェネレータ。 6・・・ビデオ制御回路。 7・・・LCDパネル装置。 8・・・タイミング発生回路。 9・・・選択回路。 10・・・水平同期信号。 11・・・垂直同期信号。 I2・・・表示期間指示信号。 13・・・メモリアドレス(MA)。 60.61.84 ・・・ラッチ回路。 62・・・ディスプレイデーク上・下切り換え回路。 70・・・LCDパネル。 71・・・電圧分割回路。 80・・・CLKクロック。 81・・・アンド回路。 82・・・X5CK信号。 8゛3・・・ラッチパルス(L P)信号。 85・・・フレームパルス(FP)(8号。 86・・・YDO信号。 87・・・表示ライン調整回路。 870・・ ・カウンタ。 871・・ ・フリップフロップ。 892.893・・・パラレルシリアル変換回路(シフ
トレジスタ) MOl、02. ・−−−、10,Ml 1.−−−
M20・・・セグメントドライバ。 M21.22・・・コモンドライバ。 M89.M、90.M91.M92.M93.M94M
95・・・ラッチ回路。 M96.M97.M2S、M99 ・・・シフトレジスタ。 Mloo・・・カウンタ。 MIOI・・・マルチプレクサ。 M2O3・・・フリフプフ口、プ。 Mill、M112・・・検出回路。
Claims (1)
- 【特許請求の範囲】 CRTに対する垂直同期信号、水平同期信号、及びCR
Tの一画面に対応するメモリをアクセスするためのアド
レスを少なくとも出力するCRTコントローラと、 前記CRTコントローラから出力される水平同期信号を
基本クロックに同期させてラッチパルスを生成する手段
と、 前記水平同期信号を入力し液晶ディスプレイの両面の総
ライン数の半分に対応するライン数だけ前記水平同期信
号のパルスが入力された場合に画面の各半領域分の水平
走査が実行されたことを示すパルスを発生する手段と、 前記CRTコントローラから出力されるアドレスと、前
記アドレスにオフセットを加えてできるオフセットアド
レスとの両方のアドレスを使って画面メモリに対してア
ドレス指定し、前記画面メモリから出力される前記2つ
のアドレスに対応するデータをラッチし、前記2つのデ
ータを同時に出力しそれぞれシリアルデータに変換する
変換手段と、 前記変換手段に接続され前記アドレスに対応するデータ
とオフセットアドレスに対応するデータを液晶ディスプ
レイの画面上の上下半領域それぞれにあるセグメントド
ライバに切り換えて転送するように制御するデータ上下
切り換え手段と、前記各手段に接続され前記上下それぞ
れの半領域に前記2つのデータを液晶ディスプレイの画
面上で同時に表示するべく前記セグメントドライバおよ
びコモンドライバを駆動するドライバ制御手段とを設け
て表示を行うことを特徴とするCRTコントローラによ
る液晶ディスプレイの制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60159843A JPS6219897A (ja) | 1985-07-19 | 1985-07-19 | Crtコントロ−ラによる液晶デイスプレイの制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60159843A JPS6219897A (ja) | 1985-07-19 | 1985-07-19 | Crtコントロ−ラによる液晶デイスプレイの制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6219897A true JPS6219897A (ja) | 1987-01-28 |
JPH0371716B2 JPH0371716B2 (ja) | 1991-11-14 |
Family
ID=15702448
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60159843A Granted JPS6219897A (ja) | 1985-07-19 | 1985-07-19 | Crtコントロ−ラによる液晶デイスプレイの制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6219897A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03107194A (ja) * | 1989-09-20 | 1991-05-07 | Pfu Ltd | 表示制御回路 |
US8114717B2 (en) | 2005-11-15 | 2012-02-14 | The Regents Of The University Of California | Methods to shape the electric field in electron devices, passivate dislocations and point defects, and enhance the luminescence efficiency of optical devices |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54150431U (ja) * | 1978-03-31 | 1979-10-19 | ||
JPS5859490A (ja) * | 1981-10-06 | 1983-04-08 | 株式会社東芝 | 表示制御装置 |
JPS5928192A (ja) * | 1982-08-09 | 1984-02-14 | 株式会社日立製作所 | 画像表示装置 |
JPS5968784A (ja) * | 1982-10-13 | 1984-04-18 | シャープ株式会社 | ドツトマトリツクス表示パネルの駆動装置 |
JPS61213896A (ja) * | 1985-03-19 | 1986-09-22 | 株式会社 アスキ− | デイスプレイコントロ−ラ |
-
1985
- 1985-07-19 JP JP60159843A patent/JPS6219897A/ja active Granted
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54150431U (ja) * | 1978-03-31 | 1979-10-19 | ||
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JPS5928192A (ja) * | 1982-08-09 | 1984-02-14 | 株式会社日立製作所 | 画像表示装置 |
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JPS61213896A (ja) * | 1985-03-19 | 1986-09-22 | 株式会社 アスキ− | デイスプレイコントロ−ラ |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03107194A (ja) * | 1989-09-20 | 1991-05-07 | Pfu Ltd | 表示制御回路 |
US8114717B2 (en) | 2005-11-15 | 2012-02-14 | The Regents Of The University Of California | Methods to shape the electric field in electron devices, passivate dislocations and point defects, and enhance the luminescence efficiency of optical devices |
Also Published As
Publication number | Publication date |
---|---|
JPH0371716B2 (ja) | 1991-11-14 |
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