JPS6216430B2 - - Google Patents
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- JPS6216430B2 JPS6216430B2 JP8575680A JP8575680A JPS6216430B2 JP S6216430 B2 JPS6216430 B2 JP S6216430B2 JP 8575680 A JP8575680 A JP 8575680A JP 8575680 A JP8575680 A JP 8575680A JP S6216430 B2 JPS6216430 B2 JP S6216430B2
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- 239000011159 matrix material Substances 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 239000002131 composite material Substances 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明は、アドレス指定によりリフレツシユメ
モリをアクセスし、このメモリの内容のキヤラク
タをラスタスキヤン方式で陰極線表示管（以下
CRTという）に表示するCRT表示装置に関する
もので、詳しくはリフレツシユメモリ上の異なる
領域の内容をCRT画面を２分割して表示する
CRT表示装置に関するものである。
モリをアクセスし、このメモリの内容のキヤラク
タをラスタスキヤン方式で陰極線表示管（以下
CRTという）に表示するCRT表示装置に関する
もので、詳しくはリフレツシユメモリ上の異なる
領域の内容をCRT画面を２分割して表示する
CRT表示装置に関するものである。
この種の装置では１フレームの走査の途中でリ
フレツシユメモリをアクセスするアドレスをジヤ
ンプさせる必要があるが、従来のこの種の装置で
はアドレスジエネレータからアドレスを発生さ
せ、ジヤンプさせるときのみ特定の値をこのアド
レスに加算してアドレスのジヤンプを行なつてい
る。
フレツシユメモリをアクセスするアドレスをジヤ
ンプさせる必要があるが、従来のこの種の装置で
はアドレスジエネレータからアドレスを発生さ
せ、ジヤンプさせるときのみ特定の値をこのアド
レスに加算してアドレスのジヤンプを行なつてい
る。
しかし、アドレスを変えるごとに加算値を与え
直しその都度演算しなければならず、ソフトウエ
アに負担を掛けるという欠点があつた。
直しその都度演算しなければならず、ソフトウエ
アに負担を掛けるという欠点があつた。
また、２分割表示の内容が一方はグラフイツク
ス、他方がキヤラクタであるような場合には、そ
れぞれの表示モードにおけるアドレスのカウント
シーケンスに差異があり、その制御回路は複雑化
していた。特に、水平表示文字数が２n個である
ときは簡単であるが、それ以外の個数のときはソ
フトウエアに有利なリニアアドレス指定ができず
一層複雑な制御回路を必要とするという欠点があ
つた。
ス、他方がキヤラクタであるような場合には、そ
れぞれの表示モードにおけるアドレスのカウント
シーケンスに差異があり、その制御回路は複雑化
していた。特に、水平表示文字数が２n個である
ときは簡単であるが、それ以外の個数のときはソ
フトウエアに有利なリニアアドレス指定ができず
一層複雑な制御回路を必要とするという欠点があ
つた。
本発明は、このような欠点を除き、ソフトウエ
アに負担を掛けることもなく簡単なハードウエア
の構成により、高速でアドレスをジヤンプさせ、
メモリに記憶された２組の内容をCRT画面に分
割表示し得るCRT表示装置を提供することにあ
る。
アに負担を掛けることもなく簡単なハードウエア
の構成により、高速でアドレスをジヤンプさせ、
メモリに記憶された２組の内容をCRT画面に分
割表示し得るCRT表示装置を提供することにあ
る。
以下図面を用いて本発明を詳細に説明する。第
１図は本発明に係るCRT表示装置の一実施例を
示す構成図である。第１図において、１はラスタ
カウンタ、１０はプリセツト値発生手段、２０は
アドレスカウンタ、３０はリフレツシユメモリ、
４０はキヤラクタジエネレータ、５０はマルチプ
レクサ、６０は並列・直列変換器（以下PS変換
器という）、７０はCRTである。
１図は本発明に係るCRT表示装置の一実施例を
示す構成図である。第１図において、１はラスタ
カウンタ、１０はプリセツト値発生手段、２０は
アドレスカウンタ、３０はリフレツシユメモリ、
４０はキヤラクタジエネレータ、５０はマルチプ
レクサ、６０は並列・直列変換器（以下PS変換
器という）、７０はCRTである。
ラスタカウンタ１は、CRT７０を走査するラ
スタ数を計数すると共に後述するキヤラクタ表示
モードにおいてラスタ入力に応じて循環歩進する
列アドレスデータRAを送出する。この列アドレ
スデータRAは後述するキヤラクタジエネレータ
４０のドツトマトリクスの列を指定するためにあ
る。また、ラスタ計数値RNはプリセツト値発生
手段１０に与えられている。この手段１０は、後
述するアドレスカウンタ２０に、ラスタ数に関連
したプリセツトデータPDnを供給するためのもの
である。
スタ数を計数すると共に後述するキヤラクタ表示
モードにおいてラスタ入力に応じて循環歩進する
列アドレスデータRAを送出する。この列アドレ
スデータRAは後述するキヤラクタジエネレータ
４０のドツトマトリクスの列を指定するためにあ
る。また、ラスタ計数値RNはプリセツト値発生
手段１０に与えられている。この手段１０は、後
述するアドレスカウンタ２０に、ラスタ数に関連
したプリセツトデータPDnを供給するためのもの
である。
この手段１０において、１１はレジスタ、１２
は第１のデコーダ、１４は比較器、１３は第２の
デコーダである。レジスタ１１はCRT７０上の
２分割画面の分割位置を指定するラスタ数RMを
保持するものであり、比較器１４はこのラスタ数
RMと前記ラスタ計数値RNとを比較するもので
ある。第１のデコーダ１２はラスタ計数値RNの
適宜のビツトをデコードし、第何行目のキヤラク
タに当るかを表わす信号lnを送出する。第２のデ
コーダ１３は上記信号lnを更にデコードし、アド
レスカウンタ２０にプリセツトする値PDnを得る
ものである。なお、第１のデコーダ１２は、比較
器１４の出力GOCによつて制御されている。こ
の出力GOCは、ラスタが分割位置に達しない間
すなわちRN＜RMの範囲では“Ｌ”レベル、ラ
スタが分割位置を越えてRN≧RMとなつた範囲
では“Ｈ”レベルとなる２値信号である。
は第１のデコーダ、１４は比較器、１３は第２の
デコーダである。レジスタ１１はCRT７０上の
２分割画面の分割位置を指定するラスタ数RMを
保持するものであり、比較器１４はこのラスタ数
RMと前記ラスタ計数値RNとを比較するもので
ある。第１のデコーダ１２はラスタ計数値RNの
適宜のビツトをデコードし、第何行目のキヤラク
タに当るかを表わす信号lnを送出する。第２のデ
コーダ１３は上記信号lnを更にデコードし、アド
レスカウンタ２０にプリセツトする値PDnを得る
ものである。なお、第１のデコーダ１２は、比較
器１４の出力GOCによつて制御されている。こ
の出力GOCは、ラスタが分割位置に達しない間
すなわちRN＜RMの範囲では“Ｌ”レベル、ラ
スタが分割位置を越えてRN≧RMとなつた範囲
では“Ｈ”レベルとなる２値信号である。
アドレスカウンタ２０は前記プリセツト値PDn
より後述するクロツクCLKを計数し、その計数
値MAをアドレスデータとしてリフレツシユメモ
リ３０に与えている。この場合、プリセツト値
PDnはロードパルスLPが与えられたときにカウ
ンタ２０にプリセツトされるようになつている。
このロードパルスLPは論理回路２１より送出さ
れる。この論理回路２１は、アンドゲート２３よ
り構成されていて、ゲート２２では比較器１４の
出力GOCと水平同期信号HSYNとの論理積を、ゲ
ート２３ではゲート２２の出力と垂直同期信号
VSYNの論理和をとつている。したがつて、ロー
ドパルスLPは垂直同期信号とキヤラクタ表示期
間における水平同期信号との合成信号である。前
述したクロツクCLKは水平方向表示においてメ
モリ３０の１つのデータを表示させるごとに発生
するクロツクで、例えば１つのデータを８ドツト
単位で表示するものとすれば、８ドツト走査ごと
に１回パルスを出すものである。
より後述するクロツクCLKを計数し、その計数
値MAをアドレスデータとしてリフレツシユメモ
リ３０に与えている。この場合、プリセツト値
PDnはロードパルスLPが与えられたときにカウ
ンタ２０にプリセツトされるようになつている。
このロードパルスLPは論理回路２１より送出さ
れる。この論理回路２１は、アンドゲート２３よ
り構成されていて、ゲート２２では比較器１４の
出力GOCと水平同期信号HSYNとの論理積を、ゲ
ート２３ではゲート２２の出力と垂直同期信号
VSYNの論理和をとつている。したがつて、ロー
ドパルスLPは垂直同期信号とキヤラクタ表示期
間における水平同期信号との合成信号である。前
述したクロツクCLKは水平方向表示においてメ
モリ３０の１つのデータを表示させるごとに発生
するクロツクで、例えば１つのデータを８ドツト
単位で表示するものとすれば、８ドツト走査ごと
に１回パルスを出すものである。
リフレツシユメモリ３０はCRT７０に表示す
る内容が記憶されたもので、第２図に示すように
グラフイツク及びキヤラクタデータにそれぞれま
とめた２組のデータ群が異なつた領域にそれぞれ
記憶されている。キヤラクタジエネレータ４０
は、メモリ３０より与えられるキヤラクタコード
を当該キヤラクタに対応するマトリクス状のドツ
トパターン（実施例では8x7ドツト）に変換する
もので、ラスタカウンタ１の列アドレスRAで指
定されるマトリクスの列に該当するドツトパター
ン信号を送出するようになつている。マルチプレ
クサ５０はリフレツシユメモリ３０の出力又はキ
ヤラクタジエネレータ４０の出力を択一的に選択
するもので、どちらを選択するかは比較器１４の
出力GOCによつて決まる。すなわち、信号GOC
が“Ｌ”（グラフイツク表示モード）のときはリ
フレツシユメモリ３０の出力が直接選択され、信
号GOCが“Ｈ”（キヤラクタ表示モード）のとき
はキヤラクタジエネレータ４０の出力が選択され
るように構成されている。PS変換器６０は、マ
ルチプレクサ５０より複数ビツトで並列に出力さ
れるデータをCRT７０のラスタ走査表示に適す
るシリアルな映像信号に変換するものである。
る内容が記憶されたもので、第２図に示すように
グラフイツク及びキヤラクタデータにそれぞれま
とめた２組のデータ群が異なつた領域にそれぞれ
記憶されている。キヤラクタジエネレータ４０
は、メモリ３０より与えられるキヤラクタコード
を当該キヤラクタに対応するマトリクス状のドツ
トパターン（実施例では8x7ドツト）に変換する
もので、ラスタカウンタ１の列アドレスRAで指
定されるマトリクスの列に該当するドツトパター
ン信号を送出するようになつている。マルチプレ
クサ５０はリフレツシユメモリ３０の出力又はキ
ヤラクタジエネレータ４０の出力を択一的に選択
するもので、どちらを選択するかは比較器１４の
出力GOCによつて決まる。すなわち、信号GOC
が“Ｌ”（グラフイツク表示モード）のときはリ
フレツシユメモリ３０の出力が直接選択され、信
号GOCが“Ｈ”（キヤラクタ表示モード）のとき
はキヤラクタジエネレータ４０の出力が選択され
るように構成されている。PS変換器６０は、マ
ルチプレクサ５０より複数ビツトで並列に出力さ
れるデータをCRT７０のラスタ走査表示に適す
るシリアルな映像信号に変換するものである。
このような構成の本発明のCRT表示装置の動
作を次に説明する。
作を次に説明する。
垂直同期信号HSYNにより論理回路２１からロ
ードパルスLPが送出され、デコーダ１４の出力
データがアドレスカウンタ２０にプリセツトされ
る。この場合、比較器１４の出力は“Ｌ”である
ので第１のデコーダ１２はリセツト状態となつて
いて、その出力が第２のデコーダ１４でデコード
され出力されている。したがつて、比較器１４の
出力が“Ｈ”に反転するまで、すなわちグラフイ
ツク表示モードが終るまでの間は、デコーダ１３
の出力PDoは不変である。最初、カウンタ２０の
出力MAはPDoとなつており、PDoをアドレスデ
ータとしてメモリ３０をアクセスすることにより
第２図に示すアドレスPDoの記憶データGDoが出
力される。このデータGDoはマルチプレクサ５０
を介し、PS変換器６０で映像信号に変換されて
CRT７０の最初のラスタ上に表示される。１デ
ータの表示が終るとクロツクCLKが入力され、
カウンタ２０の出力はPDo＋１となる。これによ
り前述と同様にして第２図に示すアドレスPDo＋
１に記憶されたデータGD1が前記GDo表示に続い
てCRT７０上に表示される。以降、同様にして
アドレスPDo＋２，PDo＋３，……に記憶された
グラフイツクデータGD2，GD3，……がCRT７０
上にラスタスキヤン表示される。
ードパルスLPが送出され、デコーダ１４の出力
データがアドレスカウンタ２０にプリセツトされ
る。この場合、比較器１４の出力は“Ｌ”である
ので第１のデコーダ１２はリセツト状態となつて
いて、その出力が第２のデコーダ１４でデコード
され出力されている。したがつて、比較器１４の
出力が“Ｈ”に反転するまで、すなわちグラフイ
ツク表示モードが終るまでの間は、デコーダ１３
の出力PDoは不変である。最初、カウンタ２０の
出力MAはPDoとなつており、PDoをアドレスデ
ータとしてメモリ３０をアクセスすることにより
第２図に示すアドレスPDoの記憶データGDoが出
力される。このデータGDoはマルチプレクサ５０
を介し、PS変換器６０で映像信号に変換されて
CRT７０の最初のラスタ上に表示される。１デ
ータの表示が終るとクロツクCLKが入力され、
カウンタ２０の出力はPDo＋１となる。これによ
り前述と同様にして第２図に示すアドレスPDo＋
１に記憶されたデータGD1が前記GDo表示に続い
てCRT７０上に表示される。以降、同様にして
アドレスPDo＋２，PDo＋３，……に記憶された
グラフイツクデータGD2，GD3，……がCRT７０
上にラスタスキヤン表示される。
ラスタがCRT７０の分割表示位置に達する
と、すなわちラスタ数RNがレジスタ１１の出力
RMに一致すると、表示モードはグラフイツク表
示モードからキヤラクタ表示モードに切り換り、
信号GOCが“Ｈ”となつて第１のデコーダ１２
が動作する。デコーダ１２の出力lnはラスタ数
RNが８本増加するごとに変るようになつている
が、デコーダ１２の最初の出力l1は第２のデコー
ダ１３でデコードされ、その値PD1はアドレスカ
ウンタ２０に与えられる。これにより第２図に示
すようにアドレスPD1に記憶されたキヤラクタ用
のデータCD11がメモリ３０より送出される。こ
の場合、マルチプレクサ５０はモード信号である
GOC信号によつて制御されてキヤラクタジエネ
レータ４０の出力のみ選択しPS変換器６０に導
くようになつている。一方、ラスタカウンタ１の
列アドレスデータRAは初めは１となつていて、
キヤラクタジエネレータ４０からは第３図に示す
ようにキヤラクタCD11（図では文字“Ａ”）の第
１列目のドツトパターン信号が送出され表示され
る。キヤラクタCD11の表示が終るとカウンタ２
０にクロツクCLKが与えられ、カウンタ２０の
出力はPD1＋１となる。これにより、アドレス
PD1＋１に記憶されたデータCD12（第３図では文
字“Ｂ”を示す）が読み出され前述と同様にして
第１列目のドツトパターンが表示される。以後同
様にして表示が終るごとにアドレスが１づつ増加
し、その当該アドレスに記憶された内容のキヤラ
クタ（第１列目のドツトパターンのみ）が表示さ
れてゆく。
と、すなわちラスタ数RNがレジスタ１１の出力
RMに一致すると、表示モードはグラフイツク表
示モードからキヤラクタ表示モードに切り換り、
信号GOCが“Ｈ”となつて第１のデコーダ１２
が動作する。デコーダ１２の出力lnはラスタ数
RNが８本増加するごとに変るようになつている
が、デコーダ１２の最初の出力l1は第２のデコー
ダ１３でデコードされ、その値PD1はアドレスカ
ウンタ２０に与えられる。これにより第２図に示
すようにアドレスPD1に記憶されたキヤラクタ用
のデータCD11がメモリ３０より送出される。こ
の場合、マルチプレクサ５０はモード信号である
GOC信号によつて制御されてキヤラクタジエネ
レータ４０の出力のみ選択しPS変換器６０に導
くようになつている。一方、ラスタカウンタ１の
列アドレスデータRAは初めは１となつていて、
キヤラクタジエネレータ４０からは第３図に示す
ようにキヤラクタCD11（図では文字“Ａ”）の第
１列目のドツトパターン信号が送出され表示され
る。キヤラクタCD11の表示が終るとカウンタ２
０にクロツクCLKが与えられ、カウンタ２０の
出力はPD1＋１となる。これにより、アドレス
PD1＋１に記憶されたデータCD12（第３図では文
字“Ｂ”を示す）が読み出され前述と同様にして
第１列目のドツトパターンが表示される。以後同
様にして表示が終るごとにアドレスが１づつ増加
し、その当該アドレスに記憶された内容のキヤラ
クタ（第１列目のドツトパターンのみ）が表示さ
れてゆく。
このようにして１段目（ラスタ番号ｎ）の走査
線上の表示が終ると、水平同期信号HSYNが発せ
られ、２段目（ラスタ番号ｎ＋１）のラスタスキ
ヤンが開始される。水平同期信号HSYNの発生に
より、論理回路２１よりロードパルスLPが出
て、カウンタ２０にデコーダ１４の出力をプリセ
ツトする。この場合、ラスタ数RNが１増加する
だけなので、デコーダ１２及び１３の出力に変動
はなく、したがつてカウンタ２０には前記と同じ
デコーダ１３の出力PD1が再度プリセツトされ
る。その結果、前述の１段目の走査表示における
と同様に、アドレスPD1，PD1＋１，……に記憶
のデータCD11，CD12，……が再び読み出され表
示されてゆくわけであるが、この場合、ラスタカ
ウンタ１の列アドレスデータRAが２になつてい
るので、キヤラクタジエネレータ４０からはキヤ
ラクタの第２列目のドツトパターン信号が順次送
出し表示される。
線上の表示が終ると、水平同期信号HSYNが発せ
られ、２段目（ラスタ番号ｎ＋１）のラスタスキ
ヤンが開始される。水平同期信号HSYNの発生に
より、論理回路２１よりロードパルスLPが出
て、カウンタ２０にデコーダ１４の出力をプリセ
ツトする。この場合、ラスタ数RNが１増加する
だけなので、デコーダ１２及び１３の出力に変動
はなく、したがつてカウンタ２０には前記と同じ
デコーダ１３の出力PD1が再度プリセツトされ
る。その結果、前述の１段目の走査表示における
と同様に、アドレスPD1，PD1＋１，……に記憶
のデータCD11，CD12，……が再び読み出され表
示されてゆくわけであるが、この場合、ラスタカ
ウンタ１の列アドレスデータRAが２になつてい
るので、キヤラクタジエネレータ４０からはキヤ
ラクタの第２列目のドツトパターン信号が順次送
出し表示される。
以降同様にしてラスタスキヤン方式で列アドレ
スRAの３〜８におけるドツト表示が行なわれ、
合計８本の走査線によりキヤラクタ１行が表示さ
れる。
スRAの３〜８におけるドツト表示が行なわれ、
合計８本の走査線によりキヤラクタ１行が表示さ
れる。
次に、９段目（ｎ＋８）の走査線で表示する場
合について説明する。デコーダ１２の出力はここ
で初めてl1からl2に変わる。これに従いデコーダ
１３の出力もPD1からPD2に変わり、第２図に示
すようにアドレスPD2以降に記憶されたデータ
CD21、（第３図では文字“Ｃ”）、CD22，……が前
記と同様な動作によつてCRT７０に表示され
る。
合について説明する。デコーダ１２の出力はここ
で初めてl1からl2に変わる。これに従いデコーダ
１３の出力もPD1からPD2に変わり、第２図に示
すようにアドレスPD2以降に記憶されたデータ
CD21、（第３図では文字“Ｃ”）、CD22，……が前
記と同様な動作によつてCRT７０に表示され
る。
このようにしてCRT画面を総べてラスタ走査
し終ると垂直帰線期間に入り、ラスタカウンタ１
が初期設定され、これにより比較器１４の出力
GOCが“Ｌ”となつてグラフイツク表示モード
に復帰し、前述の表示動作を実行する。
し終ると垂直帰線期間に入り、ラスタカウンタ１
が初期設定され、これにより比較器１４の出力
GOCが“Ｌ”となつてグラフイツク表示モード
に復帰し、前述の表示動作を実行する。
なお、実施例ではラスタカウンタ１の列アドレ
スRA出力はキヤラクタの列番号に合わせて１〜
８の数値としたが、これに限つたものではなく、
他の循環数値とし、キヤラクタジエネレータ側で
デコーダして列番号を指定できるように構成して
もよい。また、リフレツシユメモリ上で、グラフ
イツクデータ領域とキヤラクタデータ領域とが比
較的接近したアドレスにある場合、アドレスカウ
ンタのデータ入力の数ビツトを操作するだけでよ
く、デコーダ２は簡単な論理回路で構成すること
もできる。
スRA出力はキヤラクタの列番号に合わせて１〜
８の数値としたが、これに限つたものではなく、
他の循環数値とし、キヤラクタジエネレータ側で
デコーダして列番号を指定できるように構成して
もよい。また、リフレツシユメモリ上で、グラフ
イツクデータ領域とキヤラクタデータ領域とが比
較的接近したアドレスにある場合、アドレスカウ
ンタのデータ入力の数ビツトを操作するだけでよ
く、デコーダ２は簡単な論理回路で構成すること
もできる。
更に、デコーダ１２及び１３を拡張すれば、キ
ヤラクタモード同士又はグラフイツクモード同士
でリフレツシユメモリ上の異なる領域の内容を表
示することができる。この場合のグラフイツクモ
ード同士の場合にはマルチプレクサ５０はメモリ
３０の出力のみ選択するように固定される必要が
ある。
ヤラクタモード同士又はグラフイツクモード同士
でリフレツシユメモリ上の異なる領域の内容を表
示することができる。この場合のグラフイツクモ
ード同士の場合にはマルチプレクサ５０はメモリ
３０の出力のみ選択するように固定される必要が
ある。
なお、特にグラフイツクモード同士で分割表示
のみする場合は、第１図装置において、キヤラク
タジエネレータ４０及びマルチプレクサ５０を除
き、メモリ３０の出力を直接PS変換器６０に接
続し構成したものでもよい。
のみする場合は、第１図装置において、キヤラク
タジエネレータ４０及びマルチプレクサ５０を除
き、メモリ３０の出力を直接PS変換器６０に接
続し構成したものでもよい。
以上説明したように、本発明のCRT表示装置
によれば、ラスタ数に応じてアドレスをジヤンプ
させ、異なるスタートアドレスをソフトウエアの
助けを借りることなくソフトウエアに有利なリニ
アアドレスを容易に高速で発生することができ
る。その結果、連続したアドレスでなる１組の記
憶領域の内容をCRT表示するのと同様のアクセ
ス時間で、異なる記憶領域の２組の記憶データを
CRT画面に分割表示することができる。
によれば、ラスタ数に応じてアドレスをジヤンプ
させ、異なるスタートアドレスをソフトウエアの
助けを借りることなくソフトウエアに有利なリニ
アアドレスを容易に高速で発生することができ
る。その結果、連続したアドレスでなる１組の記
憶領域の内容をCRT表示するのと同様のアクセ
ス時間で、異なる記憶領域の２組の記憶データを
CRT画面に分割表示することができる。
第１図は本発明に係るCRT表示装置の一実施
例を示す構成図、第２図は記憶領域を説明する
図、第３図はキヤラクタ表示の説明図である。 １……ラスタカウンタ、１０……プリセツトデ
ータ発生手段、１１……レジスタ、１２……第１
のデコーダ、１３……第２のデコーダ、１４……
比較器、２０……アドレスカウンタ、２１……論
理回路、３０……リフレツシユメモリ、４０……
キヤラクタジエネレータ、５０……マルチプレク
サ、６０……PS変換器、７０……CRT。
例を示す構成図、第２図は記憶領域を説明する
図、第３図はキヤラクタ表示の説明図である。 １……ラスタカウンタ、１０……プリセツトデ
ータ発生手段、１１……レジスタ、１２……第１
のデコーダ、１３……第２のデコーダ、１４……
比較器、２０……アドレスカウンタ、２１……論
理回路、３０……リフレツシユメモリ、４０……
キヤラクタジエネレータ、５０……マルチプレク
サ、６０……PS変換器、７０……CRT。
Claims (1)
- 【特許請求の範囲】 １ メモリの異なつた領域に記憶されたグラフイ
ツクデータとキヤラクタデータをアドレス指定に
より呼出しラスタスキヤン方式でCRT画面に表
示するCRT表示装置において、 ラスタ数を計数すると共にラスタ入力に応じて
循環歩進する列アドレスを送出するラスタカウン
タと、 グラフイツクデータとキヤラクタデータの表示
境界位置に対応するラスタ数が設定され、このラ
スタ数と前記ラスタカウンタより与えられるラス
タ数を比較しグラフイツク表示モードかキヤラク
タ表示モードかを示すモード信号を発生すると共
に、キヤラクタ表示モードの時にはキヤラクタ表
示行ごとに更新されるプリセツトアドレスを発生
するプリセツト値発生手段と、 プリセツト値のプリセツトが可能に構成され、
クロツクを計数し、前記メモリをアクセスするア
ドレスを送出するアドレスカウンタと、 前記モード信号に応じて前記プリセツト値発生
手段からのプリセツトアドレスをアドレスカウン
タにプリセツトさせるための信号を発生する論理
回路と、 前記メモリより与えられるキヤラクタデータを
ドツトマトリクスパターンに変換すると共に、前
記ラスタカウンタの列アドレスで指定されるマト
リクスの列のドツトパターン信号を送出するキヤ
ラクタジエネレータと、 前記モード信号に関連して、前記メモリの出力
又は前記キヤラクタジエネレータの出力を択一的
に選択するマルチプレクサと、 このマルチプレクサの並列出力信号を直列信号
に変換して出力する並列・直列変換器と、 を具備したことを特徴とするCRTと表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8575680A JPS5711386A (en) | 1980-06-24 | 1980-06-24 | Crt display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8575680A JPS5711386A (en) | 1980-06-24 | 1980-06-24 | Crt display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5711386A JPS5711386A (en) | 1982-01-21 |
| JPS6216430B2 true JPS6216430B2 (ja) | 1987-04-13 |
Family
ID=13867695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8575680A Granted JPS5711386A (en) | 1980-06-24 | 1980-06-24 | Crt display unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5711386A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5947359A (ja) * | 1982-09-08 | 1984-03-17 | Toshiba Corp | 封着用部材 |
| JP2918885B2 (ja) * | 1987-03-10 | 1999-07-12 | 日本電気株式会社 | 表示制御装置 |
-
1980
- 1980-06-24 JP JP8575680A patent/JPS5711386A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5711386A (en) | 1982-01-21 |
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