KR900006942B1

KR900006942B1 - 데이타 디스플레이 시스템용 데이타 신호 제공 장치

Info

Publication number: KR900006942B1
Application number: KR1019840006422A
Authority: KR
Inventors: 살바토레 디니토 로버트; 코트네이 포처 토마스; 와이 엥 죤; 부루스 휴우즈 데비드; 나미아스 찰스
Original assignee: 디지탈 아큅먼트 코포레이션; 마리에타 엠. 에디에르
Priority date: 1983-10-18
Filing date: 1984-10-17
Publication date: 1990-09-25
Also published as: KR850002998A; JPS6329289B2; AU3443684A; CA1234436A; US4625203A; ZA848032B; EP0145530A3; FI844086L; AU568159B2; FI844086A0; EP0145530A2; JPS60101637A; DK498884A; IE842670L; DK166300C; MX157393A; BR8405250A; DK498884D0; GR80595B; DK166300B

Abstract

내용 없음.

Description

데이타 디스플레이 시스템용 데이타 신호 제공 장치

제1도는 본 발명 시스템의 개략적인 블럭 계통도.

제2도는 문자 "D"가 ROM 내에 나타날 때 및 이 문자 "D"가 후에 버퍼(buffer)내에 나타날 때의 문자"D"를 도시한 도면.

제3도는 문자 "E"가 ROM 대에 나타날 때 및 이 문자 "E"가 후에 버퍼내에 나타날 때의 문자 "E"를 도시한 도면.

제4도는 문자 "C"가 ROM 내에 나타날 때 및 이 문자 "C"가 후에 버퍼내에 나타날 때의 문자 "C"를 도시한 도면.

제5도는 비트(bit) 신호가 버퍼로부터 비트 맵 메모리(bit map memory)로 전송되는 것을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

11 : 메인컴퓨터 13,21,25,35,β7,39,40,47,49,58,91 및 97 : 채널

15 : 마이크로 프로세서 16 : ROM

18 : RAM 19 : 그래픽 디스플레이 제어기

23 : 버퍼 27,29 및 32 : 멀티플렉서

33 : 비트 맵 메모리 41 : 수신지 카운터(destination counter)

45 : 디코더 51 : 음극선관(CRT)

53 : 전이 레지스터 93 : 레치

본 발명은 데이타 디스플레이 시스템(data display system)용 데이타 신호 제공 장치에 관한 것이다.

텍스트(text)나 그래픽(graphics)과 같은 영상을 음극선관(CRT) 스크린상에 나타내기 위해서, CRT 비임(beam)은 1개의 도트(dot), 또는 바(bar) 등을 형성하기 위한 일련의 도트들을 발생시키기 위해 정학한 시간에 턴온(tum on)되어야 한다(즉, 영상이 밝고 배경이 흐린 경우에 밝아져야 한다). 이와 같은 요건을 만족시키기 위해서는 디스플레이 시스템은 클럭(clock) 신호 발생기로부터의 클럭 신호들과 동기로, 표시될 영상을 나타내는 데이타 신호들을 전송시키는 데이타 기억 장치를 갖고 있어야 한다. 종래 기술에서, 클럭 발생기는 통상적으로 CRT 회로 내에 배치된다. 클럭 신호와 동기로, CRT 비임은 이 비임이 정확한 데이타 위치에 도달할 때 턴온된다(또는 턴온되지 않는다). 지능(intelligence)이 밝은 배경과는 반대로 어두운 모우드(dark mode)인 경우에는, 비임이 턴 오프(turn off)된다. 위에서 언급한 사항을 모두 종래 기술분야에서 잘 알려져 있는 것이다.

또한, 디스플레이에 관한 종래기술 중 중요한 한 부분은 시스템이 그래픽 및 텍스트를 모두 디스플레이하려고 할 경우에는, 2개의 상이한 메모리 및 제어 시스템이 사용되었다는 점이다. 그래픽 및 텍스트 신호들은 정보가 최종적으로 CRT에 전송될 때에만 메쉬(mesh)되거나 멀티플렉싱되었다.

디스플레이 기술 분야에 비트 맵 메모리(bit map memory)방식을 도입함으로써 어느정도 작업을 더 용이하게 실행할 수 있었는 바, 그 이유는 비트 맵 메모리 대에 CRT 스크린 상의 각각의 화소(bixel)위치에 대한 메모리가 있기 때문이다. 그러므로, 나타날 영상이 무엇이든 간에(텍스트 또는 그래픽, 또는 이 두가지의 결합 형태) 이 영상은 비트 맵 메모리 대로 기록될 수 있고, 주사되고 있는 메모리로부터 그래픽 및 텍스트 데이타 신호들이 CRT 스크린 상으로 전송되어 표시될 수 있다.

종래 기술에서 발생하는 주요한 문제점은 비트 맵 메모리가 텍스트용으로 사용되지 않고 텍스트가 문자발생기로부터 엔고딩(encoding)된 다음에 CRT로 전송되었다는 것이다. 종래 기술의 시스템은 고속이었지만, 이 시스템은 2개의 별도의 메모리 시스템을 필요로 했다.

반면, 본 발명에서는 그래픽과 텍스트를 다루는데 하나의 메모리만이 사용되는 이점이 있다. 본 발명의시스템은 텍스트 및 그래픽에 대해 동일 메모리를 사용할 수 있으므로 그래픽/텍스트 데이타가 전송되는 속도가 제한되는 것은 이 메모리의 속도에 대해서만이다. 이에 반하여 종래 기술의 시스템의 속도는 개개의 메모리의 속도에 의한 제한을 받을 뿐만 아니라 비트 맵 메모리의 출력과 문자 발생기의 출력을 결합하여야하는 관계로 실제로는 개개의 메모리에 의한 속도 제한보다 더 속도 제한을 받게 된다. 특히 본 발명은, 이하에서 설명되는 바와 같이 텍스트 데이타 신호가 데이타 디스플레이 장치에 전송되는 속도를 향상시키도록 해준다.

본 발명에 따른 시스템은 메인 데이타 프로세싱 시스템의 전용 슬레이브(dedicated slave) 장치로서 마이크로프로세서를 사용한다. 이 마이크로프로세서는 메인 데이타 프로세싱 시스템으로 부터의 코드화 신호들의 그룹들(groups)에 응답한다. 각각의 코드화 신호들의 그룹에 응답하여, 본 발명의 시스템은 판독 전용메모리(ROM)로부터 비트 신호들의 레스터(rester)를 제공하는데, 이 비트 신호들은 수신되는 코드화 신호셋트(set)에 할당된 텍스트 문자를 도형적으로 정한다. 다시 말하자면, 8비트의 ASCII 코드화 신호들이 메인 데이타 프로세싱 장치로부터 전송되면, 이 신호 그룹은 양호한 실시예에서 마이크로프로세서 내의 ROM으로부터 8×10 비트의 래스터를 발생시킨다. 마이크로프로세서에서는 나타내어질 각각의 가능한 텍스트 문자에 대해서 10바이트(byte)의 데이타가 ROM 내에 기억된다. 비트 신호들의 레스터는 마이크로프로세서의 ROM으로부터 버퍼로 블럭(block)단위로 전송된다. 그 다음에, 적절히 배열되어 있는 비트 신호 래스터는 동기 신호의 귀선 소거 기간(blank periods) 동안 병렬로 전송된다. 이 블럭 전송을 효율적으로 하기 위해, 그래픽 디스플레이 제어기 장치는, 블럭 전송이 특정한 시작 어드레스(starting address)에서 비트맵 메모리 내에 기입되도록 비트 맵 메모리에 어드레스들을 제공한다.

마이크로프로세서는 블럭 전송이 1개 또는 2개의 싸이클(cycle)을 필요로 하는 지를 결정하여 이에 따라 문자들이 1스텝 또는 2스텝으로 버퍼로부터 전송되는 여부를 결정하도록 프로그램된다. 버퍼대의 비트 신호들은 비트 맵 메모리 내의 워드(word)위치 내에서 이 신호들이 최종적으로 배치될 장소와 정합되도록 배치된다. 엔코드화 신호들을 제공하기 위해 마이크로프로세서를 제공하는 것, 텍스트 데이타의 명렬이동으로 인한 속도의 증가, 수평 및 수직 귀선 소거 기간 동안 텍스트 데이타를 전송한다는 것, 표시될 텍스트 데이타를 위한 비트 맵 메모리 어드레스를 제공하도록 그래픽 디스플레이 제어기를 사용하는 것 및 버퍼내의 비트들을 미리 배열하는 것, 이러한 모든 것은 데이타가 종래의 기술에서 보다 더욱 신속히 전송될 수 있도록 해준다.

이제부터, 첨부한 도면을 참조하여 본 발명의 목적 및 특징들에 대해서 상세하게 기술하겠다.

제1도에는 채널(channel,13)에 의해 마이크로프로세서(15)에 접속된 메인 컴퓨터(main computer,11)이 도시되어 있다. 메인 컴퓨터(11)은 컴퓨터 시스템의 심장부이고, 제1도에 도시하지 않았지만 다수의 터미날(tenninal) 및 주변 장치에 연결된다. 또한 제1도 전체에 걸쳐 도시된 채널들은 다수의 병렬 배선들로 구성되고, 이 채널들을 통해 전송되는 신호들은 어드레스 신호, 명령 신호 및 디스플레이 될 데이타 신호들을 포함한다. 양호한 실시예에서, 마이크로프로세서는 인텔 코포레이션(Intel Corporation)에서 게조한 8085이다. 마이크로프로세서(15)는 명령 정보 신호들을 발생시키기 위한 최소한 1개의 중앙처리장치, 판독 전용 메모리(ROM), 등속 호출 메모리(RAM) 및 논리 회로를 포함한다.

제1도로부터 알 수 있는 바와 같이, 채널(21)에 의해 마이크로프로세서(15)의 RAM(l8)에 접속된 버퍼(23)이 있다. 본 발명의 시스템은 2개의 8-비트 타이트들로 나뉘어지는 16-비트 워드로 동작한다. ROM(16)내에는 디스플레이될 문자를 각각 구성하는 다수의 8×10 비트 레스터들이 기억된다. 다시 말하자면, 다음에 명백하게 되는 바와 같이, 문자 "D"는 ROM 내의 적절한 위치에 기억되어 있는 비트 신호들에 의해 도형적으로 표시된다. 또한, 다음에 더욱 명백하게 되는 바와 같이, 비트 신호의 래스터가 ROM으로부터 전송될 경우에 이 비트 신호의 래스터는 마이크로프로세서의 중앙 처리 장치를 통해 RAM(l8)대로 다시 전송되고, 이러한 동작 중에, 비트 신호들은 RAM(18)로부터 채널(21)을 따라 버퍼(23)에 전송될 때 비트 맵 메모리(33)으로 전송되기에 적절한 위치에서 종료되도록 순환된다. 비트들을 재배열하는 것은 제2도 내지 제5도를 참조하여 설명할 때 더욱 명백해 질 것이다.

버퍼(23)은 1개의 행(row)내에 16비트를 기억하는 10개의 행을 기억하도록 구성된다. 한번에 1개의 문자씩 RAM(18)로부터 버퍼(23)으로 전송된다. 버퍼(23)내에 기억된 문자를 나타내는 텍스트 데이타 신호들은 한번에 16비트씩 멀티플렉서(multiplexer, 이후부터는 MUX라고 함. 27) 및 채널(37)을 통해 비트 맵메모리(33) 내로 병렬로 전송된다. 제2도 내지 제5도의 설명으로부터 명백하게 되는 바와 같이, 텍스트데이타 신호들의 비트 맵 메모리대로 전송될 때 이 비트들 중의 6개의 비트가 채널(40)상에서 마스킹(masking)된다. 버퍼(23)으로부터의 텍스트 데이타 신호를은 채널(39)상에 존재하는 어드레스 신호들에 따라 비트 맵 메모리대에 배치된다.

또한 제1도에는 채널(17)을 통해 마이크로프로세서(15)에 접속된 그래픽 디스플레이 제어기(19)가 도시되어 있다. 양호한 실시예에서, 그래픽 디스플레이 제어기(이후부터는 GDC라고 함)은 NEC 코포레이션(NEC Corporation) 제품인 MICRO PD 7220이다. GDC(19)는 마이크로프로세서로부터의 어드레스 및 명령 정보를 기억하기 위해 메모리 수단을 갖고 있고, 또한 어드레스를 변경시키기 위해 증가 또는 감소 기능을 수행하는 2개의 레지스터를 갖고 있다. 또한, 이 GDC(19)는 클럭 신호 뿐만 아니라 수평 및 수직 동기신호를 제공하는 기입 신호 발생기도 포함한다. 동기 신호들은 접속부(57)을 통해 CRT(51), 전이 레지스터(53) 및 마이크로 프로세서(15)로 전송된다. 기입 클럭 신호들은 접속부(31)을 통해 버퍼(23) 및 수신지 카운터(41)로 전송된다. 부수적으로, 수평 및 수직 동기 신호들은 GDC(19)내에서 소정의 동작을 수행하도록 해준다. 매 수평 귀선 소거 기간 동안에는 7개의 기입 싸이클이 발생되고, 매 수직 귀선 소거 기간 동안에는 594개의 기입 싸이클이 발생된다. 다른 비율이 사용될 수도 있다.

수신지 카운터(41)은 전체 시스템의 일부분이기 때문에 제1도의 계통도에 포함된다. 그러나, 이것은 본 명세서에 기술된 본 발명에서는 사용되지 않는다. 수신지 카운터(41)의 동작에 대해서는 "분할식 스크린 평활 스크롤링 장치"란 명칭의 1984년 한국 특허출원 제 6423호에 기술되어 있다. GDC(19)는 마이크로프로세서(15)로부터 어드레스 정보 및 명령 정보를 수신하고, 버퍼(23)으로부터 전송되는 문자들이 비트 맵 메모리(33)내에 적절히 배치되도록 채널(39)상의 어드레스 신호들을 유효하게 하기 위해 이 정보를 유지한다.

제1도로부터 알 수 있는 바와 같이, GDC(19)는 채널(25), 채널(35), MUX(29), 및 디코더(45)를 채널(39)상에 이 GDC(19)의 어드레스 정보를 전송한다. MUX(29)는 채널(43)상에 수신지 카운터(41)로부터의 제2입력을 갖고 있지만, 상술한 바와 같이, 이 회로는 본 발명의 동작에 아무런 역할도 하지 않는다 본 발명에 관련된 한 GDC(l9)로부터의 어드레스 정보는 항상 MUX(29)를 통과한다고 가정할 수 있다. 디코더(45)는 어드레스 정보를 취하여, 이 어드레스 정보를 비트 맵 메모리(33)과 동작하기에 적합한 신호들로 디고팅시킨다. 양호한 실시예에서,이디코더(45)는 텍사스 인스트루먼트 고포레이션(Texas InstrumentsCorporation) 제품인 74LS253이다. 이 신호들은 채널(37)상의 비트 신호들이 비트 맵 메모리(33)에 도달할때 이 신호들이 존재하도록 래치(latch)대에 유지된다. 또한, 채널(91) 및 래치(93)은 상술한 한국 특허출원서에 기술된 분할식 스크린 평활 스크롤링 회로와 관련하여 사용되는 회로 소자들이다. 즉, 채널(91), 레치(93) 및 채널(97)은 본 발명의 동작에 아무런 역할도 하지 않는다.

문자들이 비트 맵 메모리(33)대에 기억되어 있으면, 이 문자들은 채널(39)상의 어드레스 신호에 응답하여 이 메모리로부터 판독된다. 이 비트 맵 메모리(33)으로부터 전송되는 비트 신호 또는 화소 신호들은 채널(56)을 따라 전이 레지스터(53)으로부터 전송된다. 이 신호들은 접속부(57)상의 수평 동기 신호들에 응답하여 전이 레지스터(53)으로부터 전진된다. 이 신호들이 전이 레지스터(53)으로부터 전진되면, 이 신호들은 채널(58)을 통과해 CRT(51)로 전송된다. 채널(58) 상의 신호들이 수평 동기 신호와 동기로 전송되기 때문에 이 신호들은 디스플레이를 제공하는데 필요한 CRT의 비임과 동기로 존재한다.

제1도에는 2개의 입력, 즉 채널(49 및 47)을 갖고 있는 MUX(32)가 도시되어 있다. 비트 신호들이 버퍼(23)으로부터 MUX(27)과 채널(37)을 통해 전송될 때, 이 신호들 중의 어떤 신호들은 비트 맵 메모리대의 적절한 접속부들 만이 활성화되도록 마스킹되어야 한다. 마이크로프로세서(15)는 버퍼(23)에 기억되어있는 텍스트 데이타의 컬럼들 중 마스킹될 컬럼에 대응하는 마스킹 신호들을 발생하기 위한 마이크로프로세서 자체의 CPU를 제어하는 소프트웨어를 갖고 있다. 이 마스킹 신호들은 채널(49)를 따라 MUX(32)로 전송된다. 채널(49)상의 신호들은 채널(40)상의 기입 엔에이블(enable) 신호들을 제어하고, 이 시스템은 효율적으로 마스킹될 버퍼 컬럼들에 대응하는 채널(37)상의 이 텍스트 데이타를 전자적으로 마스킹한다. MUX(32)의 다른 입력은 GDC로부터 나오는 채널(47)이다. 이 GDC(19)는 채널(25), 채널(35), MUX(27) 및 채널(37)을 통해 그래픽 데이타 신호들을 전송할 수 있다. 이 전송 능력은 제1도에 도시한 시스템내에 존재하지만, 이것은 본 발명에서 추구하고자 하는 사항은 아니다.

본 발명은 텍스트 문자를 나타내는 데이타 신호들을 메인 컴퓨터(11)로부터 CRT(51)로 가속(accelerate)시키는 것에 관련된다. 텍스트 데이타 신호들을 가속시키기 위한 본 발명의 첫번째 특징은 전용 슬레이브로서 마이크로프로세서(15)를 사용한다는 것이다. 이렇게 전용함으로써, 채널(13)상에 보내진 8-비트 ASCII 코드화 신호 그룹은 ROM(16)에서 판독되는 8×10 비트 래스터로 죽시 변환된다. 바람직하게는 ROM은 ASCII 코드화 신호와 함께 통상적인 순람표(1ook-up table)를 구성하는바 이 ASCII 코드화신호는 순람표의 주소를 찾는데 사용된다. 비트 신호들의 8×10 비트 레스터는 RAM(18)에서 16×10 비트래스터로 즉시 변환된 후, 버퍼(23)으로 전송된다 이 변환 중에, 비트 신호들이 버퍼(23)내에 배열될 때, 이 비트 신호들은 비트 맵 메모리(33)으로 전송하기에 적합한 위치에 있도록 상술한 변환 중에 적절히 배열되기 때문에 본 발명의 제2특징이 수행된다.

본 발명의 제3특징은 버퍼(23)이 비트 신호들을 병렬로 전송하는데 있으므로, 이 병렬 전송으로 비트 맵메모리내에 비트 신호들을 적절히 배치시키는 것이 가속된다. 이 병렬 전송은 귀선 소거 기간 동안 달성되는 바, 이 제4특징은 또한 전체 동작 속도를 증가시키는데, 그 이유는 이 전송이 다른 용도로 사용되지 않는 기간 동안 이루어지기 때문이다. 본 발명의 제5특징은 버퍼가 신호들을 비트 맵 메모리대의 적절한 어드레스로 보내도록 어드레스 정보를 제공하고 이 어드레스 정보를 통제하는 GDC(19)를 사용하는 것이다. 이미 기술한 바와 같이, GDC는 2개의 래지스터를 갖고 있다. "현재(present)"어드레스 레지스터내에는 버퍼(23)내의 정보가 전송되어 배치되는 시작(starting) 어드레스가 초기값으로 배치되어 있다.

이 시작 어드레스는 마이크로프로세서(15)에 의해 GDC에 출력된다. 마이크로프로세서(15)는 버퍼(23)대의 텍스트 데이타의 각 행이 베인 컴퓨터(11)로부터 수신된 ASCII 코드화 신호들에 따라 비트 맵 메모리내의 전송될 어드레스를 결정하기 위한 소프트웨어를 가지고 있다. 버퍼(23)대의 텍스트 데이타의 한 행이 2스텝으로 비트 맵 메모리(33)에 전송되는 경우에, 마이크로프로세서는 비트 맵 메모리(33)내로 텍스트 데이타의 한 행 중 서로 다른 부분들을 전송하는 것에 대응하는 연속적인 사이클로 두개의 연속적인 어드레스를 제공한다. 이에 대응하여 마이크로프로세서(11)은 한 사이클동안 전송되는 행내의 텍스트 데이타 중 어떤 비트를을 마스킹하고 다음 사이클 동안 이 동일 행대의 렉스트 데이타 중 다른 비트들을 마스킹하기 위해 MUX(32)에 2셋트의 마스킹 신호들을 출력하기 위한 소프트웨어도 가지고 있다. GDC(19)대의 기입 클럭발생기로부터의 각각의 기입 신호에 응답하여, 시작 어드레스 레지스터는 증가된다. 지역 종료 값 레지스터(region ending value register)는 버퍼(23)이 내부에 기억된 10개의 워드를 갖고 있기 때문에 양호한 실시예에서 값 10의 초기값으로 적재(1oad)되는데, 이 동작은 버퍼가 다시 적재되기 전에 완전히 비워지도록 된다. 따라서, 기입 신호에 응답하여, 지역 종료 값 레지스터는 감쇠된다. 지역 종료 값 레지스터가 값 0을가지면, 마이크로프로세서는 GDC에 의해 버퍼(23)이 다시 적재될 수 있다는 것을 통보 받는다. 마이크로프로세서의 의부에 이러한 통해 제어를 위한 수단을 갖고 있다는 특징으로 인해 전체 동작 속도가 증가된다.

제2도 내지 제5도를 참조하면, 본 발명에 따른 시스템의 동작을 명백히 알게 될 것이다. 제2도, 제3도 및 제4도의 좌측에는 ROM 대의 비트 신호들의 배열이 도시되어 있다. 제2도에서 문자 "D"는 8×10구성으로 ROM 대에 도시되어 있고,8×10 래스터의 상부 행은 공백으로 남겨진다. 상부행이 공백으로 남겨지는 이유는 문자들이 스크린 상에서 함께 붙여서 나타날 때 문자들의 행들 사이에 공간을 두게 하기 위함이다. 게3도에서, 문자 "E"는 8×10 구성으로 좌측에 있는 ROM 내에 도시되어 있고, 제4도에서 문자"C"는 8×10 구성으로 ROM 내에 도시되어 있다.

제2도의 ROM 구성대에 도시한 문자 "D"가 제1도의 ROM(16)으로부터 버퍼(23)으로 전송되면, 이 비트 신호 셋트는 마이크로프로세서(15)의 CPU를 통해 전송되고 이 신호들은 제2도에 도시한 16×10 구성의 버퍼대에 배치되도록 순화된다 제2도의 버퍼 구성에서 공백으로 도시되는 좌측 열(column, 61)이 있다 실제로, 공백 위치는 0들이 기억되어 있다 또한 0들이 배치된 우측 열(63)도 있다. 열(61)로부터 열(63)까지에는 10개의 비트 위치들이 있으므로, 제2도의 버퍼 구성에서 문자 "D"는 10×10 래스터내에 배치된다. 나머지 6개의 열(65)는 공백이고, 다음에 명백히 알게 되는 바와 같이 열들은 정보가 버퍼(23)으로부터 비트 맵 메모리(33)대로 전송될 때 마스킹 된다,

마이크로프로세서(15)는 다수의 포맷(fonnat)을 수용하도록 프로그램 된다. 마이크로프로세서(15)는 버퍼(23)으로부터 비트 신호들의 레스터가 처음 이동함에 따라, 문자가 처음의 10비트로 구성된다는 것을 알고 있으므로 채널(49)상에서 MUX(32)로의 제어 신호들은, 채널(40)을 통해 유효하게 되는 마스크가 제2도에 열(65)로서 도시된 최종 6개의 비트 위치들을 마스킹할 것을 명령한다.

제5도를 참조함으로써 상술한 설명을 이해할 수 있다. 제5도에는 비트 맵 메모리(33)내의 4개의 어드레스들의 구성이 도시되어 있다(제5도에 어드레스로서 표시한) 각각의 어드레스(0,1,2 및 3)에서, 비트 맵메모리는 16비트 즉 1개의 워드를 기억할 수 있다.16비트 위치들은 0 내지 15로서 표시된다. 제5도에서, 제1행은 CRT 상의 화소 위치용 메모리 소자들을 나타낸다. 모든 이 제1행의 위치들은 공백 상태로 있다는 것을 제5도로부터 알 수 있다. ROM 내의 래스더의 상부행은 디스플레이상의 워드들의 행들 사이에 여백을 제공하도록 공백 상태로 있다는 것을 상기한다면 이 제1행은 마땅히 공백 상태이다.

제5도에서 제2행은 제2도, 게3도 및 게4도에 도시한 바와 같은 각각의 문자·"D","E"및 "C"의 제2행을 전송시키기 위해 전송되는 비트 신호들을 나타낸다. 지금까지 제2도에 도시한 바와 같이, 문자 "D"중의 한 행의 비트들만이 ROM으로 부터 버퍼로 이동하는 것에 대해 고찰하였다. 제5도에 도시한 바와 같이 비트 신호들이 버퍼로부터 비트 맵 에모리로 어떻게 전송되는가를 알아보겠다. 배치(67)에서는 버퍼가(제2도에 도시한) 비트 정보의 제2행을 기억하고 있는 것이 도시되어 있다 이 비트 정보의 제2행이 버퍼(23)으로부터 MUX(27) 및 채널(37)을 따라 전송 중일 때, 마이크로프로세서(15)는 최종 6개의 화소 위치들이 마스킹되거나 공백 상태로 되도록 마스킹 정보를 MUX(32)에 제공하는데, 이것은 제5도의 배치(67)에서 X로 표시되어 있다. 따라서, 비트 신호들이 위치 0 내지 9에서 비트 맵 메모리의 제2행 대로 적재되면, 이 비트 신호들은 배치(67)에서 처음 10개의 위치들에 있는 비트 신호들과 동일하다는 것을 알 수있다. GDC 내의 현재 어드레스 레지스터대의 시작 어드레스는 어드레스 0으로 시작되었고, 제1행 내에 도시된 공백 정보는 버퍼로부터 비트 맵 메모리내로 전송되었다. 그때, GDC(19)내의 지역 길이 값 레지스터는 감쇠되었다.

다음 기입 클럭 신호에 응답하여, GDC 내의 현재 어드레스 레지스터는 50으로 증가되므로, 비트 맵 메모리내의 제2행 및 이 제2행의 위치 0 내지 9는 배치(69)내에 도시한 바와 같이 적재된다. 그때, 길이 종료 레지스터는 감소되고, 제2도에 도시한 각각의 행(70 내지 79)가 버퍼(23)으로부터 MUX(27) 및 채널(37)을 통해 비트 맵 메모리에 전송 종료될 때까지 계속 동작한다. 매번 전송될 때마다 최종 6개의 위치들이 마스킹되어야 하므로 모든 문자가 버퍼(23)으로부터 비트 맵 메모리(33)으로 전송될 때까지 채널(49)상의 마스킹 정보는 일정하게 유지된다. GDC "현재"레지스터가 10배 증가되고, 길이 종료 레지스터가 10배 감소되면 GDC는 새로운 문자가 ROM(16)으로부터 RAM(18)을 통해 버퍼(23)에 전송될 수 있다는 것을 마이크로프로세서에 알린다.

본 발명의 실시예에서는, 버퍼(23)으로부터 7개의 워드가 수평귀선 소거 기간 동안 비트 맵 메모리로 전송될 수 있다. 따라서, 이러한 수평 귀선 소거 기간 종료시에, GDC는 400 또는 8번때 행을 해독하는 현재어드레스 레지스터를 갖고 되고, 길이 종료 어드레스 레지스터는 3에서 셋트된다. 제2수평 귀선 소거 기간동안, 나머지 3개의 행, 즉 제2도의 행(77 내지 79)는 버퍼(23)으로부터 비트 맵 메모리로 전송된다. 제3수평 귀선 소거 기간 동안, 마이크로프로세서(15)는 문자 "E"를 ROM(16)으로부터 RAM(l8)을 통해 버퍼(23)내로 적재시키는데, 이 프로세스는 단복된다.

문자 "E"가 ROM(16)으로부터 버퍼(23)에 적재되면, 제3도에 도시한 구성을 취하게 된다. 마이크로프로세서는 문자 "E"가 적재되는 두번째의 문자라는 것을 알고 있으며, 시스템은 비트 맵 메모리내의 비트위치 10 내지·15(제5도)에 적재된 문자 "E"중 일부분이 적재되어야 한다는 것을 알고 있다. 따라서, 제3도에 도시한 바와 같이, ROM으로부터의 문자 "E"는 제3도의 버퍼 구성 부분에 도시한 바와 같이 버퍼대에서 종료되도록 순환된다. 두번대 이동의 제1싸이클 동안에, 마이크로프로세서는 버퍼(23)으로부터 이동되는 첫번째 10개의 연 위치들이 마스킹되도록 마스킹 명령 정보를 채널(49)상에 보낸다. 이것은 제5도의배치(80)에 도시되어 있다.

제5도의 배치(80)에서, 0 내지 9비트 위치들은 마스킹되고(X로 표시함), 비트 위치 10 내지 15대의 정보만이 비트 맵 메모리로 전송된다. 이 시스템은 비트 맵 메모리가 제3도의 섹션(setion, 81)내에 도시한 정보로 적재될 때까지 첫번째 10개의 위치들을 항상 마스킹하면서 위와 같은 동작을 반복한다 이때, GDC의 레지스터는 섹션(81)이 적재되었다는 것을 마이크로프로세서에 알린다. 그러나, 마이크로프로세서(15)는 이 두번째 동작 중에, 버퍼(23)에 두번째로 적재된 것이 전승되고, 그대 제5도의 섹션(83)으로 도시한 바와 같이 위치 4 내지 15가 마스킹 되어야 하는 것을 알도록 프로그래밍된다. 섹션(83, 제5도)에서, 첫번째3개의 비트들과 [제3도의 섹션(85)로 도시한] 공백의 우측 열이 비트 맵 메모리로 전송되고, 위치 4 내지 15가 마스킹 된다는 것을 알 수 있다. 그 사이에, GDC는 어드레스를 0으로부터 1로 변경시키므로, 3개의 비트 및 공백 연은 비트 맵 메모리내의 어드레스 1의 위치 0,1,2 및 3내에 배치된다 GDC(19)대의 레지스터들이 섹션(85)의 적재가 완료되었다는 것을 마이크로프로세서에 표시하면, 이 마이크로프로세서는 제4도의 버퍼 구성대에 도시한 바와 같이 문자 "C"를 ROM(16)으로부터 RAM(18)을 통해 버퍼(23)대로 적재시키기 시작한다. 세번째 문자, 즉, 문자"C"가 버퍼(23)으로부터 비트 맵 메모리로 전송될 때, 연 0,1,2 및3 뿐만 아니라 연 14 및 15는 마스킹될 것이므로 문자 "C"는 연 5 내지 13대로 전송되어 적재되는데, 이동작은 상술한 동작과 동일하다.

위에서 기술한 바와 같이, 비트 신호들은 워드 구성 형태로 버퍼에 적재되는 바 이 비트 신호들은 또한 비트 맵 메모리대로 워드 구성 형태로 적재된다. 따라서 이는 정보가 궁극적으로 비트 맵 메모리내로 전송되는 시간을 절약한다. 또한, 상술한 실명으로부터 소수의 신호들을 다수의 신호들로 엔고딩하기 위한 전용 슬레이브로서 마이크로프로세서(15)를 사용하면, 정보가 메인 컴퓨터로부터 CRT로 전송되는 속도를 증가시키게 된다. 또한, 제1도와 함께 제2도 내지 제5도와 관련하여 기술한 내용에 의하면, 기입 클럭 신호들에 응답하는 귀선 소거 기간 동안 정보가 버퍼(23)으로부터 병렬로 전송되므로 정보가 메인 컴퓨터로부터CRT(51)로 전송되는 속도가 급격히 증가된다. 또한 시작 어드레스를 제공하고 문자가 전송 완료되었을 때뿐만 아니라 어드레스가 유효한가를 추척하기 위해 GDC를 사용함으로써 전체 동작 속도가 증가된다.

Claims

텍스트 문자를 표시하기 위한 CRT 디스플레이 수단(51) 및 이 CRT 디스플레이 수단으로 전송하기 의한 화소 정보롤 기억하도록 상기 CRT 디스플레이 수단에 접속된 비트 맵 메모리(33)을 갖고 있는 시스템에 있어서, 메인 컴퓨터(11)로부터 명령 신호, 어드레스 신호 및 텍스트 문자들을 나타내는 코드화 신호들을 채널(13)올 통하여 수신하도록 이 메인·컴퓨터에 접속되고, 상기 메인 컴퓨터(l1)로부터의 상이한 상기 코드화 신호를의 그룹들의 수신에 응답하여 표시될 상이한 텍스트 문자를 각각 정하는 상이한 비트 신호들의 래스터를 제공하기 위한 수단(16)을 갖고 있는 마이크로프로세서 장치(15): 상기 비트 신호들의 래스터들을 수신하여 병렬로 전송시키기 위해 이 비트 신호들의 래스터를 기억하도록 상기 마이크로프로세서 장치(15)에 접속된 버퍼 장치(23), 상기 비트 신호들의 래스터를 병렬로 상기 맵 메모리(33)에 전송하기 위해 상기 버퍼 장치를 상기 비트 맵 메모러에 접속시키는 제1희로 장치(27) , 상기 마이크로프로세서 장치(15)로부터 어드레스 신호 및 명령 신호를 수신하도록 상기 마이크로프로세서 장치에 접속된 제어기 회로(19) , 및 상기 비트 신호들의 래스터를 상기 비트 맵 메모리내의 특정한 위치에 보내며 선택적으로 상기비트 맵 메모리가 소정의 위치로부터 상기 CRT 디스플레이 수단(51)에는 화소 정보를 판독하도록 상기 제어기 회로(19)를 상기 비트 맵 메모리(33)에 접속시키는 제2회로 장치(29)를 포함하는 것을 특징으로 하는, 텍스트 문자들을 나타내는 데이타 신호들의 상기 메인 컴퓨터로부터 상기 비트 맵 메모러에로의 전송을 가속시키기 위한 장치.
제1항에 있어서, 상기 비트 신호들의 제1 및 제2배열이 상기 비트 맵 메모리(33)내에 기억될 때의 관련 위치에 비해 상호 관련하여 서로 다른 위치에서 상기 버퍼 장치(23)에 기억되도록 상기 비트 신호들이 상기 버퍼 장치에 전송될 때 상기 비트 신호들의 레스터를 배열하기 위한 수단(18)을 상기 마이크로프로세서 장치(15)가 가지고 있는 것을 특징으르 하는 데이타 신호들을 가속시키기 위한 장치.
제1항에 있어서, 문자의 좌측 및 우측 부분을 각기 형성하는 비트 신호들의 제1 및 제2배열이 상기 제1배열의 최종열 및 상기 제2배열의 처음 열이 인접하지 않게 상기 버퍼 장치(23)에 배치되도록 상기 비트 신호들의 래스터들을 배열하기 위한 수단(18)을 상기 마이크로프로세서 장치(15)가 가지고 있는 것을 특징으로 하는 데이타 신호들을 가속시키기 위한 장치.
제1항에 있어서, 표시될 각각의 문자가 8×10 비트 신호들의 래스터로 상기 수단(16)에 기억되어16×10 비트 신호들의 래스터로 변환되며, 상기 버퍼 장치(23)이 최소한 1개의 16×l0 비트 신호들의 래스터를 기억하도록 형성되며 상기 버퍼 장치내에 기억된 상기 비트 신호들의 상기 비트 맵 메모리(33)으로의 전송이 하나 또는 두개의 어드레스로 전송되는지에 따라 이 비트 신호들이 한 싸이클 또는 두 싸이클로 상기 버퍼 장치로부터 전송되는 것을 특징으로 하는 데이타 신호들을 가속시키기 위한 장치.
제1항에 있어서, 상기 제어기 회로(19)가 수평 및 수직 귀선소거 시간 동안 상기 버퍼 장치가 상기 비트 신호들의 래스터들의 세그먼트를 전송시키도록 상기 버퍼 장치에 기입 신호, 수평 동기 신호 및 수직동기 신호들을 출력하는 것을 특징으로 하는 데이타 신호들을 가속시키기 위한 장치.
제5항에 있어서, 상기 마이크로프로세서 장치(15)가 새로운 비트 신호들의 래스터를 상기 버퍼 장치(23)에 전송하기 전에 상기 버퍼 장치가 대부에 기억되어 있는 모든 비트 신호들을 전송하도록 상기 버퍼장치의 동작을 감시하게끔 상기 마이크로프로세서 장치가 형성된 것을 특징으로 하는 데이타 신호들을 가속시키기 위한 장치.
제1항에 있어서, 상기 데이타 신호들을 가속시키기 위한 장치가 상기 버퍼 장치(23)으로부터 상기 비트 맵 메모리(33)으로 전송되는 신호들을 마스킹하기 위한 수단(32) 및 상기 마이크로프로세서 장치로부터 제어 신호들을 수신하도록 상기 신호들을 마스킹하기 위한 수단(32)를 상기 마이크로프로세서 장치에 연결시키는 제3회로 장치(42)를 더 포함하는 것을 특징으로 하는 데이타 신호들을 가속시키기 위한 장치.
제1항에 있어서, 표시될 각각의 문자가 8×10 비트 신호들의 래스터로 상기 마이크로프로세서 장치(15)내의 ROM 장치(16)내에 형성되고 상기 마이크로프로세서 장치내에서 RAM 장치(18)에 의해 16×10비트 신호들의 래스터로 변환되고, 상기 버퍼 장치(23)이 최소한 1개의 16×10 비트 신호들의 래스터를 수신하여 기억하도록 형성되며, 상기 데이타 신호들을 가속시키기 위한 장치가 상기 버퍼 장치(23)으로부터 상기 비트 맵 메모리(33)으로 전송되는 신호들을 마스킹하기 위한 수단(32) 및 마이크로프로세서 장치로부터 신호들을 수신하도록 상기 신호들을 마스킹하기 위한 수단(32)를 상기 마이크로프로세서 장치에 연결시키는 제3회로 장치(42)를 더 포함함으로써, 모든 16×10 비트 신호들의 래스터를 상기 비트 맵 메모리(33)에 비치할 때 10×10 비트 신호들의 래스터로 감소시키도록 상기 제어기 회로(19)로부터의 어드레스 신호들과 함께 상기 비트 신호들로 상기 신호들을 마스킹하기 위한 수단(32)가 동작하는 것을 특징으로 하는 데이타 신호들을 가속시키기 위한 장치.
제1항에 있어서, 상기 마이크로프로세서 장치(15)가 상기 메인 컴퓨터로부터 수신된 상이한 코드화 신호들의 그룹 각각에 응답하여 상이한 비트 신호들의 래스터를 출력하는 ROM 장치(16)을 포함하는 것을 특징으로 하는 데이타 시호들을 가속시키기 위한 장치.