JPS6252591A - 画面メモリのアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 産業上の利用分野 本発明は、画像処理装置における画面メモリのアクセス
制御方式に関するものである。

従来の技術 グラフィック・ディスプレイなどと称される画像処理装
置では、順次読出しによって表示される１画面分の画像
信号を格納するランダムアクセス・メモリと、このラン
ダムアクセス・メモリに対するランダムアクセスによっ
てその内容を参照・変更するＣＰＵを備えている。

従来、表示のための順次読出しと描画のためのＣＰＵ側
のランダムアクセスが競合した場合には、表示画面の乱
れを防ぐうえで順次読出しが優先され、この間ＣＰＵは
ウェイトや、バスリクエストなどの待ち状態に遷移させ
られていた。

発明が解決しようとする問題点 上記画面メモリのアクセス制御方式では、表示のための
順次読出しが常に優先されるため、ＣＰＵ側がメモリア
クセスの待ち状態に置かれることが多くなり、ＣＰＵの
実動時間が短くなって描画速度が低下するという問題が
ある。

発明の構成 問題点を解決するための手段 上記従来技術の問題点を解決する本発明のアクセス制御
方式は、順次読出しとランダムアクセスに割当てる所定
長のメモリ・アクセス期間を前半部分と後半部分に分け
、各メモリ・アクセス期間の一方の部分で順次読出しを
行わせ、各メモリ・アクセス期間の他方の部分の開始前
に行われたランダムアクセスをこの他方の部分の開始時
点まで遅延させて実行することにより、表示画面の乱れ
を生じさせることなく、描画速度を大幅に向上させるよ
うに構成されている。

以下、本発明の作用を実施例と共に詳細に説明する。

実施例 第１図は、本発明の一実施例のアクセス制御方式が適用
される画像処理装置の構成を例示するブロック図である
。

１は１画面分の画像信号を格納するビデオＲＡＭ、２は
ラスク走査用の表示用アドレスとメモリ・アクセスの制
御信号を発生するアドレス・制御信号発生回路、３はビ
デオＲＡＭＩの内容を変更・参照するためにランダムア
クセスを行うｃｐｕ。

４はアドレス・制御信号発生回路２とＣＰＵ３に共通の
クロック信号ＣＬＫを供給するクロック供給回路である
。

また、５はビデオＲＡＭＩからデータバス１７上に順次
読出しされた画像データをラッチするラッチ回路、６は
ラッチされた並列画像データを直列画像データに変換す
る並列／直列変換回路、７は直列画像データを表示する
ＣＲＴである。

さらに、８はＣＰＵ３がランダムアクセスを行ったこと
を検出して、遅延されたランダムアクセスの実行を制御
するランダムアクセス検出・制御回路、９はアドレス・
制御信号発生回路２が発生した制御信号を選択してビデ
オＲＡＭＩに供給する制御信号セレクタ、１０はアドレ
ス・制御信号発生回路２からアドレスバス１５上に出力
される表示用の順次読出しアドレスＤＡと、アドレスバ
ス１６上に出力されるランダムアクセス用のＣＰＵアド
レスＣＡの一方を選択してビデオＲＡＭＩに供給するア
ドレス・セレクタである。

１１はＣＰＵ３からランダムアクセス時に出力される制
御信号によってセットされ、ランダムアクセス検出・制
御回路８からのランダムアクセス終了通知によってリセ
ットされるフリツプフロツプである。１２．１３は、そ
れぞれＣＰＵ３がランダムアクセス時に出力する制御信
号とＣＰＵアドレスＣＡをラッチするラッチ回路であり
、１４はこのランダムアクセスに伴う画像データをラッ
チするデータ・ラッチ回路である。

第２図は、第１図の画像処理装置の動作を説明するため
のタイミング・チャートである。

最上段の波形ＣＬＫは、クロック供給回路４からアドレ
ス・制御信号発生回路２とＣＰＵ３に供給される共通の
クロック信号であり、４クロツクの期間ＴＯ，Ｔ１．Ｔ
２及びＴ３を１単位とするメモリ・アクセスサイクルが
、表示のための順次読出しと、ＣＰＵ３によるランダム
アクセスに対して共通に割当てられる。各メモリ・アク
セスサイクルは、クロック期間Ｔｏ及びＴ１から成る前
半部分と、クロック期間Ｔ２及びＴ３から成る後半部分
とに分けられ、表示のための順次読出しも、ＣＰＵ３に
よるランダムアクセスも２クロツク期間内に終了する。

各メモリ・アクセスサイクルの前半部分は表示用の順次
読出しに固定的に割当てられ、各メモリ・アクセスサイ
クルの後半部分の開始前にＣＰＵ３によるランダムアク
セスがあった場合には、その実行は後半部分の開始時点
まで遅延される。

アドレス・制御信号発生回路２は、クロック供給回路４
から供給されるクロック信号ＣＬＫに基づき表示用アド
レスＤＡを歩進させつつアドレスバス１５上に出力する
。これと並行して、アドレス・制御信号発生回路２は、
各メモリ・アクセスサイクルの前半部分における表示用
順次読出゛しのための制御信号Ｃｄｌと、後半部分にお
けるランダムアクセスのための制御信号Ｃｄ２を作成し
、制御信号セレクタ９に供給する。

ＣＰＵ３は、ランダムアクセスの開始に先立つて、フリ
ップフロップ１１の出力Ｑに基づきそのセット／リセッ
ト状態を検査し、これがリセット状態にあればランダム
アクセス可能と判断する。

この場合、ＣＰＵ３は、制御信号ラッチ回路１２とアド
レス・ランチ回路１３のそれぞれに、ランダムアクセス
用の制御信号とアドレスを供給し、さらに、このランダ
ムアクセスが画像データの変更であればデータ・ラッチ
回路１４に書込みデータを供給する。この際、ＣＰＵ３
から制御信号ラッチ回路１２に供給される制御信号によ
ってフリップフロップ１１がセットされる。

アドレス・制御信号発生回路２は、各メモリ・アクセス
サイクルの後半部分の制御信号Ｃｄ２の作成に際し、制
御信号ランチ回路１２の内容を参照し、リード／ライト
種別等メモリ・アクセス種別に則した内容の制御信号Ｃ
ｄ２を作成する。

ランダムアクセス検出・制御回路８は、クロック供給回
路４から供給されるクロック信号ＣＬＫに基づき、各メ
モリ・アクセスサイクルの後半部分の開始前に、フリッ
プフロップ１１のセット／リセット状態を検出する。ラ
ンダムアクセス検出・制御回路８は、フリップフロップ
１１のセット状態からＣＰＵ３によるランダムアクセス
があったことを検出すると、メモリ・アクセスサイクル
の後半部分の開始時点において、制御信号セレクタ９と
アドレス・セレクタ１０に選択切替え指令を発する。

この結果、制御信号Ｃｄ２とアドレス・ラッチ回路１３
からアドレスバス１６上に出力されているＣＰＵアドレ
スＣＡがビデオＲＡＭＩに供給される。ＣＰＵ３による
ランダムアクセスがデータの書込みである場合には、ラ
ンダムアクセス検出・制御書込８は、データ・ランチ回
路１４にタイミング信号を供給しラッチ中の書込みデー
タをデータバス１７上に出力させる。

ランダムアクセス検出・制御回路８は、上記遅延された
ランダムアクセスの実行を終了すると、制御信号セレク
タ９とアドレス・セレクタ１０の選択状態を表示用順次
読出し側に復帰させ、かつフリップフロップ１１をリセ
ットする。

この結果、メモリ・アクセスサイクルの前半部分では表
示用の順次読出しが行われ、後半部分では遅延されたラ
ンダムアクセスが行われる。

一方、ランダムアクセス検出・制御回路８は、各メモリ
・アクセスサイクルの後半部分の開始前にＣＰＵ３によ
るランダムアクセスがなかったことをフリップフロップ
１１のリセット状態から検出したときは、なんらの制御
も行わない。この結果、メモリ・アクセスサイクルの前
半部分における表示用の順次読出しだけが行われる。

すなわち、第２図のタイミング・チャードに例示するよ
うに、アドレス・セレクタ１０からビデオＲＡＭＩに供
給されるアドレス信号ＡＤＲは、ＣＰＵ３によるランダ
ムアクセスが行われない場合には、ＡＤＲ１として示さ
れるように、そのメモリ・アクセスサイクルの全期間に
わたって表示用アドレスＤＡとなる。一方、ＣＰＵ３に
よるランダムアクセスが行われた場合には、ＡＤＲ２と
して示されるように、後半部分のアドレス信号ＡＤＲは
ＣＰＵアドレスＣＡとなる。

また、ＣＰＵ３によるランダムアクセスがなかった場合
には、データバス１７上に出現するデータは、第２図中
ＤＢＩとして例示するように前半部分の表示用データＤ
Ｄだけとなる。一方、ＣＰＵ３によるランダムアクセス
があった場合には、ＤＢ２として例示するように前半部
分の表示用データＤＤと後半部分のデータＣＤとなる。

なお、図示のＣＤのうち実線だけの部分は、ランダムア
クセスが読出しの場合に該当し、点線部分を含めた部分
はランダムアクセスが書込みの場合に該当する。

ランダムアクセス時にＣＰＵ３から出力される制御信号
によってフリップフロップ１１をセットする構成を例示
したが、ＣＰＵアドレスの出力を検出してリップフロッ
プ１１をセットする構成としてもよい。

なお、各メモリ・アクセスサイクルの後半部分において
ＣＰＵ３によるランダムアクセスが開始された場合には
、これを直ちに実行しても、次のメモリ・アクセスサイ
クルの後半部分まで遅延させて実行してもよい。

また、各メモリ・アクセスサイクルの前半部分を表示用
の順次読出しに割当て、後半部分をランダムアクセスに
割当てる構成を例示したが、これと逆に、各メモリ・ア
クセスサイクルの前半部分をランダムアクセスに割当て
、後半部分を表示用の順次読出しに割当てる構成として
もよい。

発明の効果 以上詳細に説明したように、本発明に係わる画面メモリ
のアクセス制御方式は、各メモリ・アクセス期間を前半
部分と後半部分に分け、ランダムアクセスに割当てられ
た一方の部分の開始前にＣＰＵが行ったランダムアクセ
スをその部分の開始時点まで遅延させて実行する構成で
あるから、ＣＰＵＩは随時ランダムアクセスを開始し、
なんらの待ち状態を経ることなくランダムアクセスを終
了できることになり、描画速度が大幅に向上する。

また、本発明のアクセス制御方式においては、各メモリ
・アクセス期間の一方の部分で必ず表示用の順次読出し
が行われるので、表示用データの周期的読出しが保証さ
れ、表示画面が乱れることもない。

【図面の簡単な説明】 第１図は本発明の一実施例に係わる画面メモリのアクセ
ス制御方式が適用される画像処理装置の構成を例示する
ブロック図、第２図は第１図の画像処理装置の動作を説
明するためのタイミング・チャートである。 １・・ビデオＲＡＭ　（画面メモリ）、２・・アドレス
・制御信号発生回路、３・・ＣＰＵ　（処理回路）、４
・・クロック供給回路、８・・ランダムアクセス検出・
制御回路、９・・制御信号セレクタ、１０・・アドレス
・セレクタ、１２・・制御信号ラッチ回路、１３・・ア
ドレス・ランチ回路、１４・・データ・ラッチ回路。 特許出願人　日本電気ホームエレクトロニクス株式会社

Claims (1)

1. 【特許請求の範囲】 順次読出しによって表示される１画面分の画像信号を格
   納するランダムアクセス・メモリと、このランダムアク
   セス・メモリに対するランダムアクセスによってその内
   容を変更・参照する処理回路を備えた画像処理装置にお
   いて、 順次読出しとランダムアクセスに割当てる所定長のメモ
   リ・アクセス期間を前半部分と後半部分に分け、 各メモリ・アクセス期間の一方の部分で表示用の順次読
   出しを行わせ、 各メモリ・アクセス期間の他方の部分の開始前に処理装
   置が行ったランダムアクセスをこの他方の部分の開始時
   点まで遅延させて実行することを特徴とする画面メモリ
   のアクセス制御方式。