JPS60107693A - 表示用メモリの制御方法 - Google Patents
表示用メモリの制御方法Info
- Publication number
- JPS60107693A JPS60107693A JP58214949A JP21494983A JPS60107693A JP S60107693 A JPS60107693 A JP S60107693A JP 58214949 A JP58214949 A JP 58214949A JP 21494983 A JP21494983 A JP 21494983A JP S60107693 A JPS60107693 A JP S60107693A
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- JP
- Japan
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- display
- display data
- period
- memory
- write
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- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
木兄ａＡ？／′ｉ、ブラウン管表示装Ｎ等において、外
部から与えられる表示データを一時的に格納し、表示状
況に応じて順次に送出する表示用メモリの制御方法に関
するものである。
部から与えられる表示データを一時的に格納し、表示状
況に応じて順次に送出する表示用メモリの制御方法に関
するものである。
一般に、ブラウン管表示装置等においては、複数の走査
線にょシ表示を行なうと共に、各走査線を多数の画素へ
分割し、各画素の明暗を定める表示データによシ輝度変
調を行なっておシ、不特定な周期によシ外部から与えら
れる表示データを走査線の周期と同期して表示回路へ与
えねばならず、外部からの表示データをスクリーン・バ
ッファ・メモリ等と称される表示用のメモリヘ一時的に
格納し、これの内容を走査線の周期に応じて読み出すも
のとなっている。
線にょシ表示を行なうと共に、各走査線を多数の画素へ
分割し、各画素の明暗を定める表示データによシ輝度変
調を行なっておシ、不特定な周期によシ外部から与えら
れる表示データを走査線の周期と同期して表示回路へ与
えねばならず、外部からの表示データをスクリーン・バ
ッファ・メモリ等と称される表示用のメモリヘ一時的に
格納し、これの内容を走査線の周期に応じて読み出すも
のとなっている。
ただし、表示用メモリ（以下、メモリ）のデルタバスは
、書き込み用と読み出し用とが共通となつているため、
読み出し中に外部からの省き込みが行なわれると、現在
の走査線により表示中の画素と、書き込まれる表示デー
タとの表示位置が必ずしも一致せず、表示中の画素と無
関係な表示データが表示回路へ割込みの形によシ与えら
れ、表示状況が不連続となり、目視上゛チラッキ″を生
ずる。
、書き込み用と読み出し用とが共通となつているため、
読み出し中に外部からの省き込みが行なわれると、現在
の走査線により表示中の画素と、書き込まれる表示デー
タとの表示位置が必ずしも一致せず、表示中の画素と無
関係な表示データが表示回路へ割込みの形によシ与えら
れ、表示状況が不連続となり、目視上゛チラッキ″を生
ずる。
したがって、従来は、表示テークを送出する電子計算機
等の外部機器に対し走査線のブランキング期間を示す信
号を与えると共に、外部機器においては、ブランキング
期間においてのみメモリに対する表示データの書き込み
を許容するプログラムを設定し、あるいは、表示装置自
体において、プランキンク期間以外はメモリに対する表
示テークの書き込みを禁止するものとしている。
等の外部機器に対し走査線のブランキング期間を示す信
号を与えると共に、外部機器においては、ブランキング
期間においてのみメモリに対する表示データの書き込み
を許容するプログラムを設定し、あるいは、表示装置自
体において、プランキンク期間以外はメモリに対する表
示テークの書き込みを禁止するものとしている。
しかし、前者の手段においては、外部機器のプログラム
が複雑化する一方、後者の手段においては、与えられた
表示データを無効とする欠点を生ずる。
が複雑化する一方、後者の手段においては、与えられた
表示データを無効とする欠点を生ずる。
本発明は、従来のかかる欠点を根本的に排除する目的を
有し、外部からの表示データおよび省き込みアドレス指
定信号を外部からの書き込み信号に応じて第１の保持を
行なうと共に、複数の画素と対応する制御周期を定め、
かつ、これを書き込み期間と読み出し期間とに分割し、
省き込み期間において、第１の保持による表示データお
よびアドレス指定信号を第２の保持により保持すると共
にメモリへ与えてから、表示テークを格納し、読み出し
期間において、読み出しアドレス指定信号をメモリへ与
えると共に内容の読み出しを行ない、この表示データを
第３の保持によシ保持して送出するものとし、外部から
のメモリに対する書き込み操作を任意な時点において自
在とした極めて効果的な、表示用メモリの制御方法を提
供するものである。
有し、外部からの表示データおよび省き込みアドレス指
定信号を外部からの書き込み信号に応じて第１の保持を
行なうと共に、複数の画素と対応する制御周期を定め、
かつ、これを書き込み期間と読み出し期間とに分割し、
省き込み期間において、第１の保持による表示データお
よびアドレス指定信号を第２の保持により保持すると共
にメモリへ与えてから、表示テークを格納し、読み出し
期間において、読み出しアドレス指定信号をメモリへ与
えると共に内容の読み出しを行ない、この表示データを
第３の保持によシ保持して送出するものとし、外部から
のメモリに対する書き込み操作を任意な時点において自
在とした極めて効果的な、表示用メモリの制御方法を提
供するものである。
以下、実施例を示す図によって本発明の詳細な説明する
。
。
第１図はブロック図、第２図は第１図における各部の波
形を示すタイミングチャートであり、この例では、水平
走査線の両累と対応する一連のタイミングパルスをカウ
ンタ等により多相のタイミングパルス（ａ）〜（ｈ）へ
展開し、これらによって示される８画素と対応して制御
周期ｔｃを定め、例えば、タイミングパルス（ａ） 、
（、）の前縁に基づいて制御パルス（Ｊ）を発生し、
これの前半ｔｆを書き込み期間、同後半ｔｒを読み出し
期間に分割している。
形を示すタイミングチャートであり、この例では、水平
走査線の両累と対応する一連のタイミングパルスをカウ
ンタ等により多相のタイミングパルス（ａ）〜（ｈ）へ
展開し、これらによって示される８画素と対応して制御
周期ｔｃを定め、例えば、タイミングパルス（ａ） 、
（、）の前縁に基づいて制御パルス（Ｊ）を発生し、
これの前半ｔｆを書き込み期間、同後半ｔｒを読み出し
期間に分割している。
第１図においては、外部からのデータバス１ａおよびア
ドレスバス２ａを介し、ラッチ回路３゜４へ表示データ
Ｄｅおよび書き込みアドレス指定信号へ〇が与えられて
いると共に、書き込み信号Ｗｅも外部から与えられてお
り、これらがほぼ同時に与えられるため、表示データＤ
８およびアドレス指定信号Ａ。が書き込み信号Ｗ８に応
じ、ラッチ回路３，４により各個に第１の保持がなされ
、各バス１ｂ、２ｂを介し、ラッチ回路５，６へ与えら
れる。
ドレスバス２ａを介し、ラッチ回路３゜４へ表示データ
Ｄｅおよび書き込みアドレス指定信号へ〇が与えられて
いると共に、書き込み信号Ｗｅも外部から与えられてお
り、これらがほぼ同時に与えられるため、表示データＤ
８およびアドレス指定信号Ａ。が書き込み信号Ｗ８に応
じ、ラッチ回路３，４により各個に第１の保持がなされ
、各バス１ｂ、２ｂを介し、ラッチ回路５，６へ与えら
れる。
ここにおいて、タイミングパルス（ａ）が生じ、かつ、
制御パルス（」）が前半１（となれば、これが出力側に
ゲートを有するラッチ回路５ヘイネーブル信号として与
えられ、同回路５の出力側ゲートがオンとなるだめ、タ
イミングパルス（ａ）に応じてラッチ回路３の保持内容
がラッチ回路５により保持されると共に、タイミングパ
ルス（ａ）に応じ、ラッチ回路４の内容がラッチ回路６
により保持され、これらによって第２の保持がなされ、
ラッチ回路５の内容はテークバス１Ｃを介してメモリ７
のデータ端子へ与えられる。
制御パルス（」）が前半１（となれば、これが出力側に
ゲートを有するラッチ回路５ヘイネーブル信号として与
えられ、同回路５の出力側ゲートがオンとなるだめ、タ
イミングパルス（ａ）に応じてラッチ回路３の保持内容
がラッチ回路５により保持されると共に、タイミングパ
ルス（ａ）に応じ、ラッチ回路４の内容がラッチ回路６
により保持され、これらによって第２の保持がなされ、
ラッチ回路５の内容はテークバス１Ｃを介してメモリ７
のデータ端子へ与えられる。
また、このときセレクタ８は、制御信号（ｊ）の前半ｔ
１によシ入力Ａを選択しておシ、ラッチ回路６の内容が
セレクタ８を介しメモリＴのアドレス端子へ与えられる
。
１によシ入力Ａを選択しておシ、ラッチ回路６の内容が
セレクタ８を介しメモリＴのアドレス端子へ与えられる
。
ついで、制御信号（ｊ）が前半ｔｆＯ間にタイミングパ
ルス（ｄ）が生ずると、これがメモリ７０制御端子へ書
き込み信号として与えられるため、これに応じてメモリ
７へ、ラッチ回路５からの表示データＤｅが、ラッチ回
路６からのアドレス指定信号Ａｅにより示されるアドレ
スとして格納される。
ルス（ｄ）が生ずると、これがメモリ７０制御端子へ書
き込み信号として与えられるため、これに応じてメモリ
７へ、ラッチ回路５からの表示データＤｅが、ラッチ回
路６からのアドレス指定信号Ａｅにより示されるアドレ
スとして格納される。
制御信号（ｊ）が後半ｔ、となれば、セレクタ８が入力
Ｂを選択し、アドレスバス２ｄを介する図上省略した表
示回路からの読み出しアドレス指定信号Ａｉをメモリ７
へ与えるものとなシ、これにしたがって、メモリ７の内
容が逐次読み出され、これによる表示データがデータバ
ス１Ｃを介してラッチ回路９へ与えられ、制御信月（ｊ
）の後半ｔｒ中に生ずるタイミングパルス（ｇ）に応じ
てラッチ回路９が第３の保持を行ない、この内容を表示
データＤｉとしてデータバス１ｄを介し表示回路へ送出
する。
Ｂを選択し、アドレスバス２ｄを介する図上省略した表
示回路からの読み出しアドレス指定信号Ａｉをメモリ７
へ与えるものとなシ、これにしたがって、メモリ７の内
容が逐次読み出され、これによる表示データがデータバ
ス１Ｃを介してラッチ回路９へ与えられ、制御信月（ｊ
）の後半ｔｒ中に生ずるタイミングパルス（ｇ）に応じ
てラッチ回路９が第３の保持を行ない、この内容を表示
データＤｉとしてデータバス１ｄを介し表示回路へ送出
する。
したがって、メモリＴからの読み出し中は＠′キ込みが
行なわれず、かつ、データバス１ｂ、Ｉｄ間は、各個別
のタイミングにより保持を行かうラッチ回路５，９によ
シ分離されていると共に、ラッチ回路５は、制御パルス
（ｊ）の前半ｔｆにおいてのみ保持内容の送出を行なう
ため、データバス１Ｃにおいては、表示データＤｉ中へ
表示データＤｅが混入するおそれを生ぜず、表示データ
Ｄｉによる表示に゛′チラッキ″′を生じないものとな
る。
行なわれず、かつ、データバス１ｂ、Ｉｄ間は、各個別
のタイミングにより保持を行かうラッチ回路５，９によ
シ分離されていると共に、ラッチ回路５は、制御パルス
（ｊ）の前半ｔｆにおいてのみ保持内容の送出を行なう
ため、データバス１Ｃにおいては、表示データＤｉ中へ
表示データＤｅが混入するおそれを生ぜず、表示データ
Ｄｉによる表示に゛′チラッキ″′を生じないものとな
る。
また、外部からの表示データＤ８およびアトし／ス指定
信号Ａｅは、メモリ７の状態と無関係にラッチ回路３，
４によシ保持されるため、外部機器はこれらの送出時点
を任意に定めることができると共に、表示データＤｅお
よびアドレス指定信号Ａｅが無効となるおそれを生じな
い。
信号Ａｅは、メモリ７の状態と無関係にラッチ回路３，
４によシ保持されるため、外部機器はこれらの送出時点
を任意に定めることができると共に、表示データＤｅお
よびアドレス指定信号Ａｅが無効となるおそれを生じな
い。
鮪３図は、他の実施例を示すブロック図であシ、Ｄ形の
フリツプフロツプ回路（以Ｔ、ＦＦＣ） １１゜１２お
よびＡＮＤゲート１３を設けているほかは第１図と同様
であって、外部からの書き込み信号Ｗｅが与えられたと
きにのみメモＩＪ ７を書き込み状態としている。
フリツプフロツプ回路（以Ｔ、ＦＦＣ） １１゜１２お
よびＡＮＤゲート１３を設けているほかは第１図と同様
であって、外部からの書き込み信号Ｗｅが与えられたと
きにのみメモＩＪ ７を書き込み状態としている。
すなわち、ＦＦＣ１１は、データ端子りへ電源■が印加
され“Ｈ”（高レベル）となっておシ、書き込み信号Ｗ
。が°゛Ｈ″として生ずれはクロック端子ＣＬへこれが
与えられ、ＦＦＣ１１がセットされて出力端子Ｑを”Ｈ
”とするため、これがＦＦＣ１２のデータ端子りへ与え
られるものとなシ、タイミングパルス（ａ）が′Ｈ＃と
じて生ずるのに応じてＦＦＣ１２もセットされ、出力端
子Ｑを°゛Ｈ″とし、これをＡＮＤゲート１３へ与えて
同ゲート１３をオン状態にすると共に、出力端子Ｑを°
”Ｌ″（低レベル）としてＦＦＣ１１のリセット端子Ｒ
へ与え、これをリセットする。
され“Ｈ”（高レベル）となっておシ、書き込み信号Ｗ
。が°゛Ｈ″として生ずれはクロック端子ＣＬへこれが
与えられ、ＦＦＣ１１がセットされて出力端子Ｑを”Ｈ
”とするため、これがＦＦＣ１２のデータ端子りへ与え
られるものとなシ、タイミングパルス（ａ）が′Ｈ＃と
じて生ずるのに応じてＦＦＣ１２もセットされ、出力端
子Ｑを°゛Ｈ″とし、これをＡＮＤゲート１３へ与えて
同ゲート１３をオン状態にすると共に、出力端子Ｑを°
”Ｌ″（低レベル）としてＦＦＣ１１のリセット端子Ｒ
へ与え、これをリセットする。
ついで、タイミングパルス（ｄ）が°゛Ｈ″として生ず
れは、これがＭ山ゲート１３を通過しメモリγを書き込
み状態とする。
れは、これがＭ山ゲート１３を通過しメモリγを書き込
み状態とする。
なお、ＦＦＣ１２は、ＦＦＣ１１がリセット状態であれ
ばデータ端子りが°゛Ｌ＃となっているため、タイミン
クパルス（ａ）の発生に応じてリセットすると共に、当
初力見られる”Ｌ″′のイニシャルリセットパルスＩＲ
によりリセットし、初期状態が設定される。
ばデータ端子りが°゛Ｌ＃となっているため、タイミン
クパルス（ａ）の発生に応じてリセットすると共に、当
初力見られる”Ｌ″′のイニシャルリセットパルスＩＲ
によりリセットし、初期状態が設定される。
このほか、第２図においては、表示が文字寸たは記号に
よシなされ、これらの水平方向が８画素に、よシ構成ネ
れるものとし、８画素分を制御周期ｔｃとしたが、表示
内容に応じて画素数を選定し、これに基づいて同周期ｔ
ｃを定めればよい。
よシなされ、これらの水平方向が８画素に、よシ構成ネ
れるものとし、８画素分を制御周期ｔｃとしたが、表示
内容に応じて画素数を選定し、これに基づいて同周期ｔ
ｃを定めればよい。
また、表示データＤ８・、Ｄｉは、各画素の輝度を示す
ものとし、または、文字、記号靜の形状を示すコードと
すればよく、条件に応じて選定が任意である。
ものとし、または、文字、記号靜の形状を示すコードと
すればよく、条件に応じて選定が任意である。
ただし、コードを用いる場合は、表示データＤｉを各画
素毎の輝度信号へ変換する文字信号発生器等を別途に設
ける必要がある。
素毎の輝度信号へ変換する文字信号発生器等を別途に設
ける必要がある。
なお、タイミングパルス（ａ） 、 （ｄ）により示さ
れるタイミングは、制御パルス（ｊ）の書き込み期間で
あればよく、タイミングパルス（ｇ）によシ示されるタ
イミングも制御パルス（ｊ）の読み出し期間であればよ
いと共に、雨期間の順位を逆としても同様である等、種
々の変形が自在である。
れるタイミングは、制御パルス（ｊ）の書き込み期間で
あればよく、タイミングパルス（ｇ）によシ示されるタ
イミングも制御パルス（ｊ）の読み出し期間であればよ
いと共に、雨期間の順位を逆としても同様である等、種
々の変形が自在である。
以上の説明によυ明らかなとおシ本発明によれば、表示
回路へ与えられる表示データ中へ外部からの表示データ
が混入するおそれを生ぜず、表示状況に”チラッキ”が
発生しないと共に、外部機器から表示データを与える時
点が任意となシ、外部機器のプログラムが簡略化され、
各種の表示装置における表示用メモリの制御上顕著な効
果が得られる。
回路へ与えられる表示データ中へ外部からの表示データ
が混入するおそれを生ぜず、表示状況に”チラッキ”が
発生しないと共に、外部機器から表示データを与える時
点が任意となシ、外部機器のプログラムが簡略化され、
各種の表示装置における表示用メモリの制御上顕著な効
果が得られる。
第１図は本発明の実施例を示すブロック図、第第２図は
第１図の各部における波形を示すタイミングチャート、
第３図は他の実施例を示すブロック図である。 １８〜１ｄ ｅ ＠ ６ ｍデータバス、２ａ〜２ｄ１
１＠Φ県アドレスバス、３〜６．９・・−・ランチ回路
、７・・・・メモリ（表示用メモリ）、８・・・・セレ
クタ、１１．１２・・・・ＦＦＣ（フリップフロップ回
路）、１３・・・・ＡＮＤグー）、Ｄ８．Ｄｉ・・・・
表示データ、Ａｅ ・・・・書き込みアドレス指定信号
、Ａｌ ・・・・読み出しアドレス指定信号、Ｗｏ ・
・・・書き込み信号、（ａ） 、 （ｄ） 、（ｇ）・
・・・タイミングパルス、（ｊ）°°°°制御パルス、
ｔｃ・・・・ｆｆｊ制御周期、Ｉｆ・・・・前半（書き
込み期間）、ｔ、・・・・後半（読み出し期間）。 特許出願人 山武ハネウェル株式会社 代理人 山川政樹（ほか１名） ２δ１図 第２図 箔３図 （ａ） ＩＲ（ｄ）
第１図の各部における波形を示すタイミングチャート、
第３図は他の実施例を示すブロック図である。 １８〜１ｄ ｅ ＠ ６ ｍデータバス、２ａ〜２ｄ１
１＠Φ県アドレスバス、３〜６．９・・−・ランチ回路
、７・・・・メモリ（表示用メモリ）、８・・・・セレ
クタ、１１．１２・・・・ＦＦＣ（フリップフロップ回
路）、１３・・・・ＡＮＤグー）、Ｄ８．Ｄｉ・・・・
表示データ、Ａｅ ・・・・書き込みアドレス指定信号
、Ａｌ ・・・・読み出しアドレス指定信号、Ｗｏ ・
・・・書き込み信号、（ａ） 、 （ｄ） 、（ｇ）・
・・・タイミングパルス、（ｊ）°°°°制御パルス、
ｔｃ・・・・ｆｆｊ制御周期、Ｉｆ・・・・前半（書き
込み期間）、ｔ、・・・・後半（読み出し期間）。 特許出願人 山武ハネウェル株式会社 代理人 山川政樹（ほか１名） ２δ１図 第２図 箔３図 （ａ） ＩＲ（ｄ）
Claims (1)
- 多数の画素からなる表示を行なう表示データを一時的に
格納する表示用メモリの制御方法において、外部から与
えられる表示データおよび書き込みアドレス指定信号を
前記外部からの書き込み信号に応じて第１の保持を行な
うと共に、検数の前記画素と対応する制御周期を定めか
つ該制御周期を咽：き込み期間と読み出し期間とに分割
し、前記書き込み期間において前記第１の保持による表
示データおよび書き込みアドレス指定信号を第２の保持
によシ保持すると共に前記表示用メモリへ与えてから該
表示用メモリに対して表示データを格納し、前記読み出
し期間において読み出しアドレス指定信号を前記表示用
メモリへ与えると共に該表示用メモリを読み出し状態と
しかつ該読み出しによる表示データを第３の保持によシ
保持のうえ送出することを特徴とした表示用メモリの制
御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58214949A JPS60107693A (ja) | 1983-11-17 | 1983-11-17 | 表示用メモリの制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58214949A JPS60107693A (ja) | 1983-11-17 | 1983-11-17 | 表示用メモリの制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60107693A true JPS60107693A (ja) | 1985-06-13 |
Family
ID=16664226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58214949A Pending JPS60107693A (ja) | 1983-11-17 | 1983-11-17 | 表示用メモリの制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107693A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6252591A (ja) * | 1985-08-31 | 1987-03-07 | 日本電気ホームエレクトロニクス株式会社 | 画面メモリのアクセス制御方式 |
| JPS63228191A (ja) * | 1987-03-17 | 1988-09-22 | ジーイー横河メディカルシステム株式会社 | 画像表示制御回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447424A (en) * | 1977-09-21 | 1979-04-14 | Toshiba Corp | Picture memory unit |
| JPS5837688A (ja) * | 1981-08-31 | 1983-03-04 | アンリツ株式会社 | リフレツシユメモリのアクセス方式 |
| JPS5819341B2 (ja) * | 1980-07-11 | 1983-04-18 | ラサ工業株式会社 | 湿式ロ−タリ−分級機 |
| JPS5866151A (ja) * | 1981-10-15 | 1983-04-20 | Matsushita Electric Works Ltd | Ｃｒｔインタ−フエイス回路 |
-
1983
- 1983-11-17 JP JP58214949A patent/JPS60107693A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447424A (en) * | 1977-09-21 | 1979-04-14 | Toshiba Corp | Picture memory unit |
| JPS5819341B2 (ja) * | 1980-07-11 | 1983-04-18 | ラサ工業株式会社 | 湿式ロ−タリ−分級機 |
| JPS5837688A (ja) * | 1981-08-31 | 1983-03-04 | アンリツ株式会社 | リフレツシユメモリのアクセス方式 |
| JPS5866151A (ja) * | 1981-10-15 | 1983-04-20 | Matsushita Electric Works Ltd | Ｃｒｔインタ−フエイス回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6252591A (ja) * | 1985-08-31 | 1987-03-07 | 日本電気ホームエレクトロニクス株式会社 | 画面メモリのアクセス制御方式 |
| JPS63228191A (ja) * | 1987-03-17 | 1988-09-22 | ジーイー横河メディカルシステム株式会社 | 画像表示制御回路 |
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