JPH0863139A - オン・スクリーン・ディスプレイ装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ＯＳＤプロセッサに制御データを転送する速
度を高め、およびメモリ・マップ・レジスタを用いるこ
とによって引き起こされるメモリによる「穴」を除去す
る。 【解決手段】 ＯＳＤプロセッサ１００の直列データ・
ポート（ＳＩＯバス）を二重に用いて、２つの別個のタ
スク（グラフィクス・データおよび制御データの直列転
送）を行う。ディスプレイ・スクリーン上に表示するた
めのグラフィクス信号（ＲＧＢ）を発生するＯＳＤプロ
セッサ１００と、ＯＳＤプロセッサ１００に結合され、
これを制御するコントローラ１２０と、グラフィクス・
データをストアする第１エリアおよびＯＳＤプロセッサ
１００のための制御データをストアする第２エリアを含
むＶＲＡＭ１４０とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オン・スクリーン
・ディスプレイ装置に関し、特に、テレビジョン受像機
のためのグラフィクス・オン・スクリーン・ディスプレ
イ装置に関するものである。

【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第０８／２８６，８６５号（１
９９４年８月５日出願）の明細書の記載に基づくもので
あって、当該米国特許出願の番号を参照することによっ
て当該米国特許出願の明細書の記載内容が本明細書の一
部分を構成するものとする。

【０００３】

【従来の技術】グラフィクス・ディスプレイのためのビ
ット・マップによるビデオ・メモリは、コンピュータ・
システムにおいてよく知られている。例えば、グラフィ
クス・ディスプレイに対するビット・マップ手法は、Ca
lifornia州Cupertino にあるApple Computer Corp.によ
って１９７０年代終りから１９８０年代なかばにかけて
製造されたApple IIコンピュータにおいて用いられた。
簡単に述べると、ビデオ・メモリの記憶場所は、各行が
Ｍバイトから成るＮ行のアレイとして（少なくともプロ
グラマの頭の中で）配置される。各バイトのあらかじめ
定めたビット数を、一意的なピクセル（画素）に関連さ
せる。すなわち、白黒ディスプレイにおいて、各ピクセ
ルは、１ビット（すなわち、ピクセルがオンあるいはオ
フということ）で表わされ、したがって、８ピクセルに
関するデータを１バイトに記憶することができる。しか
しながら、カラー・ディスプレイにおいては、各ピクセ
ルは、赤、緑、青といった各原色に対する少なくとも１
ビット（そして多分それ以上）の色情報を必要とし、し
たがって、各ピクセルに対してより大きいビデオ・メモ
リを必要とする。

【０００４】現在のオン・スクリーン・ディスプレイ・
コントローラは、カラー・パレットの概念を用いてプロ
グラマが利用可能な色の種類を増やしている。この概念
を容易に理解するために、次の場合を考えてみる。芸術
家が絵を創作する場合、彼は、実際のパレットを使用し
て、すぐに、彼が最も必要とするであろう各種の色を少
量づつ作っておく。芸術家が、他の色を必要とする場合
（そして、現在の持っているパレットがいっぱいの場
合）、新しい色をもつ他のパレットに替えなければなら
ない。このようにして、芸術家は、常に、すべての色に
対してすぐにアクセスする必要はない。同様に、エレク
トロニック・グラフィクスでは、オン・スクリーン・デ
ィスプレイ集積回路（ＯＳＤＩＣ）が、パレットの概念
を用いて、常に、すべての色に対してすぐにアクセスす
る必要を回避する。パレットの手法では、ピクセルの色
を４ビットで定義し、それら４ビットによりアドレスを
形成し、そのアドレスによってパレット上の１６個の色
記憶場所の１つを指示する。パレット上の各記憶場所
は、特定の色を作る赤（Ｒ），緑（Ｇ），および青
（Ｂ）の量を示すデータをストアする。たとえば、パレ
ット上の１６個の記憶場所の各々にストアされた各色
は、１２ビットから構成でき、その内の４ビットを赤
に、４ビットを緑に、そして４ビットを青に割り当て
る。プログラマが、さらに別の（すなわち、１７番目
の）色を必要とする時には、別の所望する色を定義する
データを自分のパレットに再ロードする必要がある。こ
のようにして、１２ビット／ピクセルを用いて特定のピ
クセル・カラーを直接に定義するよりは、むしろ、４ビ
ット／ピクセルのみを用いて特定のカラー・データを持
つパレットの場所を定義することで、ＶＲＡＭメモリの
スペースを節約する。

【０００５】

【発明が解決しようとする課題】上述したメモリの節約
のためには、残念ながら、カラー・パレットを再ロード
し、かつ、ＯＳＤＩＣに他の必要な制御データをロード
するのに要する時間をかけるという犠牲を払う必要があ
る。典型的には、先行技術のＯＳＤＩＣは、メモリ・マ
ップによるレジスタを用いて、カラー・パレットおよび
制御データを保持する。これらレジスタは、それらがメ
モリの記憶場所であるかのごとく、制御マイクロプロセ
ッサによって書き込みがなされ、そしてこれらレジスタ
は、これらの記憶場所を論理的に占有してしばしば不所
望の「穴（hole）」（たとえば、メモリ・アドレス・ス
ペースにおける不連続性）をメモリ内に形成する。グラ
フィクス情報を保持するのに大きなブロックの連続記憶
場所が必要である場合に、これら「穴」は特に問題とな
りうる。

【０００６】グラフィクス・データは、直接アクセスの
形式で、並列ポートを介して、制御マイクロプロセッサ
によってＶＲＡＭに書き込まれるが、より速度の速い直
列ポートを介してＯＳＤチップに読み出される。グラフ
ィクス・ディスプレイは、比較的大容量のビデオ・メモ
リ（ＶＲＡＭ）、典型的には、１Ｍビット〜４Ｍビット
（１２８ｋバイト〜５１２ｋバイト）の大きさのメモリ
を使用する。このように大きいメモリ・チップ内の８ビ
ット記憶場所を一意的にアドレスするためには、合計で
１７から１９本のアドレス・ラインを必要とする。ＶＲ
ＡＭチップの物理的寸法を制限するためには、アドレス
・ピンの個数を９個のようなより少ない個数に制限し、
そして、アドレス・ラインを時間多重することがＶＲＡ
Ｍにおいては、常套である。このようなＶＲＡＭとして
は、Mitsubishi Corp.によって製造されたM5M482128ATP
がある。アドレス・ラインを多重化するので、１Ｍビッ
トのＶＲＡＭにおいて特定のバイトをアドレスするのに
要する時間は長くなる。その理由は、いかなる記憶場所
においても読み出しまたは書き込みを行うことができる
のに先立ってアドレス・データを２回転送（たとえば、
Ａ１６−Ａ８（９ビット）そしてその後にＡ７−Ａ０
（残余の８ビット））する必要があるからである。転送
される制御データおよびパレット・データの量が合計と
して４８バイトになる場合を考えてみると、時間が長く
なることは重大になり、各転送はバイトあたり約４００
ナノ秒（ｎｓ）となり、全体として約１９．２マイクロ
秒（μｓ）となり、その間は、制御マイクロプロセッサ
は、システム・バスから排除される。制御マイクロプロ
セッサがシステム・バスにアクセスして、次に動作する
ビデオ・ディスプレイのためのグラフィクス・データを
ＶＲＡＭにロードすることも必要である時に、各テレビ
ジョン垂直期間中に、典型的には、これら制御データお
よびパレット・データをＯＳＤＩＣに転送する場合に、
このように時間が長くなることは特に重大である。

【０００７】オン・スクリーン・ディスプレイ手段に制
御データを転送する速度を高め、およびメモリ・マップ
・レジスタを用いることによって引き起こされるメモリ
における「穴」を除去するためには、直列データ・ポー
トを二重に使用する（dual use）ことによって、２つの
別個のタスク、すなわちイメージを表わすビデオ・デー
タの直列転送および制御データの直列転送を行うことが
必要であることが認識される。

【０００８】

【課題を解決するための手段】この目的を達成するため
に、本発明オン・スクリーン・ディスプレイ装置は、デ
ィスプレイ・スクリーン上に表示するためのイメージ信
号を発生するためのオン・スクリーン・ディスプレイ手
段と、前記オン・スクリーン・ディスプレイ手段に結合
され、前記オン・スクリーン・ディスプレイ手段を制御
して前記イメージ信号を発生する制御手段と、イメージ
を表わすデータをストアする第１エリアおよび前記オン
・スクリーン・ディスプレイ手段を制御する制御データ
をストアするための第２エリアを含むメモリ手段とを備
える。前記メモリ手段は、前記制御手段に結合された入
力／出力ポートおよび前記オン・スクリーン・ディスプ
レイ手段に結合された直列出力ポートを有し、前記直列
出力ポートにより、前記イメージを表わすデータを前記
メモリ手段の前記第１エリアから前記オン・スクリーン
・ディスプレイ手段に供給して処理および表示を行う。
前記制御手段により、前記制御データを前記入力／出力
ポートを経て、前記メモリ手段の前記第２エリアに書き
込み、および前記オン・スクリーン・ディスプレイ手段
により前記制御データを前記メモリ手段から、前記直列
出力ポートを経て、読み取る。

【０００９】

【発明の実施の形態】以下に図面を参照して本発明を詳
細に説明する。

【００１０】図１のグラフィクス・システムは、テレビ
ジョン受像機（図示せず）内に設けられ、ディスプレイ
・スクリーン上に表示するためのイメージを発生する。
ここで用いるテレビジョン受像機という用語は、ディス
プレイ・スクリーンを持つテレビジョン受像機（一般に
は、ＴＶセットと呼ばれる）およびディスプレイ・スク
リーンなしのテレビジョン受像機、たとえば、ＶＣＲ
（ビデオカセット・レコーダ）、ＶＣＰ（ビデオカセッ
ト・プレーヤ）およびビデオ・ディスク・プレーヤを含
むものである。図１のグラフィクス・システムは、たと
えば、Motorola 68008とすることのできるグラフィクス
・マイクロプロセッサ（μｐ）１２０の制御のもとで動
作するＯＳＤ（オン・スクリーン・ディスプレイ）プロ
セッサ回路１００、ＲＯＭ（リード・オンリ・メモリ）
１３０、およびＶＲＡＭ（ビデオ・ランダム・アクセス
・メモリ）１４０を有する。ＯＳＤプロセッサ１００
は、それ自身のクロック信号およびグラフィクス・マイ
クロプロセッサ１２０のクロック信号を水晶１０１によ
り決定された周波数で発生し、およびクロック信号とテ
レビジョン受像機の偏向回路（図示せず）により供給さ
れる（水平および垂直）偏向信号との間の関係を調節す
るためのスキュー補正器を有する。ＯＳＤプロセッサ１
００、グラフィクス・マイクロプロセッサ１２０、ＲＯ
Ｍ１３０およびＶＲＡＭ１４０の間の信号のやり取り
は、内部システム・バス１５０を介して行われる。

【００１１】グラフィクス・システムとテレビジョン受
像機のためのテレビジョン受像機コントローラ（図示せ
ず）との間の信号のやり取りは、当業界においてＩ２Ｃ
バスとして知られているデータ・バスを介して行われ
る。テレビジョン・コントローラおよびグラフィクス・
マイクロプロセッサ１２０はＩ２Ｃバスを介してコマン
ドおよびデータを送る。ＯＳＤコントローラ１００は、
Ｉ／ＯケーパビリティのないMotorola 68008のようなグ
ラフィクス制御マイクロプロセッサに対するＩ２Ｃバス
へのリンクを提供することに留意することは重要であ
る。ＯＳＤプロセッサ１００は、Ｉ２Ｃバス上で「スレ
ーブ」デバイスとして動作し、テレビジョン受像機コン
トローラは、バス・コントローラとして動作する。テレ
ビジョン受像機コントローラから送られたコマンドおよ
びデータをＯＳＤプロセッサ１００によりＩ２Ｃバスか
ら読み出し、そしてＶＲＡＭメモリに格納し、グラフィ
クス・マイクロプロセッサ１２０が読み取ることができ
るようにする。同様に、テレビジョン受像機コントロー
ラは、ＯＳＤプロセッサ１００から特定のアドレスにお
けるデータを要求することができる。このように、「メ
ール・ボックス」システムを確立して、テレビジョン受
像機コントローラとグラフィクス・マイクロプロセッサ
１２０との間でメッセージをやり取りすることができる
ようにする。

【００１２】ＯＳＤプロセッサ１００から出力信号をテ
レビジョン受像機のビデオ処理部（図示せず）に供給す
る。これら出力信号は、デジタル信号であり、それぞれ
が赤（Ｒ），緑（Ｇ），および青（Ｂ）の色情報および
高速ブランキング信号である４ビットを有する。高速ブ
ランキング信号の主目的は、ビデオ信号を迅速に帰線消
去して、ディスプレイ・スクリーン上に不所望のアーテ
ィファクトを発生することなしに、グラフィクス信号を
挿入することができるようにすることにある。高速ブラ
ンキング信号の他の用途は、グラフィクス情報とビデオ
情報とを迅速に入れ替えることを制御し、それにより、
トランスペアレントな、つまり透明なグラフィクスの効
果を作り出すことにある。信号ラインのうちのいくつか
（たとえば、ハンドシェイク（初期接続手順）、出力イ
ネーブル、ＶＲＡＭ制御、多重アドレス・ライン、シス
テム・リセット）は、それ自体当業者によって知られて
おり、詳しい説明は不要であり、完全を期するためにの
み含めてある。

【００１３】ストラッピング・オプションズ（STRAPPIN
G OPTIONS)として名付けられているラインは、実際は、
一群のラインであり、それぞれのラインを高論理レベル
あるいは低論理レベルの電位源に接続し、多数のバイナ
リ・コードのうちの１つをＯＳＤプロセッサ１００に加
える。各バイナリ・コードによってクロック速度および
メモリ・サイズのようなＯＳＤプロセッサ１００の動作
モードの選択を制御する。

【００１４】ＶＲＡＭ１４０は、デュアル・ポート・ビ
デオＲＡＭである。それ自体は、並列データ・ポートお
よび８ビット幅の直列データ・ポート（ＳＡＭポート
（直列アクセス・メモリ・ポート）を有する。すなわ
ち、８ビットのデータを、直列クロック信号が正方向に
遷移、すなわち変化する度毎に、ＶＲＡＭ１４０からシ
フトして取り出す。上述のM5M482128ATPによるＶＲＡＭ
チップは、３３ＭＨｚまでのクロック・スピードで直列
にデータを転送することができる。ＶＲＡＭ１４０のこ
の高速直列転送能力は、本発明にとって重要であり、さ
らに以下で説明する。ＶＲＡＭ１４０は、連続バイトの
行として配列されている。１Ｍビット・バージョンのＶ
ＲＡＭ１４０は、５１２行を有しており、各行は、２５
６バイトを有しており、合計して１２８Ｋバイトにな
る。２Ｍビット・バージョンのＶＲＡＭ１４０は、５１
２行を有しており、各行は５１２バイトを有しており、
合計して２５６Ｋバイトになる。４Ｍビット・バージョ
ンのＶＲＡＭ１４０は、１０２４行を有しており、各行
は５１２バイトを有しており、合計して５１２Ｋバイト
になる。ＳＡＭポートは、８ビットの並列シフト・レジ
スタの長い行として構成されている。ＯＳＤプロセッサ
１００がＶＲＡＭ直列転送を実行する場合、メモリの１
行すべてをＳＡＭポートにロードする。データが転送さ
れると、直列クロックを使用して、非常に速い速度で
（一度に８ビット）、連続バイトをシフトして取り出
す。データをシフトして取り出している間に、グラフィ
クス・プロセッサ１２０は、ＶＲＡＭ１４０の並列ポー
トを介して、ＶＲＡＭ１４０にアクセスすることができ
る利点がある。この点において、ＯＳＤプロセッサ１０
０が実行する他のタスクは、グラフィクス・プロセッサ
１２０のためのアドレス・デコーディングであり、ＶＲ
ＡＭ１４０（およびシステムに設けることのできる他の
いかなるＲＡＭでもよい）との間でグラフィクス・プロ
セッサ１２０がデータを読出したり書込んだりすること
ができるようにする。

【００１５】適当な動作モードが設定され、適当な色が
カラー・パレットにロードされるようにするために、Ｏ
ＳＤプロセッサ１００をその使用に先立って初期化しな
ければならない。図７について述べると、（３２バイト
のカラー・パレット情報を含む）４８バイトの初期化デ
ータのリストが示されており、各垂直期間の始点におい
て、これら初期化データをＯＳＤプロセッサ１００へ伝
えて、特定のテレビジョン・フィールド中においてグラ
フィクス・ディスプレイを制御する必要がある。上述し
たように、ＶＲＡＭ１４０（あるいは、おそらく他のデ
ータ記憶ＲＡＭ、あるいはメモリ・マップ・レジスタの
グループ）からのかかるデータの並列転送は、約１９．
２μｓ（マイクロ秒）かかる。この時間は、バスを「タ
イアップ」する（すなわち、バスからグラフィクス・プ
ロセッサ１２０を除外する）のに不所望に長い時間であ
る。各バイトの位置番号は、ＶＲＡＭ１４０の行０（ゼ
ロ）における相対アドレスをさしている。

【００１６】本発明のＯＳＤプロセッサ１００の新規な
アーキテクチャによれば、ＶＲＡＭ１４０の高速データ
転送能力を用いることで、並列データ転送による場合よ
りもはるかに迅速に、初期化データをＯＳＤプロセッサ
１００の内部レジスタに転送することができる。図２
は、ＯＳＤプロセッサ１００の主要な処理ブロックを示
している。３つの別個のバス（すなわち、ＳＩＯ（直列
インタフェース・バス）、第１内部バス２０１、および
第２内部バス２０２）が、ＯＳＤプロセッサ１００内に
あることに留意していただきたい。直列データを受信す
るためにＶＲＡＭに結合したＳＩＯバスを、初期化ブロ
ック２００および１６個の１３ビット・カラー・パレッ
ト・レジスタ２７０のアレイの双方に結合した新規なア
ーキテクチャに留意することが重要である。

【００１７】水晶発振器２３０は、図１の水晶１０１の
制御のもとで、クロック信号を発生する。そのクロック
信号は、スキュー補正器回路２２０およびタイミング発
生器２１０に供給される。タイミング発生器はテレビジ
ョンの偏向ユニットからのＨＳＹＮＣおよびＶＳＹＮＣ
（水平および垂直同期）信号をも受信して２つの出力ク
ロックを発生する。これら２つの出力クロックのうちの
一方はＨＳＹＮＣに対してスキュー補正されており、他
方はスキュー補正されていない。スキュー補正の目的
は、フレームからフレームへのジッタを現象するため
に、テレビジョン・シャーシからの水平同期信号でドッ
ト・クロックを同期化することにある。

【００１８】初期化ブロック２００は、他のブロックに
よって用いられる制御データを保持するためのレジスタ
のアレイを有し、かかる制御データは、バス２０１を介
して他のブロックへ供給される。出力コントローラ・ブ
ロック２４０は、いつグラフィクス・データを表示すべ
きかを決定する。ブランキング期間中、および初期化ブ
ロックにストアされたデータによりブランキングを行う
ように指示された時に、出力コントローラ２４０によっ
てＲＧＢカラー信号および高速ブランキング信号が論理
ゼロの状態をとるようにする。水平および垂直コンパレ
ータ・ブロック２５０によりＯＳＤディスプレイに対す
るラスタ走査に対する適切なタイミングを決定する。水
平および垂直コンパレータ・ブロック２５０は、適切な
ライン数およびピクセル・カウントが生じるタイミング
を決定するラインおよびピクセル・カウンタ（図示せ
ず）を有し、そのタイミングで制御信号を発生し、およ
びその制御信号を出力コントローラ２４０およびアドレ
ス発生器ブロック２８０に第２内部バス２０２を介して
供給する。水平および垂直コンパレータ・ブロック２５
０は、インタレース検出器ブロック２６０から水平およ
び垂直信号情報を受信する。

【００１９】インタレース検出器ブロック２６０はフィ
ールドの種類（すなわち、奇数フィールドまたは偶数フ
ィールド）を識別し、この情報を水平および垂直コンパ
レータ・ブロック２５０に送出する。インタレース検出
器ブロック２６０は高いしきい値および低いしきい値を
もつ「スライディング検出窓」を用いる。しきい値の領
域のまわりのデルタを用いてＶＳＹＮＣにおける小さな
変化がインタレース検出器２６０における決定ロジック
に悪影響を及ぼすことを阻止する。インタレース検出器
ブロック２６０は６ビット・カウンタを用い、ＨＳＹＮ
Ｃに対するＶＳＹＮＣの位置を決定する。このカウント
を用いて次のフィールドの種類（すなわち、奇数フィー
ルドまたは偶数フィールド）を決定する。この決定は各
ＶＳＹＮＣの終了時に更新される。次のフィールドが偶
数フィールドであれば、ライン・カウンタはゼロにリセ
ットされ、次のフィールドが奇数フィールドであれば、
ライン・カウンタは１にセットされる。ライン・カウン
タはインタレース動作に対して２だけ進む。フレーム制
御バイト（その詳細は図８の（ｂ）に示す）におけるＶ
ＩおよびＨＳビットを用いてインタレース検出器をイネ
ーブル、すなわち動作可能となし、かつ水平走査速度を
セットする。

【００２０】内部バス２０１は情報をアドレス発生器お
よびＶＲＡＭ制御ブロック２８０にも供給し、ここでＯ
ＳＤ表示データを直列ＳＩＯバスを介して読み取るため
の必要なＶＲＡＭアドレスを発生する。ＯＳＤコントロ
ーラは試験回路２９０をも有し、テスト・ピンが高ロジ
ック・レベル（すなわち、ＶＤＤ）にセットされた時に
ＡＴＥ（自動テスト機器）動作モードの間にわたってデ
ータを供給する。アドレス・ラインを用いて読み出すべ
きデータの種類を定義づける（すなわち、Ａ８＝ＶＤＤ
ならば、ＲＧＢコントローラ・データを読み出す。Ａ８
＝ＶＳＳならば、ＶＲＡＭコントローラ・データを読み
出す）。テスト・データを１３個のＲＧＢおよび高速ブ
ランキングピンに出力する。

【００２１】カラー・パレット・ブロック２７０は１６
個の１３ビット・カラー・パレット・レジスタを有す
る。各レジスタにおける各カラー・バイトは４ビットの
赤（Ｒ）色情報、４ビットの緑（Ｇ）色情報、４ビット
の青（Ｂ）色情報、およびトランスペアレンシィ（Ｔ）
が所望されるか否かを示す１ビットを有する。１３ビッ
トのパレット・カラーを次のフォーマットにしたがって
ストアする。

【００２２】 T R3 R2 R1 R0 G3 G2 G1 G0 B3 B2 B1 B0 例えば、非トランスペアレントなフル・マゼンタ（すな
わち、最大の赤と最大の青とを加算したもの）のパレッ
ト・カラーは、次のようにストアされる。

【００２３】０１１１１ ００００１１１１ ４ビットを１つの色に割り当てることで、各色を完全に
オフ（００００）から完全にオン（１１１１）までの１
６ステップの輝度（すなわち、飽和度）範囲で表示する
ことができる。したがって、ＯＳＤプロセッサ１００
は、１６×１６×１６＝４０９６種類の異なった色の陰
影をトランスペアレンシィの有無とともに表示すること
ができる。

【００２４】ＶＲＡＭにストアされたピクセル・データ
は、実際には、当該特定のピクセルに対する所望の色を
見い出すべきカラー・パレット位置のアドレス（すなわ
ち、「カラー・ポインタ」）である。２つの隣接するピ
クセルに対する色情報を各ＶＲＡＭ位置にストアする。
その理由は、１６個のパレット位置に一意的にアドレス
するのに４ビットのみを必要とするからである。すなわ
ち、ピクセルｎ＋１に対する「カラー・ポインタ」はあ
るＶＲＡＭ位置のビット０から３までを占有し、ピクセ
ルｎに対する「カラー・ポインタ」は同じＶＲＡＭ位置
のビット４から７までを占有する。ＯＳＤプロセッサ１
００によりビット・マップ表示を生成するので、その表
示の解像度は用いるメモリの大きさに直接に比例する。
１Ｍビット・メモリにより５１２×５１２の（すなわ
ち、行あたり５１２ピクセルで、かつ５１２行を表示す
る）解像度を提供することができる。２Ｍビット・メモ
リにより１０２４×５１２の（すなわち、行あたり１０
２４ピクセルで、かつ５１２行を表示する）解像度を提
供することができる。４Ｍビット・メモリ（あるいは２
個の２Ｍビット・メモリによる構成）により１０２４×
１０２４の（すなわち、行あたり１０２４ピクセルで、
かつ１０２４行を表示する）解像度を提供することがで
きる。倍率１×、２×、および４×をも設けて、水平方
向の解像度は維持するが、垂直方向の解像度は変化させ
て、たとえば、２×モードにおいては、ＶＲＡＭデータ
の１ラインがビデオの順次の２ラインにわたって繰り返
されるようにし、４×モードにおいては、ＶＲＡＭデー
タの１ラインがビデオの順次の４ラインにわたって繰り
返されるようにする。この特徴によって、ＶＲＡＭスペ
ースを保持しながら、スクリーンの大半をカバーするこ
とのできる、使用可能なディスプレイを提供する。

【００２５】図７は、ＶＲＡＭ１４０の行０の最初の４
８バイトを示す。これら４８バイトにより各垂直同期期
間においてＯＳＤプロセッサ１００に転送する必要のあ
る初期化データを表わす。初期化バイト（ＩＮＩＴバイ
ト）の内容は図８の（ａ）に詳細に示す。フレーム制御
バイトの内容は図８の（ｂ）に詳細に示す。ＶＲＡＭ１
４０の行０をすべての初期化データに対して確保してお
き、それにより初期化データを一緒にグループ化して上
述した「穴」がメモリに生じることを防止する。グラフ
ィクス・データのために最初に許容される出発行は行１
である。

【００２６】本発明による初期化データの転送について
図３，図４，図５および図６を参照して説明する。図３
は、ＶＲＡＭの行０からＳＩＯバスを介して直列初期化
データを受信するための一連の４８個のラッチ３０１〜
３４８を概括的に示す。ＳＩＯバスは８ビット幅であ
り、ＶＲＡＭ１４０からの１バイトのデータを直列クロ
ックの正方向への各遷移の度毎に供給する。４８バイト
すべてが転送された時に、６ビット・カウンタによりア
ドレス発生器およびＶＲＡＭコントローラ・ブロック２
８０にその旨を知らせる。直列転送装置にはいくつかの
可能な実施例がある。図４はこのようなデータを受信す
るための４８個の８ビット、１段の直列シフト・レジス
タを示す。２つの矢印をもつバス接続によりかかるデー
タがあるラッチから次のラッチへクロックの遷移中に転
送されることを表わす。簡単のために図示しないが、ク
ロック・ラインはすべてのチップに接続されているもの
とする。図４の装置において、８ビットが１段のシフト
・レジスタ４０１の８個の入力端子に与えられる。４８
クロック・サイクルの後に、第１バイトはレジスタ４４
８の出力ピンに現われ、他の４７バイトの各々は対応す
るレジスタにラッチされる。

【００２７】図５の装置は４８個の１ビット、８段のシ
フト・レジスタを示し、これらレジスタは各行が６個の
８段レジスタをもつ８行のアレイに構成されている。図
５の装置において、各行は直列データの８ビット（すな
わち、Ｓ０〜Ｓ７）の１つをシフトさせる。４８クロッ
ク・サイクルの後に、第１バイトはレジスタ５０６（Ｑ
７），５１２（Ｑ６），５１８（Ｑ５），５２４（Ｑ
４），５３０（Ｑ３），５３６（Ｑ２），５４２（Ｑ
１），および５４８（Ｑ０）の出力ピンに現われ、他の
４７バイトの各々は同様に対応するレジスタにラッチさ
れる。各レジスタについているバスを表わす太い矢印は
データが各レジスタから並列に取り出されてＯＳＤプロ
セッサ１００の適切なレジスタにロードされることを示
す。このような８段、直列入力／並列出力レジスタは、
New Jersey州、Sommerville にあるHarris Semiconduct
or,Inc. により製造されたCD4034A から知られている。

【００２８】上述した配置の各々は直列データ転送を処
理するのに適しているが、集積回路チップ・エリアとし
ての好適な配置を図６に示す。図６において２バイトの
データをラッチ６００および６１０に素早く順次にラッ
チし、制御信号発生器６４０の制御の下で、それぞれ、
制御レジスタ・アレイ６２０およびカラー・パレット・
レジスタ６３０における適当な制御ないしパレット・レ
ジスタに転送する。制御信号発生器６４０によりデータ
をレジスタに書き込むための適当な制御信号を発生す
る。したがって、本発明による装置においては、制御お
よびパレット・データの直列転送を、記憶場所の並列読
み出しを介して行いうる転送よりもより迅速に行うこと
ができ、それにより、システム・バス１５０を解放し
て、グラフィクス・マイクロプロセッサ１２０により使
用できるようにする。

【００２９】上述したようにＯＳＤプロセッサ１００
は、制御およびパレット・データとして、ＶＲＡＭ１４
０の行０にストアされたいかなるデータをも用い、その
データを、グラフィクス・マイクロプロセッサ１２０に
より、各垂直期間の度毎に更新する。残念ながら、テレ
ビジョン受像機の電源を投入して最初にパワーアップさ
れた時、グラフィクス・マイクロプロセッサ１２０がＶ
ＲＡＭ１４０の行０に正しいデータをロードする機会を
もつのに先立って、いくつかの垂直期間が経過すること
がある。そのようなデータをロードするまで、これらの
位置の「データ」は、無秩序にセットされたビットで構
成され、これらビットは、データとして振る舞うと、ス
クリーン上に不所望の表示を引き起こすことになる。

【００３０】ＯＳＤプロセッサ１００は、グラフィクス
・マイクロプロセッサ１２０に対するアドレスのデコー
ドを行うことを思い出していただきたい。したがって、
グラフィクス・マイクロプロセッサ１２０がＶＲＡＭ１
４０に書き込みを行う時はいつもＯＳＤプロセッサ１０
０は「それについて知っている」。したがって、ＯＳＤ
プロセッサ１００によってＶＲＡＭのいずれかの記憶場
所への最初の「書き込み」が検出された時に、その「書
き込み」は制御データの行０への記憶であるとみなされ
る。その後に、ＯＳＤプロセッサ１００は、次の垂直期
間の生起時にデータの直列転送を開始する。すなわち、
ＶＲＡＭ１４０に対する最初の書き込み動作がグラフィ
クス・マイクロプロセッサ１２０によって行われた後ま
で、制御およびパレット情報の直列転送は行われない。
したがって、別個の「データ有効フラグ」を転送して、
ＯＳＤプロセッサ１００に行０のデータが現在の正しい
データであることを知らせる必要はない。

【００３１】この明細書で用いられている用語のマイク
ロコントローラ、マイクロプロセッサ、およびコントロ
ーラは、本発明においては等価であり、かつ同意語であ
る。

【００３２】

【図面の簡単な説明】

【図１】本発明で用いるのに適したオン・スクリーン・
ディスプレイ装置を示すブロック図である。

【図２】図１のＯＳＤ装置のさらに詳細を示すブロック
図である。

【図３】図１のＯＳＤ装置の直列入力ポートの一実施例
を示すブロック図である。

【図４】図１のＯＳＤ装置の直列入力ポートのラッチの
さらに詳細を示すブロック図である。

【図５】図１のＯＳＤ装置の直列入力ポートのラッチの
別の実施例のさらに詳細を示すブロック図である。

【図６】図１のＯＳＤ装置の直列入力ポートのラッチの
さらに別の実施例を示すブロック図である。

【図７】図１のＶＲＡＭの一部分における適切な記憶場
所の内容を示す図である。

【図８】図７に示したＶＲＡＭの部分の特定記憶場所の
内容のさらに詳細を示す図である。

【符号の説明】

１００ ＯＳＤプロセッサ １０１ 水晶 １２０ グラフィクス・マイクロプロセッサ １３０ ＲＯＭ １４０ ＶＲＡＭ １５０ 内部システム・バス ２００ 初期ブロック ２０１ 第１内部バス ２０２ 第２内部バス ２１０ タイミング発生器 ２２０ スキュー補正器 ２３０ 水晶発振器 ２４０ 出力コントローラ ２５０ 水平および垂直コンパレータ ２６０ インタレース検出器 ２７０ カラー・パレット・レジスタ ２８０ アドレス発生器およびＶＲＡＭコントローラ ２９０ 試験回路 ３０１〜３４８ ８ビット・ラッチ ４０１〜４４８ ８ビット，１段シフト・レジスタ ５０１〜５４８ １ビット，８段シフト・レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル ドウェイン ノックス アメリカ合衆国 インディアナ州 フィッ シャーズ ノース ハンプトン ドライブ 10635 (72)発明者 アーロン ハル ディンウィディ アメリカ合衆国 インディアナ州 フィッ シャーズ トロフィー ドライブ 12466 (72)発明者 デイヴィッド ジェイ ダッフィールド アメリカ合衆国 インディアナ州 インデ ィアナポリス フォール クリーク ロー ド 5459 (72)発明者 ポウル ディーン フィリマン アメリカ合衆国 インディアナ州 インデ ィアナポリス リバー バーチ レーン 7416

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ディスプレイ・スクリーン上に表示する
   ためのイメージ信号を発生するためのオン・スクリーン
   ・ディスプレイ手段（１００）と、 前記オン・スクリーン・ディスプレイ手段（１００）に
   結合され、前記オン・スクリーン・ディスプレイ手段を
   制御して前記イメージ信号を発生する制御手段（１２
   ０）と、 イメージを表わすデータをストアする第１エリアおよび
   前記オン・スクリーン・ディスプレイ手段を制御する制
   御データをストアするための第２エリアを含むメモリ手
   段（１４０）とを備え、 前記メモリ手段（１４０）は、前記制御手段（１２０）
   に結合された入力／出力ポートおよび前記オン・スクリ
   ーン・ディスプレイ手段（１００）に結合された直列出
   力ポートを有し、前記直列出力ポートにより、前記イメ
   ージを表わすデータを前記メモリ手段の前記第１エリア
   から前記オン・スクリーン・ディスプレイ手段に供給し
   て処理および表示を行い、 前記制御手段（１２０）により、前記制御データを前記
   入力／出力ポートを経て、前記メモリ手段の前記第２エ
   リアに書き込み、および前記オン・スクリーン・ディス
   プレイ手段により前記制御データを前記メモリ手段か
   ら、前記直列出力ポートを経て、読み取るようにしたこ
   とを特徴とするオン・スクリーン・ディスプレイ装置。