JP3227086B2

JP3227086B2 - テレビオンスクリーン表示装置

Info

Publication number: JP3227086B2
Application number: JP3704896A
Authority: JP
Inventors: 基弘栗須
Original assignee: 基弘栗須; 栗須ヒロ子
Priority date: 1996-02-01
Filing date: 1996-02-01
Publication date: 2001-11-12
Anticipated expiration: 2016-02-01
Also published as: JPH09214849A; KR970064189A; KR100261688B1; US6181353B1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はテレビ画面の映像表示
の上に文字及びグラフィクス等の複雑な表示を、小規模
の表示スキャンメモリーと画素の演算合成回路及び計算
機素子を有機的に使用して、重ね合わせることを可能に
したテレビ用オンスクリーン表示装置に関するものであ
る。

【０００２】

【従来の技術】従来のテレビ用オンスクリーン表示装置
は文字とその色及び簡単な属性を表示メモリーに蓄え
て、水平及び垂直同期信号をもとに適度なタイミングで
表示データを読み込み、キャラクタージェネレーターＲ
ＯＭからフォントデータを得て、色及び属性を考慮した
画素をハード的に表示するのが一般的であった。

【０００３】これに対し、複雑なテレビ表示を可能にす
るものとしては、ビットマップ方式を使った方法があ
る。これは一つの画素に複数のビットを割当て、１画素
単位で表示をするもので、表示画面分のメモリーとそれ
を制御する専用ＩＣを使用する。

【０００４】

【発明が解決しようとする課題】従来のテレビ用オンス
クリーン表示装置で複雑なＯＳＤ表示を実現するには回
路上の限界があった。しかも一度設計するとその機能の
改良には大規模な回路変更が必要とされ、回路自体の設
計の柔軟性に欠けた。１方、ビットマップ方式を使った
表示装置は複雑なＯＳＤ表示を可能とするが、外部に大
規模なメモリーを使用し、表示データの高速生成のため
の専用のグラフィクスコンローラーＩＣを必要とするこ
とから、システム自体が高価格となった。

【０００５】本発明はビットマップ方式のような大規模
な表示用メモリーを使用することなく複雑なＯＳＤ表示
を実現する。それによりシステムコストの低価格化を図
る。その際、従来のＯＳＤ表示回路のような固有の専用
ハードウエアーを使用せずに、計算機素子とソフトウエ
アーで高速に画素の生成処理ができるような支援回路を
用いることで複雑なＯＳＤ表示のニーズに対処すること
を目的としている。

【０００６】

【課題を解決する為の手段】本発明は復雑なＯＳＤ表示
をするために最低、２本の水平走査線分の画素メモリー
を使う。この小規模な表示用画素メモリーと、階層構造
からなる複数種類の圧縮した形の表示データ及び文字フ
ォントデータと表示の演算生成を制御するソフトウエア
ーを含む記憶装置、高速な専用演算合成回路、パレット
レジスター、表示回路、及び計算機素子或はこれと同等
の機能を有すシーケンサー回路を組み合わせる。

【０００７】２本の水平走査線分の表示用画素メモリー
の構成は１画素４ビットで１６画素単位、即ち４＊１６
ビットのブロックデータからなる。水平解像度が６４０
画素の場合には１６０＊１６ビット構成となり、２本分
で合計３２０＊１６ビットとなる。

【０００８】複数種類の圧縮した形の表示データには、
属性データと文字データを含む文字表示型データ、１画
素４ビットを画素単位で定義したアイコン表示型デー
タ、表示枠の種類と座標のデータを指定するボタン表示
型データ、カーソルの座標とその表示データからなるカ
ーソル表示型データ、表示の輝度レベルを下げるハーフ
・トーン表示の座標からなるハーフ・トーン表示型デー
タを含む。

【０００９】文字フォントのデータと表示の演算生成を
制御するソフトウエアーを含む記憶装置は、本実施例で
は横幅１６ドットで、縦８ドット、１６ドット、３２ド
ットまでのフォントを含む。これ以外の１０ドットや２
０ドットなどの２の２乗の境界を越えるものについては
残り分のデータを別領域に定義する。文字のフォント領
域は記憶装置のどの領域にでも設定可能である。

【００１０】高速で動作する専用演算合成回路は２つの
ブロックから構成されている。１つは文字データと色を
含む属性データを分離し、記憶装置に定義された文字フ
ォントのアドレスを計算するフォントアドレス・属性デ
ータ分離回路、もう１つは分離した属性データと記憶装
置から読み込んだ文字フォントから画素データを１括生
成する画素演算生成回路から成る。

【００１１】フォントアドレス・属性データ分離回路に
は、現在の水平走査線から割り出される文字フォントの
スキャンラインを保持するレジスター、文字データの抽
出の為のＡＮＤ回路とシフター回路、記憶装置の文字フ
ォント領域の開始アドレスを保持するレジスター、圧縮
した形の文字表示型データを書き込む圧縮表示ＲＡＭデ
ータレジスター、２組みの属性レジスターとフォントア
ドレスレジスターから成る。

【００１２】画素演算生成回路は２組みの文字フォント
レジスター、即値データ生成とソースレジスターの選択
回路、バレルシフター、２組みの重ね合わせ用レジスタ
ー、２組みの４＊１６ビットの画素レジスター群と画素
演算モードを指定するレジスター、画素演算コマンドを
解読する回路から成る。

【００１３】パレットレジスターはＲＧＢの各々に対し
２ビットからなる６ビット１組で、全部で１４個のデー
タからなる。４ビットの画素データが０の場合、透明な
データ、１の場合は黒を表示する。残りのデータを使っ
てパレットレジスターをアクセスする。表示回路はドッ
トクロックカウンターと表示開始位置、最大表示桁を制
御する回路とＯＳＤ表示のタイミング信号発生回路から
なる。計算機素子もしくはシーケンサー回路は表示ソフ
トウエアーの実行と１６ビットのデータを各ブロックに
転送する。

【００１４】

【作用】２本の水平走査線分の表示用画素メモリーは１
方の画素メモリーでＯＳＤ表示を実行している間にもう
１方の画素メモリーに新しいデータを演算生成し、その
処理を水平同期信号の入力のたびに交互に繰り返す。そ
れを垂直期間分にまで拡張する。これにより、大規模な
表示メモリーを使うことなく、ＯＳＤ表示を水平同期信
号に追随しながら、リアルタイムで演算表示する。

【００１５】ＲＡＭに貯えられた複数の種類の圧縮した
形の表示データはそれぞれ階層構造を成している。それ
を順次、画素データに拡張して画素メモリーに格納す
る。新しく生成した画素データを１方の画素レジスター
に格納し、もう１方の画素レジスターには以前に生成し
たデータを画素メモリーから読み込む。そして、２組み
の画素レジスター群のデータを重ね合わせ、そのデータ
を画素メモリーに再格納する。こうして新しく拡張した
表示データを階層的に重ね合わせることで複雑なＯＳＤ
表示を可能にする。

【００１６】文字データと属性データを含む圧縮した形
の表示データをフォントアドレス・属性データ分離回路
に書き込むと属性データを分離し、現在の属性データと
以前の属性データの２組みを保持する。また、文字デー
タと現在のスキャンラインから文字のフォントアドレス
を１クロックで生成する。更に、記憶装置から読み込ん
だ文字のフォントデータと２組みの属性データに画素演
算のためのコマンドを発行し、１６画素を１括生成し、
そのデータを画素メモリーに１クロックで書き込むこと
で、高速演算処理を可能にする。

【００１７】

【実施例】以下、この発明の機能とそれを実現する回路
を図面、フローチャート等を使って詳細に説明する。図
１はテレビ画面上のＯＳＤ表示の例で、３階層の表示を
合成したものとそれを各々の階層に分離したものであ
る。垂直表示位置（１０１）は垂直同期信号の後の水平
同期信号の数を計算機素子に対する割り込みで数えて位
置決めする。水平表示位置（１０２）はフォントのドッ
トクロックの数をハード的に数えて位置決めする。この
例では最下位層の文字フォントは背景カラー（１０３）
と前景カラー（１０４）からなっている。画素データは
１画素あたり４ビットで１６画素単位で演算される。４
個の１６ビットデータは画素メモリー０（７０１）から
画素メモリー３（７１６）に対応している。４ビットの
画素データの内、データ０は透明なデータ、即ち、ＯＳ
Ｄ表示なしを意味し、データ１は黒レベル、即ち、ＲＧ
Ｂ出力が最低レベルであることを意味する。それ以外の
データはＲＧＢの各々にたいし２ビットずつ、全部で６
ビットからなるカラーパレットの１つを選択する。図１
の例では白レベルを便宜的にＦ（１６進数）に割り当て
ている。中間層のボタン表示は右と下部に黒を左と上部
に白を割り当てている。最上位層のカーソル表示は白で
ある。

【００１８】図２は本発明のＯＳＤシステム全体のブロ
ック図である。計算機素子（２００）とＯＳＤ回路（２
０４）から構成されている。計算機素子は通常ＣＰＵ
（２０１）、プログラムＲＯＭ（２０２）、ＲＡＭ（２
０３）からなる。この発明では、プログラムＲＯＭのな
かに文字フォント、アイコンのデータを持ち、ＲＡＭに
複数の圧縮した形の表示データを持っている。ＯＳＤ回
路は演算合成回路（２０５）と２つのバンクの画素メモ
リー（２０６）（２０７）及び１４個の６ビットからな
るカラーパレット（２０９）、画素メモリーのデータを
決まった水平位置から表示するためのＯＳＤ表示回路
（２０８）を含む。画素演算合成回路はＲＯＭのフォン
ト領域のアドレスの生成、画素の１括生成、重ね合わ
せ、シフト演算と画素メモリーへのデータの転送などを
実行する。２本の水平走査線用に２つのバンクの画素メ
モリーを使う。ＯＳＤ回路と計算機素子は１６ビットの
レジスターバスとアドレス線、書き込み、読み込み制御
線及び２本の割り込み線で結ばれている。ＨＳＹＮＣ
（水平同期信号）とＶＳＹＮＣ（垂直同期信号）はその
極性が修正された後、計算機素子への割り込み信号とし
て入力される。

【００１９】図３はＯＳＤ回路のブロック構成図であ
る。フォントアドレス・属性データ分離生成回路（３０
０）では文字と属性データで構成される１６ビットデー
タをＲＯＭに割り当てられたフォント領域を指定するフ
ォントアドレスと残りの属性データに分離生成する回路
である。フォントシフター・フリンジ生成回路は２組み
のフォントレジスターから文字の影、即ちフリンジを生
成したり、フォントデータをシフトすることができる。
画素の重ね合わせのため２組みの画素レジスター群が用
意されている。シフトされたフォントの値とフリンジデ
ータが２組みの属性レジスターで指定されるカラー情報
とマトリクス状に交錯し、その演算結果が画素レジスタ
ー群に１括生成される。画素演算コマンドデコーダー回
路（３０３）は画素演算コマンドの発行時、書き込まれ
た１６ビットデータと画素演算モードレジスター（１６
０１）をもとに（３０１）（３０２）（２０６）（２０
７）の各ブロックに制御信号を送る。画素表示メモリー
（２０６）（２０７）は水平解像度６４０ドットの場
合、１６０ワードを必要とし、２バンク分で合計３２０
ワードになる。２組みの画素表示メモリーの１方を表示
用、もう１方を演算生成用として、水平同期信号が来る
たびに交互に用いる。表示タイミング信号はＯＳＤ表示
回路（２０８）から１方の画素表示メモリーに送られ、
画素のデータを４ワード単位でシフトレジスター・パレ
ットカラー（３０３）に取り込む。４ワードのデータは
４個のシフトレジスターに格納されパレットレジスター
に転送される。このときシフトされた４ビットのデータ
が０と１のときはパレットレジスターを使用しない。デ
ータが０のときＲＧＢ出力を最低レベル、スーパーイン
ポーズ出力をローにし、ＯＳＤ表示を禁止する。１のと
きＲＧＢ出力を最低レベル、スーパーインポーズ出力を
ハイにして黒レベルを出力する。これにより、スーパー
インポーズのためのメモリーバンクとレジスターを使用
しなくてすむ。それ以外のデータについては１４個のカ
ラーパレットからデータを読み込み、ＲＧＢの各々に２
ビットのデータを出力する。

【００２０】図４はフォントアドレス・属性データ分離
生成回路（３００）の内部回路である。圧縮表示ＲＡＭ
データレジスター（４０９）にデータが書き込まれると
オフセットレジスター（４０１）とスキャンラインレジ
スター（４０２）及びそのモードを指定するアクセスモ
ードレジスター（４０８）の回路群にデータが分配され
てフォントアドレスレジスター（４０４）と属性レジス
ターＡ（４０６）に同時に２種類のデータが分離、抽出
される。圧縮した形の１６ビットデータの上位には属性
データが割り当てられ、下位部分には文字データが割り
当てられている。文字データのビット数が大きくなって
十分な属性データを確保できなくなった場合にはそれら
のデータを２つのワードに別々に定義する。その場合、
上記の演算が行なわれても属性レジスターを変更しない
様に属性データ抽出禁止ビットをアクセスモードレジス
ターに設けている。圧縮した形のデータが書き込まれる
とフォントアドレス・属性データ分離・シフト回路（４
００）で文字データの分のみ分離される。その時アクセ
スモードレジスターで指定されたスキャンラインレジス
ター（４０２）の幅の分だけ文字データが左方向にシフ
トされる。この場合文字フォントの縦方向が８ドット、
１６ドットおよび３２ドットを想定してシフト量も３ビ
ット、４ビット、５ビットと可変できる。こうして文字
データとスキャンラインレジスターがシフト加算され
る。グラフィクスデータのようにドット単位に色指定が
必要な場合４ワード単位で画素データをアクセスする必
要がある。そのアクセス方法としてはグラフィクスデー
タを文字フォントの様に数字で指定することがある。こ
の場合にはグラフィクスデータとスキャンラインレジス
ターの合成したデータをさらに２ビット左シフトする。
こうして抽出した分離アドレスとオフセットアドレスレ
ジスター（４０１）をアドレス加算器（４０３）を使っ
て加算し、その結果をフォントアドレスレジスターに格
納する。オフセットアドレスレジスターはＲＯＭ領域の
任意の位置に自由にフォント領域を定義する目的以外に
文字フォントを１０ドットとか２０ドットといった２の
２乗の境界を越えて定義する場合、その余りを１ヶ所に
集め、スキャンライン毎にオフセット値を変えてアクセ
スすることで無駄なくＲＯＭを使うためにある。加算・
減算器（４０５）はＣＰＵがフォントアドレスレジスタ
ーを読み込むとアクセスモードレジスターのモードに従
って、フォントアドレスが不変、＋１、ー１される。こ
れはグラフィクスデータの取り込みなどのブロックデー
タのアクセスやフリンジ及びフォントのスムージング等
の生成で１つ前或は１つ後の文字フォントが必要な時に
用いる。属性データは上位部分のみがマスクされて属性
レジスターＡに書き込まれる。このとき以前の属性レジ
スターＡの値が属性レジスターＢに転送される。属性レ
ジスターＡに通常のレジスターアクセスでデータが書き
込まれた場合でも同様のプッシュ動作が実行される。こ
うして現在の属性データは属性レジスターＡに過去の属
性レジスターは属性レジスターＢに格納される。過去の
属性は図１１に示すように文字フォントのシフト演算時
その左側に格納された過去のフォントデータの属性に使
用される。

【００２１】図５はフォントシフター・フリンジ生成回
路の詳細回路である。フォントレジスターＡ（５００）
にはＲＯＭ領域に定義されたフォントデータが格納され
る。フォントレジスターＢ（５０１）にはフリンジや２
倍フォントのスムージング処理をする時、スキャンライ
ンの１つ前のフォント或は１つ後のフォントを格納す
る。次にＡＮＤ・ＯＲ回路（５０２）（５０３）を使っ
てフォントの点滅とアンダーラインの前処理を実行す
る。そして左右フリンジ・即値生成回路（５０４）では
左側フリンジ、右側フリンジ、両側フリンジの生成、０
０００（１６進）、５５５５（１６進）及びフォントデ
ータを含む全てのデータの反転を画素演算コマンドを使
って実行する。右方向バレルシフト・２倍スムージング
回路（５０３）では入力データの右方向シフト演算、或
は入力フォントＡとＢの２倍のフォント生成及びそれら
のスムージング演算を実行し、３２ビットのデータを出
力する。ミキサーレジスターＡＬ（５０６）はシフト演
算後の下位１６ビットのフォントを１時的に保持する。
ミキサーレジスターＢＬ（５０７）はフリンジビットの
下位１６ビットを保持する。この２つの１６ビットデー
タはマルチプレクサー回路（５０８）で選択され、シフ
ト演算時には左側データの成分としてマルチプレクサー
回路（５０９）で合成される。その時の割合は演算モー
ドレジスターの４ビットシフト値をシフト配分回路（５
１０）を使って１６ビットに変換し、マルチプレクサー
回路で選択する。こうして上位１６ビットからはみ出し
た右側の下位１６ビットデータはミキサーレジスターＡ
Ｌ、ＢＬに再格納され、演算中の上位１６ビットが図中
のシフト後のフォントデータとしてミキサーレジスター
ＡＨ、ＢＨ及び画素レジスター群に転送される。

【００２２】図６は画素レジスター群Ａ、Ｂとミキサー
レジスターＡＨ、ＢＨのブロック図である。フォントデ
ータとカラーデータから画素生成コマンドを使って画素
レジスター群Ａ、Ｂに１括生成する。実際の画素レジス
ターの最少構成は図１０に示すマルチプレクサー（１０
００）（１００１）（１００２）と画素レジスタービッ
トＡ、Ｂ（１００３）（１００６）、それに付随する回
路からなる。図６のカラーデータは実際には図１０の過
去カラー背景、前景ビットと現在カラー背景、前景ビッ
トに相当する。シフト後のフォントデータで前景及び背
景カラーを選択する。ミキサーレジスターＡＨ（５０
６）とシフト配分回路（５１０）はビット配分回路（６
０３）でＡＮＤされて画素レジスター群の重ね合わせ指
定に使用する。フリンジ合成の場合、ミキサーレジスタ
ーＢＨ（５０７）とシフト配分回路（５１０）はビット
配分回路（６０３）でＡＮＤされて画素レジスター群の
フリンジ指定に使用される。各々の画素レジスターはレ
ジスターバスで個別にアクセスできる。

【００２３】図７は画素レジスター群と画素メモリーの
詳細回路図である。ここでは画素レジスターＡ０、Ｂ０
について説明する。画素レジスターＡ１、Ｂ１からＡ
３、Ｂ３も同様である。アドレスバスＭＵＸ（７２０）
（７２１）はレジスターアドレスとＯＳＤアドレスのマ
ルチプレクサー回路で画素メモリーバンク指定ビットが
０のときには画素メモリーアドレスは画素メモリーバン
ク０につながり、ＯＳＤアドレスは画素メモリーバンク
１につながる。画素メモリーバンク指定ビットが１のと
きは丁度その反対になる。データバスＭＵＸ（７０３）
と（７０４）も同様である。ＯＳＤアドレスで指定され
る画素メモリーは表示タイミングに従ってそのデータが
シフトレジスター回路（７２２）に格納された後、０デ
ータ出力回路（７２３）によって０にクリアーされる。
これはソフトウエアーでクリアーする無駄時間を省くた
めである。ＩＤＴＶやＥＤＴＶの場合、走査線周波数を
２倍にして画質を改善する。周波数が２倍になり２本の
走査線に同じ画素データを出力する場合には、ＨＳＹＮ
Ｃによる割り込みを２回に１回発生させ、画素データの
クリアーも２回目の表示中に実行する。Ｎ本の走査線の
場合も同様である。その後シフトレジスター回路から４
ビットのパレット選択データが出力される。

【００２４】図８はＯＳＤ表示回路の構成とカラーパレ
ットの図である。水平同期信号のＨＳＹＮＣパルスはド
ットクロックカウンター（８００）、カウンター制御回
路（８０１）及び表示タイミング・ＲＧＢ出力回路を初
期設定する。ここでＤＯＴＣＫはＨＳＹＮＣパルスに同
期した信号である。水平同期信号の入力の後、ＤＯＴＣ
Ｋによってドットクロックカウンターがアップし、あら
かじめ設定された水平表示開始位置（８０４）になると
比較回路（８０５）の一致出力が、カウンター制御回路
（８０１）に送られる。そしてドットクロックカウンタ
ーがクリアーされ、最初のＯＳＤアドレス０が該当の画
素メモリーバンクに出力され、１６ドット後に画素メモ
リーからシフトレジスター回路（７２２）にデータが格
納される。シフトされた４ビットデータでカラーパレッ
ト（８０３）を選択し、表示タイミング・ＲＧＢ出力回
路（８０２）で１画素単位で出力される。表示開始ビッ
ト位置（８０６）は１６画素１桁の間での表示開始位置
と表示終了位置を指定する。最大表示桁数で表示桁の幅
を指定する。

【００２５】図９は画素生成コマンド実行時の機能ブロ
ック図である。画素生成コマンドは文字のフォントと属
性データから１クロックで画素データを生成する機能を
もつ。この図では、文字フォントはフォントレジスター
Ａに保持され、バレルシフターでシフト演算されてミキ
サーレジスターＡＬの上位データとマルチプレクサーさ
れる。新しい結果はミキサーレジスターＡＨ（９０４）
とＡＬに再度、格納される。属性レジスターＡ、Ｂのカ
ラーデータから前景カラーと背景カラーが（９０７）
（９０８）回路で選択される。現在・過去カラービット
マップ合成回路（９０９）は現在の前景・背景カラー、
過去の前景・背景カラーの４種類のデータをシフトの割
合に応じて配分する。（５０９）出力のシフト演算のデ
ータが１のときは前景カラーを、０のとき背景カラーを
選択し、４ビットのカラーデータを画素レジスター群
（９１０）Ａ、Ｂに格納する。

【００２６】図１０は画素レジスタービットＡ，Ｂとそ
の周辺回路である。画素レジスターＡ（１００３）、Ｂ
（１００６）は３入力のＤタイプフリップフロップでＥ
１、Ｅ０が００（２進数）のときには現在のＱ出力を保
持し、０１のときにはＤ０の値を、１０のときにはＤ１
の値を、１１のときにはＤ２の値を保持する。ＣＫは画
素演算コマンドの書き込み、及び通常のレジスター書き
込みのときのトリガー入力である。（１０００）のマル
チプレクサー回路はレジスターバスデータ、画素メモリ
ーデータ及びフォントレジスターのシフト演算データ、
画素レジスターＢのデータの内の１つを選択する。（１
０００）のレジスターバス入力はＣＰＵから直接、画素
レジスターにデータを書き込むときに、画素メモリーデ
ータ入力は画素メモリーのデータ読み込みに、画素レジ
スターＢ入力は画素レジスターＡに重ね合わせる時に使
用する。バレルシフト後のデータ入力は画素演算コマン
ドの発行の時に使用される。これらのデータを格納する
ときにはレジスター書き込みＡ、Ｂ、シフト配分ビット
と画素演算コマンドをデコードして生成したシフト配分
イネーブルＡ，Ｂの制御線が使用される。フォントレジ
スターＡと属性レジスターＡ，Ｂから文字の画素データ
を１括生成する場合には（１００１）のマルチプレクサ
ー回路で過去、現在のカラーをシフト配分ビットで選
び、バレルシフト後のデータで前景、背景カラーを選
ぶ。フリンジ演算が指定されている場合にはミキサーレ
ジスターＢＨのデータがフリンジ選択ビットとなり、フ
リンジ設定ビットで黒のデータ０００１Ｂを生成するよ
うにする。（１００２）回路はそのフリンジビットの重
ね合わせに使用する。この場合には画素１括生成Ａ、Ｂ
の制御線が格納のために使われる。画素レジスターＢの
ビットを画素レジスターＡに重ね合わせるときには（１
０００）で選択した画素レジスターＢのデータを使う。
この格納のための制御信号にはミキサーレジスターＡＨ
と画素演算コマンドでデコードした値、即ち右シフト時
の右側、左側および両側の指定に従ってＡＮＤし、それ
を重ね合わせ指定として（１００５）データに入力す
る。画素レジスターＡ、ＢのＤ２入力は画素レジスター
間の転送とレジスター交換に用いる。

【００２７】図１１は画素生成コマンド実行時の画素レ
ジスターを１括生成した時の図である。この図は画素演
算モードのシフト値を５とした例で、フォントレジスタ
ーから画素レジスター迄の１括生成の流れを示してい
る。フォントレジスターＡは５ビットバレルシフトされ
ミキサーレジスターＡＨに格納される。同時にミキサー
レジスターＡＬには右側にはみ出したデータを格納す
る。以前にシフトされたデータはレジスターＡＨの左側
データとして格納される。斜線で示した部分が現在のデ
ータで白の部分は１つ前の過去のデータである。属性レ
ジスターＡは現在のカラーデータを保持し、属性レジス
ターＢは過去のカラーデータを保持している。ミキサー
レジスターＡＨの入力データのビットが１のときには前
景カラーを選択し、０のときには背景カラーを選択す
る。

【００２８】図１２は画素レジスターの右側重ね合わせ
機能の流れ図である。この図は画素演算モードのシフト
値を５とした例である。右側マスクデータはビット１０
からビット０までが１でこの部分の重ね合わせが有効と
なる。従ってミキサーレジスターＡＨの１の斜線部分の
ビット位置が重ね合わせの対象となる。図１２の左半分
が重ね合わせ前のデータで、右半分が重ね合わせ後のレ
ジスターの値である。画素レジスターＡ群のビット０、
３、４、７、１０に画素レジスターＢ群のデータが重ね
合わされる。重ね合わせには右側重ね合わせ以外に、こ
れと丁度反対の左側重ね合わせと全ビット重ね合わせが
ある。

【００２９】図１３はフリンジの種類と１画素当たりの
フリンジ生成回路である。図１３（ａ）はフリンジ機能
を図で示したものである。（１３００）は本来の表示フ
ォントである。（１３０１）は左側フリンジ、（１３０
２）は右側フリンジ、（１３０３）は上側フリンジ表示
である。このフリンジ機能を実現するのが図１３（ｂ）
で、１画素のフリンジデータを生成する。フォントＡに
は本来の表示フォントが格納され、フォントＢには１つ
前、或は１つ後のスキャンラインのフォントデータが格
納される。（１３０５）のＡＮＤ回路は右フリンジの生
成、（１３０６）のＡＮＤ回路は左フリンジの生成、フ
ォントＡ（Ｎ＋１）ビットは現在のフリンジビットから
１ビット上位の桁を、フォントＡ（Ｎ−１）ビットは１
ビット下位の桁を示している。（１３０４）のＡＮＤ回
路はフォントＢから生成される下側フリンジに右側にも
う１ビット付け加えるためのフリンジ回路である。（１
３０７）と（１３０８）のＯＲ回路で合計し、フリンジ
がイネーブルで且つフォントＡの値が０のとき、フリン
ジビットを１にする。

【００３０】図１４は２倍フォントのスムージングとス
ムージング生成回路である。図１４（ａ）はフォントを
２倍にしたときのもので（１４００）は拡張後のドット
である。（１４０１）の部分はスムジンーグ後に追加し
たドットである。図１４（ｂ）はスムージングフォント
を追加する回路である。フォントＡが１の場合には無条
件に２倍フォントが（１４０４）、（１４０７）で生成
される。フォントＡには現在の表示フォントが、フォン
トＢには次の、或は１つ前の表示フォントが格納されて
いる。フォントのＮビット位置は現在のビット位置、Ｎ
＋１ビット位置は左側ビット位置、Ｎ−１ビット位置は
右側ビット位置を示す。ＡＮＤ回路の（１４０２）は
（１４０１）のスムージングドットを生成し、（１４０
５）のＡＮＤ回路は（１４０８）のスムージングドット
を生成する。そして（１４０３）と（１４０６）のＡＮ
Ｄ回路でスムージング指定をイネーブルする。

【００３１】図１５はプログラムＲＯＭとフォント領域
の関係図である。フォント領域の開始アドレスはオフセ
ットアドレスを設定することで変更することができる。
この例では横１６ドット、縦１６ドットのフォントを示
している。スキャンラインは現在の表示位置を示してい
る。オフセットアドレスを複数、定義することで２の２
乗の境界をこえる文字フォントの残りの部分を別領域に
定義できる。また、グラフィクスデータの定義など、ま
ったく異なったデータをアクセスする場合にも使用す
る。

【００３２】図１６は画素演算コマンドのデコーダー回
路である。画素演算モードレジスター（１６０１）のデ
ータと画素演算コマンドを（１６０２）、画素演算コマ
ンドデコーダーユニット（１６００）で解読し、（３０
１）（３０２）（２０６）（２０７）に制御信号を送
る。画素演算コマンドのデコーダー回路には文字フォン
トＡと属性レジスターＡ、Ｂから画素データを１括生成
する画素生成コマンドデコーダー（１６０３）、文字フ
ォントＢからフリンジデータを生成するフリンジ生成コ
マンドデコーダー（１６０４）、フォントレジスター
Ａ、Ｂ及び即値データを画素レジスター群に設定する画
素レジスター設定コマンドデコーダー（１６０５）があ
る。

【００３３】図１７（ａ）と図１７（ｂ）はＶＳＹＮ
Ｃ、ＨＳＹＮＣの入力タイミングチャートである。図１
７（ｃ）は圧縮表示ＲＡＭデータのフォーマット図であ
る。図１７（ｄ）は処理内容の機能ブロック図である。
ＶＳＹＮＣとＨＳＹＮＣ入力の位相差から映像信号のフ
ィールドを検出する。図１７（ａ）はフィールド１（奇
数フィール）の検出時のタイミングチャートで図１７
（ｂ）はフィールド２（偶数フィールド）の検出時のタ
イミングチャートである。これはＶＳＹＮＣの後すぐに
ＨＳＹＮＣがある場合にはフィールド１、無い場合には
フィールド２と判定する。図１７（ｃ）は圧縮表示ＲＡ
Ｍデータの文字表示データのフォーマットで、ビット１
５はサブカラー、ビット１４ー１１は４ビットメインカ
ラーを指定する。文字フォントの前景と背景に対しサブ
カラー或はメインカラーの設定ができる。前景がメイン
カラーの場合、背景はサブカラーとなり、反対に前景が
サブカラーの場合には背景がメインカラーとなる。メイ
ンカラーの４ビットは直接、画素データの４ビットとし
て使用される。サブカラーの１ビットは２種類の４ビッ
トカラーの内１つを選択し、画素データとして使用す
る。ビット１０はボタン選択の為のビットで、このビッ
トが１のときには全フォントを１にし、ボタンカラーを
画素レジスターに設定する。ビット９はブリンク、ビッ
ト反転指定の為のもので１のとき指定されたモードに従
って、フォントＡ、Ｂのブリンクやフォントの前景、背
景カラー指定を逆転する。アンダーラインビットは前景
カラーと同じ画素データを１６ビット分、画素レジスタ
ーに格納する。残りのビットは文字データに使う。文字
データが７ビットを越え、例えば１０２４種類必要な場
合に、増えたビット分の属性を犠牲にして１ワードで表
現することもできるが、属性データと文字のデータを２
ワードに分けて定義することもできる。図１７（ｄ）は
処理内容を機能別に表現したもので、（１７００）のフ
ォントアドレス属性データ分離処理でフォントアドレス
と属性データを分離し、（１７０１）の画素データ生成
処理で１６＊４ビットの画素データを（３０２）の画素
レジスターＡ、Ｂ群に１括生成し、画素メモリーバンク
０、１にタイミング良く書き込む。複数の画素データを
読み込み、重ね合わせることで複雑な表示を行う。

【００３４】図１８はＯＳＤ表示ソフトウエアーの概略
フローチャートである。表示用の制御プログラムは計算
機素子のリセットで（１８００）から始まる。（１８０
１）でＯＳＤレジスターを初期設定し、（１８０２）で
図１９の第１階層から第３階層までの圧縮表示ＲＡＭデ
ータの設定をする。そして（１８０３）でｈｓｙｎｃ＿
ｌｉｎｅ＝１、ｆｉｅｌｄ１＝０、ｆｒａｍｅ＝０、ｃ
ｏｎｔｅｘｔ＿ｓｗを同期前に設定し、ＶＳＹＮＣとＨ
ＳＹＮＣの割り込みをイネーブルして、初期設定を完了
する。ＶＳＹＮＣ割り込み（１８０４）の最初で割り込
みの有効性をチェックする。その方法としてｈｓｙｎｃ
＿ｌｉｎｅの値が以上に小さい場合にはＶＳＹＮＣ割り
込みを無視する。そうすることで耐ノイズ性の向上とバ
ックグラウンド処理に十分な時間の保証をする。（１８
０６）では第１フィールドと第２フィールドの検出とｆ
ｒａｍｅを更新する。図１７の（ａ）（ｂ）がそのタイ
ミングを示している。そしてｈｓｙｎｃ＿ｌｉｎｅ＝
１、ｃｏｎｔｅｘｔ＿ｓｗ＝表示前ー１に設定する。Ｈ
ＳＹＮＣ割り込み（１８０９）が発生するとｈｓｙｎｃ
＿ｌｉｎｅを無条件にインクリメントし、プログラムカ
ウンターにｃｏｎｔｅｘｔ＿ｓｗの値を代入する。ｃｏ
ｎｔｅｘｔ＿ｓｗが同期前の値のとき、すぐに処理を終
了する。表示前ー１の状態（１８１３）では、まず、
（１８１４）でｈｓｙｎｃ＿ｌｉｎｅが表示開始前の位
置かチェックし、表示開始前直前に（１８１５）以降の
プログラムを実行する。（１８１５）で表示処理のため
の作業用パラメーターの初期化をする。次に（１８１
６）で２つのバンクの画素メモリーをクリアーする。そ
して（１８１７）で画素メモリーバンク０を設定する。
（１８１８）でｃｏｎｔｅｘｔ＿ｓｗ、ｈａｌｆ＿ｓ
ｗ、ｄｉｓｐ＿ｓｗ，ｃｕｒｓｏｒ＿ｓｗの値を表示可
能な状態に設定し、ｓｃａｎ＿ｌｉｎｅを０にする。最
後にＯＳＤ表示回路の表示位置、表示桁数、表示開始ビ
ット位置、ダブルスキャン等のモードをレジスターに設
定する。表示中の状態（１８１９）では第１階層（１８
２０）、第２階層（１８２１）、第３階層（１８２２）
の表示データを設定し、表示完了後、（１８２４）でｃ
ｏｎｔｅｘｔ＿ｓｗに表示終了の値を設定する。表示終
了及び同期前の状態ではＨＹＳＮＣ割り込みが発生して
もすぐに処理を終了する。

【００３５】図１９は階層別表示データフォーマット図
である。（１９０１）は第１階層のハーフトーンフォー
マットである。その構成はハーフトーン領域の数を含む
ハーフトーン制御ワード、その数の分の開始座標と終了
座標のデータからなる。（１９０２）は第２階層の文字
・ボタン表示フォーマットである。これは表示行数や表
示開始位置を含むページ制御ワード、表示桁数、表示サ
イズ、表示開始桁を含む行制御ワード、属性と文字のデ
ータ、ボタン表示のとき、ボタンの開始位置、終了位
置、種類を含むボタン表示制御ワードから構成されてい
る。（１９０３）は第３階層のカーソルフォーマットで
ある。カーソル制御ワードはカーソルフォントの指定、
縦、横の大きさを指定し、カーソル開始位置は垂直、水
平の位置を指定する。

【００３６】図２０はハーフ・トーン表示とカーソル表
示の概略フローチャートである。第１階層のハーフトー
ン表示は（２０００）からで、ｈａｌｆ＿ｓｗの値をＰ
Ｃに格納する。（２００２）で現在のハーフトーン表示
のパラメーターを格納する。ハーフトーンの表示範囲内
であれば（２００４）に分岐する。ここでフレームとｈ
ｓｙｎｃ＿ｌｉｎｅの間でＸＯＲをとり、１の時、ＡＡ
ＡＡ（１６進数）パターンの黒の画素データを画素メモ
リーに格納する。０の時には５５５５（１６進数）パタ
ーンの黒を設定する。こうすることで水平同期信号毎に
網の目状の黒のパターンを生成する。またフレーム毎に
位相をずらす。ハーフトーン表示の範囲外の時には（２
００８）で範囲以下のチェックをする。範囲以下の場合
にはハーフトーンを終了する。現在のハーフトーンの領
域を越える場合には次のハーフトーンの開始、終了位置
のデータに移動し、全部の処理を完了している場合には
ｈａｌｆ＿ｓｗにハーフトーン終了の値を格納し、ハー
フトーン表示の処理を完了する。

【００３７】図２１は文字表示とボタン表示のための概
略フローチャートである。（２１００）の第２階層の文
字表示では、ｄｉｓｐ＿ｓｗをＰＣに格納し文字表示の
処理を開始する。（２１０３）で現在の文字行制御ワー
ドを格納し、表示開始桁の抽出、処理桁数の設定、表示
ボタン数の計算を行う。（２１０４）から（２１１０）
で表示文字を画素データに変換する。（２１０４）で属
性＋文字データを読み込み、読みだしポインターを＋１
する。（２１０５）でそのデータを圧縮表示ＲＡＭデー
タレジスターに書き込み属性データとフォントアドレス
に分離する。（２１０６）でフォントアドレスをもとに
記憶装置から文字フォントを読み込み、フォントレジス
ターＡに転送する。次に（２１０７）で画素生成コマン
ドを発行し、画素レジスターＢ群に画素データを生成
し、同時に画素レジスターＡ群に画素メモリーのデータ
を取り込む。（２１０８）で画素レジスターＡ群にＢ群
のデータを重ね合わせる。（２１０９）で画素レジスタ
ーＡ群を画素メモリーに書き込み、画素メモリーアドレ
スを＋１する。（２１１０）で全桁処理の完了をチェッ
クする。（２１１１）から（２１１６）でボタン表示の
処理をする。（２１１１）で現在のボタン制御ワードを
格納し、（２１１２）で画素メモリーアドレスの計算
し、表示ボタンデータを画素レジスターＢ群とミキサー
レジスターＡＨに生成する。（２１１３）で画素レジス
ターＡ群に画素メモリーデータを取り込み（２１１４）
で画素レジスターＢ群のデータを重ね合わせる。（２１
１５）で画素レジスターＡ群のデータを画素メモリーに
書き込み、（２１１６）で全ボタン表示の完了をチェッ
クする。（２１１７）で表示フォントのｓｃａｎ＿ｌｉ
ｎｅを＋１し、ｓｃａｎ＿ｌｉｎｅが最大値を越えると
０に初期化し、行を＋１し、全行の処理後、ｄｉｓｐ＿
ｓｗに文字表示終了を設定する。

【００３８】図２０の第３階層のカーソル表示では（２
０１６）でカーソル開始位置をチェックする。（２０１
７）でカーソルデータを画素メモリーに重ね合わせ、ｃ
ｕｒｓｏｒ＿ｌｉｎｅを＋１する。最大カーソルライン
を越えるとｃｕｒｓｏｒ＿ｓｗにカーソル終了を設定
し、処理を完了する。

【００３９】

【発明の効果】本発明には、以下の効果がある。

【００４０】表示用スキャンメモリー、表示回路、高速
画素演算回路、計算機素子をソフトウエアーで組み合わ
せることで、ビットマップ形式と同じ、複雑なＯＳＤ表
示が可能となる。

【００４１】複数種類の圧縮した形の表示データと高速
演算回路の重ね合わせ機能を使用することで階層構造の
ＯＳＤ表示ができる。

【００４２】新しいＯＳＤ表示機能の要求に対しても、
画素生成のためのソフトウエアーを修正することで柔軟
に対処できる。

【００４３】ＯＳＤ機能自体を各ブロックで分散して処
理するため、ソフトウエアーで機能の追加が困難になっ
た場合でも高速画素演算回路などの１部の回路の修正で
実現できるので設計変更が容易である。

【００４４】文字フォントとグラフィクスアイコンの総
数や階層構造からなる表示データのサイズをソフトウエ
アーで定義できるので、ＲＯＭやＲＡＭの記憶装置を無
駄なく使用することができる。

【００４５】１クロックでフォントアドレスと属性デー
タの抽出をしたり、フォントデータから複数ワードの画
素データを１括生成することにより、通常の計算機素子
で、リアルタイムのＯＳＤ表示ができる。

【００４６】最低でも２本の水平走査線分の表示用スキ
ャンメモリーしか必要としないのでシステムの低価格化
を図ることができる。

【図面の簡単な説明】

【図１】３階層からなるＯＳＤ表示の例である。

【図２】ＯＳＤシステム全体のブロック図である。

【図３】ＯＳＤ回路である。

【図４】フォントアドレス・属性データ分離生成回路で
ある。

【図５】フォントシフター・フリンジ生成回路でああ
る。

【図６】画素レジスター群Ａ，Ｂ回路である。

【図７】画素レジスター群と画素メモリーである。

【図８】ＯＳＤ表示回路とカラーパレットである。

【図９】画素生成コマンド実行時の機能ブロック図であ
る。

【図１０】画素レジスタービットＡ、Ｂとその周辺回路
である。

【図１１】画素生成コマンド実行時の画素レジスター１
括生成図である。

【図１２】画素レジスターの右側重ね合わせ図である。

【図１３】フリンジの種類と１画素当たりのフリンジ生
成回路である。

【図１４】２倍フォントのスムージングとスムージング
生成回路である。

【図１５】プログラムＲＯＭとフォント領域の関係図で
ある。

【図１６】画素演算コマンドのデコーダー回路である。

【図１７】（ａ）と（ｂ）はＶＳＹＮＣ、ＨＳＹＮＣの
入力タイミング図である。（ｃ）は圧縮表示ＲＡＭデー
タのビットフォーマット図である。（ｄ）は処理内容の
機能ブロック図である。

【図１８】ＯＳＤ表示ソフトウエアーの概略フローチャ
ートである。

【図１９】階層別表示データフォーマット図である。

【図２０】ハーフ・トーン表示とカーソル表示の概略フ
ローチャートである。

【図２１】文字表示とボタン表示のための概略フローチ
ャートである。

【符号の説明】

１００テレビ画面１０１垂直表示位置１０２水平表示位置１０３背景カラー１０４前景カラー１０５ボタン表示１０６カーソル表示１０７文字フォント１０８スキャンライン２００計算機素子（シーケンサー）２０４ＯＳＤ回路５０８マルチプレクサー５０９マルチプレクサー１０００４ｘ１マルチプレクサー１００１４ｘ１マルチプレクサー１００２２ｘ１マルチプレクサー１００３３入力２イネーブルＤＦＦ１００６３入力２イネーブルＤＦＦ１３００フォント１３０１左側フリンジドット１３０２右側フリンジドット１３０３上側フリンジドット１４００２倍フォント１４０１上位スムージングドット１４０８下位スムージングドット１５００バレルシフター・マルチプレクサー１５０２画素ビットＡとＢの基本ユニット１６００画素演算コマンドデコーダーユニット１９０１ハーフ・トーン表示フォーマット１９０２文字・ボタン表示フォーマット１９０３カーソル表示フォーマット

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/44 - 5/445 G09G 5/00 - 5/04 H04N 5/262 - 5/272

Claims

(57)【特許請求の範囲】

【請求項１】テレビ画面の映像上に文字、グラフィック
スの表示を行うテレビオンスクリーン表示装置であっ
て、文字フォントデータを格納したフォントデータ記憶部
と、グラフィックデータを格納したグラフィックデータ記憶
部と、複数の階層構造からなる文字、グラフィックスの表示位
置データ、フォントアドレス、カラーを含む属性からな
る表示データを格納した表示データ記憶部と、垂直同期信号と水平同期信号及び表示データ記憶部に記
憶した表示位置データを入力して文字、グラフィックス
の表示位置を演算する表示位置指定手段と、水平同期信号の入力毎に交互に切換わる一方を演算生成
用、他方を表示用とした少なくとも２個の水平走査線画
素メモリーと、階層構造の表示データからフォントアドレスとカラーを
含む属性を分離抽出すると共にフォントアドレスから文
字フォントデータ記憶部の文字フォントを抽出し階層構
造のフォントデータを作成するフォントアドレス・属性
データ分離生成回路を備え、フォントアドレスより文字
フォント記憶部からフォントデータを抽出し、また、表
示データよりグラフィックデータ記憶部のグラフィック
データを抽出して階層構造の画素データを作成し、この
階層構造の画素データを上書きして任意ビットで構成さ
れる画素データの水平走査有効画素分を作成し、交互に
切換わる演算生成用走査線画素メモリーに出力する画素
演算合成回路と、表示位置指定手段で演算された表示位置情報と交互に切
換わる表示用水平走査線画素メモリーの水平走査有効画
素分の画素データと、カラー属性により選択したカラー
パレット回路のカラーデータとを入力してＲＧＢ情報を
出力するＯＳＤ表示回路を備えたことを特徴とするテレ
ビオンスクリーン表示装置。
【請求項２】請求項１に記載のテレビオンスクリーン表
示装置において、前記フォントアドレス・属性データ分離生成回路は、文字フォント領域の格納開始アドレスを設定するオフセ
ットアドレスレジスターと、水平走査線に対する表示データを記憶したスキャンライ
ンレジスターと、演算モードを予め設定したアクセスモードレジスター
と、アクセスモードレジスターのモードによりスキャンライ
ンレジスターのアドレス値を現在のアドレス値、加算し
たアドレス値、或いは減算したアドレス値とし、このア
ドレス値に対応した表示データを用いて文字フォント格
納アドレスとカラーを含む属性データに分離して出力す
るフォントアドレス・属性データ分離・シフト回路と、アクセスモードレジスターのモードによりオフセットレ
ジスターのアドレス値を現在のアドレス値、加算したア
ドレス値、或いは減算したアドレス値としてフォント格
納アドレスを出力するアドレス加算器を備えたことを特
徴とするテレビオンスクリーン表示装置。
【請求項３】請求項２に記載のテレビオンスクリーン表
示装置において、前記フォントアドレス・属性データ分離回路は現在のカ
ラーを含む属性を記憶する属性レジスターと過去のカラ
ーを含む属性を記憶する属性レジスターを備え、文字フ
ォントをシフトして表示する際にカラーを含む属性をシ
フトした分ずらして配分する手段を備えたことを特徴と
するテレビオンスクリーン表示装置。
【請求項４】請求項２に記載のテレビオンスクリーン表
示装置において、前記アクセスモードレジスターは文字の総数及び文字フ
ォントの縦の最大ビット数を設定することで前記スキャ
ンラインレジスターの有効ビット長と表示データのなか
の文字の有効ビット長とシフト量を１クロックで選択す
ることを特徴とするテレビオンスクリーン表示装置。
【請求項５】請求項１に記載のテレビオンスクリーン表
示装置において、前記画素演算合成回路は、演算モードを予め指定した演算モードレジスターと、２
個の文字フォントを記憶した文字フォントレジスター
と、２個のカラーを含む属性を記憶した属性レジスター
を備え、画素演算コマンドレジスターに記憶した画素生
成コマンドにより演算モードレジスターの演算モードで
文字フォントレジスターと属性レジスターに記憶された
文字フォントと属性に基づいて２群の画素レジスターに
画素データを生成することを特徴とするテレビオンスク
リーン表示装置。
【請求項６】請求項５に記載のテレビオンスクリーン表
示装置において、前記画素演算合成回路はフォントシフター・フリンジ生
成回路を備え、前記フォントシフター・フリンジ生成回路は、重ね合わ
せを指定するデータを記憶したミキサーレジスターと画
素生成コマンドを記憶した画素演算コマンドデコーダー
回路を備え、ミキサーレジスターに記憶されたデータに
基づいて一方の群の画素レジスターのデータを他方の群
の画素レジスターのデータに重ね合わせる重合わせ回路
を備えたことを特徴とするテレビオンスクリーン表示装
置。
【請求項７】請求項６に記載のテレビオンスクリーン表
示装置において、前記重合わせ回路は水平走査期間中に階層構造からなる
表示データに基づき階層毎にデータを重ね合わせること
を特徴とするテレビオンスクリーン表示装置。
【請求項８】請求項７に記載のテレビオンスクリーン表
示装置において、前記重合わせ回路は前記演算モードレジスターに記憶さ
れたシフト値を適用して予め右側バレルシフトした他方
の群の画素レジスターのシフト量に見合った右側ビット
領域、左側ビット領域、或いは全ビット領域の重ね合わ
せモードにより画素単位の位置で一方の群の画素レジス
ターに重ね合わせることを特徴とするテレビオンスクリ
ーン表示装置。
【請求項９】請求項６に記載のテレビオンスクリーン表
示装置において、前記２個の文字フォントレジスターのデータに基づいて
左右フリンジ、左側フリンジ、両側フリンジ、上下フリ
ンジからなる文字フォントの影を前記ミキサーレジスタ
ーに生成する左右フリンジ・即値生成回路を備えたこと
を特徴とするテレビオンスクリーン表示装置。
【請求項１０】請求項９に記載のテレビオンスクリーン
表示装置において、前記左右フリンジ・即値生成回路はフォントレジスター
のデータ反転を行い文字フォントのビット反転を行い、
あるいは即値データから透明と黒の画素を画素レジスタ
ーに生成し、水平同期信号毎、または映像信号の１フレ
ームごとに交互に設定し、黒と透明の網の目を合成して
ハーフ・トーン効果の表示を行うことを特徴とするテレ
ビオンスクリーン表示装置。
【請求項１１】請求項６に記載のテレビオンスクリーン
表示装置において、前記フォントシフター・フリンジ生成回路は２倍フォン
トの生成とスムージング機能を行い、このデータを２個
のフォントレジスターに記憶させる右方向バレルシフタ
ー・２倍スムージング回路を備えたことを特徴とするテ
レビオンスクリーン表示装置。
【請求項１２】請求項５に記載のテレビオンスクリーン
表示装置において、前記２群の画素レジスターに直結した画素メモリーを備
え、画素メモリーにデータを書き込み、或いは読み込む
ことで画素データを転送することを特徴とするテレビオ
ンスクリーン表示装置。
【請求項１３】請求項12に記載のテレビオンスクリーン
表示装置において、前記ＯＳＤ表示回路はシフトレジスター回路を備え、シ
フトレジスター回路に画素メモリーのデータを取り込む
と前記画素メモリーのデータをクリアする０データ出力
回路を備えたことを特徴とするテレビオンスクリーン表
示装置。
【請求項１４】請求項12に記載のテレビオンスクリーン
表示装置において、前記ＯＳＤ表示回路は走査線周波数をＮ倍にして同じ表
示データをＮ本の走査線に表示する際に水平同期信号に
よる割り込みをＮ回に１回だけ発生させ、最後のＯＳＤ
表示期間中に前記画素メモリーをクリアすることを特徴
とするテレビオンスクリーン表示装置。
【請求項１５】請求項５に記載のテレビオンスクリーン
表示装置において、前記フォントアドレス・属性データ分離回路はフォント
アドレスだけを生成し、属性データの更新をしない場
合、属性レジスターにデータが書き込まれると、以前の
属性レジスターのデータが他の属性レジスターに複写さ
れることを特徴とするテレビオンスクリーン表示装置。
【請求項１６】請求項１に記載のテレビオンスクリーン
表示装置において、前記ＯＳＤ表示回路は予め記憶部に記憶した水平表示開
始位置と表示開始位置と表示終了位置を指定する表示開
始ビット位置のデータに基づいて水平方向のスムーズス
クロール表示を行う手段を備えたことを特徴とするテレ
ビオンスクリーン表示装置。
【請求項１７】請求項１に記載のテレビオンスクリーン
表示装置において、前記２つの水平走査線画素メモリーは水平同期信号に応
じて１方の水平走査線画素メモリーに画素データを演算
して記憶させ、他方の水平走査線画素メモリーの画素デ
ータをＯＳＤ表示回路に出力し、画素演算合成回路とＯ
ＳＤ表示回路はこの処理を垂直期間分まで交互に繰り返
すことで全画面の表示を行うことを特徴とするテレビオ
ンスクリーン表示装置。
【請求項１８】請求項17に記載のテレビオンスクリーン
表示装置において、前記カラーパレット回路のカラーを選択する属性のうち
の１つを透明なデータ、即ち、表示を行わない状態に割
り当てることで重ね合わせ表示の制御のための画素メモ
リーを不要にしたことを特徴とするテレビオンスクリー
ン表示装置。
【請求項１９】請求項５に記載のテレビオンスクリーン
表示装置において、前記画素コマンドレジスターは画素生成コマンド、フリ
ンジ生成コマンド、画素レジスター設定コマンドの異な
る機能を設定することを特徴とするテレビオンスクリー
ン表示装置。
【請求項２０】請求項１に記載のテレビオンスクリーン
表示装置において、前記属性データのうち、１ビットをサブカラー、４ビッ
トをメインカラーとし、前景と背景を指定するモードに
よりメインカラーを前景、或いは背景として用い、サブ
カラーの１ビットを用いて別に定義した２種類の４ビッ
トカラーのうちの１つを指定するカラー演算装置を備え
たことを特徴とするテレビオンスクリーン表示装置。