JPH08272943A - 画像制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 装置構成を変更せずに任意の表示面の画像を
半透明から徐々に消失させる消失効果を付与し得る画像
制御装置を実現する。 【構成】 ジェネレータ部４２〜４４から供給される複
数の表示面をセレクタ８０がα系／β系に系統分離し、
コントローラ６１が各系毎に指定の優先順位に応じて重
ね合わせて表示画面を形成する。ＣＬＴ６２が各系の表
示画面を画素単位の色を表わす表示データに変換する。
演算部７５はα系／β系の表示データを加算して半透明
の表示画面を発生する。後部演算部７７は演算部７５が
出力する半透明の表示画面とレジスタ７６から読み出さ
れるカラーデータ（特定色）とを加算する。ＣＰＵ１１
がレジスタ７６のカラーデータ値を徐々に増加させる
と、表示画面が特定色によって消失させられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば「目」、「口」
や「鼻」等の顔の各部位を表示するための複数の表示面
を有し、これら表示面を重ね合わせて形成される似顔絵
像を画面表示する装置などに用いて好適な画像制御装置
に関する。

【０００２】

【従来の技術】周知のように、ビデオゲーム機などに用
いられる画像制御装置では、表示すべき画面を複数の表
示面から構成しており、例えば、画面背景色を形成する
バックドロップ面上に背景面を形成するバックグラウン
ド面を置き、さらにその上に”キャラクタ”を移動表示
させるオブジェクト面が置かれるようになっている。こ
のようなレイヤ構造をなす各表示面は、１つに重ね合わ
されて表示画面を形成するため、動画表示に好都合な手
法として多用されていることが知られている。

【０００３】すなわち、レイヤ構造を持たない単一の表
示面上でキャラクタ画像を動画表示する場合には、キャ
ラクタ画像を移動させた後の背景部分が抜けてしまう
が、レイヤ構造により表示画面を形成すれば、キャラク
タ画像が移動しても、その背景部分が表示されるため、
何の不都合も生じない。さらに、レイヤ構造による複数
の表示面でそれぞれ動画表示させておき、そのうち必要
な表示面だけを選択して画面表示すると、動画表示され
る画像を登場させたり、消失させる等の特殊効果が容易
に得られる利点も兼ね備えている。

【０００４】

【発明が解決しようとする課題】さて、このような従来
の画像制御装置では、レイヤ構造の各表示面に種々の変
更を加えて各様な表示効果を得ており、その一態様とし
て画面表示される画像を半透明から徐々に消失させる消
失効果が知られている。表示面を半透明状態から次第に
消失させる手法としては、表示面を構成する画素単位の
カラーデータに対して特定の単一色のカラーデータを加
算し、このカラーデータの値を徐々に大きくしていき、
画像を特定色中にフェードインさせるようにしている。

【０００５】ところで、こうした消失効果を、複数の表
示面を重ね合わせたカラー画像に付与するためには、重
ね合わせたカラー画像を形成するカラーデータに対して
徐々に値が大きくなる単一色のカラーデータを加算する
ことになる。特に、複数の表示面の内、特定の表示面の
画像だけに消失効果を付与する際には、その表示面を形
成するカラーデータに対してのみ、徐々に値が大きくな
る特定色のカラーデータを加算しなければならない。

【０００６】しかしながら、従来の構成においては、特
定の画像に対してのみ、例えば全ての画像を重ね合わせ
た後の画像のみ、あるいは予め定められた画像のみに上
述した消失効果を付与し得るだけであって、任意に選択
した表示面の画像に対して消失効果を付与するには、装
置構成自体を変更しなければならない。このため、装置
構成を変更せずに任意の表示面の画像を半透明から徐々
に消失させる消失効果を付与できる画像制御装置が待望
されている。本発明は、上述した事情に鑑みてなされた
もので、装置構成を変更せずに任意の表示面の画像を半
透明から徐々に消失させる消失効果を付与できる画像制
御装置を提供することを目的としている。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、画面を構成する画素単
位の表示色を示すカラー画像データを複数画面分入力可
能な画像データ入力手段と、複数の系統を有し、各系統
に対して前記画像データ入力手段により入力された複数
画面分のカラー画像データの中の少なくとも１つの画面
のカラー画像データを割り当て、各系統毎に割り当てら
れたカラー画像データを重ね合せて出力する画像分離手
段と、前記画像分離手段が出力する各系統のカラー画像
データをそれぞれ演算する第１演算手段と、特定色を示
すカラーデータを記憶する特定色記憶手段と、この特定
色記憶手段に記憶されるカラーデータの値を順次変更す
る変更手段と、前記第１演算手段の加算出力と前記特定
色記憶手段から読み出されるカラーデータとを加算する
第２演算手段とを有することを特徴としている。

【０００８】上記請求項１に従属する請求項２に記載の
発明では、前記画像分離手段は、各系統毎に割り当てら
れる各画面のカラー画像データに対して表示上の前後関
係を表わす優先度を付与する優先度付与手段を含み、こ
の優先度付与手段によって付与される優先度に応じてカ
ラー画像データを重ね合せて出力することを特徴とす
る。

【０００９】また、請求項１に従属する請求項３に記載
の発明では、前記画像分離手段は、複数の系統の内の少
なくとも１つの系統から出力されるカラー画像データが
透明であるか否かを判定する透明判定手段と、この透明
判定手段にて透明判定された画素単位のカラー画像デー
タを特定色のカラー画像データに置換して出力し、一
方、透明判定されないカラー画像データはそのまま出力
する複数の透明色変換手段とを含むことを特徴とする。

【００１０】さらに、請求項１に従属する請求項４に記
載の発明では、前記第１演算手段は、前記画像分離手段
から入力される各系統のカラー画像データの少なくとも
１つをオフ状態に設定するオフ手段を有することを特徴
としている。

【００１１】

【作用】本発明では、画像データ入力手段がカラー画像
データを複数画面分入力すると、画像分離手段は各系統
に入力された複数画面分のカラー画像データの中の少な
くとも１つの画面のカラー画像データを割り当てると共
に、各系統毎に割り当てられたカラー画像を指定順序で
重ね合せて出力し、第１演算手段が各系統のカラー画像
を半透明状態で重ね合わた表示画像を形成する一方、第
２演算手段がこの表示画像に特定色を半透明で重ね合わ
せる。そして、変更手段が特定色記憶手段に記憶される
カラーデータの値を順次変更すると、表示画像が特定色
に溶明する。これにより、装置構成を変更せずとも、任
意の表示面の画像を半透明から徐々に消失させる消失効
果を付与することが可能になる。

【００１２】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。 Ａ．実施例の構成 （１）全体構成 図１は、本発明の一実施例による画像制御装置１の全体
構成を示すブロック図である。画像制御装置１は、後述
する構成要素１０〜２０に基づき生成されるコンポジッ
トビデオ信号Ｓ_Vおよびオーディオ信号Ｓ_Aをディスプレ
イ装置２に供給する。ディスプレイ装置２は、例えば通
常のテレビジョン受像機、あるいはサウンドシステムを
備えるＶＤＴ（ビデオ・ディスプレイ・ターミナル）で
あり、画像制御装置１側から供給されるコンポジットビ
デオ信号Ｓ_Vに応じた画像を画面表示する一方、オーデ
ィオ信号Ｓ_AをＢＧＭあるいは効果音等として放音す
る。

【００１３】画像制御装置１において、１０は各種操作
スイッチを備えるコントローラであり、操作者によるス
イッチ操作に応じた操作信号を発生する。コントローラ
１０には、各表示面にどのような画像を割り当てるかを
指定したり、どのような表示態様で各表示面の画像を画
面表示させるか等の表示態様を指定する操作スイッチの
他、画面背景色の色相を次第に上げて表示画像をフェー
ドイン（溶明）させる消失スイッチも設けられている。
１１はコントローラ１０が発生する操作信号に基づき装
置各部を制御するＣＰＵであり、その動作については後
述する。なお、ＣＰＵ１１は図示されていないＤＭＡコ
ントローラ等の周辺装置を含み、ＤＭＡ転送し得るよう
に構成されている。

【００１４】１２は、ＣＰＵ１１によってロードされる
各種制御プログラムの他に、キャラクタ系の画像である
バックグラウンド画像ＢＧやオブジェクト画像ＯＢＪ、
あるいはビットマップパターンを形成するビットマップ
画像ＢＭが記憶されるＲＯＭである。１３はＣＰＵ１１
の演算結果やフラグ値を一時記憶する各種レジスタから
構成されるワークＲＡＭである。１４はＣＰＵ１１の制
御の下に表示制御するビデオ・ディスプレイ・プロセッ
サ（以下、ＶＤＰと称す）である。ＶＤＰ１４は、ＳＲ
ＡＭ１５（スタティックＲＡＭ）およびＤＰ−ＲＡＭ１
６（デュアルポートＲＡＭ）に格納される各種画像デー
タに基づき、ＣＰＵ１１が指示する表示態様で画面表示
するための表示データ（ＲＧＢデータ）を発生する。

【００１５】ここで言う表示態様とは、設定されたプラ
イオリティに基づき表示面同士の重なり具合を調整した
り、重ねた表示面を半透明状態で表示させた後に消失効
果を付与する等の形態を指す。つまり、ＶＤＰ１４で
は、ＣＰＵ１１が指定するプライオリティに従って表示
面の前後関係を定め、これに基づいてＳＲＡＭ１５およ
びＤＰ−ＲＡＭ１６に格納される各種画像データを重ね
合せてひとつの画面を形成する表示データ（ＲＧＢデー
タ）を発生するようにしており、その具体的な構成につ
いては追って詳述する。

【００１６】ＳＲＡＭ１５は、ＣＰＵ１１の指示により
ＲＯＭ１２側からＤＭＡ転送されてくるオブジェクト画
像ＯＢＪあるいはバックグラウンド画像ＢＧを形成する
画像データを一時記憶する。一方、ＤＰ−ＲＡＭ１６
は、ＲＯＭ１２側からＤＭＡ転送されてくるビットマッ
プ画像ＢＭを形成する画像データを一時記憶する。この
ＤＰ−ＲＡＭ１６は、画像データを高速に書き込み・読
み出しする為に、書込みポートと読み出しポートとの両
ポートを用いて画像データを書き込みながら読み出せる
構成を備えている。

【００１７】１７はエンコーダであり、上述したＶＤＰ
１４から出力される表示データ（ＲＧＢデータ）をコン
ポジットビデオ信号Ｓ_Vに変換して出力する。１８は音
源処理回路である。音源処理回路１８は、ＣＰＵ１１の
指示の下に、サウンドＲＡＭ１９に記憶されている波形
データに基づいて楽音合成し、これによって得られる楽
音データを次段のＤ／Ａ変換器２０に供給する。Ｄ／Ａ
変換器２０は、音源処理回路１８から供給される楽音デ
ータをオーディオ信号Ｓ_Aに変換して出力する。

【００１８】（２）ＶＤＰ１４の構成 次に、図２を参照してＶＤＰ１４の構成について説明す
る。ＶＤＰ１４は、インタフェース部３０、画像発生部
４０、同期制御部５０および表示制御部６０から構成さ
れており、以下各部の構成について詳述する。 インタフェース部３０の構成 インタフェース部３０は構成要素３１〜３３から形成さ
れる。３１はＣＰＵインタフェース部であり、ＣＰＵ１
１側から供給される各種制御信号を入力してＶＤＰ１４
の各部に供給する一方、ＶＤＰ１４側で発生する各種タ
イミングデータをＣＰＵ１１側へ出力する。３２はＳＲ
ＡＭインタフェース部であり、上記ＣＰＵインタフェー
ス部３１を介してＤＭＡ転送されるオブジェクト画像Ｏ
ＢＪあるいはバックグラウンド画像ＢＧをＳＲＡＭ１５
側の指定アドレスへ書き込むと共に、ＣＰＵ１１の指示
に応じてＳＲＡＭ１５側から読み出されるオブジェクト
画像ＯＢＪあるいはバックグラウンド画像ＢＧを画像発
生部４０（後述する）に供給する。

【００１９】ここで、図３を参照してＳＲＡＭインタフ
ェース部３２に接続されるＳＲＡＭ１５のメモリ構成に
ついて説明しておく。ＳＲＡＭ１５には、記憶エリアＥ
_BG１〜Ｅ_BG２、記憶エリアＥ_OA（１）〜Ｅ_OA（ｎ）およ
び記憶エリアＥ_OB（１）〜Ｅ_OB（ｎ）が設けられてい
る。記憶エリアＥ_BG１〜Ｅ_BG２には、それぞれバックグ
ラウンド表示面ＢＧ−Ａ、バックグラウンド表示面ＢＧ
−Ｂを形成するバックグラウンド画像データがそれぞれ
ストアされる。また、記憶エリアＥ_OA（１）〜Ｅ
_OA（ｎ）には、オブジェクト表示面ＯＢＪ−Ａを形成す
るオブジェクト画像データがストアされる。

【００２０】さらに、記憶エリアＥ_OB（１）〜Ｅ
_OB（ｎ）には、オブジェクト表示面ＯＢＪ−Ｂを形成す
るオブジェクト画像データがストアされる。オブジェク
ト表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂを形成する画像データ
は、例えば、３２ドット×３２ドットのオブジェクトセ
ルを形成する色データであり、上記表示面ＯＢＪ−Ａ
（あるいはＯＢＪ−Ｂ）には、こうしたオブジェクトセ
ルが最大ｎ個（例えば、１２８個）表示し得るようにな
っている。

【００２１】次に、再び図２に戻り、ＶＤＰ１４の構成
について説明を進める。図２において、３３はＤＰ−Ｒ
ＡＭインタフェース部である。このインタフェース部３
３は、ＣＰＵインタフェース部３１を介してＤＭＡ転送
されるビットマップ画像ＢＭをＤＰ−ＲＡＭ１６側の指
定アドレスへストアする一方、ＣＰＵ１１の指示に応じ
てＤＰ−ＲＡＭ１６側から読み出されるビットマップ画
像ＢＭを画像発生部４０側（後述する）に供給する。Ｄ
Ｐ−ＲＡＭ１６には、図４（イ）に図示するように、記
憶エリアＥ_BM１〜Ｅ B_M２が設けられており、記憶エリア
Ｅ_BM１にはビットマップ表示面ＢＭ−Ａを形成するビッ
トマップ形式の画像データが、記憶エリアＥ_BM２にはビ
ットマップ表示面ＢＭ−Ｂを形成するビットマップ形式
の画像データが格納されるようになっている。

【００２２】画像発生部４０の構成 画像発生部４０は構成要素４１〜４４からなる。４１は
オブジェクトアトリビュートメモリ部であり、オブジェ
クト表示面ＯＢＪ−Ａおよびオブジェクト表示面ＯＢＪ
−Ｂに表示される各オブジェクトの「番号」と、その表
示位置を表わす「座標値」とを記憶する。オブジェクト
アトリビュートメモリ部４１は、図４（ロ）に図示する
ように、オブジェクト表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂに
各々対応する記憶領域に分割されており、各表示面に対
応する記憶領域は、表示するオブジェクトの「番号」が
格納される記憶エリアＥ_NUMと、表示位置を表わす「Ｘ
Ｙ座標値」が格納される記憶エリアＥ_LOCとから形成さ
れている。このような形態でオブジェクトアトリビュー
トメモリ部４１に一時記憶されるオブジェクト属性は、
上述したＣＰＵインタフェース部３１を介してＣＰＵ１
１の指示に応じて更新される。

【００２３】４２はオブジェクト表示面ＯＢＪ−Ａ，Ｏ
ＢＪ−Ｂの各画像を水平走査タイミング毎に発生するオ
ブジェクトジェネレータ部である。オブジェクトジェネ
レータ部４２は、２つのラインバッファを備えており、
上記オブジェクトアトリビュートメモリ部４１に記憶さ
れるオブジェクト属性を参照してＳＲＡＭ１５側より読
み出す１水平走査ライン分の画像データ、すなわち、オ
ブジェクト表示面ＯＢＪ−Ａに対応する画像データとオ
ブジェクト表示面ＯＢＪ−Ｂに対応する画像データとを
それぞれラインバッファへ格納する。また、このジェネ
レータ部４２では、両ラインバッファに格納される画像
データを、後述する同期制御部６０から供給される同期
信号に基づき水平ブランキング期間に次段の表示制御部
５０（後述する）へ転送した後、次の走査ライン分の画
像データを再びＳＲＡＭ１５側から読み出す処理を順次
繰り返すようになっている。

【００２４】４３はバックグラウンド表示面ＢＧ−Ａ，
ＢＧ−Ｂの各画像を水平走査タイミング毎に発生するバ
ックグラウンドジェネレータ部であり、上記ジェネレー
タ部４２と同様に２つのラインバッファを備える。この
ジェネレータ部４２では、ＳＲＡＭ１５側からバックグ
ラウンド表示面ＢＧ−Ａに対応する画像データとバック
グラウンド表示面ＢＧ−Ｂに対応する画像データとをそ
れぞれラインバッファへ格納して水平ブランキング期間
に次段の表示制御部５０（後述する）へ転送した後、次
の走査ラインに対応する画像データを再びＳＲＡＭ１５
側から読み出す処理を順次繰り返す。

【００２５】４４はビットマップ表示面ＢＭ−Ａ，ＢＭ
−Ｂの各画像を水平走査ライン毎に発生するビットマッ
プジェネレータ部であり、２つのラインバッファを備え
る。このジェネレータ部４３では、ＤＰ−ＲＡＭ１６側
からビットマップ表示面ＢＭ−Ａ，ＢＭ−Ｂに各々対応
する画像データをそれぞれラインバッファへ格納して水
平ブランキング期間に次段の表示制御部５０（後述す
る）へ転送した後、次の走査ラインに対応する画像デー
タを再びＳＲＡＭ１５側から読み出す処理を順次繰り返
す。

【００２６】このように、画像発生部４０では、オブジ
ェクトアトリビュートメモリ部４１に記憶されるオブジ
ェクト属性に対応した「オブジェクト表示面ＯＢＪ−
Ａ，ＯＢＪ−Ｂ」と、「バックグラウンド表示面ＢＧ−
Ａ，ＢＧ−Ｂ」と、「ビットマップ表示面ＢＭ−Ａ，Ｂ
Ｍ−Ｂ」とからなる合計６表示面分の画像を生成する。
これら表示面は、ひとつに重ねられて１表示画面を形成
するものであり、その重なり具合を表わす前後関係は、
表示面毎に付与されるプライオリティ（後述する）によ
って定まる。例えば、図５に示す一例では、バックグラ
ウンド表示面ＢＧ−Ｂに最も高いプライオリティが付与
されて最も手前側に位置し、以下「ＯＢＪ−Ｂ」→「Ｂ
Ｍ−Ａ」→「ＯＢＪ−Ａ」→「ＢＭ−Ｂ」→「ＢＧ−
Ａ」の順にプライオリティが下がるに連れて奥側とな
る。なお、各表示面の重なり具合は、後述する表示制御
部６０によって制御される。

【００２７】同期制御部５０の構成 同期制御部５０は、構成要素５１〜５４から構成され
る。５１はＶＤＰ１４内部で用いられる各種動作クロッ
ク信号を発生するオシレータ部である。５２はこのオシ
レータ部５１から供給されるクロック信号をカウントし
てなる水平同期カウンタ値／垂直同期カウンタ値を発生
する水平／垂直同期カウンタ部である。水平同期カウン
タ値と垂直同期カウンタ値とは、図６に図示するよう
に、それぞれ水平表示期間と垂直表示期間とを表わす値
である。

【００２８】５３はデコーダ部であり、水平／垂直同期
カウンタ部５２が発生する水平同期カウンタ値／垂直同
期カウンタ値をそれぞれデコードして水平同期信号およ
び垂直同期信号を発生する。デコーダ部５３が発生する
同期信号は次段のビデオ信号ジェネレータ部５４に供給
される一方、上述した各ジェネレータ部４２〜４４およ
び表示制御部６０にも供給されるようになっている。ビ
デオ信号ジェネレータ部５４は、水平同期信号および垂
直同期信号を重畳したコンポジットビデオ信号Ｓ_Vを発
生する。

【００２９】表示制御部６０の構成 表示制御部６０は構成要素６１〜６４からなる。６１は
プライオリティコントローラ部であり、上述した画像発
生部４０が生成する６つの表示面（「ＯＢＪ−Ａ」，
「ＯＢＪ−Ｂ」，「ＢＧ−Ａ」，「ＢＧ−Ｂ」，「ＢＭ
−Ａ」，「ＢＭ−Ｂ」）についての重なり具合を制御す
る。このプライオリティコントローラ部６１は、後述す
るコントロールレジスタ群６４にストアされる表示制御
データ（プライオリティＯＢＪpriおよびプライオリテ
ィＢＧpri）に応じて各表示面の前後関係を定める。

【００３０】ここで、図７を参照してプライオリティコ
ントローラ部６１の概念構成について説明しておく。プ
ライオリティコントローラ部６１は、シフトレジスタ的
に動作するメモリ６１ａを備え、各バンクエリアＢ１〜
Ｂ１１には指定プライオリティに対応する表示面の画像
（１水平走査ライン分のカラーコード）がストアされ
る。これらバンクエリアＢ１〜Ｂ１１の内、バンクエリ
アＢ１に最も高いプライオリティの表示面が割り当てら
れ、これ以降はプライオリティ降順の表示面が割り当て
られる。

【００３１】本実施例の場合、予めバンクエリアＢ２，
Ｂ４，Ｂ６，Ｂ９にそれぞれ「オブジェクト表示面ＯＢ
Ｊ−Ｂ」、「ビットマップ表示面ＢＭ−Ａ」、「ビット
マップ表示面ＢＭ−Ｂ」、「バックグラウンド表示面Ｂ
Ｇ−Ｂ」が固定的に割り当てられ、残りのバンクエリア
Ｂ１，Ｂ３，Ｂ５，Ｂ７，Ｂ８，Ｂ１０に対して「オブ
ジェクト表示面ＯＢＪ−Ａ」あるいは「バックグラウン
ド表示面ＢＧ−Ａ」が指定プライオリティに応じて割り
当てられる。すなわち、「オブジェクト表示面ＯＢＪ−
Ａ」は、プライオリティＯＢＪpriの値に応じてバンク
エリアＢ１，Ｂ５，Ｂ７，Ｂ１０のいずれかにストアさ
れる。また、「バックグラウンド表示面ＢＧ−Ａ」は、
プライオリティＢＧpriの値に応じてバンクエリアＢ
３，Ｂ８のいずれかにストアされる。

【００３２】プライオリティＯＢＪpriおよびプライオ
リティＢＧpriは、後述するコントロールレジスタ群６
４のプライオリティレジスタＰＲＩＯにセットされる値
である。このプライオリティレジスタＰＲＩＯは、ＣＰ
Ｕ１１によって内容が書き換えられるものであり、例え
ば、上記プライオリティＯＢＪpriが「１」，プライオ
リティＢＧpriが「０」とされた場合、「オブジェクト
表示面ＯＢＪ−Ａ」がバンクエリアＢ５にセットされ、
一方、「バックグラウンド表示面ＢＧ−Ａ」がバンクエ
リアＢ８にセットされる。この結果、各表示面の重なり
具合は、図８に示す通り、「ＯＢＪ−Ｂ」が最も手前側
となり、以降「ＢＭ−Ａ」→「ＯＢＪ−Ａ」→「ＢＭ−
Ｂ」→「ＢＧ−Ａ」→「ＢＧ−Ｂ」の順に設定される。

【００３３】結局、本実施例の場合、「オブジェクト表
示面ＯＢＪ−Ａ」のレイヤ位置がプライオリティＯＢＪ
priの値に応じて４通り有り、「バックグラウンド表示
面ＢＧ−Ａ」のレイヤ位置がプライオリティＢＧpriの
値に応じて２通り有るから、都合８通りに各表示面の重
なり具合を変更させることが可能になる。なお、バンク
エリアＢ１１に格納されるバックドロップＢＤは、表示
面ではなく、背景となる表示面が透明であった時の背景
色を決める単一色のカラーコードである。

【００３４】次に、再び図２に戻り、表示制御部６０の
構成について説明を進める。図において、６２はカラー
ルックアップテーブル部であり、上述したプライオリテ
ィコントローラ部６１によって前後関係が定められた各
表示面の画像データ（カラーコード）を表示データ（Ｒ
ＧＢデータ）に変換する。６３は上記テーブル部６２か
ら供給される表示データ（ＲＧＢデータ）をＤ／Ａ変換
してＲＧＢアナログ信号を発生するＤ／Ａ変換部であ
る。６４は、ＣＰＵインタフェース部３１を介してＣＰ
Ｕ１１側から供給される各種表示制御データを一時記憶
するコントロールレジスタ群である。コントロールレジ
スタ群６４には、上述したプライオリティＯＢＪpriお
よびプライオリティＢＧpri等、ＣＰＵ１１側から供給
される各種表示制御データを一時記憶する複数のレジス
タから構成されている。

【００３５】ここで、図９〜図１１を参照してコントロ
ールレジスタ群６４に設けられる主要レジスタの構成に
ついて説明する。まず、図９はディスプレイイネーブル
レジスタＤＥＮＡの構成を示す図である。このレジスタ
ＤＥＮＡは、上述した６つの表示面毎に表示するか否か
を指定するデータがセットされる６ビット長のレジスタ
である。各ビットには、「０（ＯＦＦ：非表示）」ある
いは「１（ＯＮ：表示）」のデータがセットされ、各ビ
ット位置ＬＳＢ〜ＭＳＢは、それぞれ「オブジェクト表
示面ＯＢＪ−Ｂ」、「オブジェクト表示面ＯＢＪ−
Ａ」、「ビットマップ表示面ＢＭ−Ｂ」、「ビットマッ
プ表示面ＢＭ−Ａ」、「バックグラウンド表示面ＢＧ−
Ｂ」および「バックグラウンド表示面ＢＧ−Ａ」が対応
付けられている。

【００３６】次に、図１０は、αβイネーブルレジスタ
αβＥＮＡの構成を示す図である。レジスタαβＥＮＡ
は、前述した画像発生部４０が発生する各表示面を２系
統（α系、β系）に分けた場合に、いずれの系統にする
かを選択するデータを一時記憶するものである。レジス
タαβＥＮＡは、各表示面毎にα系、β系のいずれを指
定するデータ（［０：無効］，［１：有効］）がセット
されるよう全１２ビット長で形成されている。なお、こ
のレジスタαβＥＮＡにセットされるデータが意図する
ところについては後述する。

【００３７】図１１（イ）は、プライオリティレジスタ
ＰＲＩＯの構成を示す図である。レジスタＰＲＩＯは、
全５ビット長で形成され、そのビット位置ＬＳＢには前
述したプライオリティＢＧpriがセットされ、ビット位
置２ＳＢ〜３ＳＢにはプライオリティＯＢＪpriがセッ
トされる。ビット位置４ＳＢにはα系を表示するか否か
を指定するデータＤｉｓｐ enable α（［０：ブラン
ク］，［１：α］）がセットされ、ビット位置ＭＳＢに
はβ系を表示するか否かを指定するデータＤｉｓｐ ena
ble β（［０：ブランク］，［１：β］）がセットされ
る。

【００３８】次に、図１１（ロ）は、ディスプレイモー
ドレジスタＤＩＳＰの構成を示す図である。このレジス
タＤＩＳＰは、２ビット長のレジスタであり、その下位
ビットには後述する演算部７５においてα系の画像（表
示データ）とβ系の画像（表示データ）とを加算する
か、あるいはα系の画像からβ系の画像を減算するかを
指定するデータＡＳ１（［０：加算］，［１：減算］）
がセットされる。また、上位ビットには後述する後部演
算部７７における加算処理あるいは減算処理を指定する
データＡＳ２（［０：加算］，［１：減算］）がセット
される。

【００３９】（３）表示制御部６０の機能モデル構成 次に、本発明の要旨に係わる表示制御部６０の機能モデ
ルについて説明する。さて、表示制御部６０は、コント
ロールレジスタ群６４に配設される上記各レジスタＤＥ
ＮＡ、αβＥＮＡ、ＰＲＩＯおよびＤＩＳＰに一時記憶
される各種表示制御データに応じてプライオリティコン
トローラ部６１、カラールックアップテーブル部６２お
よびＤ／Ａ変換部６３を制御する訳であるが、その制御
はＶＤＰ１４内部にインプリメントされるマイクロコー
ドによって実現される。そこで、以下では、このマイク
ロコードに基づき構成要素６１〜６４を制御して「表示
面間のプライオリティを任意に設定して表示態様を切換
える」表示制御部６０の機能モデルについて説明する。

【００４０】図１２は、表示制御部６０の機能モデル構
成を示すブロック図であり、図２に示した各部と共通す
る要素には同一の番号を付している。この図において、
８０−１〜８０−６はα／βセレクタである。α／βセ
レクタ８０−１，８０−２は、前述したビットマップジ
ェネレータ部４４が発生するビットマップ表示面ＢＭ−
Ａ，ＢＭ−Ｂの画像データ（カラーコード）をα系とβ
系とに分離する。この系統分離は、上述したレジスタα
βＥＮＡの５ＳＢ〜６ＳＢ（ＢＭ−Ａ），７ＳＢ〜８Ｓ
Ｂ（ＢＭ−Ｂ）の値に応じてなされる。

【００４１】また、α／βセレクタ８０−３，８０−４
では、バックグラウンドジェネレータ部４３が発生する
バックグラウンド表示面ＢＧ−Ａ，ＢＧ−Ｂの画像デー
タ（カラーコード）を、レジスタαβＥＮＡのＬＳＢ〜
２ＳＢ（ＢＧ−Ａ），３ＳＢ〜４ＳＢ（ＢＧ−Ｂ）の値
に応じてα系とβ系とに分離する。さらに、α／βセレ
クタ８０−６，８０−６では、オブジェクトジェネレー
タ部４２が発生するオブジェクト表示面ＯＢＪ−Ａ，Ｏ
ＢＪ−Ｂの画像データ（カラーコード）を、レジスタα
βＥＮＡの９ＳＢ〜１０ＳＢ（ＯＢＪ−Ａ），１１ＳＢ
〜ＭＳＢ（ＯＢＪ−Ｂ）の値に応じてα系とβ系とに分
離する。

【００４２】プライオリティコントロール部６１は、α
系プライオリティコントローラ６１−１と、β系プライ
オリティコントローラ６１−２とから形成されており、
両コントローラ６１−１，６１−２は、図７に図示した
概念構成を有している。α系プライオリティコントロー
ラ６１は、レジスタＰＲＩＯに格納されるプライオリテ
ィＯＢＪpri（２ＳＢ〜３ＳＢ）およびプライオリティ
ＢＧpri（ＬＳＢ）に応じてα系における表示面の前後
関係（重なり順序）を定め、一方、β系プライオリティ
コントローラ６１−２はこれと同様、β系における各表
示面の前後関係（重なり順序）を定める。本実施例の場
合、「オブジェクト表示面ＯＢＪ−Ａ」のレイヤ位置が
プライオリティＯＢＪpriの値に応じて４通り変化し、
「バックグラウンド表示面ＢＧ−Ａ」のレイヤ位置がプ
ライオリティＢＧpriの値に応じて２通り変化するの
で、都合８通りのレイヤ構造として表示面の重なり具合
を変更させ得る。

【００４３】６２はカラールックアップテーブルであ
り、上記コントローラ６１−１，６１−２において前後
関係が定められた各表示面の画像データ（カラーコー
ド）を表示データに変換して出力する。なお、ここで言
う表示データとは、各表示面の画像を形成する画素単位
毎の色を示すＲＧＢデータ（カラーデータ）を指してい
る。７０はコントローラ６１−１から供給される画像デ
ータ（カラーコード）が「透明（無色）」であるか否か
を判定する透明判定部である。透明判定部７０は、「透
明（無色）」の画像データ（カラーコード）を検出した
場合、検出信号を発生する。７１は１５ビット長のＢＤ
カラーレジスタであり、所定の画面背景色を表わすカラ
ーデータ（ＲＧＢ各５ビット）が格納されている。７２
はバックドロップ混合部であり、上述した透明判定部７
０が検出信号を発生した場合にのみ、ＢＤカラーレジス
タ７１にセットされているカラーデータを次段へ出力
し、それ以外の場合にはカラールックアップテーブル６
２から供給されるカラーデータを次段へ供給するよう切
換え動作する。

【００４４】７３，７４はブランクＯＮ／ＯＦＦ部であ
る。ブランクＯＮ／ＯＦＦ部７３，７４は、それぞれプ
ライオリティレジスタＰＲＩＯの４ＳＢ、５ＳＢに格納
されるデータＤｉｓｐ enable α、Ｄｉｓｐ enable β
の値に応じて前段側から供給される表示データを出力す
るか否かを制御する。つまり、ブランクＯＮ／ＯＦＦ部
７３にあっては、データＤｉｓｐ enable αが「０」の
時にはα系の表示データを次段へ供給せず、「１」の場
合にのみ次段へ出力する。同様に、ブランクＯＮ／ＯＦ
Ｆ部７４でも、データＤｉｓｐ enable βが「０」の時
にはβ系の表示データを次段へ供給せず、「１」の場合
にのみ次段へ出力する。

【００４５】７５は前述したディスプレイモードレジス
タＤＩＳＰの下位ビット位置に格納されるデータＡＳ１
に応じてα系の表示データとβ系の表示データとを加減
算して出力する演算部であり、データＡＳ１が「０」の
時に（α＋β）を算出し、「１」の時に（α−β）を算
出する。７６は単一色のカラーデータを発生するモノカ
ラーレジスタである。このレジスタ７６に格納されるカ
ラーデータは、前述した消失効果を付与する際にＣＰＵ
１１によって順次インクリメントされ、これにより表示
されている画像を単一色によってフェードインさせるよ
うになっている。

【００４６】７７は演算部７５の出力と上記モノカラー
レジスタ７６の出力とを加算あるいは減算して出力する
後部演算部である。この演算部７７は、ディスプレイモ
ードレジスタＤＩＳＰの上位ビット位置に格納されるデ
ータＡＳ２が「０」の時に演算部７５の出力とモノカラ
ーレジスタ７６の出力とを加算し、「１」の時に演算部
７５の出力からモノカラーレジスタ７６の出力を減算す
る。そして、この後部演算部７７から算出される表示デ
ータがＤ／Ａ変換器６３を介してＲＧＢアナログ信号に
変換され、前述したエンコーダ１７に供給される。

【００４７】Ｂ．実施例の動作 次に、ＣＰＵ１１の指示に基づき、上述した表示制御部
６０（機能モデル）が表示面間のプライオリティを任意
に設定して表示態様を切換える動作について説明する。
以下では、最初にＣＰＵ１１の概略動作について説明
し、この後にＣＰＵ１１の指示に応じて表示制御する表
示制御部６０（機能モデル）の動作について説明する。

【００４８】（１）ＣＰＵ１１の基本動作 まず、本実施例による画像制御装置１に電源が投入され
ると、ＣＰＵ１１はＲＯＭ１２から対応する制御プログ
ラムを読み出して自身にロードし、図１３に示すメイン
ルーチンを実行してステップＳ１に処理を進める。ステ
ップＳ１では、ワークＲＡＭ１３に設けられているワー
クエリアを初期化する一方、ＶＤＰ１４に対して内部の
コントロールレジスタ群６４および画像発生部４０の内
部メモリを初期化するよう指示する。

【００４９】こうして装置各部のイニシャライズがなさ
れた後に、操作者が表示態様を指定すべくコントローラ
１０を操作したとする。そうすると、ＣＰＵ１１は、コ
ントローラ１０から供給される操作信号に応じてコント
ロールレジスタ群６４の各レジスタ内容をステップＳ２
〜Ｓ５を経て順次更新する。すなわち、ステップＳ２で
は、ディスプレイイネーブルレジスタＤＥＮＡ（図９参
照）に対して６つの表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂ，Ｂ
Ｍ−Ａ，ＢＭ−Ｂ，ＢＧ−Ａ，ＢＧ−Ｂ毎に表示するか
否かを指定するデータをセットする。次いで、ステップ
Ｓ３に進むと、ＣＰＵ１１は、αβイネーブルレジスタ
αβＥＮＡ（図１０参照）に対して表示面ＯＢＪ−Ａ，
ＯＢＪ−Ｂ，ＢＭ−Ａ，ＢＭ−Ｂ，ＢＧ−Ａ，ＢＧ−Ｂ
の表示系統をα系あるいはβ系のいずれにするかを指定
するデータをセットする。

【００５０】さらに、ステップＳ４では、プライオリテ
ィレジスタＰＲＩＯ（図１１（イ）参照）に、前述した
プライオリティＢＧpri（ＬＳＢ），プライオリティＯ
ＢＪpri（２ＳＢ〜３ＳＢ），データＤｉｓｐ enable
α（４ＳＢ），データＤｉｓｐenable β（ＭＳＢ）を
セットする。そして、続くステップＳ５ではディスプレ
イモードレジスタＤＩＳＰ（図１１（ロ）参照）の下位
ビットと下位ビットとに上述したデータＡＳ１，ＡＳ２
をそれぞれセットする。次いで、ＣＰＵ１１はステップ
Ｓ６に処理を進め、コントローラ１０の操作に応じて指
定された各表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂ，ＢＭ−Ａ，
ＢＭ−Ｂ，ＢＧ−Ａ，ＢＧ−Ｂの各画像データを、ＲＯ
Ｍ１２からＳＲＡＭ１５およびＤＰ−ＲＡＭ１６へＤＭ
Ａ転送する。

【００５１】上記ステップＳ６において、ＳＲＡＭ１５
およびＤＰ−ＲＡＭ１６にＤＭＡ転送された各表示面Ｏ
ＢＪ−Ａ，ＯＢＪ−Ｂ，ＢＭ−Ａ，ＢＭ−Ｂ，ＢＧ−
Ａ，ＢＧ−Ｂの画像データは、前述した各ジェネレータ
部４２〜４４（図２参照）を介して表示制御部６０に供
給されて表示制御される。すなわち、上述したステップ
Ｓ２〜Ｓ５の処理によってコントロールレジスタ群６４
の各レジスタＤＥＮＡ，αβＥＮＡ，ＰＲＩＯおよびＤ
ＳＰに種々の表示制御データがセットされた表示制御部
６０（図１２参照）が、表示制御データに応じて各表示
面の表示態様を切換えるようにしており、その具体例に
ついては後述する。

【００５２】次に、ＣＰＵ１１は、ステップＳ７に進
み、コントローラ１０に配設される消失スイッチが操作
されたか否かを判断する。ここで、当該スイッチが操作
されていない場合には、判断結果が「ＮＯ」となり、こ
のルーチンを完了する。一方、消失スイッチが操作され
た時には、判断結果が「ＹＥＳ」となり、次のステップ
Ｓ８に処理を進める。ステップＳ８では、上述したモノ
カラーレジスタ７６のレジスタ値（カラーデータ）をイ
ンクリメントして画面色の輝度を上げ、続く、ステップ
Ｓ９ではインクリメントされたレジスタ値が所定値より
大であるかどうかを判断する。ここで、レジスタ値が所
定値より小さい時には判断結果が「ＮＯ」となり、再び
ステップＳ７に処理を戻し、一方、所定値より大であれ
ば、画面表示された画像が単一色に埋れてフェードイン
することで消失効果を得る訳である。

【００５３】（２）表示制御部６０（機能モデル）の動
作 次に、上述したＣＰＵ１１の処理によって各レジスタＤ
ＥＮＡ，αβＥＮＡ，ＰＲＩＯおよびＡＳに表示制御デ
ータがセットされた表示制御部６０の動作について説明
する。ここでは、上述したステップＳ６の処理によっ
て、ＳＲＡＭ１５およびＤＰ−ＲＡＭ１６に表示すべき
画像が転送されているものとし、例えばＳＲＡＭ１５で
は図１４（イ）に示すように、バックグラウンド表示面
ＢＧ−Ａ，ＢＧ−Ｂに対応する記憶エリアＥ_BG１，Ｅ_BG
２には、それぞれ図示形状の画像が記憶され、オブジェ
クト表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂに対応する記憶エリ
アＥ_OA（１），Ｅ O_B（１）には、それぞれ図示形状の画
像が記憶されているものとする。また、ＤＰ−ＲＡＭ１
６では同図（ロ）に示すように、ビットマップ表示面に
対応する記憶エリアＥ_BM１，Ｅ_BM２には、それぞれ図示
形状の画像が記憶されているものとする。

【００５４】そして、上述したステップＳ２〜Ｓ５の処
理に基づき、レジスタＤＥＮＡ，αβＥＮＡ，ＰＲＩＯ
およびＤＩＳＰには、図１５に示す表示制御データがセ
ットされたとする。すなわち、ディスプレイイネーブル
レジスタＤＥＮＡにおいては、６つの表示面ＯＢＪ−
Ａ，ＯＢＪ−Ｂ，ＢＧ−Ａ，ＢＧ−Ｂ，ＢＭ−Ａおよび
ＢＭ−Ｂを表示させるべく、当該レジスタＤＥＮＡのＭ
ＳＢ〜ＬＳＢの全ビット位置に「１」がセットされる。

【００５５】αβイネーブルレジスタαβＥＮＡでは、
α系に表示面Ａ群（ＢＧ−Ａ，ＯＢＪ−Ａ，ＢＭ−Ａ）
を表示させ、β系に表示面Ｂ群（ＢＧ−Ｂ，ＯＢＪ−
Ｂ，ＢＭ−Ｂ）を表示させるべく、対応するビット位置
に「１」がセットされている。プライオリティレジスタ
ＰＲＩＯでは、各表示面の前後関係を指定するプライオ
リティＢＧpri（ＬＳＢ）およびプライオリティＯＢＪp
ri（３ＳＢ〜２ＳＢ）にそれぞれ「１」、「０」がセッ
トされる。したがって、この例では６つの表示面間の重
なり順序は、図８に示すように、手前から奥に「ＯＢＪ
−Ｂ」→「ＢＭ−Ａ」→「ＯＢＪ−Ａ」→「ＢＭ−Ｂ」
→「ＢＧ−Ａ」→「ＢＧ−Ｂ」の順になり、最も奥側が
「バックドロップＢＤ」となる。また、当該レジスタＰ
ＲＩＯの４ＳＢ，５ＳＢにあっては、α／β両系の表示
データをそれぞれ演算部７６側に供給するため、データ
Ｄｉｓｐ enable α，Ｄｉｓｐ enable βが共に「１」
とされている。また、ディスプレイモードレジスタＤＩ
ＳＰでは、α系の画像とβ系の画像とを半透明状態で加
算するため、データＡＳ１に「０」がセットされ、か
つ、消失効果を付与すべく、データＡＳ２には「０」が
セットされる。

【００５６】こうして各レジスタＤＥＮＡ，αβＥＮ
Ａ，ＰＲＩＯおよびＡＳに表示制御データがセットされ
ると、図１２に示す表示制御部６０（機能モデル）で
は、α／βセレクタ８０−１，８０−３，８０−５がそ
れぞれ表示面Ａ群（ＢＧ−Ａ，ＯＢＪ−Ａ，ＢＭ−Ａ）
を選択し、α／βセレクタ８０−２，８０−４，８０−
６がそれぞれ表示面Ｂ群（ＢＧ−Ｂ，ＯＢＪ−Ｂ，ＢＭ
−Ｂ）を選択する。したがって、α系プライオリティコ
ントローラ６１−１では、表示面Ａ群の前後関係を定
め、β系プライオリティコントローラ６１−２では、表
示面Ｂ群の前後関係を定める。次いで、重なり順序が定
められたα系の画像とβ系の画像とがそれぞれカラール
ックアップテーブル６２にて表示データ（ＲＧＢデー
タ）に変換され、この後演算部７５にてα系、β系の両
表示データが加算される。そして、後部演算部７７がα
系、β系の両表示データを加算した演算部７５の出力
と、モノカラーレジスタ７６の出力とを加算する。

【００５７】以上の処理をモデル化して表現すると、図
１６のように図示できる。つまり、α系では表示面Ａ群
（ＢＧ−Ａ，ＯＢＪ−Ａ，ＢＭ−Ａ）の重なり順序に基
づき表示画像ＩＭαを形成し、β系では表示面Ｂ群（Ｂ
Ｇ−Ｂ，ＯＢＪ−Ｂ，ＢＭ−Ｂ））の重なり順序に基づ
き表示画像ＩＭβを形成する。そして、これら表示画像
ＩＭα，ＩＭβが演算部７５において加算されることに
よって、両者を半透明状態で重ね合わせた１つの表示画
像ＤＩが形成され、さらに、この表示画像ＤＩに対して
モノカラーレジスタ７６の出力が加算される。表示画像
ＤＩにレジスタ７６の出力を加えた場合、レジスタ値が
所定値以下の時には、そのレジスタ値に対応する単一色
が半透明となって表示画像ＤＩを透かして表示するが、
前述した消失スイッチが操作された時にはレジスタ値が
順次インクリメントされ、これによって表示画像ＤＩが
その単一色に溶明してしまう消失効果が付与される。

【００５８】このように、本実施例によれば、従来の装
置のようにハードウェア構成を変更することなく、コン
トロールレジスタ群６４に格納される表示制御データを
変更するだけで、プライオリティを任意に設定でき、か
つ、任意の表示面の画像を半透明から徐々に消失させる
消失効果を付与することが可能になっている。なお、上
述した実施例では、プライオリティＢＧpriおよびプラ
イオリティＯＢＪpriでαβ両系の表示面の前後関係を
定めているが、これに限らず、各系毎に異なるプライオ
リティＢＧpriおよびプライオリティＯＢＪpriを定義す
るようにしても良く、そのようにすれば、より多くの重
なり具合を表示制御し得る。

【００５９】

【発明の効果】本発明によれば、画像データ入力手段が
カラー画像データを複数画面分入力すると、画像分離手
段は各系統に入力された複数画面分のカラー画像データ
の中の少なくとも１つの画面のカラー画像データを割り
当てると共に、各系統毎に割り当てられたカラー画像を
指定順序で重ね合せて出力し、第１演算手段が各系統の
カラー画像を半透明状態で重ね合わた表示画像を形成す
る一方、第２演算手段がこの表示画像に特定色を半透明
で重ね合わせる。そして、変更手段が特定色記憶手段に
記憶されるカラーデータの値を順次変更すると、表示画
像が特定色に溶明するので、従来のように装置構成を変
更することなく、任意の表示面の画像を半透明から徐々
に消失させる消失効果を付与することができる。

【図面の簡単な説明】

【図１】本発明による一実施例の全体構成を示すブロッ
ク図である。

【図２】同実施例におけるＶＤＰ１４の構成を示すブロ
ック図である。

【図３】同実施例におけるＳＲＡＭ１５のメモリ構成を
説明するためのメモリマップである。

【図４】同実施例におけるＤＰ−ＲＡＭ１６およびオブ
ジェクトアトリビュートメモリ部４１のメモリ構成を説
明するためのメモリマップである。

【図５】同実施例における表示面ＯＢＪ−Ａ，ＯＢＪ−
Ｂ，ＢＧ−Ａ，ＢＧ−Ｂ，ＢＭ−ＡおよびＢＭ−Ｂの重
なり順序の一例を示す図である。

【図６】同実施例における同期制御部５０の水平同期カ
ウンタ値および垂直同期カウンタ値の関係を示す図であ
る。

【図７】同実施例におけるプライオリティコントローラ
部６１の概念構成を示すブロック図である。

【図８】同実施例におけるプライオリティ制御例を説明
するための図である。

【図９】同実施例におけるディスプレイレジスタＤＥＮ
Ａのレジスタ構成を示す図である。

【図１０】同実施例におけるαβイネーブルレジスタα
βＥＮＡのレジスタ構成を示す図である。

【図１１】同実施例におけるプライオリティレジスタＰ
ＲＩＯおよびディスプレイモードレジスタＤＩＳＰのレ
ジスタ構成を示す図である。

【図１２】同実施例における表示制御部６０の機能モデ
ルを示すブロック図である。

【図１３】同実施例におけるＣＰＵ１１の動作を示すフ
ローチャートである。

【図１４】同実施例におけるＳＲＡＭ１５およびＤＰ−
ＲＡＭ１６に格納される各表示面ＯＢＪ−Ａ，ＯＢＪ−
Ｂ，ＢＧ−Ａ，ＢＧ−Ｂ，ＢＭＮ−ＡおよびＢＭ−Ｂの
画像例を示す図である。

【図１５】同実施例における表示制御部６０の一動作例
に対応したレジスタ内容を示す図である。

【図１６】図１５に図示したレジスタ内容に対応する表
示制御部６０の動作をモデル化した図である。

【符号の説明】

１１ ＣＰＵ（変更手段） ４２ オブジェクトジェネレータ部（画像データ入力手
段） ４３ バックグラウンドジネレータ部（画像データ入力
手段） ４４ ビットマップジェネレータ部（画像データ入力手
段） ６１ プライオリティコントローラ部（画像分離手段） ６２ カラールックアップテーブル部（画像分離手段） ７０ 透明判定部 ７１ ＢＤカラーレジスタ ７２ バックドロップ混合部 ７３〜７４ ブランクＯＮ／ＯＦＦ部 ７５ 演算部（第１演算手段） ７６ モノカラーレジスタ（特定色記憶手段） ７７ 後部演算部（第２演算手段）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 画面を構成する画素単位の表示色を示す
   カラー画像データを複数画面分入力可能な画像データ入
   力手段と、 複数の系統を有し、各系統に対して前記画像データ入力
   手段により入力された複数画面分のカラー画像データの
   中の少なくとも１つの画面のカラー画像データを割り当
   て、各系統毎に割り当てられたカラー画像データを重ね
   合せて出力する画像分離手段と、 前記画像分離手段が出力する各系統のカラー画像データ
   をそれぞれ演算する第１演算手段と、 特定色を示すカラーデータを記憶する特定色記憶手段
   と、 この特定色記憶手段に記憶されるカラーデータの値を順
   次変更する変更手段と、 前記第１演算手段の加算出力と前記特定色記憶手段から
   読み出されるカラーデータとを加算する第２演算手段と
   を有することを特徴とする画像制御装置。
2. 【請求項２】 前記画像分離手段は、各系統毎に割り当
   てられる各画面のカラー画像データに対して表示上の前
   後関係を表わす優先度を付与する優先度付与手段を含
   み、この優先度付与手段によって付与される優先度に応
   じてカラー画像データを重ね合せて出力することを特徴
   とする請求項１記載の画像制御装置。
3. 【請求項３】 前記画像分離手段は、複数の系統の内の
   少なくとも１つの系統から出力されるカラー画像データ
   が透明であるか否かを判定する透明判定手段と、 この透明判定手段にて透明判定された画素単位のカラー
   画像データを特定色のカラー画像データに置換して出力
   し、一方、透明判定されないカラー画像データはそのま
   ま出力する複数の透明色変換手段とを含むことを特徴と
   する請求項１記載の画像制御装置。
4. 【請求項４】 前記第１演算手段は、前記画像分離手段
   から入力される各系統のカラー画像データの少なくとも
   １つをオフ状態に設定するオフ手段を有することを特徴
   とする請求項１記載の画像制御装置。