JPS6120885B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 この発明は、ビデオ デイスプレイ システ
ム、特に、表示装置に背景中を移動可能な前景あ
るいは動画を表示するためのビデオ デイスプレ
イ システムに関する。

(ロ) 従来の技術 従来のビデオ デイスプレイ システム、特
に、その表示装置に、その背景上を任意の方向に
移動できる前景を表示するビデオ デイスプレイ
システムとして以下のようなものが知られてい
る。

従来のビデオ デイスプレイ システムの第１
の例は、中央処理装置と表示装置と外部ランダム
アクセス メモリとビデオ デイスプレイ プロ
セツサと含んで構成されている。表示装置の画面
は、Ｍ列、Ｎ行の小領域に分割されており、各小
領域は複数のビデオ表示要素（ピクセル）、例え
ば８ピクセル×８ピクセルにて構成されている。
外部ランダム アクセス メモリには、パターン
名称テーブル（表）とパターン発生テーブルとが
設定されており、パターン発生テーブルには、上
記例では各列８バイトを必要とするパターン情報
が所定数記憶されている。各パターン情報は、記
号、文字、模様等を「１」値と「０」値との組合
せで表現したものであり、各「１」値または
「０」値は各ピクセルに対応している。例えば、
「一」なる文字を表わすパターン情報は、第１乃
至第３バイトおよび第６乃至第８バイトを全て
「０」値とし、第４および第５バイトに「０、
1.1.1.1.1.1.0」のデイジタル値で構成されてい
る。一方、パターン名称テーブルには各小領域に
表示すべき記号等を記憶しているパターン発生テ
ーブルの先頭アドレスが順次記憶されており、Ｍ
列、Ｎ行の小領域で構成される画面の場合、パタ
ーン名称テーブルはＭ×Ｎ個の先頭アドレスにて
構成されている。例えば、画面の最左列の最上部
の小領域に「一」なる文字（例えば、パターン発
生テーブル中2050番地から始まる８バイトにパタ
ーン情報が記憶されているとする）を表わそうと
する場合、パターン名称テーブルの前記小領域に
対応する所には、パターン発生テーブルの先頭番
地「2050」を示すデイジタル値が記憶されること
になる。

したがつて、ビデオ デイスプレイ プロセツ
サは、各小領域毎に第１サイクルでパターン名称
テーブルにアクセスし、該パターン名称テーブル
から表示すべき記号等のパターン情報を記憶して
いるパターン発生テーブルの先頭アドレスを読み
出してくる。続く第２サイクルでは、該先頭アド
レスに基きパターン情報を読み出し、該パターン
情報に基き表示装置に出力信号を送るものであ
る。

このような従来のビデオ デイスプレイ シス
テムにて、最左列、最上部の小領域（Ｏ列、Ｏ
行）に表示されている前景模様を画面を斜行させ
て最右列、最下部の小領域まで移動させるには、
中央処理装置によりＯ列、Ｏ行の小領域に対応す
るパターン名称テーブル中のアドレスを無模様、
あるいは他の背景模様を記憶しているパターン発
生テーブル中の特定先頭アドレスに書き換え、次
いで、１列、１行の小領域に対応るパターン名称
テーブル中のアドレスを前記前景模様を記憶して
いるパターン発生テーブル中の先頭アドレスに書
き換える。さらに、前景模様の移動に伴い、順次
前景模様を記憶しているパターン発生テーブル中
の先頭アドレスを無模様、あるいは他の背景模様
を記憶しているパターン発生テーブル中の先頭ア
ドレスに書き換えてゆけばよい。

次に、従来のビデオ デイスプレイ システム
の第２の例について説明する。この第２の例も、
中央処理装置と表示装置と、外部メモリと、ビデ
オ デイスプレイ プロセツサとを含む構成であ
り、外部メモリには画面の各ピクルスに表示すべ
き色のカラーコードを各ピクセルに対応させて記
憶している。したがつて、画面の最左列、最上部
の64ピクセルに表示している前景模様を最右列、
最下部まで、画面を斜行させて移動させるには、
中央処理装置は、前景模様が１ピクセル動く毎
に、30ピクセル分のカラーコードを書き換えなけ
ればならない。

(ハ) 発明が解決しようとする問題点 上記従来のビデオ デイスプレイ システムの
第１の例においては、前景模様の移動に際して
は、中央処理装置はパターン名称テーブル中の先
頭アドレスのみ書き換えればよいので、中央処理
装置の実行しなければならない演算数は少なくて
よいものの、前景模様は小領域を単位として移動
するので、前景模様の移動が不自然になるという
問題点があつた。

一方、第２の例においては、前景模様が画素単
位で移動できるため、その動作は滑かで、自然で
あるものの、中央処理装置の実行しなければなら
ない演算数が多くなるという問題点があるうえ、
各画素毎にカラーコードを対応させなければなら
ないので、外部メモリの記憶容量を大きくしなけ
ればならないという問題点もあつた。

(ニ) 問題点を解決するための手段 本願発明に係るビデオ デイスプレイ システ
ムは、背景画面を構成する画素パターンに関する
第１表示情報と前景画面を構成する画素パターン
に関する第２表示情報と前記背景画面と前記前景
画面とに基き形成される表示画面上の基準位置に
対する前記前景画面の偏位を水平方向および垂直
方向の夫々の画素数による画素単位で指定する偏
位情報とを出力する中央処理装置と、前記第１表
示情報を記憶する第１領域と前記第２表示情報を
記憶する第２領域と前記偏位情報を記憶する第３
領域とを有する外部メモリと、前記表示画面を表
わす出力信号を発生させるビデオ デイスプレイ
プロセツサと、前記出力信号に基き前記表示画
面を表示するラスタ走査式表示装置とを備え、前
記ビデオ デイスプレイ プロセツサを、メモリ
リクエスト信号に応答して前記外部メモリから
前記第１表示情報と前記第２表示情報と前記偏位
情報とを読み出す外部メモリ制御手段と、前記表
示装置のラスタ走査の位置情報に基き前記メモリ
リクエスト信号を出力し、外部メモリから読み
出される前記第１表示情報と前記第２表示情報と
前記偏位情報とに基き、前記背景画面中で前記前
景画面に重なる部分を定め、該重なる部分では前
記第２表示情報を選択し、前記背景画面中の前記
重なる部分以外の部分では前記第１表示情報を選
択し、これら選択された第１表示情報および選択
された第２表示情報に基き前記出力信号を発生さ
せる出力信号発生手段とを備えて構成したことを
要旨とする。

(ホ) 作 用 次に上記構成に係る本願発明の作用を述べれ
ば、中央処理装置から出力される背景画面を構成
する画素パターンに関する第１表示情報と前景画
面を構成する画素パターンに関する第２表示情報
と表示画面上の基準位置に対する前景画面の偏位
を水平方向および垂直方向の夫々の画素数による
画素単位で指定する偏位情報とに基き、外部メモ
リの第１領域に第１表示情報を、第２領域に第２
表示情報を、第３領域に偏位情報をそれぞれ記憶
させた後、出力信号発生手段がラスタ走査の位置
情報に基きメモリ リクエスト信号を出力する
と、外部メモリ制御手段が該メモリリクエスト信
号に応答して外部メモリから第１表示情報と第２
表示情報と偏位情報とを読み出す。出力信号発生
手段は読み出された第１表示情報、第２表示情
報、および偏位情報に基き、まず、背景画面中の
前景画面との重なる部分を定め、次いで、該重な
る部分なら第２表示情報を、重なる部分ではない
ときには第１表示情報を選択し、これら選択され
た第１表示情報と選択された第２表示情報とに基
き出力信号を形成してラスタ走査式表示装置に出
力するので、該表示装置は前記出力信号に応答し
て、表示画面を表示することができる。

(ヘ) 実施例 この発明のその他の特徴及び効果は、この発明
の好適な一実施例を示す付図を参照し、以下の詳
細な説明を読むことにより明らかとなる。

システムの概要説明 第１図は、この発明の好適な一実施例に係るデ
ジタル計算システム１０を示す。通常、デジタル
計算システム１０は、中央処理装置（以下CPU
という）１２メモリ サブシステム１４、入出力
サブシステム１６及びビデオ デイスプレイ サ
ブシステム１８から構成される。CPU１２は例
えばテキサス インスツルメンツ9985によるモノ
リシツク マイクロプロセツサでよく、通常、入
出力サブシステム１６を介して入力されるリクエ
ストの処理に応答してメモリ サブシステム１４
に格納されているデジタル制御プログラムの制御
に従い、通常の方法で動作する。入出力サブシス
テム１６において、Ｉ／Ｏ制御装置２０は、例え
ばテキサス インスツルメンツ9901によるモノリ
シツク集積回路でよく、通常の方法で動作して
CPU通信バスス２２と一台以上のＩ／Ｏ制御装
置２０に接続されたＩ／Ｏバス２４とのインター
フエイスをする。一例として、Ｉ／Ｏ装置２６は
次のような通常の装置であればよい。即ち、キー
ボード２８、複数の携帯装置３０及び各種のリモ
ート センサ３２を含む入力装置と、例えばスピ
ーチ シンセサイザ装置３４及びハード コビー
プリンタ３６を含む出力装置と、例えば磁気デ
イスク装置３８、磁気テープ装置４０及び通信用
モデム４２を含む両方向性入出力装置とがある。

メモリ サブシステム１４においては、多量の
リード オンリ メモリ（以下、ROMという）
と多量の読み出し及び書き込みランダム アクセ
ス メモリ（以下、RAMという）を結合させる
ことを必要とすることがしばしばある。このよう
なときは、適当なオペレーテイング システム、
及び必要とするアセンブラもしくはコンパイラの
ようなサポート プログラムROMに格納し、一
方ユーザ プログラム及び揮発性データをROM
に格納する。この形式においては、比較的スタテ
イクなプログラム及びデータが比較的安いROM
に記憶されるので、比較的過度的なプログラム及
びデータが全般的により高価なRAMに記憶され
る。

第１図に示したこの発明の実施例では、メモリ
サブシステム１４もCPU１２のパーフオーマン
スを実質的に低下させることなく、比較的低速の
ROM及びダイナミツクRAMの低価格の利点を生
かせるように構成される。特に、メモリ サブシ
ステム１４のROM部分では、テキサス インス
ツルメンツ4732のようにＮチヤンネルMOS型が
望ましく、比較的限定量の高速ROM４４がCPU
メモリ バス４６を介してCPU１２に直接接続
される。一方、テキサス インスツルメンツ0430
のようにＰチヤンネルMOS型が好ましく、大量
の比較的低速ROM４８がCPUメモリ バス４６
と補助バス５２との間に設置され、例えばテキサ
ス インスツルメンツ74LS245によるバス バツ
フア５０を介してCPU１２に接続される。低速
ROM４８から成る各装置に自動的にアドレスを
増加させるカウンタを備えて低速ROM４８を逐
次アクセスすることに関連したCPU１２のオー
バヘツドを大いに減少させている。更に、低速
ROM４８を構成する各装置に前記0430のように
固有のROMアドレスのページ番号が割り付けら
れたときは、更に複数、このような装置により
ROMライブラリ モジユール５４を形成するよ
うにして、適当なプラグ イン式のポートを介し
て補助バス５２に接続することができる。このた
め、ROMライブラリ モジユール５４はプラグ
イン モジユールを形成する。

メモリ サブシステム１４のRAM部分におい
て、例えばテキサス インスツルメンツ4027よう
にＮチヤンネルMOS型が好ましいブロツクのダ
イナミツクRAM（以下RAMという）５６が
RAMバス５８、ビデオ デイスプレイ プロセ
ツサ（以下VDPという）６０を介してCPUメモ
リ バス４６に接続される。特に、VDP６０
は、以下で説明する他の機能と共に、低速ROM
４８から成る装置に設けられているものと同じよ
うに、自動的に増加されるアドレス カウンタの
機能も得るようにされている。更に、VDP６０
は、RAM５６を構成する各種装置の内容を周期
的に更新するようになつている。このようにして
CPU１２は、RAM５６に対して一連の逐次アク
セスをする際にアドレスをいちいち供給する負担
と、ダイナミツクRAMを周期的に更新すること
に通常関連した相当量のオーバヘツドとから解放
される。

ビデオ デイスプレイ サブシステム１８にお
いて、VDP６０は、CPUメモリ バス４６を介
してCPU１２により動作され、CPU１２により
以前生成され、かつRAM５６に格納された一組
の表示データをラスタ走査式のテレビジヨン装置
上に表示するのに必要とする全てのビデオ信号、
制御信号及び同期信号を発生させることができ
る。その結果の複合ビデオ信号は、信号路６２を
介して出力され、専用のモニタ装置又は通常の
RF変調器６４に供給され、次いで通常のテレビ
ジヨン受像機に供給される。この実施例において
例えばテキサス インスツルメンツ9919による音
声発生器６６は、補助バス５２を介してCPU１
２に接続され、CPU制御の音声信号を信号路７
０を介して補助スピーカ６８に供給し、また信号
路７２を介してRF変調器６４に供給してVDP６
０から供給される複合ビデオ信号と混合すること
ができる。

システムの初期化設定及び同期を容易にするた
め、VDP６０は、信号路７４のマニアル リセ
ツト又は外部同期信号に応答し、その種々の制御
部を既知状態に設定するのが好ましい。同様に、
VDP６０は、信号路７６を介して外部で発生し
た複合ビデオ信号を受信し、この複合ビデオ信号
を内部で発生した複合ビデオ信号と混合し、信号
路６２を介して出力できるのが好ましい。例えば
場合によつては、VDP６０により発生した場合
ビデオ信号を補助テレビジヨン カメラで発生し
又は放送テレビジヨン信号から得た複合ビデオ信
号と組み合せるのが必要となる。このような場合
は、VDP６０は、通常の方法で信号路７６の外
部ビデオ信号から適当な同期部分を抽出すること
により、外部ビデオ源と適宜同期して信号路７４
を介してVDP６０に出力をすることができる。
当業者において容易に理解されるように、VDP
６０の外部ビデオを入力して同期可能なので、２
台以上のVDP６０をチエーン接続させることに
より、デジタル計算システム１０のデータ表示及
びアニメーシヨン能力を非常に高めることができ
る。

ビデオ デイスプレイ プロセツサの概要説明 第２図は、第１図に示したビデオ デイスプレ
イ プロセツサ６０を構成する回路のブロツク図
を示す。通常、VDP６０は、ほぼ同じような頻
度でRAM制御モード及びビデオ制御モードの両
方で動作するように構成されている。更に、
RAM制御機能を得る多くの回路を付加回路と共
に適宜接続してビデオ制御の機能を得てもよい。
このようにして時間と回路の相当な節約が実現で
きる。

通常、CPUインターフエイス７８は、CPUメ
モリ バス４６を介するCPU１２からのリクエ
ストのアクセスに応答する。CPUアクセスのリ
クエストを最初に受け取つたときは、CPUイン
ターフエイス７８は、選択したRAMアドレスを
レジスタ バス８２を介してレジスタ制御部８０
に転送し、一組の制御レジスタ８４の特定の一つ
に記憶する。書き込みリクエストの場合は、
CPUインターフエイス７８は、CPUメモリバス
４６からの書き込みデータをVDPアドレス及び
データ バス８８を介してCPUデータ レジス
タ８６にラツチし、CPU書き込みアクセスリク
エストを出力してRAM制御部９０にサービスを
する。書き込みリクエストに応答してRAM制御
９０は、レジスタ制御部８０を介して制御レジス
タ８４からRAMアドレスを取り出し、RAMバス
５８を介してRAMアドレスをRAM５６に転送す
る。その後、RAM制御部９０はCPUデータ レ
ジスタ８６の書き込みデータRAMバス５８を介
してRAM５６に転送する。読し出しリクエスト
の場合は、CPUインターフエイス７８は、CPU
読み出しリクエストを単に出力し、RAM制御部
９０にサービスをする。書き込みリクエストの場
合のように、RAM制御部９０は、RAMアドレス
を制御レジスタ８４からRAM５６に転送する。
その後、RAM制御部９０は、RAM５６と共に働
き、RAMバス５８を介してRAM５６から得た読
み出しデータをCPUデータ レジスタ８６にラ
ツチする。

CPU１２がデータを要求するときは、CPUイ
ンターフエイス７８は、VDPアドレス及びデー
タ バス８８上のCPUデータ レジスタ８６か
ら読み出したデータをCPUメモリ バス４６を
介してCPU１２に転送する。

書き込みリクエストを受け取ると、直ちに
RAM制御部９０が制御レジスタ８４を記憶して
いるRAMアドレスを自動的に増加させるので、
次のCPU書き込みリクエストは、CPUインター
フエイス７８を介してCPU１２の書き込みデー
タをCPUデータ レジスタ８６に転送するだけ
でRAM５６において連続した次のアドレス位置
のものとなる。同様に、RAM制御部９０が読み
出しリクエストを受け取つた後に、制御レジスタ
８４に記憶しているRAMアドレスが自動的に増
加されるので、次のCPU読み出しリクエストは
CPUインターフエイス７８が前の読み出しデー
タをCPU１２に転送すると、直ちにRAM５６に
おいて連続した次のアドレス位置のものとなる。
従つて、CPU１２は、アクセス リクエストが
出力された後、最小の持ち時間を費すだけでデー
タを転送する。

VDP６０のレジスタ アクセス リクエスト
を受け付けると、CPUインターフエイス７８は
一組の制御レジスタ８４の特定の一アドレスをレ
ジスタ バス８２を介してレジスタ制御部８０に
転送する。レジスタ書き込みリクエストの場合は
CPUインターフエイス７８は、CPUメモリ バ
ス４６からの書き込みデータをレジスタ バス８
２に転送し、レジスタ制御部８０を介して選択し
た制御レジスタ８４にラツチする。レジスタ読み
出しリクエストの場合は、レジスタ制御８０は選
択した制御レジスタ８４をレジスタ バス８２に
接続し、次いで、CPUインターフエイス７８は
レジスタ バス８２をCPUメモリ バス４６に
接続する。

VDP６０がRAM制御モードだけで動作してい
るときは、RAM９０は、通常方法で動作し、
RAM５６における各リフレツシユ部分を周期的
にアクセスする。このようにしてRAM５６の内
容は、CPU１２が通常のRAMアクセスにより各
リフレツシユ部をアクセスするのを失敗しても保
護される。

ビデオ制御モードにおいて、VDP６０は、制
御レジスタ８４に記憶している一組の制御パラメ
ータに従つてRAM５６に記憶している一組の表
示データ配列を用い、複合ビデオ信号を発生す
る。通常、複合ビデオ信号は、適当なビデオ デ
イスプレイ装置に表示されたときは、Ｍ列Ｎ行で
個別的かつ離離的なビデオ表示要素即ちピクセル
（pixels）から成るビデオ デイスプレイ像を発
生する。しかも、情報を表示する都合から、Ｍ×
Ｎピクセルは、通常のキヤラクタ ジエネレータ
と同じように、識別可能なキヤラクタ即ち“パタ
ーン”を形成するように配列即ち定められ、連続
した小さなグループ即ちブロツクへ論理的に関係
付けされるものとすることができる。更に、実施
例のVDP６０は、複数の可動ブロツク即ち“ス
プライト”（sprite）”を適応させたもので、この
スプライトは、その上方左端を表示することにな
る特定のＵ列、Ｖ行を指定即ち選択することによ
り、固定した表示像に対して自由に移動できる。
従つて、VDP６０は、ラスタ走査の瞬時Ｘ列及
びＹ行の位置に同期して複合ビデオ信号を発生す
ることにより、適宜固定したパターン又は可動の
スプライトを表示する。

この実施例において、VDPは、CPU選択の３
種類のビデオ表示モード 即ちパターン グラフ
イク マルチカラー及びテキスト モードの一つ
で動作する。簡単にいうと、パターン グラフイ
ク モードでは、VDP６０は、パターン名テー
ブル（７６８ パターン名）に従い、パターン発
生テーブル（２５６ パターン指定ブロツク）か
ら選択した32列、24行のパターン（８×８ピクセ
ル）像を発生して更に、パターン像に関する各ス
プライトの偏位も指定するスプライト名テーブル
（３２ スプライト記述ブロツク）に従いスプラ
イト発生テーブル（２５６ スプライト指定ブロ
ツク）から選択した32可動パターン即ちスプライ
ト（８×８ピクセル）を重ね合せる。マルチカラ
ー モードでは、VDP６０は、パターン名テー
ブル（１９２ パターン名）に従い、パターン
カラー テーブル（１５３６ 要素）から選択し
た32列、６行のカラー パターン（それぞれ４×
４ピクセルの２×８ブロツク）像を、32スプライ
トまでパターン グラフイク モードとほぼ同じ
方法で発生する。テキスト モードにおいては、
VDP６０は、パターン名テーブル（９６０ パ
ターン名）に従い、パターン発生テーブル（２５
６ パターン指定ブロツクから選択した40行、24
列のパターン（６×８ピクセル）像を発生する。
これら３つのビデオ表示モードのそれぞれにおい
て、VDP６０は、以下で詳細に説明するが、白
色、灰色、黒色及び特別の透過状を含む16種類の
色を選択できる。マルチカラー及びテキスト モ
ードでのVDP６０の動作は前述の相異を除く
と、パターン グラフイクモードとほぼ同一なの
で、以下、パターン グラフイク モードの動作
を中心にして詳細に説明をする。

システムの初期設定のとき及びその後で必要に
なつたときは、メモリ制御モードで動作している
VDP６０は、CPU１２と共に働き、３つのビデ
オ表示モードから選択した一つのものに適当な
種々の表示デタ配列をRAM５６に確立する。例
えば、パターン グラフイク モードでVDP６
０を動作させるために、CPU１２は、RAM５６
にVDP６０により確保されている各種のパター
ン及びスプライトを記憶させる。特に、パターン
発生テーブルは、それぞれ８ビツトのバイトから
成り、通常のキヤラクタ ジエネレータのよう
に、各パターンのビツト パターンを定める連続
した複数のパターン指定ブロツクから成る。これ
に対し、パターン名テーブルは、全画面のビデオ
パターン像から成り、それぞれ32列、24行のパ
ターンへパターン指定ブロツクを設定する行列順
のパターン化された名前の配列から成る。更にパ
ターン カラー テーブルは、連続した32組の８
パターン指定ブロツクのパターン発生テーブル
と、それぞれ関連して一対のビデオ カラー コ
ードを確立すると共に、各ビデオ カラーコード
を可能な16色の特定の一つに対応させる。従つ
て、パターン名テーブル、パターン発生テーブル
及びパターン カラー テーブルは順序立された
配列を表わし、一つのパターン指定ブロツクを構
成する各ビツトは、パターン カラー テーブル
で割り当てられたビデオ カラー コードを全画
面のビデオ パターン像を構成するＭ列Ｎ行のピ
クセルに設定する。同様の方法で、スプライト発
生テーブルは、それぞれ８ビツトの３バイトから
成り、スプライトとして用いられる各パターンの
ために特定のビツト パターンを定める連連続的
な複数のスプライト指定ブロツクにより構成され
る。一方、スプライト名テーブルは、１≦Ｕ≦
Ｍ、１≦Ｖ≦Ｎのときは、ビデオ パターン像に
関連するる特定のスプライイトを表示するために
特定の列偏位Ｕ及び行偏位Ｖを定める４ビツトの
32スプライト記述ブロツクから成る。更に、スプ
ライト名テーブルにおける各スプライト記述ブロ
ツクは、スプライト発生テーブルにおけるスプラ
イト指定ブロツクの特定の一つに対応されたスプ
ライト名と、スプライトの活性部分が受け持ち可
能とする16色から特定の一つを指定するとビデオ
カラー コードとを含む。従つて、スプライト
名テーブル及びスプライト発生テーブルは順序立
てられた配列を表わし、スプライト指定ブブロツ
クを構成する各ビツトはスプライト記述ブロツク
により割り付けられたビデオ カラー コードを
１≦Ｓ≦Ｍ及び１≦Ｔ≦Ｎのときは特定のビデオ
スプライト像を構成するＳ列、Ｔ行のピクセル
を設定する。基準の統一をするため、パターン及
び像の寸法並びにパターン像に関連するスプライ
ト像の偏位は、ここでは各ピクセルに特有の表現
とする。これは、RAM５６における種種のテー
ブルが主として、離散的なシンボルの行列の特定
数又は選択されたビデオ表示モードのキヤラクタ
特性に関係して形成されるためである。

通常、シークエンス制御部９２は、通常の方法
で動作してビデオ デイスプレイ装置のラスタ走
査の特定足部分を表わすサイクリツクの列カウン
タＸおよびサイクリツクの行カウントＹを保持す
る。当業者において明らかであるが、全ラスタ走
査期間の一部のみがビデオ デイスプレイ装置上
で実際に表示されるパターンに寄与する。これ
は、各行の水平走査の一部が水平帰線期間に与え
られ、一方、完全にして多数の行である水平走査
が垂直帰線及び関連の同期を得るのに必要とされ
るためである。しかし、少なくとも有効な表示期
間中はシークエンス制御部９２は、VDPアドレ
ス及びデータ バス８８を介して列カウントＸ及
び行カウントＹを利用できるようにする。シーク
エンス制御部９２は、更に信号路９４を介して
NTSC3.5MHzの搬送波に関連した周波数を有する
色基準信号と、同期（SYNC）バス９６を介して
実質的に通常の形式にある一組の同期信号を供給
する。信号路７４のリセツト及び外部同期信号に
応答しシークエンス制御部９２は、列及び行カウ
ントをクリアし、色基準信号及び同期信号を外部
信号源に大体同期させている。この実施例では、
シークエンス制御部９２は通常形式のクロツク回
路と、一対の制御プログラマブル論理アレー
（PLA）から成り、現在の列及び行カウントに従
い、制御バス９８を介して各種の制御信号を供給
する。

オーバレイ（overlay）制御部１００は、列及
び行カウントに応答してRAM制御部９０を周期
的にリクエストし、RAM５６から選択されたパ
ターン部分及びスプライト テーブルを抽出す
る。表示データRAMバス５８を介してRAM５６
から得るに従い、オーバレイ制御部１００は、パ
ターン データを受け取り、パターン バス１０
２を介して第１のパターン信号を出力する。この
第１のパターン信号は、１≦Ｘ≦Ｍ、１≦Ｙ≦Ｎ
のときはＸ列、Ｙ行のピクセルを設定するパター
ン発生テーブルのビツトから成る。オーバレイ制
御部１００もスプライト データを受け取り、パ
ターン バス１０２を介して第２のパターン信号
を供給する。この第２のパターン信号は、Ｕ≦Ｘ
≦（Ｕ＋Ｓ）及びＶ≦Ｙ＜（Ｖ＋Ｔ）のときは、
（Ｘ−Ｕ＋１）列、（Ｙ−Ｖ＋１）行のビデオ ス
プライトにおけるピクセルを設定するスプライト
発生テーブルのビツトから成る。更に、オーバレ
イ制御部１００は、その表示中にも各パターン及
びスプライトに割り当てられたビデオ カラー
コードを受け取る。換言すれば、オーバレイ制御
部１００は、パターン データ配列を有し、表示
が有効な全期間中選択したパターンに対し適当な
ビツト パターンを供給するが、しかし、スプラ
イト データ配列を有するので、その表示に指定
された有効な部分の表示期間でのみ選択した各ス
プライトに対して適当なビツト パターンを供給
する。

第１及び第２のパターン信号並びに関連のビデ
オ カラー コードは、パターン バス１０２を
介して優先セレクタ１０４に供給される。第１の
パターン信号を受け取つたときにのみ、優先セレ
クタ１０４は、応答してそのの時のデジタル値に
従い、第１のパターン信号に関連するビデオ カ
ラー コードから対応した一つを選択する。一
方、第２のパターン信号を受け取つたときは、第
１のパターン信号を受信しているか否かに拘ら
ず、優先セレクタ１０４は第２のパターン信号に
関連したビデオ カラー コードを選択する。も
し、第１及び第２のパターン信号を受け取らなか
つたときは、優先セレクタ１０４は、欠落カラー
コード バス１０６を介して制御レジスタ８４
の一つから供給される欠落カラー コードを全般
に選択する。この実施例のように、オーバレイ制
御部１００が活性な複数のスプライトに対してそ
れぞれ第２のパターン信号を供給するときは、優
先セレクタ１０４は、可能とするスプライト像の
所定優先順位に従い、最高優先度を有するスプラ
イト像に対応した第２のパターン信号を選択す
る。例えば、オーバレイ制御部１００が32スプラ
イトから成る優先順位組からの４つを代表する４
種類の各スプリツトに対し、第２のパターン信号
を供給するものとすると、優先セレクタ１０４
は、最高優先度を有する４つのスプライトの一つ
に対応した第２のパターン信号を選択する。この
場合には、選択した現在のパターン信号に対応し
たビデオ カラー コードをビデオ制御信号とし
てカラー バス１０８を介して供給する。複合ビ
デオ発生器１１２の一部を形成するカラー位相発
生器１１０は、信号路９４を介してシークエンス
制御部９２から供給されるカラー基準信号を受け
取り、カラー基準信号に対し、位相をそれぞれ所
定量だけシフトさせた６つの6NTSCカラー位相
信号を発生する。カラー デコーダ１１４では、
カラー バス１０８を介して優先セレクタ１０４
から供給されるビデオ制御信号より成るビデオ
カラー コードがデコードされ、カラー位相発生
器１１０から供給されるカラー位相信号と共にビ
デオ ミキサ１１６に供給される。ビデオ ミキ
サ１１６では、カラー デコーダ１１４によりデ
コードされた各カラー コードを後後述するゲー
ト回路網により相補的な一対のカラー位相信号と
組み合せて複合ビデオ信号の情報部分を発生さ
せ、信号路６２を介して生力する。更に、ビデオ
ミキサ１１６は同期バス９６を介してシークエ
ンス制御部９２から供給される同期信号を受け取
るのに応答して複合ビデオ信号における水平同
期、垂直同期及びカラー バースト部分を発生す
る。この実施例では、ビデオ ミキサ１１６を外
部ビデオモードに設置してもよい。このモードで
は、信号路７６を介して受信した外部ビデオ信号
が信号路６２を介し、内部で発生した複合ビデオ
信号と選択的に合成される。

オーバレイ制御部の説明 第３図は、オーバレイ制御部１００（第２図）
の動作を全般的に示すブロツク図であり、全体と
して第５図に示す論理図に従い、第４図に示す制
御レジスタ８４にCPU１２により格納された情
報を用いて示すものである。特に、オーバレイ制
御部１００はシークエンス制御９２から供給され
る列及び行カウントに主に応答する。従つて、ラ
スタ走査が活性表示領域における一水平列のスタ
ートに位置するときは、オーバレイ制御部１００
は、パターン処理手順１１８（判定ブロツク１２
０）に入り、RAM制御部９０にリクエストし、
パターン名テーブルの現在の列及び行カウントに
関連するパターン名をネーム ラツチ１２２（処
理ブロツク１２４）にロードさせる。すなわち、
このVDPアクセス リクエストに応答してRAM
制御部９０はパターン名テーブル ベースレジス
タ１２６（第４図）に記憶されているパターン名
テーブル ベース アドレスを現在の行カウント
Ｙ及び現在の列カウントＸと結合してRAMアド
レスを得、RAM５６へ出力する。例えば、パタ
ーン グラフイク モードにおいて、行カウント
Ｙの上位５ビツト及び列カウントＸの上位５ビツ
トを各パターン名にアクセスする。

パターン名がネーム ラツチ１２２にラツチさ
れると、オーバレイ制御部１００は、RAM制御
部９０をリクエストし、パターン カラー テー
ブルから一対のビデオ カラー コードを一対の
パターン カラー レジスタ１２８（処理ブロツ
ク１３０）にロードする。このVDPアクセスリ
クエストに応答し、RAM制御部９０は、パター
ン カラー テーブル ベース レジスタ １３
２（第４図）に記憶されているパターン カラー
テーブル ベース アドレスを適当な高願位部
分のパターン名と結合してRAMアドレスを得、
RAM５６へ出力する。例えば、この実施例では
パターン名の上位５ビツトがパターン名テーブル
において連続的な各組の８パターン名に対し、32
対のビデオ カラー コードから対応する一つを
アクセスさせる。この実施例では、特定のパター
ンに割り当てられたビデオ カラー コードの一
つにより、パターン像の前影即ち情報部分の色を
定める。一方、ビデオ カラー コードの残りに
より、パターン像の背景即ち一定した部分の色を
定める。

パターン カラー コードがパターン カラー
レジスタ１２８にロードされると、オーバレイ制
御部１００は、RAM制御部９０にリクエストし
パターン発生テーブルから特定した一つの８ビツ
ト バイト即ちパターン線をパターン シフト
レジスタ１３４（処理ブロツク１３６）にロード
させる。すなわち、このVDPアクセス リクエ
ストに応答し、RAM制御部９０は、パターン発
生テーブル ベース レジスタ１３８（第４図）
に記憶されているパターン発生テーブル ベース
アドレスと、ネーム ラツチ１２２に記憶されて
いるパターン名と、現在の行カウントＹの適当な
下位部分とを結合してRAMアドレスを得、RAM
５６に出力する。例えば、この実施例では、行カ
ウントＹの下位３ビツトは、パターン名により選
択されたパターン指定ブロツクから成り、特定の
一つの８ビツト バイトをアクセスさせる。

ロードされると、パターン シフト レジスタ
１３４は、シークエンス制御部９２により信号路
９８を介して供給される行制御信号に応答し、活
性表示領域内のラスタ走査の縦方向移動に同期し
てパターン線の連続したビツトをそれぞれ供給す
る。このようにして、信号路１０２ａの第２のパ
ターン信号は、ラスタ走査が活性表示領域を横切
るに従い、前画面を時間逐次的にデジタル表示す
る。

パターン線がパターン シフト レジスタ１３
４にロードされると、オーバレイ制御部１００
は、内部CPUアクセス インデツクス（処理ブ
ロツク１４０）をモジロ４で増加する。その結
果、CPUアクセス インデツクスの値が３に等
しくなく（判定ブロツク１４２）、かつ以下で説
明する方法でストツプ フラグがセツトされてい
なかつたとき（判定ブロツク１４４）は、オーバ
レイ制御部１００は、スプライト前処理手順１４
６に入り、スプライト カウンタ１４８（処理ブ
ロツク１５０）に保持されている現在のスプライ
ト数を増加する。その後、オーバレイ制御部１０
０は、RAM制御部９０にリクエストし、スプラ
イト名テーブル（処理ブロツク１５２）から現在
のスプライト数の行偏位Ｖを取り出させる。すな
わち、このVDPアクセス リクエストに応答
し、RAM制御部９０は、スプライト名テーブル
ベース レジスタ１５４（第４図）に記憶して
いるスプライト名テーブル ベース アドレス
と、現在のスプライト数と、行偏位Ｖを定めるス
プライト記述ブロツクにおける特定バイトを表わ
す属性数とを結合してRAMアドレスを得、RAM
５６に出力する。例えば、この実施例では、行偏
位Ｖは、スプライト名テーブルにおいて定められ
ている各スプライトに対してスプライト記述ブロ
ツクの第１バイトに含まれている。

引算及び比較部１５６において、オーバレイ制
御部１００は、抽出した行偏位Ｖと所定のストツ
プ コード（判定ブロツク１５８）を比較する。
ストツプ コードは、ありのときはスプライト名
における次の全の入力を無視し、なしのときは処
理なしとなる。しかし、列カウンタの活性領域外
にある値は実質的に使用可能であつても、この実
施例では、総計した列カウントが０〜２５５以内
を除き、活性表示領域外の０〜１９２であるスト
ツプ コード値を用いる。このため、RAMアク
セス サイクルのかなりのものは、有効な３２ス
プライトより小さいものを用いたときは、CPU
１２で用いることが可能である。

行偏位Ｖがストツプ コードに等しくないとき
は、引算及び比較部１５６は、現在の行カウント
Ｙが所望とする表示領域の現在のスプライト数内
にあるかどうかについて判定をする（判定ブロツ
ク１６０）。現在の行カウントＹが現在のスプラ
イト数４第６図を参照）に対して表示領域内にあ
るときは、オーバレイ制御部１００は現在のスプ
ライト数をフアースト イン、フアースト アン
トのスプライト スタツク１６２（処理ブロツク
１６４）に記憶する。

もし行偏位Ｖがストツプ コードに等しい（判
定ブロツク１５８）、又は現在のスプライト数を
収容した（処理ブロツク１６４）の後でスプライ
ト スタツク１６２がフルのときは、（判定ブロ
ツク１６６）、前述のストツプ フラグはセツト
される（処理ブロツク１６８）。その後、現在の
スプライト数を収容した（処理ブロツク１０４参
照）でスプライト スタツク１６２がフル、又は
現在の行カウントＹが現在のスプライト数の表示
領域内でないときは（判定ブロツク１６０）、オ
ーバレイ制御部１００は再び現在の列及び行カウ
ントを調べる（判定ブロツク１２０）。

一方、CPUアクセス インデツクスの値が３
のとき（判定ブロツク１４２）、又はストツプ
フラグがセツトされているときは（判定ブロツク
１４４）、オーバレイ制御部１００は、CPUアク
セス フラグをセツトし（処理ブロツク１７
０）、必要ならばRAMアクセス サイクルがCPU
１２により使用されていることを表示する。その
後、オーバレイ制御部１００は、再び現在の列及
び行を調べる（判定ブロツク１２０）。

列カウントＸ及び行カウントＹにより、ラスタ
走査が活性表示領域における水平行の終りと次の
水平行の始りとの間にあることを示すときは、オ
ーバレイ制御部１００は、スプライト後処理（判
定ブロツク１２０）に入る。スプライト スタツ
ク１６２があきでないときは（判定ブロツク１７
４）、オーバレイ制御部１００は、“先頭”即ちフ
アスト インのスプライト数（処理ブロツク１７
６）を取り出す。次にオーバレイ制御部１００
は、RAM制御部９０にリクエストし、特定のス
プライト数に対する列偏位Ｕをスプライト名テー
ブルからスプライト ダウン カウンタ１７８
（処理ブロツク１８０）にロードさせる。すなわ
ち、このVDPアクセス リクエストに応答し、
RAM制御部９０は、スプライト名テーブル ベ
ー レジスタ１５４（第４図）に記憶しているス
プリツト名テーブル ベース アドレスと、特定
のスプリツト数と、列偏位Ｕを定めるスプライト
記述ブロツクにおい特定バイトを示す属性数とを
結合してRAMアドレスを得、RAM５６に出力す
る。例えば、この実施例では列偏位Ｕにより
RAMアドレスを得、RAM５６に出力する。例え
ば、この実施例では、列偏位Ｕは、スプライト名
テーブルにおいて定められている各スプライトに
対し、スプライト記述ブロツクの第２バイトに含
まれている。

列偏位Ｕがスプライト ダウン カウンタ１７
８にロードされると、オーバレイ制御部１００
は、RAM制御部９０にリクエストし、特定のス
プライト数のビデオ カラー コードをスプライ
ト名テーブルからスプライト カラー レジスタ
１８２にロードさせる（処理ブロツク１８４）。
すなわち、このVDPアクセス リクエストに応
答し、RAM制御部９０は、スプライト名テーブ
ル ベース レジスタ１５４（第４図）に記憶さ
れたスプライト名テーブル ベース アドレス
と、特定のスプライト数と、ビデオ カラー コ
ードを定めるスプライト記述ブロツクにおいて特
定バイトを示す属性数とを結合してRAMアドレ
スを得、RAM５６に出力する。例えば、この実
施例ではビデオ カラー コードは、スプライト
名テーブルで定められている各スプライトに対
し、スプライト記述ブロツクの第４バイトに含ま
れている。

スプライト ビデオ コードがスプライト カ
ラー レジスタ１８２にロードされると、オーバ
レイ制御部１００は、RAM制御部９０にリクエ
ストし、スプライト名テーブルから特定のスプラ
イト数の行偏位Ｖを取り出させる（処理ブロツク
１８０）。すなわち、このVDPアクセス リクエ
ストに応答し、RAM制御部９０は、スプライト
名テーブル ベース レジスタ１５４（第４図）
に記憶されているスプライト名テーブル ベース
アドレスと、特定のスプライト数と、行偏位Ｖを
定めるスプライト記述ブロツクにおける特定バイ
トの属性数とを結合してRAMアドレスを得、
RAM５６に出力する。

引算及び比較部１５６において、オーバレイ制
御部１００は、現在の行カウンタＹから抽出した
行偏位Ｖを引算してオフセツトを算出する。次に
オーバレイ制御部１００は、RAM制御部９０に
リクエストし、特定スプライト数のスプライト名
をスプライト名テーブルからネーム ラツチ １
２２にロードさせる（処理ブロツク１９０）。す
なわち、このVDPアクセス リクエストに応答
し、RAM制御部９０は、スプライト名テーブル
ベース レジスタ１５４（第４図）に記憶され
ているスプライト名テーブル ベースアドレス
と、特定のスプライト数と、スプライト名を定め
るスプライト記述ブロツクにおける特定バイトを
示す属性数とを結合してRAMアドレスを得、
RAM５６に出力する。例えばこの実施例では、
スプライト名は、スプライト名テーブルに定めら
れている各スプライトに対し、スプライト記述ブ
ロツクの第３バイトに含まれている。

スプライト名がネーム ラツチ１２２にロード
されると、オーバレイ制御部１００は、RAM制
御部９０にリクエストし、一以上のバイト（第７
図参照）即ちスプライト線をスプライト発生テー
ブルからスプライト シフト レジスタ１９２へ
ロードさせる（処理ブロツク１９４）。すなわ
ち、このVDPアクセス リクエストに応答し、
RAM制御部９０は、スプライト発生テーブル
ベース レジスタ１９６（第４図）に記憶されて
いるスプライト発生テーブルベース アドレスと
ネーム、ラツチ１２２に記憶されているスプライ
ト名と、算出したオフセツト（処理ブロツク１８
８を参照）とを結合してRAMアドレスを得、
RAM５６に出力する。

スプライト線がスプライト シフト レジスタ
１９２にロードされると、オーバレイ制御部１０
０は、CPUアクセス フラグをセツトし（処理
ブロツク１９８）、必要ならばRAMアクセス サ
イクルがCPU１２により使用されていることを
表示する。

スプライト スタツク１６２があきならば（判
定ブロツク１７４）、オーバレイ制御部１００は
ストツプ フラグをリセツトして（処理ブロツク
２００）、スプライト処理手順１４６を可能にさ
せる（判定ブロツク１４４を参照）。更に、オー
バレイ制御部１００は、次のスプライト処理手順
１４６による使用に備え、スプライト カウンタ
１４８に記憶しているスプライト数をクリアする
（処理ブロツク２０２）。その後、再びオーバレイ
制御部１００は、現存の列及び行カウントを調べ
る（判定ブロツク１２０）。

ラスタ走査が活性表示領域に再び入ると、スプ
ライト ダウン カウンタ１７８は、信号路１３
４を介してシークエンス制御部９２から供給され
る列制御信号に応答し、その内容を連続的に減少
させる。減少によりゼロとなると、スプライト
ダウン カウンタ１７８は列制御信号をスプライ
ト シフト レジスタ１９２に入力する。列制御
信号に応答し、スプライト シフト レジスタ１
９２は、スプライト線の次の各ビツトを連続的に
供給する。このようにして信号路１０２ｂの第１
のパターン信号は、スプライトを表示するために
選択したラスタ走査の部分でのみ、時間逐次的に
デジタル表示される特定スプライト像を形成す
る。

この実施例では、スプライト名テーブルにおい
て指定された組のスプライトは、４種類のサイズ
（SIZE）から選択されて表示することができる。
例えば、CPU１２は、コマンド レジスタ２０
４（第４図参照）のMAGビツトをリセツトし、
オーバレイ制御部１００に対してスプライト指定
ブロツクにおける各ビツトを単一の表示ピクセル
へ設定するようにリクエスト、又はMAGビツト
をセツトし、オーバレイ制御部１００に対し、ス
プライト指定ブロツクにおける各ブロツクを２×
２ブロツクの表示ピクセルへ設定するようにリク
エストできる。同様に、CPU１２は、コマンド
レジスタ２０４のSIZEビツトをリセツトし、
オーバレイ制御部１００に対し、連続した８つの
８ビツト バイトをスプライト記述ブロツクとし
て用いることにより各スプライトを８×８パター
ンの表示ピクセルとして結合させるようにリクエ
ストするか、又はSIZEビツトをセツトし、オー
バレイ制御部１００に対し、連続した32の８ビツ
ト バイトをスプライト記述ブロツクとして用い
ることにより各スプライトを16×16パターンの表
示ピクセルとして結合するようにリクエストする
ことができる。CPU１２がMAG及びSIZEビツト
の両方をセツトしたときは、オーバレイ制御部１
００は、32の８ビツト バイトをスプライト記述
ブロツクとして用いることにより各スプライトを
16×16パターンの２×２ブロツクのピクセルを形
成することができる。標準又は欠落スプライト
イメージとの比較においてSIZEビツトのみで詳
細な解像度の損失なしにスプライト像を４倍する
が、一方MAGビツトのみでは詳細な解像度にお
いて４倍の損失でスプリツト像領域を４倍する。
従つて、各スプライトのの実効表示範囲は、通
常、選択した寸法特性の関数となる（第５図の判
定ブロツク１６０を参照）。

例えば、スプライト処理手順１４６において、
オーバレイ制御部１００は、現在の行カウントＹ
がスプライト名テーブルにおいて定められた各ス
プライトの表示領域内にあるか否かを決定する
（判定ブロツク１６０を参照）。この判定を行う
際、オーバレイ制御部１００は、現在の行カウン
トＹから特定のスプライト数の行偏位Ｖを引算す
ることによりオフセツトを算出する（第６図の処
理ブロツク２０６）。算出したオフセツトがゼロ
より小さいときは（判定ブロツク２０８）、行カ
ウントＹは指定された行偏位Ｖに未だ達せず、オ
ーバレイ制御部１００は、現在の列及び行カウン
トを調べるために戻る（第５図の判定ブロツク１
２０）。しかし、算出したオフセツトがゼロより
大きいときは（判定ブロツク２０８）、現在の行
カウントＹは特定のスプライト数の表示領域内で
クリアされ、オーバレイ制御部１００は、先に進
み、スプライト スタツク１６２における特定の
スプライト数を記憶する（第５図の処理ブロツク
１６４を参照）。

算出したオフセツトが７より大きく（判定ブロ
ツク２１０）、かつSIZEビツト及びMAGビツト
がセツトされていないときは（判定ブロツク２１
２）、現在の行カウントＹは特定のスプライト数
の表示領域外にあり、オーバレイ制御部１００は
現在の列及び行カウントを調べるために戻る（第
５図の判定ブロツク１２０）。しかし、SIZEビツ
ト及びMAGビツトがセツトされており（判定ブ
ロツク２１２）、かつ算出したオフセツトが15よ
り大きくないときは（判定ブロツク２１４）、現
在の行カウントＹは現在のスプライト数の拡張表
示領域内にあり、またオーバレイ制御部１００は
先に進み、スプライト スタツク１６２における
現在のスプライト数を記憶する（第５図の処理ブ
ロツク１６９を参照）。これに対し、算出したオ
フセツトが15より大きい（判定ブロツク２１
４）、かつSIZEビツト及びMAGビツトが共にセ
ツトされていないときは（判定ブロツク２１
６）、現在の行カウントＹは特定スプライトの拡
張領域外にあり、オーバレイ制御部１００は、現
在の列及び行カウントを調べるために戻る（第５
図の判定ブロツク１２０を参照）。同様に、SIZE
ビツト及びMAGビツトが共にセツトされ（判定
ブロツク２１６）、かつ算出したオフセツトが31
より大きいときは（判定ブロツク２１８）、現在
の行カウントＹは特定スプライトの最大表示領域
外にあり、オーバレイ制御部１００は現在の列及
び行カウントを調べるために戻る（第５図の判定
ブロツク１２０を参照）。勿論、SIZEビツト及び
MAGビツトが共にセツトされ（判定ブロツク２
１６）、かつ算出したオフセツトが31より大きく
ないときは（判定ブロツク２１８）、現在の行カ
ウントＹは特定スプライトの最大表示領域内にあ
り、オーバレイ制御部１００は、先に進み、スプ
ライト スタツク１６２における特定スプライト
数を記憶する（第５図の処理ブロツク１６４を参
照）。

スプライト後処理手順１７２において、スプラ
イト シフト レジスタ１９２がロードされる場
合に（第５図の判定ブロツク１９４）、MAGビツ
トがセツトされるものであるときは（第５図の判
定ブロツク１９４）、オーバレイ制御部１００
は、算出したオフセツト（第５図の処理ブロツク
１８８を参照）を２で割り（第７図の処理ブロツ
ク２２２）、次いでRAM制御部９０にリクエスト
し、スプライト発生テーブルから一つのバイト即
ちライト線をスプライト シフト レジスタ１９
２にロードさせる（第５図及び第７図の処理ブロ
ツク１９４）。従つて、特定のスプライト判定ブ
ロツクの各バイトはスプライト像の連続した２つ
の行をアクセスする。一方、SIZEビツトがセツ
トされたときは（第７図の判定ブロツク２２
４）、オーバレイ制御部１００は、算出したオフ
セツトに16を加算し（処理ブロツク２２６）、
RAM制御部９０にリクエストし、32バイトのス
プライト判定ブロツクの上位半分から第２バイト
即ちスプライト パターンをロードさせる（処理
ブロツク２２８）、勿論、MAGビツトもセツトさ
れているときは（判定ブロツク２２０）、算出し
たオフセツトは、既に調整されており（処理ブロ
ツク２２２）、拡張したスプライト判定ブロツク
の上位半分における各バイトに対し、連続して２
回アクセスさせる。勿論、スプライイト シフト
レジスタ１９２（第３図）は、スプライト判定
ブロツクの16ビツト又は２スプライト線までを収
容するように構成されている。更に、スプライト
シフト レジスタ１９２は、スプライト ダウ
ン カウンタ１７８を介して供給される他のの全
ての制御信号に対してのみ応答するので、各スプ
ライト線の各ビツトは、２つの行位置のラスタ走
査の移動中は第１のパターン信号として供給され
る。

要約すると、オーバレイ制御文１００は、ラス
タ走査が活性表示領域内の各行を横切る期間中は
パターン配列の連続した部分を処理する。このた
め、特定行のパターン データは直ちに表示可能
となる。オーバレイ制御部１００は、ほぼ同時に
スプライト配列を処理し、次の行で表示されるべ
きこれらのスプライトを選択する。介在する水平
帰線期間中、オーバレイ制御部１００は選択した
スプライトに関連したスプライト配列のこれらの
特定部分のみを処理する。従つて、スプライト
データは、ラスタ走査が新しい行の適当な行に達
したときに利用可能となる。このようにして、オ
ーバレイ制御部１００は、必要とする全てのパタ
ーン及びスプライト処理の機能を実行することが
できると共に、依然としてCPU１２がRAM５６
に対して周期的にアクセスするのを可能にさせ
る。

RAM制御部の説明 第８図は、第２図に示したRAM制御部９０の
概要動作を示す論理図である。特にRAM制御部
９０は、VDPアドレス及びデータ バス８８を
介し、シークエンス制御部９２から供給される行
カウントＹに対して主に応答する。従つて、例え
ば、ラスタ走査が活性表示領域に位置しているこ
とを現在の行カウントが表示をしているとき（第
８図の判定ブロツク２３０）で、かつCPUアク
セス フラグ（第５図の処理ブロツク１７０を参
照）がセツトされているとは（第８図の判定ブロ
ツク２３２）、RAM制御部９０は、CPUアクセス
フラグをリセツトする（処理ブロツク２３
４）。CPUアクセス リクエストがCPUインター
フエイス７８を介して出力されたときは（判定ブ
ロツク２３６）、RAM制御部９０は、CPUアクセ
ス処理２３８を実行する。もし出力されていない
ときは、RAM制御部９０は現在の行カウントＹ
を調べるために戻る（判定ブロツク２３０）。

CPUアクセス処理２３８において、RAM制御
部９０は、最初CPUアドレス レジスタ２４０
（第４図）に記憶されていたRAMアドレスをCPU
インターフエイス７８、RAMバス５８を介して
RAM５６に転送し（処理ブロツク２４４）、
RAM５６を読み出し状態に設定し、CPUデータ
レジスタ８６にRAM５６から供給されるデー
タをラツチする適当な制御信号を出力する（処理
ブロツク２４６）。これに対し、CPUアクセス
リクエストが書き込みのときは、RAM制御部９
０は、RAM５６を書き込み状態に設定し、CPU
データ レジスタ８６に貯えられているデータを
RAMバス５８に転送してRAM５６に貯える（処
理ブロツク２４８）。いずれの場合も、RAM制御
部９０は、CPUアドレス レジスタ２４０の内
容のRAMアドレスを自動的に増加させる（処理
ブロツク２５０）。その後、RAM制御部９０は再
び現在の行カウントＹを調べる（判定ブロツク２
３０）。

ラスタ走査が活性表示領域内であることを行カ
ウントＹが表示し（判定ブロツク２３０）、CPU
アクセス フラグがセツトされておらず（判定ブ
ロツク２３２）、かつVDPアクセス リクエスト
が待機中のときは（判定ブロツク２５２）、RAM
制御部９０は、前述の方法で適当なRAMアドレ
スを生成し、適当なRAM制御信号と共にRAMバ
ス３８上にRAMアドレスを送出する（処理ブロ
ツク２５４）。その後、RAM制御部９０は適当な
制御信号を供給し、RAM５６により供給された
データを適当なレジスタにラツチする（処理ブロ
ツク２５６）。次いで、VDPアクセス リクエス
トが待機されていないときは（判定ブロツク２５
２）、RAM制御部９０は再び現在の行カウントＹ
（判定ブロツク２３０）を調べる。

ラスタ走査が活性表示領域外にあることを現在
の行カウントＹが示し（判定ブロツク２３０）、
かつフレーム即ち画面の終端に未だ到達していな
いときは（判定ブロツク２５８）、RAM制御部９
０はリフレツシユ処理２６０に入る。リフレツシ
ユ処理２６０において、RAM制御部９０は、必
要なRAMアクセスを実行し、RAM５６の内容が
周期的に更新されていることを確認する。特に
RAM制御部９０は、内部リフレツシユ カウン
タを用い、リフレツシユ処理２６０が実行された
度にリフレツシユ アドレスを出力する（処理ブ
ロツク２６２）、その後、RAM制御部９０は選択
した適当量によりリフレツシユ カウンタを増加
し（処理ブロツク２６４）、RAM５６において更
新する各部分を逐次アドレスする。次に、RAM
制御部９０は、CPUアクセス リクエストが保
留になつているかについて判断をする（判定ブロ
ツク２３６）。

ラスタ走査が活性表示領域外にあることを現在
の行行カウントＹが示し（判定ブロツク２５
８）、かつフレーム即ち画面の終端に丁度到達し
たときは（判定ブロツク２５８）、RAM制御部９
０はCPUインターフエイス７８と共に働き、適
当な方法CPU１２をインクラプトする。（処理ブ
ロツク２６６）。次いで、RAM９０はリフレツシ
ユ処理２６０を実行する。

優先セレクタの説明 第９図は、第２図に示す優先セレクタ１４０を
構成する回路図を示す。優先セレクタ１４０は、
スプライト選択部２６８、パターン前影選択部２
７０、パターン背影選択部２７２及び欠落選択部
２７４から構成されるのを基本とする。スプライ
ト選択部２６８において、アンド ゲート２７６
は信号路１０２ａを介してスプライト シフト
レジスタ１９２から供給される第２のパターン信
号を受信する。更に、アンド ゲート１７６は、
ラスタ走査が活性走査領域内にあることを列及び
行カウンタが示すときは、信号路９８ａを介して
シークエンス制御部９２から供給される表示活性
制御御信号も受信する。当業者において明らかな
ように、アンド ゲート２７６は、第２のパター
ン信号及び表示活性制御信号が共に“ハイ”状態
にあるときにのみ、“ハイ”状態になるスプライ
ト選択信号を出力し、信号路２８０を介してスプ
ライト カラー ゲート２７８に供給する。従つ
て例えば、信号路９８ａの表示活性信号が“ロ
ー”状態にあり、ラスタ走査が活性表示領域外に
あることを示すときは、スプライト選択信号は
“ロー”状態となる。同様に、信号路１０２ａの
第２のパターン信号がデジタル値の“ゼロ”を有
し、ビデオ スプライト像の対応部分における不
活性のピクセルを示すときは、スプライト選択信
号は、“ロー”状態にある。“ハイ”状態のスプラ
イト選択信号を受信したのに応答し、スプライト
カラー ゲート２７８は、信号路１０２ｂを介
してスプライト カラー レジスタ１８２から供
給されるビデオ カラー デコーダ１１４に転送
する。

この発明の実施例においては、スプライト選択
部２６８もオア ゲート２８２を有し、これは信
号路１０２ｂを介してスプライト カラー レジ
スタ１８２から供給されるビデオ カラー コー
ドの状態を示す出力信号を得、これを信号路１８
４を介して、アンド ゲート２７６に供給する。
特に、信号路１０２ｂを介してスプライト カラ
ー レジスタ１８２から受け取つたビデオ カラ
ー コードが“ゼロ”以外のデジタル値を有する
ときは、オア ゲート２８２は信号路２８４を介
して“ハイ”状態の出力信号を供給する。これに
対し信号路１０２ｂを介してスプライト カラー
コードが“ゼロ”のデジタル値を有するとき
は、オア ゲート２８２は“ロー”状態の出力信
号を供給する。後者の場合は、アンド ゲート２
７６は“ロー”状態のスプライト選択信号を供給
し、スプライト カラー ゲート２７８は信号路
１０２ｂのビデオ カラー コードをカラーバス
１０８に転送しない。従つて、“ゼロ”のデジタ
ル値を有するスプライト ビデオ カラーコード
は、スプライト像の特定ピクセルに設定されたと
きは実質的に消去即ち透明状態をもたらす。

パターン前影選択部２７０において、アンド
ゲート２８６は、信号路１０２ｃを介してパター
ン シフト レジスタ１３４から供給される第１
のパターン信号を受け取る。更に、アンド ゲー
ト２８６は、信号路９８ａを介してシークエンス
制御部９２から供給される表示活性制御信号を受
け取る。更に、アンド ゲート２８６は、信号路
２８０、信号路２９０間に置かれたインバータ２
８８を介し、アンド ゲート２７６より供給され
るスプライト選択信号の反転論理を受け取る。当
業者において明らかなように、第１のパターン信
号と表示活性信号とが、“ハイ”状態にあり、か
つスプライト選択信号が“ロー”状態にあるとき
にのみ、アンド ゲート２８６は、“ハイ”状態
にある前影カラー ゲート２９２に供給する。従
つて、例えば、信号路９８ａの表示活性制御信号
が“ロー”状態にあり、ラスタ走査が活性表示領
域外にあることを示すときは、前影選択信号は
“ロー”状態にある。同様に、信号路１０２ｃの
第１のパターン信号が“ゼロ”のデジタル値を有
し、ビデオ パターン像の対応部分における不活
性ピクセルを示すときは、パターン選択信号は
“ロー”状態になる。しかし、信号路２８０のス
プライト選択信号が“ハイ”状態にあり、スプラ
イトが特定のピクセルで活性であることを示すと
きは、前影選択信号は“ロー”状態になる。換言
すれば、スプライト選択部２６８が活性のとき
は、前影選択信号は無効即ち禁止されるので、ス
プライト像は実質的にパターン像の上に、“重ね
合せ”られる。これに対し、スプライト選択部２
６８が不活性であるが、パターン前影選択部２７
０が活性のときは、前影カラー ゲート２９２
は、“ハイ”状態の前影選択信号に応答し、信号
路１０２ｄを介してパターン カラー レジスタ
１２８の前影部分から供給されるビデオ カラー
コードをカラーバス１０８を介してカラー デ
コーダ１１４に転送する。

スプライト選択部２６８のときのように、この
実施例のパターン前影選択部２７０はオア ゲー
ト２９６も有する。オア ゲート２９６は、信号
路１０２ｄを介してパターン カラー レジスタ
１２８の前影部から供給されるビデオ カラー
コードの状態を示す出力信号を出力し、信号路２
９８を介してアンド ゲート２８６に供給する。
特に、信号路１０２ｄを介してパターン カラー
レジスタ１２８の前影部から受け取つたビデオ
カラー コードが“ゼロ”以外のデジタル値を
有するときは、オア ゲート２９６は、信号路２
９８を介して“ハイ”状態の出力信号を供給す
る。これに対し、信号路１０２ｄを介して受け取
つたビデオ カラー コードが“ゼロ”のとき
は、オア ゲート２９６は“ロー”状態の出力信
号を供給する。後者の場合には、アンド ゲート
２８６は、“ロー”状態の前影選択信号を供給
し、前影カラー ゲート２９２は信号路１０２ｄ
のビデオ カラー コードをカラー バス１０８
に転送しない。従つて、“ゼロ”のデジタル値を
有するパターン前影ビデオ カラー コードは、
パターン像の特定ピクセルに描くときは、実質的
に消去即ち透明状態をもたらす。

パターン背影選択部２７２において、アンド
ゲート３００は、信号路１０２ｃ、信号路３０４
間に設けられたインバータ３０２を介してパター
ン シフト レジスタ１０２ｃから供給される第
１のパターン信号の論理反転を受け取る。更に、
アンド ゲート３００は信号路９８ａを介しシー
クエンス制御９２より供給される表示活性制御信
号も受け取る。パターン前影選択部２７０のとき
のように、アンド ゲート３００は、信号路２９
０を介してインバータ２８８から供給されるスプ
ライト選択信号の論理反転を受け取る。更に、ア
ンド ゲート３００は、信号路２９４、信号路３
０８間に設けられたインバータ３０６を介してパ
ターン前影選択信号の反転論理を受け取る。当業
者において明らかなように、(1) 表示活性制御信
号が“ハイ”状態、(2) 第１のパターン信号が
“ロー”状態、(3) スプライト選択信号が“ロ
ー”状態、そしてて(4) 前影選択信号が“ロー”
状態にあるときにのみ、アンド ゲート３００
は、“ハイ”状態の前影選択信号を出力し、信号
路３１２を介して前影カラ ゲート３１０に供給
する。従つて、例えば、信号路９８ａの表示活性
制御信号が“ロー”状態にあり、ラスタ走査が活
性表示領域外にあることを示すときは、背影選択
信号は“ロー”状態となる。同様に、信号路１０
２ｃの第１のパターン信号が“１”のデジタル値
にあり、ビデオ パターン像の対応部分に活性ピ
クセルがあることを示すときは、背影選択信号は
“ロー”状態になる。更に、信号路２８０のスプ
ライト選択信号又は信号路２９４の前影選択信号
のいずれかが“ハイ”状態のときは、背影選択信
号は“ロー”状態になる。換言すれば、スプライ
ト選択部２６８及びパターン前影選択部２７０が
共に不活性であるが、ラスタ走査が表示領域にあ
るときは、背影選択信号は“ハイ”状態にな。
“１”状態の背影選択信号を受け取るのに応答
し、背影カラー ゲート３１０は、信号路１０２
ｄを介してパターンカラー レジスタ１２８の背
影部から供給されるビデオ カラー コードをカ
ラーバス１０８を介してカラー デコーダ１１４
に転送する。

この実施例において、背影選択部２７２はオア
ゲート３１４も備えており、これは、信号路１
０２ｅを介してパターン カラー レジスタ１２
８の背影部より供給されるビデオ カラーコード
の状態を示す出力信号を出力し、信号路３１６を
介してアンド ゲート３００に供給する。特に、
信号路１０２ｄを介してパターン カラー レジ
スタ１２８の背影部から受け取るカラーコードが
“ゼロ”以外のデジタル値を有するときはオア
ゲート３１４は信号路３１６を介して“ハイ”状
態の出力信号を供給する。これに対し、信号路１
０２ｄを介して受け取るカラー コードが“ゼ
ロ”のデジタル値を有するきは、オア ゲート３
１４は“ロー”状態の出力信号を供給する。後者
の場合において、アンド ゲート３００は“ロ
ー”状態の背影選択信号を供給し、背影カラー
ゲート３１０は信号路１０２ｄのビデオ カラー
コードをカラー バス１０８に転送しない。従
つて、“ゼロ”のデジタル値を有するパターン背
影ビデオ カラ コードは、パターン像の特定ピ
クセルに設定されると、実質的に消去即ち透明状
態をもたらす。

欠落セレクタ２７４において、アンド ゲート
３１８は信号路９８ａを介してシークエンス制御
部９２から供給される表示活性制御信号を受け取
る。背影セレクタ部２７２のときのように、アン
ド ゲート３１８は、信号路２９０を介してイン
バータ２８８から供給されるスプライト選択信号
の論理反転と、信号路３０８を介してインバータ
３０６から供給される前影選択信号の論理反転と
を受け取る。更に、アンド ゲート３１８は、信
号路３１２、信号路３２２間に設けられたインバ
ータ３２０を介して背影選択信号の論理反転も受
け取る。当業者において明らかなように、(1) 表
示活性制御信号が“ハイ”状態、(2) スプライト
選択信号が“ロー”状態、(3) 前影選択信号が
“ロー”状態、そして(4) 背影選択信号が“ロ
ー”状態にあるときは、アンド ゲート３１８
は、“ハイ”状態にある欠落選択信号を出力し、
信号路３２６を介して欠落カラー ゲート３２４
に供給する。従つて、例えば、信号路９８ａの表
示活性制御信号が“ロー”状態にあり、ラスタ走
査が活性表示領域外にあることを示すときは、欠
落選択信号は“ロー”状態になる。同様に、スプ
ライト即ちパターン像の各対応部分において、信
号路２８０，２９４及び３１２の各スプライト選
択信号、前影選択信号及び背影選択信号のいずれ
かが、“ゼロ”のデジタル値を有し、不活性ピク
セルを示すときは、スプライト選択信号は、“ロ
ー”状態となる。換言すれば、スプライト選択部
２６８、パターン前影セレクタ部２７０及びパタ
ーン背影セレクタ部２７２がいずれも不活性であ
るが、ラスタ走査が活性表示領域にあるときにの
み、欠落選択信号は“ハイ”状態になる。“１”
状態の欠落選択信号を受け取るのに応答し、欠落
カラー ゲート３２４は、欠落カラー レジスタ
３２８（第４図を参照）に貯えられており、欠落
カラー バス１０６を介して供給されたビデオ
カラー コードをカラー バス１０８を介してカ
ラー デコーダ１１４に転送する。

要約すると、優先セレクタ１０４は、ラスタ走
査が活性領域にあることを、シークエンス制御部
９２より供給される表示活性制御信号が示すとき
は、オーバレイ制御部１００から供給される第１
及び第２パターン信号に応答する。特に、スプラ
イトが現在のピクセルで活性であることを第２の
パターン信号が示すときは、優先セレクタ１０４
はスプライト カラー レジスタ１８２の非透明
スプライト ビデオ カラー コードをカラー
デコーダ１１４に転送する。これに対し、スプラ
イトが不活性であることを第２のパターン信号が
示し、かつパターンが現在のピクセルで活性であ
ることを第１のパターンが示すときは、優先セレ
クタ１０４は、非透明の前影ビデオ カラー コ
ードをパターン カラー レジスタ１２８の前影
部よりカラー デコーダ１１４に転送する。スプ
ライトとパターンが現在のスプライトで不活性で
あることを第１及び第２のパターン信号が示すと
きは、優先セレクタ１０４は、非透明の背影ビデ
オ カラー コードをパターン カラー レジス
タ１２８の背影部よりカラー デコーダ１１４に
転送する。周辺領域のように、他の非透明ビデオ
カラー コードが表示のために選択されなかつ
たときは、優先セレクタ１０４は、欠落ビデオ
カラー コードを欠落カラー レジスタ３２８か
らカラー デコーダ１１４に転送する。

カラー位相発生器の説明 第１０図は、第２図に示したカラー位相発生器
１１０を構成する回路図を示す。通常、カラー位
相発生器１１０は、信号路９４を介してシークエ
ンス制御部９２から供給されるカラー基準信号に
応答する（第２図参照）。この実施例において、
シークエンス制御部９２は10，738，635MHz即ち
NTSC3.57MHz色搬送波の３倍の周波数を有する
一対の相補的なクロツク信号φ_１，φ_３としてカ
ラー基準信号を供給する。カラー基準信号に応答
し、カラー位相発生器１１０は、NTSC3.57MHz
カラー搬送波周波数を有するが、位相において所
定度数だけシフトされ、黄、赤、マゼンタ、青、
シアン及び緑色に対する６つのNTSC標準のカラ
ー基準信号を近似する６つのカラー位相信号を供
給する。

この実施例において、カラー位相発生器１１０
は３段のリング カウンタを備え、各段は相補的
な出力を組み合せて供給する。特に、カラー位相
発生器１１０は、第１段３３０、第２段３３２、
第３段及びフイードバツク回路網３３６から成
る。第１段３３０、第２段３３２及び第３段３３
８において、第１段３３０の入力は、ゲート ト
ランジスタ３４０を介してフイードバツク回路網
３３６の出力に接続され、信号路９４ａを介して
そのゲートに供給されるクロツク信号φ_１により
同期される。インバータ３３８は、ゲート トラ
ンジスタ３４４を介してインバータ３４２の入力
に接続された出力を有し、信号路９４ｂを介して
そのゲートに供給されるクロツク信号φ_３により
同期される。第２段３３２において、インバータ
３４６は、ゲート トランジスタ３４８を介して
第１段３３０のインバータ３４２の出力に接続さ
れた入力を有し、信号路９４ａを介してそのゲー
トに供給されるクロツク信号φ_１により同期され
る。インバータ３４６は、ゲート トランジスタ
３５２を介してインバータ３５０の入力に接続さ
れた出力を有し、信号路９４ｂを介してそのゲー
トに供給されるクロツク信号φ_３により同期され
る。第３段３３４において、インバータ３５４
は、ゲート トランジスタ３５６を介して第２段
３３２のインバータ３５０の出力に接続された入
力を有し信号路９４ａを介してそのゲートに供給
されるクロツク信号φ_１により同期される。イン
バータ３５４は、ゲート トランジスタ３６０を
介してインバータ３５８の入力に接続された出力
を有し信号路９４ｂを介してそのゲートに供給さ
れるクロツク信号φ_３により同期される。フイー
ドバツク回路網３３６において、ノア ゲート３
６２は第１段３３０のインバータ３４２の出力に
接続された一の入力、第２段３３２のインバータ
３５０の出力に接続された他の入力及びインバー
タ３５０の出力に接続された他の入力及びゲート
トランジスタ３４０を介して第１段３３０のイ
ンバータ３３８の入力に接続された出力を有す
る。

当業者において明らかなように、カラー位相発
生器１１０は、インバータ３３８，３４６及び３
５４のうちの一つのみがクロツク信号φ_１の各サ
イクルにおいて、“ロー”状態の出力信号を供給
するように構成されている。同様に、インバータ
３４２，３５０及び３５８のうちの一つのみがク
ロツク信号φ_３の各サイクルにおいて、“ハイ”
状態の出力信号を供給する。従つて、インバータ
３４２，３５０及び３５８の出力をインバータ３
６４，３６６及び３６８によりそれぞれ反転させ
ることにより、６組のカラー基準信号が得られこ
のうちの二つのカラー基準信号のみがクロツク信
号φ_１，φ_２の各半サイクルにおいて“ロー”状
態にある。説明の便宜上から、インバータ３３
８，３６４，３４６，３６６，３５４及び３６８
の出力は、第１０図及び第１１図において
6NTSCカラー基準信号、即ち黄、赤、マゼン
タ、シアン及び緑のうちの適当な一つにより表わ
されている。

カラー デコーダ及びビデオ ミキサの説明 第１１図は、第２図に示したカラー デコーダ
１１４及びビデオ ミキサ１１６を示す回路図で
ある。カラー デコーダ１１４及びビデオ ミキ
サ１１６の動作を説明するため、第１２図に示す
波形図を適宜に参照するものとする。

通常、カラー デコーダ１１４は、カラー バ
ス１０８を介して優先セレクタ１０４から供給さ
れるビデオ カラー コードのカラー選択部分を
受け取る。この実施例においては、ビデオ カラ
ー コードのカラー選択部分は３カラー選択ビツ
トから構成される。３カラー選択ビツトにつき各
個有の組み合せに応じ、カラー デコーダ１１４
は、特定のカラー選択線３７０を介して“ハイ”
状態の出力信号を出力する。例えば、通常の３―
８線デコーダのように、カラー デコーダ１１４
は、パターン“011”のカラー選択ビツトを受け
取るのに応答し、カラー選択線３７０ａを介して
“ハイ”状態の出力信号を供給する。同様に、カ
ラー デコーダ１１４は、パターン“111”のカ
ラー選択ビツトを受け取るのに応答し、カラー選
択像３７０ａを介して“ハイ”状態の出力信号を
供給する。パターン“000”のカラー選択ビツト
を受け取るのに応答し、カラー デコーダ１１４
はカラー選択線３７０ａを介して“ハイ”状態の
出力信号を供給する。

通常、ビデオ ミクサ１１６は、信号路９６を
介してシークエンス制御部９２から供給される同
期信号の状態に従い、カラー発生モード、同期発
生モード又は外部ビデオ モードで動作する。カ
ラー発生モードにおいて、ゲート回路網３７２は
分圧器３７４から供給される基準電圧を選択的に
ミキサ トランジスタ３７６のゲートに供給し、
全体としてカラー位相発生器１１０から供給され
る相補対のカラー基準信号に同期される。この実
施例において、ビデオ カラー コードのカラー
選択部分におけるデジタル値の“011”は、ビデ
オ カラー コードの輝度部分のデジタル値に従
い、シアンヌは赤の色を表わす。従つて、例え
ば、カラー選択線３７０ａの“ハイ”状態の信号
を受け取るのに応答し、アンド ゲート３７８は
分圧器３７４のタツプ点３８０で上側のシアン基
準電圧をゲート トランジスタ３８４を介して高
輝度トランジスタ３８２に供給し、同時に分圧器
３７４のタツプ点３８６で下側のシアン基準電圧
をゲート トランジスタ３９０を介して低輝度ト
ランジスタ３８８に供給し、カラー位相発生器１
１０のインバータ３５４から供給されるシアンカ
ラー基準信号と同期している。同じような方法
で、アンド ゲート３９２は、分圧器３７４のタ
ツプ点３９４で上側の赤基準電圧をゲート トラ
ンジスタ３９６を介して低輝度トランジスタ３８
８に供給し、同時にに分圧器３７４のタツプ点３
９８で下側の赤基準電圧をゲート トランジスタ
４００を介して高輝度トランジスタ３８２に供給
し、カラー位相発生器１１０のインバータ３６４
から供給される赤基準信号と同期している。

この実施例において、高輝度トランジスタ３８
２は、カラー バス１０８を介して優先選択１０
４から供給されるビデオ カラー コードの輝度
ビツト部分により制御される。これに対し、低輝
度トランジスタ３８８はインバータ４０２を介し
て輝度ビツトの論理反転により制御される。従つ
て、カラー バス１０２のビデオ カラー コー
ドの輝度ビツトが“ハイ”状態のときは、上側シ
アン基準電圧及び下側赤基準電圧は、シアン及び
赤基準信号と全般的に交播する方法でそれぞれ同
期しミキサ トランジスタ３７６のゲートに供給
される。これに対し、カラー バス１０８のビデ
オ カラー コードの輝度ビツトが“ロー”の状
態のときは、上側シアン基準電圧及び下側赤基準
電圧は、シアン及び赤基準信号と全般的に交播す
る方法でそれぞれ同期し、ミキサ トランジスタ
３７６のゲートに供給される。

この実施例においては、上側シアン基準電圧及
び下側赤基準電圧は、シアン色の色値特性に比例
した電位差４０４及び中間輝度値に比例した平均
電位を有するように選択される。このため高輝度
トランジスタ３８２を介してミキサ トランジス
タ３７６のゲートに印加された信号は、信号路６
２に複合ビデオ信号を発生する。この複合ビデオ
信号は、第１２図において４０６で示すシアン色
に対する標準ビデオ波形でデジタル的に近似する
ものである。同じような方法で、下側シアン基準
電圧及び上側赤基準電圧は、赤色の色値特性に比
例した電位差４０８及び比較的低輝度値に比例し
た平均電位を有するように選択される。このた
め、低輝度トランジスタ３８８を介してミキサ
トランジスタ３７６のゲートに印加された信号は
信号路６２に第１２図において４１０で示す暗赤
色に対する標準ビデオ波形がデジタル的に近似さ
れた複合ビデオ信号を発生する。同様構成のアン
ド ゲート及びゲート トランジスタが“000”
及び“111”以外のカラー選択部を有するビデオ
カラー コードと関連された各カラー選択線３
７０に対して設けられる。

当業者において明らかなように、白及び灰色に
対応するビデオ波形は、固定された輝度値をもつ
が、色値をもたない。この実施例では、ビデオ
カラーのカラー選択部分におけるデジタル値の
“111”は、ビデオ カラー コードの輝度部のデ
ジタル値に従い、白又は灰色を表わす。従つて、
カラー選択線３７０ｂを介してカラー デコーダ
１１４から供給される出力信号は、同時に分圧器
３７４のタツプ点４１２での白基準電圧をゲート
トランジスタ４１４を介して高輝度トランジス
タ３８２と分圧器３７４のタツプ点４１６での灰
基準圧をゲート トランジスタ４１８を介して低
輝度トランジスタ３８８とに供給するのに用いら
れる。白基準信号が白色の輝度値に比例して選択
されたときは、高輝度トランジスタ３８２を介し
てミキサ トランジスタ３７６のゲートに供給さ
れた信号は、第１２図において４２０で示す白色
に対するビデオ波形をデジタル的に近似した複合
ビデオ信号を信号路６２に発生する。同様に、灰
基準電圧が灰色の輝度値に比例して選択されたと
きは、低輝度トランジスタ３８８を介してミキサ
トランジスタ３７６のゲートに供給された信号
は、信号路６２に灰色（第１２図に図示せず）に
対するビデオ波形をデジタル的に近似した複合ビ
デオ信号を発生する。

白及び灰色の場合と同様に、黒色は、固定した
輝度値をもつが、色値をもたない。この実施例で
は、ビデオ カラー コードのカラー選択部分に
おけるデジタル値の“000”は、ビデオ カラー
コードの輝度ビツト部分のデジタル値に従い、
黒色又は透明状態を表わす。従つて、カラー選択
線３７０ｃを介してカラー デコーダ１１４から
供給される出力信号は、分圧器３７４のタツプ点
４２２での黒基準電圧をゲート トランジスタ４
２４を介して高輝度トランジスタ３８２に印加す
るのに用いられる。従つて、輝度ビツトが“ハ
イ”状態にあるときは、高輝度トランジスタ３８
２を介してミキサ トランジスタ３７６のゲート
に供給された信号は、第１２図において４２６で
示す黒色に対するビデオ波形がデジタル的に近似
された複合ビデオ信号を複合路６２に発生する。
これに対し、輝度ビツトが“ロー”状態にあると
きは、アンド ゲート４２８は、ゲート トラン
ジスタ４２４によりゲートされた黒基準電圧をゲ
ート トランジスタ４３０を介してミキサ トラ
ンジスタ３７６のゲートに供給する。そして、信
号路６２の複合ビデオ信号は、第１２図において
４３２で示すように、黒色に対するビデオ波形を
デジタル的に近似する。

同期発生モードにおいて、ゲート回路網３７２
は、信号路９６を介してシークエンス制御部９２
から供給される同期信号に主に応答し、分圧器３
７４により供給される基準電圧をミキサ トラン
ジスタ３７６のゲートに選択的に供給する。例え
ば、信号路９６ａを介して“ハイ”状態の同期信
号を受け取つたのに応答し、アンド ゲート４３
４は、分圧器３７４のタツプ点４３６での同期基
準電圧をゲート トランジスタ４３８を介してミ
キサ トランジスタ３７６のゲートに供給する。
同期基準電圧が標準同期値に比例するように選択
されたときは、ミキサ トランジスタ３７４のゲ
ートに供給された信号は、第１２図において４４
０で示すように水平同期パルスに対するビデオ波
形をデジタル的に近似した複合ビデオ信号を信号
路６２に発生する。

信号路９６ｂから“ハイ”状態のバースト信号
を受け取つたのに応答し、アンド ゲート４４２
はカラー位相発生器１１０のインバータ３３８か
ら供給される黄基準信号に同期し、分圧器３７４
のタツプ点４４４で上側バースト基準電圧をゲー
ト トランジスタ４４６を介してミキサ トラン
ジスタ３７６のゲートに印加する。同様にして、
アンド ゲート４４８は、カラー位相発生器１１
０のインバータ３３８から供給される青基準信号
に同期し、分圧器３７４のタツプ点４５０での下
側バースト基準電圧をゲート トランジスタ４５
２を介してミキサ トランジスタ３７６のゲート
に印加する。従つて、上側基準電圧及び下側基準
電圧は、黄及び青色基準信号と全体として交播す
る方法で同期し、ミキサ トランジスタ３７６の
ゲートに印加される。上側及び下側バースト基準
電圧がNTSCカラー バーストのピーク ピーク
値特性に比例した電位差４５４及び照準ブランキ
ング レベルに比例した平均電位を有するように
選択することにより、ミキサ トランジスタ３７
６のゲートに供給された信号は、第１２図におい
て４５６で示すカラー バーストに対する標準ビ
デオ波形をデジタル的に近似した複合ビデオ信号
を信号路６２に発生する。

信号路９６ｃを介して“ハイ”状態のブランキ
ング信号を受け取つたのに応答し、インバータ４
５８は、“ロー”状態の出力信号を出力し、ノア
ゲート４６０に供給する。ノア ゲート４６０
は更に信号路９６ａ及び９６ｂを介してそれぞれ
供給される同期及びバースト信号を受け取る。当
業者において明らかなように、ブランキング信号
が“ハイ”状態にあり、かつ同期及びバースト信
号の両方が同時に“ロー”状態にあるときは、ノ
ア ゲート４６０は“ハイ”状態の出力信号を出
力する。従つて、ノア ゲート４６０は、これら
通常のブランキンゲ期間の部分が水平同期パルス
及びカラー バーストに用いられている間にの
み、分圧器３７４のタツプ点４２２での黒基準電
圧をゲート トランジスタ４６２を介してミキサ
トランジスタ３７６のゲートに印加する。黒基
準電圧が標準ブランキング レベルに比例した電
位を有するように選択されているので、ゲート
トランジスタ４６２を介してミキサ トランジス
タ３７６のゲートに供給された信号は、第１２図
において４６４で示すブランキング期間に対する
標準ビデオ波形をデジタル的に近似した複合ビデ
オ信号を信号路６２に発生する。信号路９６ｃの
ブランキング信号もカラー デコーダ１１４に供
給されているので、各カラー選択線３７０の出力
信号はブランキング期間中は“ロー”状態にあ
る。

外部ビデオ モードにおいて、インバータ４６
６は、信号路９６ｄを介してシークエンス制御９
２から供給される外部ビデオ信号付勢信号を受け
取るのに応答し、“ロー”状態の出力信号を出力
し、アンド ゲート４３４，４４２及び４４８に
それぞれ供給する。信号路９６ｄの外部ビデオ付
勢信号もノア ゲート４６０に供給される。その
結果アンド ゲート４３４，４４２，４４８及び
ノア ゲート４６０から出力される出力信号は、
全ブランキング期間で“ロー”状態に留まる。こ
の期間では、複合ビデオ信号の発生が禁止され
る。シークエンス制御部９２が通常の方法で外部
ビデオ信号の外部源と同期しているとすると、そ
の結果による信号路６２の複合ビデオ信号は、外
部ビデオ信号に含まれたブランキング、同期及び
バースト信号に比例したこれらの信号を有する。

外部デオ信号の同期部分を内部で発生した値と
代替するのに加え、この実施例のビデオ ミキサ
１１６も、優先セレクタ１０４から供給されるビ
デオ カラー コードが透明状態に対応るとき
は、外部ビデオ信号の情報部分を有する。特に信
号路９６ｄの外部ビデオ付勢信号が、“ハイ”状
態のときは、インバータ４６６から供給される出
力信号もアンド ゲート４２８に供給され、これ
より出力される出力信号を“ロー”状態に保持さ
せる。従つて、ゲート トランジスタ４２４，４
３０を介して黒基準電圧を互にゲートさせるのを
阻止する働きをする。その代りに、カラー選択線
３７０ｃ及びインバータ４０２から供給される輝
度ビツトの論理理反転に応答し、アンド ゲート
４７４は、オア ゲート４７０に“ハイ”状態の
出力信号を供給し、外部ビデオ付勢信号も“ハ
イ”状態のときは、アンド ゲート４６８を付勢
させる。その結果、アンド ゲート４６８は信号
路７６の外部ビデオ信号をゲート トランジスタ
４７２を介してミキサ トランジスタ３７６のゲ
ートに供給する。換言すれば、ビデオ ミキサ１
１６が外部ビデオ モードでないときは、透明状
態に対当するビデオ カラー コードは、黒色を
近似するデジタル波形（第１２図において４２６
で示す）を備えた信号路６２の複合ビデオ信号と
なる。しかし、ビデオ ミキサ１１６が外部ビデ
オ モードにあるときは、複合ビデオ信号は信号
路７６の外部ビデオ信号とほぼ同一となる。

ROMの説明 第１３図は、主として第１４図に示す論理図に
従い、低速ROMから成る離散的な装置の動作を
示すブロツク図である。全般に、低速ROM４８
は、メモリバス４６、バス バツフア５０、補助
バスを介してCPU１２より供給されるROMアク
セス リクエストに応答する。特に、CPU１２
は、低速ROM４８におけるアドレス カウンタ
４７６に新しいアドレスを書き込み、アドレス
カウンタ４７６における現在のアドレスを読み出
し、又はアドレス カウンタ４７６にあるアドレ
スをもつて、ROM配列４７８にあるデータを読
み出す。この実施例では、ROM配列４７８は、
6144×８ビツト バイトの処理情報を有し、それ
ぞれ16ビツト アドレスの下位13ビツトにより連
続的に又はランダムにアドレス可能である。16ビ
ツト アドレスの上位３ビツトは、以下で述べる
方法で、低速ROM４８を構成する８つの個別的
な装置において所望の一つを指定するページ指定
を構成する。

主として補助バス５２を介してCPU５２から
書き込み（判定ブロツク４８０）アドレス（判定
ブロツク４８２）ROMアクセス リクエストを
受け取ると、シークエンス制御４８４は、アドレ
ス カウンタ４７６の下位８ビツト位置に含まれ
ているアドレス ビツトをその上位８ビツト位置
にシフトすることにより新しいアドレスから成る
16ビツトのうちの８ビツトを受け取る用意をする
（処理ブロツク４８６）。新しいアドレスの最初の
８ビツトのアドレス ビツトが補助バス５２に準
備されると、シークエンス制御４８４は入力バツ
フア４８８を付勢し、入力バス４９０を介してア
ドレス カウンタ４７６の下位８ビツト位置へ最
初の８アドレス ビツトをロードする。シークエ
ンス制御４８４は、新しいアドレスの最初の８ビ
ツトを既にロードしたことを“記憶”するため
に、内部のフラグ（処理ブロツク４９４）を反転
させる（処理ブロツク４９４）。その結果、フラ
グがセツト状態であるときは（判定ブロツク４９
６）、シークエンス制御４８４はレデイ信号を発
生し（処理ブロツク４９８）、補助バス５２を介
してCPU１２に入力し、低速ROM４８がアドレ
スの次の８ビツト受け取り得る状態になつたこと
を示す。

シークエンス制御４８４は、次の書き込み（判
定ブロツク４８０）アドレス（判定ブロツク４８
２）ROMアクセス リクエストを受け取ると、
新しいアドレスの最初の８ビツトをアドレス カ
ウンタ４７６の下位８ビツト位置からその上位の
８ビツト位置へシフトする（判定ブロツク４８
６）。シークエンス制御４８４は、新しいアドレ
スの次の８ビツトが補助バス１２を介してCPU
１２から供給されると、入力バツフア４８８を付
勢し、入力バス４９０を介してアドレス カウン
タ４７６の下位８ビツトに新しいアドレスの次の
８ビツトをロードする（判定ブロツク４９２）。
フラグが２回反転されると（処理ブロツク４９
４）、フラグはリセツト状態になり（判定ブロツ
ク４９６）、シークエンス制御４８４は、自動増
加処理５００を実行する。

自動増加処理５００において、シークエンス制
御４８４はアドレス カウンタ４７６にもつ現在
のアドレスをアドレス ラツチ５０２にロードす
る（処理ブロツク５０４）。次に、シークエンス
制御４８４はアドレス カウンタ４７６の内容の
アドレスを増加する（処理ブロツク５０６）。そ
して、シークエンス制御４８４は、アドレス ラ
ツチ５０２の内容のアドレスを用い、ROM配列
４７８の特定アドレス位置にある処理情報をデー
タ ラツチ５０８へ転送する（処理ブロツク５１
０）。シークエンス制御４８４は、自動増加処理
５００を増加すると、フラグがセツトされている
ことを確認し（処理ブロツク５１２）、次いでレ
デイ信号を発生し（処理ブロツク４９８）、低速
ROM４８がCPU１２から次のROMアクセス リ
クエストを受け取り得る状態であることをCPU
１２に示す。

シークエンス制御４８４は、次のROMアクセ
ス リクエストが読み出し（判定ブロツク４８
０）データ（判定ブロツク５１４）命令のとき
は、データ ラツチ５０８に貯えられている処理
情報を出力ラツチ５１６（処理ブロツク５１８）
に転送する。アドレス カウンタ４７６にあるア
ドレスのページ指定が発生の時点で特定の装置に
割り付けられた個有のページ数に対応するときは
（判定ブロツク５２０）、ページ選択５２２は、信
号路５２６を介して出力バツフア５２４を付勢し
（処理ブロツク５２８）、出力バス５３０を介して
出力ラツチ５１６から供給される処理情報を補助
バス５２へ供給する。その後、又はベージ数が対
応しなかつたときは（判定ブロツク５２０）、シ
ークエンス制御４８４は、前述の自動増加処理５
００を実行し、フラグがリセツトされているのを
確認し（処理ブロツク５１２）、レデイ信号を発
生して（処理ブロツク４９８）、要求したデータ
が補助バス５２に準備されていることを示す。

シークエンス制御４８４は、読み出し（判定ブ
ロツク４８０）アドレス（判定ブロツク５１４）
ROMアクセス リクエストを受け取ると、アド
レス カウンタ４７６上位８ビツト位置にある８
アドレス ビツトを出力ラツチ５１６へ転送する
（処理ブロツク５３２）。次に、シークエンス制御
４８４は、出力バツフア５２４を付勢し（処理ブ
ロツク５３４）、出力バス５３０を介して出力ラ
ツチ５１６から供給される上位アドレス バイト
を補助バス５２へ供給する。そして、シークエン
ス制御４８４は、アドレス カウンタ４７６の下
位８ビツト位置にある８アドレス ビツトをその
上位８ビツト位置へシフトする（処理ブロツク５
３６）。その後、シークエンス制御４８４はフラ
グがリセツトされているのを確認して（処理ブロ
ツク５１２）レデイ信号を発生し（処理ブロツク
４９８）、アドレスの上位バイトが補助バス５２
に準備されていることを示す。

シークエンス制御４８４は、次の読み出し（判
定ブロツク４８０）アドレス（判定ブロツク５１
２）命令を受け取ると、現在、アドレス カウン
タ４７６の上位８ビツト位置にあるアドレスの下
位バイトを出力ラツチ５１６へ転送し（処理ブロ
ツク５３２）、出力バツフア５２４を付勢し（処
理ブロツク５３４）、下位アドレス バイトを補
助バス５２に出する。前と同じように、シークエ
ンス制御４８４は、次にアドレス カウンタ４７
６の下位８ビツト位置にある８ビツトをその上位
８ビツト位置へシフトし（処理ブロツク５３
６）、フラグがリセツトされているのを確認して
（処理ブロツク５１２）、レデイ信号を発生し（処
理ブロツク４９８）、下位アドレス バイトが補
助バス５２に準備されていることをCPU１２に
示す。

シークエンス制御４８４は、書き込み（判定ブ
ロツク４８０）データ（判定ブロツク４８２）
ROMアクセス リクエストを受け取ると、単に
自動増加処理５００を実行し、次いでフラグをリ
セツトし（処理ブロツク５１２）、レデイ信号を
発生し（処理ブロツク４９８）、命令の終了を示
す。このように、書き込みデータ命令は、フラグ
をリセツトするのに便利な方法であると共に、自
動増加の動作を達成する。

この実施例においては、CPU１２は最初書き
込みデータ命令を出力してフラグをリセツトす
る。次に、CPU１２は連続した２つの書き込み
アドレス命令により選択したスタート アドレス
を出力する。その後、ROM４８は、CPU１２が
出力した次の各読み出しデータ命令に応答し、連
続的な高位のアドレス位置にある処理情報を出力
する。低速ROM４８は、各読み出しデータ命令
に応答して実行した自動増加処理５００の一部と
して、連続した次のバイトをデータ ラツチ５０
８に導くので、CPU１２に対する高速転送を可
能にする。従つて、CPU１２は、読み出しデー
タ命令を出力した後、データに対する待ち時間が
最小のものとなる。

以上、この発明の特定の実施例を説明したが、
特許請求の範囲で限定したように、この発明の精
神及び範囲から逸脱することなく、この発明で開
示した種々の実施例につき、部分又は要素の構
造、構成又は動作において、変更が可能である。

(ト) 発明の効果 本願発明によれば、外部メモリに、偏位情報を
記憶させるための第３領域を設定し、出力信号発
生手段が偏位情報に基き、第１表示情報より第２
表示情報を優先させるべき部分を定められ、第１
表示情報と第２表示情報とを書き換えなくても、
偏位情報のみ書き換えることにより、前景画面
を、背景画面上で自由に移動させることができる
ので、前景画面の移動に必要な中央処理装置の演
算数を減少させることができるという効果を得ら
れる。

特に、偏位情報は画素単位で前景画面の偏位を
指定できるので、前景画面の移動を滑かにし、自
然な動作にすることができるという効果も得られ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例についてのデジタ
ル計算システムを示すブロツク図、第２図は第１
図に示したビデオ デイスプレイ プロセツサの
ブロツク図、第３図はビデオ デイスプレイ プ
ロセツサのオーバレイ制御部の動作の全般を示す
ブロツク図、第４図はビデオ デイスプレイ プ
ロセツサのレジスタ制御部及び制御レジスタ部を
示すブロツク図、第５図は第３図との関連におい
てビデオ デイスプレイ プロセツサのオーバレ
イ制御部の動作全般を説明する論理図、第６図は
第５図の論理図の他の一部を示す論理図、第７図
は第５図の論理図の他の一部を示す論理図、第８
図はビデオ デイスプレイ プロセツサにおける
RAM制御部の動作を示す論理図、第９図はビデ
オ デイスプレイ プロセツサの優先セレクタを
示すブロツク図、第１０図はビデオ デイスプレ
イ プロセツサのカラー位相発生器を示す回路
図、第１１図はビデオ デイスプレイ プロセツ
サのカラー デコーダ及びビデオ ミキサを示す
回路図、第１２図はビデオ デイスプレイ プロ
セツサのビデオ発生部分の動作を示す多数の波形
図、第１３図は第１図に示す低速ROMのブロツ
ク図、第１４図へ第１３図に示す低速ROMの動
作を示す論理図である。 １２…中央処理装置（CPU）、５６…外部メモ
リ（RAM）、６０…ビデオ デイスプレイ プロ
セツサ、９０…外部メモリ制御手段（RAM制御
部）、９２，１００，１０４，１１２…出力信号
発生手段（シーケンス制御部、オーバレイ制御
部、優先セレクタ、複合ビデオ発生器）。

Claims (1)

1. 【特許請求の範囲】 １ Ａ (A‐1)背景画面を構成する画素パターン
   に関する第１表示情報と、(A‐2)前景画面を構
   成する画素パターンに関する第２表示情報と、 (A‐3) 前記背景画面と前記前景画面とに基き
   形成される表示画面上の基準位置に対する前
   記前景画面の偏位を水平方向偏位の画素数と
   垂直方向偏位の画素数とによつて画素単位で
   指定する偏位情報と、を出力する中央処理装
   置と、 Ｂ (B‐1) 前記第１表示情報を記憶する第１領
   域と、 (B‐2) 前記第２表示情報を記憶する第２領域
   と、 (B‐3) 前記偏位情報を記憶する第３領域と、 を有する外部メモリと、 Ｃ 前記表示画面を表示するラスタ走査式のビデ
   オ出力信号を発生するビデオ デイスプレイ
   プロセツサであつて、 (C‐1) 前記ビデオ出力信号のラスタ走査の位
   置情報に基づくメモリ リクエスト信号に応
   答して前記外部メモリから前記第１表示情報
   と前記第２表示情報と前記偏位情報とを読み
   出す外部メモリ制御手段と、 (C‐2) 前記偏位情報に基づき前記表示画面中
   で前記前景画面が前記背景画面に重なる部分
   を定め、重なる部分では前記第２表示情報を
   選択し、重ならない部分では前記第１表示情
   報を選択して前記表示画面のビデオ出力信号
   を形成するビデオ出力信号発生手段と、 を備えたビデオ デイスプレイ プロセツサと、 Ｄ 前記ビデオ出力信号に基き前記表示画面を表
   示するラスタ走査式表示装置と、 を備えたビデオ デイスプレイ システム。