JP3598575B2 - 画像制御装置 - Google Patents
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Description
【産業上の利用分野】
本発明は、例えば「目」、「口」や「鼻」等の顔の各部位を表示するための複数の表示面を有し、これら表示面を重ね合わせて形成される似顔絵像を画面表示する装置などに用いて好適な画像制御装置に関する。
【0002】
【従来の技術】
周知のように、ビデオゲーム機などに用いられる画像制御装置では、表示すべき画面を複数の表示面から構成しており、例えば、画面背景色を形成するバックドロップ面上に背景面を形成するバックグラウンド面を置き、さらにその上に”キャラクタ”を移動表示させるオブジェクト面が置かれるようになっている。このようなレイヤ構造をなす各表示面は、1つに重ね合わされて表示画面を形成するため、動画表示に好都合な手法として多用されていることが知られている。
【0003】
すなわち、レイヤ構造を持たない単一の表示面上でキャラクタ画像を動画表示する場合には、キャラクタ画像を移動させた後の背景部分が抜けてしまうが、レイヤ構造により表示画面を形成すれば、キャラクタ画像が移動しても、その背景部分が表示されるため、何の不都合も生じない。さらに、レイヤ構造による複数の表示面でそれぞれ動画表示させておき、そのうち必要な表示面だけを選択して画面表示すると、動画表示される画像を登場させたり、消失させる等の特殊効果が容易に得られる利点も兼ね備えている。
【0004】
【発明が解決しようとする課題】
さて、このような従来の画像制御装置では、レイヤ構造の各表示面に種々の変更を加えて各様な表示効果を得ており、その一態様として画面表示される画像を半透明から徐々に消失させる消失効果が知られている。表示面を半透明状態から次第に消失させる手法としては、表示面を構成する画素単位のカラーデータに対して特定の単一色のカラーデータを加算し、このカラーデータの値を徐々に大きくしていき、画像を特定色中にフェードインさせるようにしている。
【0005】
ところで、こうした消失効果を、複数の表示面を重ね合わせたカラー画像に付与するためには、重ね合わせたカラー画像を形成するカラーデータに対して徐々に値が大きくなる単一色のカラーデータを加算することになる。特に、複数の表示面の内、特定の表示面の画像だけに消失効果を付与する際には、その表示面を形成するカラーデータに対してのみ、徐々に値が大きくなる特定色のカラーデータを加算しなければならない。
【0006】
しかしながら、従来の構成においては、特定の画像に対してのみ、例えば全ての画像を重ね合わせた後の画像のみ、あるいは予め定められた画像のみに上述した消失効果を付与し得るだけであって、任意に選択した表示面の画像に対して消失効果を付与するには、装置構成自体を変更しなければならない。このため、装置構成を変更せずに任意の表示面の画像を半透明から徐々に消失させる消失効果を付与できる画像制御装置が待望されている。
本発明は、上述した事情に鑑みてなされたもので、装置構成を変更せずに任意の表示面の画像を半透明から徐々に消失させる消失効果を付与できる画像制御装置を提供することを目的としている。
【0007】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、画面を構成する画素単位の表示色を示すカラー画像データを複数画面分入力可能な画像データ入力手段と、複数の系統を有し、各系統に対して前記画像データ入力手段により入力された複数画面分のカラー画像データの中の少なくとも1つの画面のカラー画像データを割り当て、各系統毎に割り当てられたカラー画像データを重ね合せて出力する画像分離手段と、前記画像分離手段が出力する各系統のカラー画像データをそれぞれ演算する第1演算手段と、特定色を示すカラーデータを記憶する特定色記憶手段と、この特定色記憶手段に記憶されるカラーデータの値を順次変更する変更手段と、前記第1演算手段の加算出力と前記特定色記憶手段から読み出されるカラーデータとを加算する第2演算手段とを有することを特徴としている。
【0008】
上記請求項1に従属する請求項2に記載の発明では、前記画像分離手段は、各系統毎に割り当てられる各画面のカラー画像データに対して表示上の前後関係を表わす優先度を付与する優先度付与手段を含み、この優先度付与手段によって付与される優先度に応じてカラー画像データを重ね合せて出力することを特徴とする。
【0009】
また、請求項1に従属する請求項3に記載の発明では、前記画像分離手段は、複数の系統の内の少なくとも1つの系統から出力されるカラー画像データが透明であるか否かを判定する透明判定手段と、この透明判定手段にて透明判定された画素単位のカラー画像データを特定色のカラー画像データに置換して出力し、一方、透明判定されないカラー画像データはそのまま出力する複数の透明色変換手段とを含むことを特徴とする。
【0010】
さらに、請求項1に従属する請求項4に記載の発明では、前記第1演算手段は、前記画像分離手段から入力される各系統のカラー画像データの少なくとも1つをオフ状態に設定するオフ手段を有することを特徴としている。
【0011】
【作用】
本発明では、画像データ入力手段がカラー画像データを複数画面分入力すると、画像分離手段は各系統に入力された複数画面分のカラー画像データの中の少なくとも1つの画面のカラー画像データを割り当てると共に、各系統毎に割り当てられたカラー画像を指定順序で重ね合せて出力し、第1演算手段が各系統のカラー画像を半透明状態で重ね合わた表示画像を形成する一方、第2演算手段がこの表示画像に特定色を半透明で重ね合わせる。そして、変更手段が特定色記憶手段に記憶されるカラーデータの値を順次変更すると、表示画像が特定色に溶明する。これにより、装置構成を変更せずとも、任意の表示面の画像を半透明から徐々に消失させる消失効果を付与することが可能になる。
【0012】
【実施例】
以下、図面を参照して本発明の実施例について説明する。
A.実施例の構成
(1)全体構成
図1は、本発明の一実施例による画像制御装置1の全体構成を示すブロック図である。画像制御装置1は、後述する構成要素10〜20に基づき生成されるコンポジットビデオ信号SVおよびオーディオ信号SAをディスプレイ装置2に供給する。ディスプレイ装置2は、例えば通常のテレビジョン受像機、あるいはサウンドシステムを備えるVDT(ビデオ・ディスプレイ・ターミナル)であり、画像制御装置1側から供給されるコンポジットビデオ信号SVに応じた画像を画面表示する一方、オーディオ信号SAをBGMあるいは効果音等として放音する。
【0013】
画像制御装置1において、10は各種操作スイッチを備えるコントローラであり、操作者によるスイッチ操作に応じた操作信号を発生する。コントローラ10には、各表示面にどのような画像を割り当てるかを指定したり、どのような表示態様で各表示面の画像を画面表示させるか等の表示態様を指定する操作スイッチの他、画面背景色の色相を次第に上げて表示画像をフェードイン(溶明)させる消失スイッチも設けられている。11はコントローラ10が発生する操作信号に基づき装置各部を制御するCPUであり、その動作については後述する。なお、CPU11は図示されていないDMAコントローラ等の周辺装置を含み、DMA転送し得るように構成されている。
【0014】
12は、CPU11によってロードされる各種制御プログラムの他に、キャラクタ系の画像であるバックグラウンド画像BGやオブジェクト画像OBJ、あるいはビットマップパターンを形成するビットマップ画像BMが記憶されるROMである。13はCPU11の演算結果やフラグ値を一時記憶する各種レジスタから構成されるワークRAMである。
14はCPU11の制御の下に表示制御するビデオ・ディスプレイ・プロセッサ(以下、VDPと称す)である。VDP14は、SRAM15(スタティックRAM)およびDP−RAM16(デュアルポートRAM)に格納される各種画像データに基づき、CPU11が指示する表示態様で画面表示するための表示データ(RGBデータ)を発生する。
【0015】
ここで言う表示態様とは、設定されたプライオリティに基づき表示面同士の重なり具合を調整したり、重ねた表示面を半透明状態で表示させた後に消失効果を付与する等の形態を指す。つまり、VDP14では、CPU11が指定するプライオリティに従って表示面の前後関係を定め、これに基づいてSRAM15およびDP−RAM16に格納される各種画像データを重ね合せてひとつの画面を形成する表示データ(RGBデータ)を発生するようにしており、その具体的な構成については追って詳述する。
【0016】
SRAM15は、CPU11の指示によりROM12側からDMA転送されてくるオブジェクト画像OBJあるいはバックグラウンド画像BGを形成する画像データを一時記憶する。一方、DP−RAM16は、ROM12側からDMA転送されてくるビットマップ画像BMを形成する画像データを一時記憶する。このDP−RAM16は、画像データを高速に書き込み・読み出しする為に、書込みポートと読み出しポートとの両ポートを用いて画像データを書き込みながら読み出せる構成を備えている。
【0017】
17はエンコーダであり、上述したVDP14から出力される表示データ(RGBデータ)をコンポジットビデオ信号SVに変換して出力する。18は音源処理回路である。音源処理回路18は、CPU11の指示の下に、サウンドRAM19に記憶されている波形データに基づいて楽音合成し、これによって得られる楽音データを次段のD/A変換器20に供給する。D/A変換器20は、音源処理回路18から供給される楽音データをオーディオ信号SAに変換して出力する。
【0018】
(2)VDP14の構成
次に、図2を参照してVDP14の構成について説明する。VDP14は、インタフェース部30、画像発生部40、同期制御部50および表示制御部60から構成されており、以下各部の構成について詳述する。
▲1▼インタフェース部30の構成
インタフェース部30は構成要素31〜33から形成される。31はCPUインタフェース部であり、CPU11側から供給される各種制御信号を入力してVDP14の各部に供給する一方、VDP14側で発生する各種タイミングデータをCPU11側へ出力する。32はSRAMインタフェース部であり、上記CPUインタフェース部31を介してDMA転送されるオブジェクト画像OBJあるいはバックグラウンド画像BGをSRAM15側の指定アドレスへ書き込むと共に、CPU11の指示に応じてSRAM15側から読み出されるオブジェクト画像OBJあるいはバックグラウンド画像BGを画像発生部40(後述する)に供給する。
【0019】
ここで、図3を参照してSRAMインタフェース部32に接続されるSRAM15のメモリ構成について説明しておく。
SRAM15には、記憶エリアEBG1〜EBG2、記憶エリアEOA(1)〜EOA(n)および記憶エリアEOB(1)〜EOB(n)が設けられている。記憶エリアEBG1〜EBG2には、それぞれバックグラウンド表示面BG−A、バックグラウンド表示面BG−Bを形成するバックグラウンド画像データがそれぞれストアされる。また、記憶エリアEOA(1)〜EOA(n)には、オブジェクト表示面OBJ−Aを形成するオブジェクト画像データがストアされる。
【0020】
さらに、記憶エリアEOB(1)〜EOB(n)には、オブジェクト表示面OBJ−Bを形成するオブジェクト画像データがストアされる。オブジェクト表示面OBJ−A,OBJ−Bを形成する画像データは、例えば、32ドット×32ドットのオブジェクトセルを形成する色データであり、上記表示面OBJ−A(あるいはOBJ−B)には、こうしたオブジェクトセルが最大n個(例えば、128個)表示し得るようになっている。
【0021】
次に、再び図2に戻り、VDP14の構成について説明を進める。図2において、33はDP−RAMインタフェース部である。このインタフェース部33は、CPUインタフェース部31を介してDMA転送されるビットマップ画像BMをDP−RAM16側の指定アドレスへストアする一方、CPU11の指示に応じてDP−RAM16側から読み出されるビットマップ画像BMを画像発生部40側(後述する)に供給する。
DP−RAM16には、図4(イ)に図示するように、記憶エリアEBM1〜EBM2が設けられており、記憶エリアEBM1にはビットマップ表示面BM−Aを形成するビットマップ形式の画像データが、記憶エリアEBM2にはビットマップ表示面BM−Bを形成するビットマップ形式の画像データが格納されるようになっている。
【0022】
▲2▼画像発生部40の構成
画像発生部40は構成要素41〜44からなる。41はオブジェクトアトリビュートメモリ部であり、オブジェクト表示面OBJ−Aおよびオブジェクト表示面OBJ−Bに表示される各オブジェクトの「番号」と、その表示位置を表わす「座標値」とを記憶する。オブジェクトアトリビュートメモリ部41は、図4(ロ)に図示するように、オブジェクト表示面OBJ−A,OBJ−Bに各々対応する記憶領域に分割されており、各表示面に対応する記憶領域は、表示するオブジェクトの「番号」が格納される記憶エリアENUMと、表示位置を表わす「XY座標値」が格納される記憶エリアELOCとから形成されている。このような形態でオブジェクトアトリビュートメモリ部41に一時記憶されるオブジェクト属性は、上述したCPUインタフェース部31を介してCPU11の指示に応じて更新される。
【0023】
42はオブジェクト表示面OBJ−A,OBJ−Bの各画像を水平走査タイミング毎に発生するオブジェクトジェネレータ部である。オブジェクトジェネレータ部42は、2つのラインバッファを備えており、上記オブジェクトアトリビュートメモリ部41に記憶されるオブジェクト属性を参照してSRAM15側より読み出す1水平走査ライン分の画像データ、すなわち、オブジェクト表示面OBJ−Aに対応する画像データとオブジェクト表示面OBJ−Bに対応する画像データとをそれぞれラインバッファへ格納する。
また、このジェネレータ部42では、両ラインバッファに格納される画像データを、後述する同期制御部60から供給される同期信号に基づき水平ブランキング期間に次段の表示制御部50(後述する)へ転送した後、次の走査ライン分の画像データを再びSRAM15側から読み出す処理を順次繰り返すようになっている。
【0024】
43はバックグラウンド表示面BG−A,BG−Bの各画像を水平走査タイミング毎に発生するバックグラウンドジェネレータ部であり、上記ジェネレータ部42と同様に2つのラインバッファを備える。このジェネレータ部42では、SRAM15側からバックグラウンド表示面BG−Aに対応する画像データとバックグラウンド表示面BG−Bに対応する画像データとをそれぞれラインバッファへ格納して水平ブランキング期間に次段の表示制御部50(後述する)へ転送した後、次の走査ラインに対応する画像データを再びSRAM15側から読み出す処理を順次繰り返す。
【0025】
44はビットマップ表示面BM−A,BM−Bの各画像を水平走査ライン毎に発生するビットマップジェネレータ部であり、2つのラインバッファを備える。このジェネレータ部43では、DP−RAM16側からビットマップ表示面BM−A,BM−Bに各々対応する画像データをそれぞれラインバッファへ格納して水平ブランキング期間に次段の表示制御部50(後述する)へ転送した後、次の走査ラインに対応する画像データを再びSRAM15側から読み出す処理を順次繰り返す。
【0026】
このように、画像発生部40では、オブジェクトアトリビュートメモリ部41に記憶されるオブジェクト属性に対応した「オブジェクト表示面OBJ−A,OBJ−B」と、「バックグラウンド表示面BG−A,BG−B」と、「ビットマップ表示面BM−A,BM−B」とからなる合計6表示面分の画像を生成する。これら表示面は、ひとつに重ねられて1表示画面を形成するものであり、その重なり具合を表わす前後関係は、表示面毎に付与されるプライオリティ(後述する)によって定まる。
例えば、図5に示す一例では、バックグラウンド表示面BG−Bに最も高いプライオリティが付与されて最も手前側に位置し、以下「OBJ−B」→「BM−A」→「OBJ−A」→「BM−B」→「BG−A」の順にプライオリティが下がるに連れて奥側となる。なお、各表示面の重なり具合は、後述する表示制御部60によって制御される。
【0027】
▲3▼同期制御部50の構成
同期制御部50は、構成要素51〜54から構成される。51はVDP14内部で用いられる各種動作クロック信号を発生するオシレータ部である。52はこのオシレータ部51から供給されるクロック信号をカウントしてなる水平同期カウンタ値/垂直同期カウンタ値を発生する水平/垂直同期カウンタ部である。水平同期カウンタ値と垂直同期カウンタ値とは、図6に図示するように、それぞれ水平表示期間と垂直表示期間とを表わす値である。
【0028】
53はデコーダ部であり、水平/垂直同期カウンタ部52が発生する水平同期カウンタ値/垂直同期カウンタ値をそれぞれデコードして水平同期信号および垂直同期信号を発生する。デコーダ部53が発生する同期信号は次段のビデオ信号ジェネレータ部54に供給される一方、上述した各ジェネレータ部42〜44および表示制御部60にも供給されるようになっている。ビデオ信号ジェネレータ部54は、水平同期信号および垂直同期信号を重畳したコンポジットビデオ信号SVを発生する。
【0029】
▲4▼表示制御部60の構成
表示制御部60は構成要素61〜64からなる。61はプライオリティコントローラ部であり、上述した画像発生部40が生成する6つの表示面(「OBJ−A」,「OBJ−B」,「BG−A」,「BG−B」,「BM−A」,「BM−B」)についての重なり具合を制御する。このプライオリティコントローラ部61は、後述するコントロールレジスタ群64にストアされる表示制御データ(プライオリティOBJpriおよびプライオリティBGpri)に応じて各表示面の前後関係を定める。
【0030】
ここで、図7を参照してプライオリティコントローラ部61の概念構成について説明しておく。プライオリティコントローラ部61は、シフトレジスタ的に動作するメモリ61aを備え、各バンクエリアB1〜B11には指定プライオリティに対応する表示面の画像(1水平走査ライン分のカラーコード)がストアされる。これらバンクエリアB1〜B11の内、バンクエリアB1に最も高いプライオリティの表示面が割り当てられ、これ以降はプライオリティ降順の表示面が割り当てられる。
【0031】
本実施例の場合、予めバンクエリアB2,B4,B6,B9にそれぞれ「オブジェクト表示面OBJ−B」、「ビットマップ表示面BM−A」、「ビットマップ表示面BM−B」、「バックグラウンド表示面BG−B」が固定的に割り当てられ、残りのバンクエリアB1,B3,B5,B7,B8,B10に対して「オブジェクト表示面OBJ−A」あるいは「バックグラウンド表示面BG−A」が指定プライオリティに応じて割り当てられる。
すなわち、「オブジェクト表示面OBJ−A」は、プライオリティOBJpriの値に応じてバンクエリアB1,B5,B7,B10のいずれかにストアされる。また、「バックグラウンド表示面BG−A」は、プライオリティBGpriの値に応じてバンクエリアB3,B8のいずれかにストアされる。
【0032】
プライオリティOBJpriおよびプライオリティBGpriは、後述するコントロールレジスタ群64のプライオリティレジスタPRIOにセットされる値である。このプライオリティレジスタPRIOは、CPU11によって内容が書き換えられるものであり、例えば、上記プライオリティOBJpriが「1」,プライオリティBGpriが「0」とされた場合、「オブジェクト表示面OBJ−A」がバンクエリアB5にセットされ、一方、「バックグラウンド表示面BG−A」がバンクエリアB8にセットされる。この結果、各表示面の重なり具合は、図8に示す通り、「OBJ−B」が最も手前側となり、以降「BM−A」→「OBJ−A」→「BM−B」→「BG−A」→「BG−B」の順に設定される。
【0033】
結局、本実施例の場合、「オブジェクト表示面OBJ−A」のレイヤ位置がプライオリティOBJpriの値に応じて4通り有り、「バックグラウンド表示面BG−A」のレイヤ位置がプライオリティBGpriの値に応じて2通り有るから、都合8通りに各表示面の重なり具合を変更させることが可能になる。なお、バンクエリアB11に格納されるバックドロップBDは、表示面ではなく、背景となる表示面が透明であった時の背景色を決める単一色のカラーコードである。
【0034】
次に、再び図2に戻り、表示制御部60の構成について説明を進める。図において、62はカラールックアップテーブル部であり、上述したプライオリティコントローラ部61によって前後関係が定められた各表示面の画像データ(カラーコード)を表示データ(RGBデータ)に変換する。63は上記テーブル部62から供給される表示データ(RGBデータ)をD/A変換してRGBアナログ信号を発生するD/A変換部である。64は、CPUインタフェース部31を介してCPU11側から供給される各種表示制御データを一時記憶するコントロールレジスタ群である。コントロールレジスタ群64には、上述したプライオリティOBJpriおよびプライオリティBGpri等、CPU11側から供給される各種表示制御データを一時記憶する複数のレジスタから構成されている。
【0035】
ここで、図9〜図11を参照してコントロールレジスタ群64に設けられる主要レジスタの構成について説明する。まず、図9はディスプレイイネーブルレジスタDENAの構成を示す図である。このレジスタDENAは、上述した6つの表示面毎に表示するか否かを指定するデータがセットされる6ビット長のレジスタである。各ビットには、「0(OFF:非表示)」あるいは「1(ON:表示)」のデータがセットされ、各ビット位置LSB〜MSBは、それぞれ「オブジェクト表示面OBJ−B」、「オブジェクト表示面OBJ−A」、「ビットマップ表示面BM−B」、「ビットマップ表示面BM−A」、「バックグラウンド表示面BG−B」および「バックグラウンド表示面BG−A」が対応付けられている。
【0036】
次に、図10は、αβイネーブルレジスタαβENAの構成を示す図である。レジスタαβENAは、前述した画像発生部40が発生する各表示面を2系統(α系、β系)に分けた場合に、いずれの系統にするかを選択するデータを一時記憶するものである。レジスタαβENAは、各表示面毎にα系、β系のいずれを指定するデータ([0:無効],[1:有効])がセットされるよう全12ビット長で形成されている。なお、このレジスタαβENAにセットされるデータが意図するところについては後述する。
【0037】
図11(イ)は、プライオリティレジスタPRIOの構成を示す図である。レジスタPRIOは、全5ビット長で形成され、そのビット位置LSBには前述したプライオリティBGpriがセットされ、ビット位置2SB〜3SBにはプライオリティOBJpriがセットされる。ビット位置4SBにはα系を表示するか否かを指定するデータDisp enable α([0:ブランク],[1:α])がセットされ、ビット位置MSBにはβ系を表示するか否かを指定するデータDisp enable β([0:ブランク],[1:β])がセットされる。
【0038】
次に、図11(ロ)は、ディスプレイモードレジスタDISPの構成を示す図である。このレジスタDISPは、2ビット長のレジスタであり、その下位ビットには後述する演算部75においてα系の画像(表示データ)とβ系の画像(表示データ)とを加算するか、あるいはα系の画像からβ系の画像を減算するかを指定するデータAS1([0:加算],[1:減算])がセットされる。また、上位ビットには後述する後部演算部77における加算処理あるいは減算処理を指定するデータAS2([0:加算],[1:減算])がセットされる。
【0039】
(3)表示制御部60の機能モデル構成
次に、本発明の要旨に係わる表示制御部60の機能モデルについて説明する。さて、表示制御部60は、コントロールレジスタ群64に配設される上記各レジスタDENA、αβENA、PRIOおよびDISPに一時記憶される各種表示制御データに応じてプライオリティコントローラ部61、カラールックアップテーブル部62およびD/A変換部63を制御する訳であるが、その制御はVDP14内部にインプリメントされるマイクロコードによって実現される。
そこで、以下では、このマイクロコードに基づき構成要素61〜64を制御して「表示面間のプライオリティを任意に設定して表示態様を切換える」表示制御部60の機能モデルについて説明する。
【0040】
図12は、表示制御部60の機能モデル構成を示すブロック図であり、図2に示した各部と共通する要素には同一の番号を付している。この図において、80−1〜80−6はα/βセレクタである。α/βセレクタ80−1,80−2は、前述したビットマップジェネレータ部44が発生するビットマップ表示面BM−A,BM−Bの画像データ(カラーコード)をα系とβ系とに分離する。この系統分離は、上述したレジスタαβENAの5SB〜6SB(BM−A),7SB〜8SB(BM−B)の値に応じてなされる。
【0041】
また、α/βセレクタ80−3,80−4では、バックグラウンドジェネレータ部43が発生するバックグラウンド表示面BG−A,BG−Bの画像データ(カラーコード)を、レジスタαβENAのLSB〜2SB(BG−A),3SB〜4SB(BG−B)の値に応じてα系とβ系とに分離する。さらに、α/βセレクタ80−6,80−6では、オブジェクトジェネレータ部42が発生するオブジェクト表示面OBJ−A,OBJ−Bの画像データ(カラーコード)を、レジスタαβENAの9SB〜10SB(OBJ−A),11SB〜MSB(OBJ−B)の値に応じてα系とβ系とに分離する。
【0042】
プライオリティコントロール部61は、α系プライオリティコントローラ61−1と、β系プライオリティコントローラ61−2とから形成されており、両コントローラ61−1,61−2は、図7に図示した概念構成を有している。
α系プライオリティコントローラ61は、レジスタPRIOに格納されるプライオリティOBJpri(2SB〜3SB)およびプライオリティBGpri(LSB)に応じてα系における表示面の前後関係(重なり順序)を定め、一方、β系プライオリティコントローラ61−2はこれと同様、β系における各表示面の前後関係(重なり順序)を定める。
本実施例の場合、「オブジェクト表示面OBJ−A」のレイヤ位置がプライオリティOBJpriの値に応じて4通り変化し、「バックグラウンド表示面BG−A」のレイヤ位置がプライオリティBGpriの値に応じて2通り変化するので、都合8通りのレイヤ構造として表示面の重なり具合を変更させ得る。
【0043】
62はカラールックアップテーブルであり、上記コントローラ61−1,61−2において前後関係が定められた各表示面の画像データ(カラーコード)を表示データに変換して出力する。なお、ここで言う表示データとは、各表示面の画像を形成する画素単位毎の色を示すRGBデータ(カラーデータ)を指している。70はコントローラ61−1から供給される画像データ(カラーコード)が「透明(無色)」であるか否かを判定する透明判定部である。透明判定部70は、「透明(無色)」の画像データ(カラーコード)を検出した場合、検出信号を発生する。71は15ビット長のBDカラーレジスタであり、所定の画面背景色を表わすカラーデータ(RGB各5ビット)が格納されている。72はバックドロップ混合部であり、上述した透明判定部70が検出信号を発生した場合にのみ、BDカラーレジスタ71にセットされているカラーデータを次段へ出力し、それ以外の場合にはカラールックアップテーブル62から供給されるカラーデータを次段へ供給するよう切換え動作する。
【0044】
73,74はブランクON/OFF部である。ブランクON/OFF部73,74は、それぞれプライオリティレジスタPRIOの4SB、5SBに格納されるデータDisp enable α、Disp enable βの値に応じて前段側から供給される表示データを出力するか否かを制御する。
つまり、ブランクON/OFF部73にあっては、データDisp enable αが「0」の時にはα系の表示データを次段へ供給せず、「1」の場合にのみ次段へ出力する。同様に、ブランクON/OFF部74でも、データDisp enable βが「0」の時にはβ系の表示データを次段へ供給せず、「1」の場合にのみ次段へ出力する。
【0045】
75は前述したディスプレイモードレジスタDISPの下位ビット位置に格納されるデータAS1に応じてα系の表示データとβ系の表示データとを加減算して出力する演算部であり、データAS1が「0」の時に(α+β)を算出し、「1」の時に(α−β)を算出する。76は単一色のカラーデータを発生するモノカラーレジスタである。このレジスタ76に格納されるカラーデータは、前述した消失効果を付与する際にCPU11によって順次インクリメントされ、これにより表示されている画像を単一色によってフェードインさせるようになっている。
【0046】
77は演算部75の出力と上記モノカラーレジスタ76の出力とを加算あるいは減算して出力する後部演算部である。この演算部77は、ディスプレイモードレジスタDISPの上位ビット位置に格納されるデータAS2が「0」の時に演算部75の出力とモノカラーレジスタ76の出力とを加算し、「1」の時に演算部75の出力からモノカラーレジスタ76の出力を減算する。
そして、この後部演算部77から算出される表示データがD/A変換器63を介してRGBアナログ信号に変換され、前述したエンコーダ17に供給される。
【0047】
B.実施例の動作
次に、CPU11の指示に基づき、上述した表示制御部60(機能モデル)が表示面間のプライオリティを任意に設定して表示態様を切換える動作について説明する。
以下では、最初にCPU11の概略動作について説明し、この後にCPU11の指示に応じて表示制御する表示制御部60(機能モデル)の動作について説明する。
【0048】
(1)CPU11の基本動作
まず、本実施例による画像制御装置1に電源が投入されると、CPU11はROM12から対応する制御プログラムを読み出して自身にロードし、図13に示すメインルーチンを実行してステップS1に処理を進める。ステップS1では、ワークRAM13に設けられているワークエリアを初期化する一方、VDP14に対して内部のコントロールレジスタ群64および画像発生部40の内部メモリを初期化するよう指示する。
【0049】
こうして装置各部のイニシャライズがなされた後に、操作者が表示態様を指定すべくコントローラ10を操作したとする。そうすると、CPU11は、コントローラ10から供給される操作信号に応じてコントロールレジスタ群64の各レジスタ内容をステップS2〜S5を経て順次更新する。
すなわち、ステップS2では、ディスプレイイネーブルレジスタDENA(図9参照)に対して6つの表示面OBJ−A,OBJ−B,BM−A,BM−B,BG−A,BG−B毎に表示するか否かを指定するデータをセットする。次いで、ステップS3に進むと、CPU11は、αβイネーブルレジスタαβENA(図10参照)に対して表示面OBJ−A,OBJ−B,BM−A,BM−B,BG−A,BG−Bの表示系統をα系あるいはβ系のいずれにするかを指定するデータをセットする。
【0050】
さらに、ステップS4では、プライオリティレジスタPRIO(図11(イ)参照)に、前述したプライオリティBGpri(LSB),プライオリティOBJpri(2SB〜3SB),データDisp enable α(4SB),データDisp enable β(MSB)をセットする。そして、続くステップS5ではディスプレイモードレジスタDISP(図11(ロ)参照)の下位ビットと下位ビットとに上述したデータAS1,AS2をそれぞれセットする。
次いで、CPU11はステップS6に処理を進め、コントローラ10の操作に応じて指定された各表示面OBJ−A,OBJ−B,BM−A,BM−B,BG−A,BG−Bの各画像データを、ROM12からSRAM15およびDP−RAM16へDMA転送する。
【0051】
上記ステップS6において、SRAM15およびDP−RAM16にDMA転送された各表示面OBJ−A,OBJ−B,BM−A,BM−B,BG−A,BG−Bの画像データは、前述した各ジェネレータ部42〜44(図2参照)を介して表示制御部60に供給されて表示制御される。すなわち、上述したステップS2〜S5の処理によってコントロールレジスタ群64の各レジスタDENA,αβENA,PRIOおよびDSPに種々の表示制御データがセットされた表示制御部60(図12参照)が、表示制御データに応じて各表示面の表示態様を切換えるようにしており、その具体例については後述する。
【0052】
次に、CPU11は、ステップS7に進み、コントローラ10に配設される消失スイッチが操作されたか否かを判断する。ここで、当該スイッチが操作されていない場合には、判断結果が「NO」となり、このルーチンを完了する。
一方、消失スイッチが操作された時には、判断結果が「YES」となり、次のステップS8に処理を進める。ステップS8では、上述したモノカラーレジスタ76のレジスタ値(カラーデータ)をインクリメントして画面色の輝度を上げ、続く、ステップS9ではインクリメントされたレジスタ値が所定値より大であるかどうかを判断する。ここで、レジスタ値が所定値より小さい時には判断結果が「NO」となり、再びステップS7に処理を戻し、一方、所定値より大であれば、画面表示された画像が単一色に埋れてフェードインすることで消失効果を得る訳である。
【0053】
(2)表示制御部60(機能モデル)の動作
次に、上述したCPU11の処理によって各レジスタDENA,αβENA,PRIOおよびASに表示制御データがセットされた表示制御部60の動作について説明する。
ここでは、上述したステップS6の処理によって、SRAM15およびDP−RAM16に表示すべき画像が転送されているものとし、例えばSRAM15では図14(イ)に示すように、バックグラウンド表示面BG−A,BG−Bに対応する記憶エリアEBG1,EBG2には、それぞれ図示形状の画像が記憶され、オブジェクト表示面OBJ−A,OBJ−Bに対応する記憶エリアEOA(1),EOB(1)には、それぞれ図示形状の画像が記憶されているものとする。また、DP−RAM16では同図(ロ)に示すように、ビットマップ表示面に対応する記憶エリアEBM1,EBM2には、それぞれ図示形状の画像が記憶されているものとする。
【0054】
そして、上述したステップS2〜S5の処理に基づき、レジスタDENA,αβENA,PRIOおよびDISPには、図15に示す表示制御データがセットされたとする。
すなわち、ディスプレイイネーブルレジスタDENAにおいては、6つの表示面OBJ−A,OBJ−B,BG−A,BG−B,BM−AおよびBM−Bを表示させるべく、当該レジスタDENAのMSB〜LSBの全ビット位置に「1」がセットされる。
【0055】
αβイネーブルレジスタαβENAでは、α系に表示面A群(BG−A,OBJ−A,BM−A)を表示させ、β系に表示面B群(BG−B,OBJ−B,BM−B)を表示させるべく、対応するビット位置に「1」がセットされている。プライオリティレジスタPRIOでは、各表示面の前後関係を指定するプライオリティBGpri(LSB)およびプライオリティOBJpri(3SB〜2SB)にそれぞれ「1」、「0」がセットされる。
したがって、この例では6つの表示面間の重なり順序は、図8に示すように、手前から奥に「OBJ−B」→「BM−A」→「OBJ−A」→「BM−B」→「BG−A」→「BG−B」の順になり、最も奥側が「バックドロップBD」となる。また、当該レジスタPRIOの4SB,5SBにあっては、α/β両系の表示データをそれぞれ演算部76側に供給するため、データDisp enable α,Disp enable βが共に「1」とされている。
また、ディスプレイモードレジスタDISPでは、α系の画像とβ系の画像とを半透明状態で加算するため、データAS1に「0」がセットされ、かつ、消失効果を付与すべく、データAS2には「0」がセットされる。
【0056】
こうして各レジスタDENA,αβENA,PRIOおよびASに表示制御データがセットされると、図12に示す表示制御部60(機能モデル)では、α/βセレクタ80−1,80−3,80−5がそれぞれ表示面A群(BG−A,OBJ−A,BM−A)を選択し、α/βセレクタ80−2,80−4,80−6がそれぞれ表示面B群(BG−B,OBJ−B,BM−B)を選択する。したがって、α系プライオリティコントローラ61−1では、表示面A群の前後関係を定め、β系プライオリティコントローラ61−2では、表示面B群の前後関係を定める。
次いで、重なり順序が定められたα系の画像とβ系の画像とがそれぞれカラールックアップテーブル62にて表示データ(RGBデータ)に変換され、この後演算部75にてα系、β系の両表示データが加算される。そして、後部演算部77がα系、β系の両表示データを加算した演算部75の出力と、モノカラーレジスタ76の出力とを加算する。
【0057】
以上の処理をモデル化して表現すると、図16のように図示できる。つまり、α系では表示面A群(BG−A,OBJ−A,BM−A)の重なり順序に基づき表示画像IMαを形成し、β系では表示面B群(BG−B,OBJ−B,BM−B))の重なり順序に基づき表示画像IMβを形成する。そして、これら表示画像IMα,IMβが演算部75において加算されることによって、両者を半透明状態で重ね合わせた1つの表示画像DIが形成され、さらに、この表示画像DIに対してモノカラーレジスタ76の出力が加算される。
表示画像DIにレジスタ76の出力を加えた場合、レジスタ値が所定値以下の時には、そのレジスタ値に対応する単一色が半透明となって表示画像DIを透かして表示するが、前述した消失スイッチが操作された時にはレジスタ値が順次インクリメントされ、これによって表示画像DIがその単一色に溶明してしまう消失効果が付与される。
【0058】
このように、本実施例によれば、従来の装置のようにハードウェア構成を変更することなく、コントロールレジスタ群64に格納される表示制御データを変更するだけで、プライオリティを任意に設定でき、かつ、任意の表示面の画像を半透明から徐々に消失させる消失効果を付与することが可能になっている。
なお、上述した実施例では、プライオリティBGpriおよびプライオリティOBJpriでαβ両系の表示面の前後関係を定めているが、これに限らず、各系毎に異なるプライオリティBGpriおよびプライオリティOBJpriを定義するようにしても良く、そのようにすれば、より多くの重なり具合を表示制御し得る。
【0059】
【発明の効果】
本発明によれば、画像データ入力手段がカラー画像データを複数画面分入力すると、画像分離手段は各系統に入力された複数画面分のカラー画像データの中の少なくとも1つの画面のカラー画像データを割り当てると共に、各系統毎に割り当てられたカラー画像を指定順序で重ね合せて出力し、第1演算手段が各系統のカラー画像を半透明状態で重ね合わた表示画像を形成する一方、第2演算手段がこの表示画像に特定色を半透明で重ね合わせる。そして、変更手段が特定色記憶手段に記憶されるカラーデータの値を順次変更すると、表示画像が特定色に溶明するので、従来のように装置構成を変更することなく、任意の表示面の画像を半透明から徐々に消失させる消失効果を付与することができる。
【図面の簡単な説明】
【図1】本発明による一実施例の全体構成を示すブロック図である。
【図2】同実施例におけるVDP14の構成を示すブロック図である。
【図3】同実施例におけるSRAM15のメモリ構成を説明するためのメモリマップである。
【図4】同実施例におけるDP−RAM16およびオブジェクトアトリビュートメモリ部41のメモリ構成を説明するためのメモリマップである。
【図5】同実施例における表示面OBJ−A,OBJ−B,BG−A,BG−B,BM−AおよびBM−Bの重なり順序の一例を示す図である。
【図6】同実施例における同期制御部50の水平同期カウンタ値および垂直同期カウンタ値の関係を示す図である。
【図7】同実施例におけるプライオリティコントローラ部61の概念構成を示すブロック図である。
【図8】同実施例におけるプライオリティ制御例を説明するための図である。
【図9】同実施例におけるディスプレイレジスタDENAのレジスタ構成を示す図である。
【図10】同実施例におけるαβイネーブルレジスタαβENAのレジスタ構成を示す図である。
【図11】同実施例におけるプライオリティレジスタPRIOおよびディスプレイモードレジスタDISPのレジスタ構成を示す図である。
【図12】同実施例における表示制御部60の機能モデルを示すブロック図である。
【図13】同実施例におけるCPU11の動作を示すフローチャートである。
【図14】同実施例におけるSRAM15およびDP−RAM16に格納される各表示面OBJ−A,OBJ−B,BG−A,BG−B,BMN−AおよびBM−Bの画像例を示す図である。
【図15】同実施例における表示制御部60の一動作例に対応したレジスタ内容を示す図である。
【図16】図15に図示したレジスタ内容に対応する表示制御部60の動作をモデル化した図である。
【符号の説明】
11 CPU(変更手段)
42 オブジェクトジェネレータ部(画像データ入力手段)
43 バックグラウンドジネレータ部(画像データ入力手段)
44 ビットマップジェネレータ部(画像データ入力手段)
61 プライオリティコントローラ部(画像分離手段)
62 カラールックアップテーブル部(画像分離手段)
70 透明判定部
71 BDカラーレジスタ
72 バックドロップ混合部
73〜74 ブランクON/OFF部
75 演算部(第1演算手段)
76 モノカラーレジスタ(特定色記憶手段)
77 後部演算部(第2演算手段)
Claims (4)
- 画面を構成する画素単位の表示色を示すカラー画像データを複数画面分入力可能な画像データ入力手段と、
複数の系統を有し、各系統に対して前記画像データ入力手段により入力された複数画面分のカラー画像データの中の少なくとも1つの画面のカラー画像データを割り当て、各系統毎に割り当てられたカラー画像データを重ね合せて出力する画像分離手段と、
前記画像分離手段が出力する各系統のカラー画像データをそれぞれ演算する第1演算手段と、
特定色を示すカラーデータを記憶する特定色記憶手段と、
この特定色記憶手段に記憶されるカラーデータの値を順次変更する変更手段と、
前記第1演算手段の加算出力と前記特定色記憶手段から読み出されるカラーデータとを加算する第2演算手段と
を有することを特徴とする画像制御装置。 - 前記画像分離手段は、各系統毎に割り当てられる各画面のカラー画像データに対して表示上の前後関係を表わす優先度を付与する優先度付与手段を含み、この優先度付与手段によって付与される優先度に応じてカラー画像データを重ね合せて出力することを特徴とする請求項1記載の画像制御装置。
- 前記画像分離手段は、複数の系統の内の少なくとも1つの系統から出力されるカラー画像データが透明であるか否かを判定する透明判定手段と、
この透明判定手段にて透明判定された画素単位のカラー画像データを特定色のカラー画像データに置換して出力し、一方、透明判定されないカラー画像データはそのまま出力する複数の透明色変換手段と
を含むことを特徴とする請求項1記載の画像制御装置。 - 前記第1演算手段は、前記画像分離手段から入力される各系統のカラー画像データの少なくとも1つをオフ状態に設定するオフ手段を有することを特徴とする請求項1記載の画像制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9788595A JP3598575B2 (ja) | 1995-03-30 | 1995-03-30 | 画像制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9788595A JP3598575B2 (ja) | 1995-03-30 | 1995-03-30 | 画像制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08272943A JPH08272943A (ja) | 1996-10-18 |
JP3598575B2 true JP3598575B2 (ja) | 2004-12-08 |
Family
ID=14204211
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9788595A Expired - Fee Related JP3598575B2 (ja) | 1995-03-30 | 1995-03-30 | 画像制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3598575B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8493404B2 (en) * | 2010-08-24 | 2013-07-23 | Qualcomm Incorporated | Pixel rendering on display |
US9087409B2 (en) | 2012-03-01 | 2015-07-21 | Qualcomm Incorporated | Techniques for reducing memory access bandwidth in a graphics processing system based on destination alpha values |
-
1995
- 1995-03-30 JP JP9788595A patent/JP3598575B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH08272943A (ja) | 1996-10-18 |
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