JPH041356B2 - - Google Patents
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- JPH041356B2 JPH041356B2 JP60128917A JP12891785A JPH041356B2 JP H041356 B2 JPH041356 B2 JP H041356B2 JP 60128917 A JP60128917 A JP 60128917A JP 12891785 A JP12891785 A JP 12891785A JP H041356 B2 JPH041356 B2 JP H041356B2
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- Japan
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- output
- pixels
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- 230000015654 memory Effects 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 15
- 238000012935 Averaging Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 101150022075 ADR1 gene Proteins 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
- Image Processing (AREA)
- Image Generation (AREA)
Description
【発明の詳細な説明】
《産業上の利用分野》
本発明は、ラスタ・スキヤン方式のグラフイツ
ク・デイスプレイにおける、図形表示の改善に関
するものである。とくに図形の輪郭部分に生じる
段階状のギザギザ（エイリアシング）を目立たぬ
ようにする手段に関する。
ク・デイスプレイにおける、図形表示の改善に関
するものである。とくに図形の輪郭部分に生じる
段階状のギザギザ（エイリアシング）を目立たぬ
ようにする手段に関する。
《従来の技術》
ラスタ・スキヤン方式のグラフイツク・デイス
プレイにおいて、表示画面に多角形を、内部をあ
る特定の色で塗りつぶして表示する場合は、通常
次にようにして行う。第８図は三角形の内部を塗
りつぶす場合を示した説明図である。三角形の内
部は、頂点P1、P2、P3の座標にもとづき、線形
補間演算を行うことにより、塗りつぶす。すなわ
ち、例えば、点Ｑを塗りつぶす場合、Ｑを含む走
査線の両端点P12、P23の座標を各頂点からの距離
に関する比例計算により求めた後、走査線方向に
塗りつぶしてゆく。これを三角形上部から下部に
向つて、走査線単位で行うことにより、内部全体
を塗りつぶすことができる。
プレイにおいて、表示画面に多角形を、内部をあ
る特定の色で塗りつぶして表示する場合は、通常
次にようにして行う。第８図は三角形の内部を塗
りつぶす場合を示した説明図である。三角形の内
部は、頂点P1、P2、P3の座標にもとづき、線形
補間演算を行うことにより、塗りつぶす。すなわ
ち、例えば、点Ｑを塗りつぶす場合、Ｑを含む走
査線の両端点P12、P23の座標を各頂点からの距離
に関する比例計算により求めた後、走査線方向に
塗りつぶしてゆく。これを三角形上部から下部に
向つて、走査線単位で行うことにより、内部全体
を塗りつぶすことができる。
《発明が解決しようとする問題点》
しかし、この結果表示される三角形は、第９図
に示すように図形の周囲のギザギザが目立つとい
う問題がある。これは、ラスタ・スキヤン方式で
は表示画面が縦横例えば512×512画素で構成され
ており、図形の有無が表示画素単位で行なわれる
ので、境界が階段状となるためである。
に示すように図形の周囲のギザギザが目立つとい
う問題がある。これは、ラスタ・スキヤン方式で
は表示画面が縦横例えば512×512画素で構成され
ており、図形の有無が表示画素単位で行なわれる
ので、境界が階段状となるためである。
本発明は上記の問題点を解決するためになされ
たもので、ラスタ・スキヤン方式のグラフイツ
ク・デイスプレイにおいて、表示する図形の周囲
に生じるギザギザを目立たないようにした図形表
示装置を簡単な構成で実現することを目的とす
る。
たもので、ラスタ・スキヤン方式のグラフイツ
ク・デイスプレイにおいて、表示する図形の周囲
に生じるギザギザを目立たないようにした図形表
示装置を簡単な構成で実現することを目的とす
る。
《問題点を解決するための手段》
本発明に係る図形表示装置は画素数Ａで図形表
示を行う図形表示装置において、前記画素数Ａの
整数ｎ倍の画素数nAに対応する図形出力を発生
する補間手段と、この補間手段の図形出力をｎ画
素毎に平均化した出力を前記画素数Ａの図形表示
出力として発生する中間値発生手段とを備えたこ
とを特徴とする。
示を行う図形表示装置において、前記画素数Ａの
整数ｎ倍の画素数nAに対応する図形出力を発生
する補間手段と、この補間手段の図形出力をｎ画
素毎に平均化した出力を前記画素数Ａの図形表示
出力として発生する中間値発生手段とを備えたこ
とを特徴とする。
《作用》
上記のような構成の画像処理装置によれば、補
間手段であらかじめ表示画素数Ａの整数ｎ倍の画
素数nAに対応する図形出力を発生させ、この図
形出力を中間値発生手段でｎ画素毎に平均化して
中間的な値の図形出力を発生することにより、図
形の周囲にギザギザが目立たない画素数Ａの図形
表示出力を得ることができる。
間手段であらかじめ表示画素数Ａの整数ｎ倍の画
素数nAに対応する図形出力を発生させ、この図
形出力を中間値発生手段でｎ画素毎に平均化して
中間的な値の図形出力を発生することにより、図
形の周囲にギザギザが目立たない画素数Ａの図形
表示出力を得ることができる。
《実施例》
以下本発明を図面を用いて詳しく説明する。
第１図は本発明に係わる図形表示装置の一実施
例を示す構成ブロツク図である。モデリング部１
０において、１は図形表示を行う際に必要な座標
データや色データを入力するためのキーポード、
２は同タブレツト、３は前記キーボード１および
タブレツト２が接続し本図形表示装置全体の動作
を制御するホストコンピユータ、４はこのホスト
コンピユータ３に接続し実行すべき所定のプログ
ラムが格納されているデイスクである。グラフイ
ツク部２０において、５はホストコンプユータ３
から線分の始点と終点の座標や、その線分の色な
どのデータを指示する信号S1を入力し、これらの
入力データに基づいて所定の演算を行い、色デー
タ信号S2とこれが書込まれるべきメモリのアドレ
スを示す信号S3とを次段に出力する補間機構部、
６はこの補間機構部５からの色データ信号S2とア
ドレス信号S3を入力し所定の画素数ごとに平均化
した色信号S2aとそのアドレス信号S3aを次段に出
力する中間値発生部、７はこの中間値発生部６か
らのアドレス信号S3aに対応して色信号S2aを画素
データとして格納するフレームメモリ、８はこの
フレームメモリ７からのデジタル画像信号をアナ
ログのビデオ信号に変換するＤ／Ａ変換器、９は
このＤ／Ａ変換器８からのビデオ信号により図形
を表示するラスタ・スキヤン方式のCRTである。
例を示す構成ブロツク図である。モデリング部１
０において、１は図形表示を行う際に必要な座標
データや色データを入力するためのキーポード、
２は同タブレツト、３は前記キーボード１および
タブレツト２が接続し本図形表示装置全体の動作
を制御するホストコンピユータ、４はこのホスト
コンピユータ３に接続し実行すべき所定のプログ
ラムが格納されているデイスクである。グラフイ
ツク部２０において、５はホストコンプユータ３
から線分の始点と終点の座標や、その線分の色な
どのデータを指示する信号S1を入力し、これらの
入力データに基づいて所定の演算を行い、色デー
タ信号S2とこれが書込まれるべきメモリのアドレ
スを示す信号S3とを次段に出力する補間機構部、
６はこの補間機構部５からの色データ信号S2とア
ドレス信号S3を入力し所定の画素数ごとに平均化
した色信号S2aとそのアドレス信号S3aを次段に出
力する中間値発生部、７はこの中間値発生部６か
らのアドレス信号S3aに対応して色信号S2aを画素
データとして格納するフレームメモリ、８はこの
フレームメモリ７からのデジタル画像信号をアナ
ログのビデオ信号に変換するＤ／Ａ変換器、９は
このＤ／Ａ変換器８からのビデオ信号により図形
を表示するラスタ・スキヤン方式のCRTである。
第２図は中間値発生部６の構成を示すブロツク
回路図で、１１は前記補間機構部５からのアドレ
ス信号S3の一部を入力するマルチプレクサ、１
２，１３はこのマルシプレクサ１１の出力により
制御され１ライン分の色データ信号S2を記憶する
メモリ、１４，１５はこのマルチプレクサ１１の
出力により制御され次のラインの各１画素分の色
データ信号S2を保持するレジスタ、１６は前記メ
モリ１２，１３の出力データ同志を加算する加算
器、１７は前記レジスタ１４，１５の出力データ
同志を加算する加算器、１８は前記加算器１６，
１７の出力データ同志を加算して色信号S2aを発
生する加算器である。
回路図で、１１は前記補間機構部５からのアドレ
ス信号S3の一部を入力するマルチプレクサ、１
２，１３はこのマルシプレクサ１１の出力により
制御され１ライン分の色データ信号S2を記憶する
メモリ、１４，１５はこのマルチプレクサ１１の
出力により制御され次のラインの各１画素分の色
データ信号S2を保持するレジスタ、１６は前記メ
モリ１２，１３の出力データ同志を加算する加算
器、１７は前記レジスタ１４，１５の出力データ
同志を加算する加算器、１８は前記加算器１６，
１７の出力データ同志を加算して色信号S2aを発
生する加算器である。
上記のような構成の装置の動作を以下に説明す
る。ここでは512×512画素で表示する場合を示
す。モデリング部１０は、キーボード１やタブレ
ツト２から入力されたデータに基づいて、ホスト
コンピユータ３がCRT画面上へ適切な図形を表
示するための座標データや色データを演算し、図
形を設計する機能を果す。
る。ここでは512×512画素で表示する場合を示
す。モデリング部１０は、キーボード１やタブレ
ツト２から入力されたデータに基づいて、ホスト
コンピユータ３がCRT画面上へ適切な図形を表
示するための座標データや色データを演算し、図
形を設計する機能を果す。
グラフイツク部２０はモデリング部１０からの
信号を可視化する機能を有する。補間機構部５は
ホストコンピユータ３からの入力データS1に基づ
き、実際の表示画素数の縦横２倍づつすなわち４
倍の大きさの1024×1024画素を想定した図形出力
を発生する。アドレス出力S3は、ｘ、ｙそれぞれ
の方向に10ビツトづつ計20ビツトの信号（ｘ方
向；ADRO〜ADR9、ｙ方向；ADR10〜AD19）
となつている。第４図は上記図形出力の一例にお
ける多角形の一部を示す説明図である。
信号を可視化する機能を有する。補間機構部５は
ホストコンピユータ３からの入力データS1に基づ
き、実際の表示画素数の縦横２倍づつすなわち４
倍の大きさの1024×1024画素を想定した図形出力
を発生する。アドレス出力S3は、ｘ、ｙそれぞれ
の方向に10ビツトづつ計20ビツトの信号（ｘ方
向；ADRO〜ADR9、ｙ方向；ADR10〜AD19）
となつている。第４図は上記図形出力の一例にお
ける多角形の一部を示す説明図である。
中間値発生部６において、補間機構部５からの
1024×1024画素の図形データ出力は、マルチプレ
クサ１１により制御されて下記の順序でメモリ１
２，１３、レジスタ１４，１５に２（仮想）走査
線づつ格納される。すなわち、第３図の説明図に
示すように、先ず最初の走査線L1の一本分をメ
モリ１２（図の画素０）とメモリ１３（図の画素
１）に交互に格納し、次の走査線を１画素づつレ
ジスタ１４（図の画素２）と１５（図の画素３）
に交互に格納する。レジスタ１５への書込みか行
なわれたときに、メモリ１２，１３およびレジス
タ１４，１５に格納された画素データが加算器１
６，１７に出力され、上記画素０〜３のデータが
加算される。加算器１８で出力データの下位２ビ
ツトを切捨てることにより、４で割る操作を行
う。この結果、加算器１８の色データ出力S2aと
して、４画素ごとに出力を平均化した信号を発生
し、レジスタ１５へ書込み制御信号と同じタイミ
ングのWRITE信号によりフレームメモリ７のア
ドレス信号S3aで指定される位置に書込まれる。
アドレス信号S3aは、アドレス信号S3のADR1〜
９をｘ座標用、ADR11〜19をｙ座標用に用いて
いる。
1024×1024画素の図形データ出力は、マルチプレ
クサ１１により制御されて下記の順序でメモリ１
２，１３、レジスタ１４，１５に２（仮想）走査
線づつ格納される。すなわち、第３図の説明図に
示すように、先ず最初の走査線L1の一本分をメ
モリ１２（図の画素０）とメモリ１３（図の画素
１）に交互に格納し、次の走査線を１画素づつレ
ジスタ１４（図の画素２）と１５（図の画素３）
に交互に格納する。レジスタ１５への書込みか行
なわれたときに、メモリ１２，１３およびレジス
タ１４，１５に格納された画素データが加算器１
６，１７に出力され、上記画素０〜３のデータが
加算される。加算器１８で出力データの下位２ビ
ツトを切捨てることにより、４で割る操作を行
う。この結果、加算器１８の色データ出力S2aと
して、４画素ごとに出力を平均化した信号を発生
し、レジスタ１５へ書込み制御信号と同じタイミ
ングのWRITE信号によりフレームメモリ７のア
ドレス信号S3aで指定される位置に書込まれる。
アドレス信号S3aは、アドレス信号S3のADR1〜
９をｘ座標用、ADR11〜19をｙ座標用に用いて
いる。
第５図は色データ出力S2aの相対値を画素位置
に対応して示した説明図である。
に対応して示した説明図である。
フレームメモリ７に対する色データ出力S2aの
１フレーム分の書込みデータ数は補間機構部５か
らの出力S2のデータ数の1/4となり、ちようど実
際の表示画素数512×512と等しくなるが、色デー
タ出力S2aが中間的な値をとることができるので、
表示図形の境界では明るさが徐々に変化し、ギザ
ギザ（エイリアシング）のない滑かな表示となる
（アンチ・エイリアシング機能）。第６図は色デー
タ出力S2aにもとづく表示図形を、各画素を明る
さに対応した大きさで表すことにより、この様子
を示した説明図である。第７図はこれを従来の装
置の場合と比較するために示した説明図である。
フレームメモリ７へその走査線１本分の書込みが
終了すると、補間機構部５からのCLEAR信号に
よりメモリ１２，１３およびレジスタ１４，１５
をクリアし、次に走査線書込みに備える。
１フレーム分の書込みデータ数は補間機構部５か
らの出力S2のデータ数の1/4となり、ちようど実
際の表示画素数512×512と等しくなるが、色デー
タ出力S2aが中間的な値をとることができるので、
表示図形の境界では明るさが徐々に変化し、ギザ
ギザ（エイリアシング）のない滑かな表示となる
（アンチ・エイリアシング機能）。第６図は色デー
タ出力S2aにもとづく表示図形を、各画素を明る
さに対応した大きさで表すことにより、この様子
を示した説明図である。第７図はこれを従来の装
置の場合と比較するために示した説明図である。
フレームメモリ７へその走査線１本分の書込みが
終了すると、補間機構部５からのCLEAR信号に
よりメモリ１２，１３およびレジスタ１４，１５
をクリアし、次に走査線書込みに備える。
なお上記の実施例において、色データのビツト
数を８ビツトしているが、フレームメモリのビツ
ト数に応じて任意のビツト数とすることができ
る。
数を８ビツトしているが、フレームメモリのビツ
ト数に応じて任意のビツト数とすることができ
る。
またカラーグラフイツクスの場合は、色データ
としてRGB3色それぞれについて上記の装置を構
成すればよい。
としてRGB3色それぞれについて上記の装置を構
成すればよい。
また上記の実施例は表示画素数が512×512の場
合であるが、1024×1024、2048×2048などの任意
の表示画素数とすることができる。
合であるが、1024×1024、2048×2048などの任意
の表示画素数とすることができる。
また上記の実施例では２×２＝４画素ごとの平
均値を用いているが、４×４＝16画素あるいは８
×８＝64画素ごとに平均してより中間値のきめを
細かくしてもよい。512×512の表示画像に対し
て、16画素の場合には2048×2048画素を想定し、
64画素の場合には4096×4096画素を想定すればよ
い。
均値を用いているが、４×４＝16画素あるいは８
×８＝64画素ごとに平均してより中間値のきめを
細かくしてもよい。512×512の表示画像に対し
て、16画素の場合には2048×2048画素を想定し、
64画素の場合には4096×4096画素を想定すればよ
い。
《発明の効果》
以上述べたように本発明によれば、ラスタ・ス
キヤン方式のグラフイツク・デイスプレイにおい
て、表示する図形の周囲に生じるギザギザを目立
たないようにした図形表示装置を簡単な構成で実
現することができる。
キヤン方式のグラフイツク・デイスプレイにおい
て、表示する図形の周囲に生じるギザギザを目立
たないようにした図形表示装置を簡単な構成で実
現することができる。
第１図は本発明に係る図形表示装置の一実施例
を示す構成ブロツク図、第２図は第１図装置の要
部の構成を示すブロツク回路図、第３図〜第６図
は第１図装置の動作を説明するための動作説明
図、第７図〜第９図は従来の図形表示の様子を示
す説明図である。 ５……補間手段、６……中間値発生手段、S2…
…補間手段の図形出力、S2a……図形表示出力。
を示す構成ブロツク図、第２図は第１図装置の要
部の構成を示すブロツク回路図、第３図〜第６図
は第１図装置の動作を説明するための動作説明
図、第７図〜第９図は従来の図形表示の様子を示
す説明図である。 ５……補間手段、６……中間値発生手段、S2…
…補間手段の図形出力、S2a……図形表示出力。
Claims (1)
- 【特許請求の範囲】 １ 画素数Ａで図形表示を行う図形表示装置にお
いて、 図形データ出力を発生するホストコンピユータ
と、 ホストコンピユータからの図形データ出力に基
づいて前記画素数Ａの整数ｎ倍の画素数nAを想
定した第１の色データ信号およびそのアドレス信
号からなる図形出力を発生する補間手段と、 この補間手段の図形出力をｎ画素数毎に平均化
した第２の色データ信号出力とそのアドレス信号
を前記画素数Ａの図形表示出力として発生する中
間値発生手段と、 この中間値発生手段から出力される第２の色デ
ータ信号出力をそのアドレス信号に対応して格納
するフレームメモリと、 このフレームメモリの出力に基づいて図形を表
示するCRTと を備えたことを特徴とする図形表示装置。 ２ 中間値発生手段が補間手段から出力される画
素信号をｌ行づつ保持する保持手段とこの保持手
段から各行ごとにｍ画素づつ出力されるlm画素
の信号を加算する加算手段とを備えlm＝ｎであ
ることを特徴とする特許請求の範囲第１項記載の
図形表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60128917A JPS61285489A (ja) | 1985-06-13 | 1985-06-13 | 図形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60128917A JPS61285489A (ja) | 1985-06-13 | 1985-06-13 | 図形表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61285489A JPS61285489A (ja) | 1986-12-16 |
| JPH041356B2 true JPH041356B2 (ja) | 1992-01-10 |
Family
ID=14996567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60128917A Granted JPS61285489A (ja) | 1985-06-13 | 1985-06-13 | 図形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61285489A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2681962B2 (ja) * | 1988-01-29 | 1997-11-26 | 日本電気株式会社 | 画像重畳方式 |
| JP2538002Y2 (ja) * | 1990-02-16 | 1997-06-04 | 株式会社リコー | 図形処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162571A (en) * | 1981-03-30 | 1982-10-06 | Matsushita Electric Ind Co Ltd | Picture signal processing system |
-
1985
- 1985-06-13 JP JP60128917A patent/JPS61285489A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162571A (en) * | 1981-03-30 | 1982-10-06 | Matsushita Electric Ind Co Ltd | Picture signal processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61285489A (ja) | 1986-12-16 |
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