JPH11296160A

JPH11296160A - エンコーダおよびその方法とグラフィック演算装置

Info

Publication number: JPH11296160A
Application number: JP10094942A
Authority: JP
Inventors: Tatsumi Mitsushita; 辰己光下; Katsuya Kita; 勝也北
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-04-07
Filing date: 1998-04-07
Publication date: 1999-10-29
Also published as: US6329999B1; CA2268595C; CA2268595A1

Abstract

(57)【要約】【課題】演算処理時間を短縮できるエンコーダを提供
する。【解決手段】デジタルデータ１６０のＭＳＢから見て
最初の「１」のビット位置がファーストビットエンコー
ドデータ１６１として出力され、２番目の「１」がセカ
ンドビットエンコードデータ１６２として出力される。
デジタルデータ１６０の上位８ビットについて、バリッ
ドディテクタ１０２、プライオリティエンコーダ１０３
およびファーストバリッドビットマスクユニット１０４
において所定の演算が並行して行なわれ、下位８ビット
についてプライオリティエンコーダ１０５およびファー
ストバリッドビットマスクユニット１０６で所定の演算
が並行して行なわれる。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、複数ビットからな
るデジタルデータをエンコードするエンコーダおよびそ
の方法と、グラフィック演算装置とに関する。

【０００２】

【従来の技術】種々のＣＡＤ(Computer Aided Design)
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、３次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような３次元コンピュータグラフィックスで
は、各画素（ピクセル）に対応する色を決定するとき
に、各画素の色の値を計算し、この計算した色の値を、
当該画素に対応するディスプレイバッファ（フレームバ
ッファ）のアドレスに書き込むレンダリング(Renderin
g) 処理を行う。レンダリング処理の手法の一つに、ポ
リゴン（Polygon)レンダリングがある。この手法では、
立体モデルを三角形の単位図形（ポリゴン）の組み合わ
せとして表現しておき、このポリゴンを単位として描画
を行なうことで、表示画面の色を決定する。

【０００３】ポリゴンレンダリングでは、物理座標系に
おける三角形の各頂点についての、座標（ｘ，ｙ，ｚ）
と、色データ（Ｒ，Ｇ，Ｂ，α）と、張り合わせのイメ
ージパターンを示すテクスチャデータの同次座標（ｓ，
ｔ）および同次項ｑの値とを入力とし、これらの値を三
角形の内部で補間する処理が行われる。ここで、同次項
ｑは、簡単にいうと、拡大縮小率のようなもので、実際
のテクスチャバッファのＵＶ座標系における座標、すな
わち、テクスチャ座標データ（ｕ，ｖ）は、除算回路に
おいて同次座標（ｓ，ｔ）を同次項ｑで除算した「ｓ／
ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵ
ＳＩＺＥおよびＶＳＩＺＥを乗じたものとなる。このよ
うなポリゴンレンダリングを用いた３次元コンピュータ
グラフィックシステムでは、描画を行う際に、テクスチ
ャデータをテクスチャメモリから読み出し、この読み出
したテクスチャデータをモデルの表面に貼り付けるテク
スチャマッピング処理を行う。このテクスチャマッピン
グ処理された画像データは、所定の処理を施された後
に、ディスプレイメモリ（フレームメモリ）に書き込ま
れる。

【０００４】ところで、上述した３次元コンピュータグ
ラフィックシステムでは、例えば除算回路を含む種々の
回路に、複数のビットからなるデジタルデータにおける
例えばＭＳＢ(Most Significant Bit)から見て１番目に
存在する「１」と、２番目に存在する「１」との位置情
報を生成するＦＳＰＥエンコーダ(First and SecondPri
ority Encoder) が内蔵されている。

【０００５】図１０は、従来のＦＳＰＥエンコーダ５０
の構成図である。図１０に示すように、ＦＳＰＥエンコ
ーダ５０は、１６ビットのプライオリティエンコーダ５
１，５３および１６ビットのファーストバリッドビット
マスクユニット５２を備えている。ＦＳＰＥエンコーダ
５０では、入力されたデジタルデータ６０が、プライオ
リティエンコーダ５１およびファーストバリッドビット
マスクユニット５２に入力される。

【０００６】そして、プライオリティエンコーダ５１に
おいて、デジタルデータ６０におけるＭＳＢから見て最
初に「１」になっているビットが検出され、当該ビット
位置を示す４ビットのファーストビットエンコードデー
タ６１が生成される。また、ファーストバリッドビット
マスクユニット５２において、デジタルデータ６０にお
けるＭＳＢから見て最初に「１」になっているビットが
マスクされた、すなわち「０」に書き換えられたファー
ストバリッドビットマスクデータ６３が生成され、これ
がプライオリティエンコーダ５３に出力される。

【０００７】次に、プライオリティエンコーダ５３にお
いて、ファーストバリッドビットマスクデータ６３にお
けるＭＳＢから見て最初に「１」になっているビットが
検出され、当該ビット位置を示す４ビットのセカンドビ
ットエンコードデータ６２が生成される。

【０００８】以下、ＦＳＰＥエンコーダ５０の各構成要
素における処理をフローチャートを参照しながら詳細に
説明する。〔プライオリティエンコーダ５１〕図１１は、図１０に
おけるプライオリティエンコーダ５１における処理のフ
ローチャートである。ステップＳ１：変数「ｓｆｔ」に「０ｘ０ｆ」、すなわ
ち１６進数の「０ｆ」が代入される。

【０００９】ステップＳ２：「ｉｎ」、すなわち、デジ
タルデータ６０が、変数「ｓｆｔ」だけＬＳＢ(Least S
ignificant Bit) に向けてシフトされる。ステップＳ３：ステップＳ２のシフト結果が「１」であ
るか否かが判断され、「１」である場合にはステップＳ
４の処理が実行され、「１」でない場合にはステップＳ
５の処理が実行される。

【００１０】ステップＳ４：「０ｘ０ｆ」，すなわち１
６進数の「０ｆ」から、変数「ｓｆｔ」を減算した値
「０ｘ０ｆ−ｓｆｔ」が、ファーストビットエンコード
データ６１として出力される。ステップＳ５：変数「ｓｆｔ」が「１」だけ減算され
る。ステップＳ６：変数「ｓｆｔ」が０以上であるか否かが
判断され、０以上であればステップＳ２の処理が実行さ
れ、そうでなければステップＳ７の処理が実行される。ステップＳ７：「０ｘ００」がファーストビットエンコ
ードデータ６１として出力される。

【００１１】なお、上述した図１１に示す処理をＣ言語
を用いて記述すると図１２に示すようになる。また、プ
ライオリティエンコーダ５３における処理は、ファース
トバリッドビットマスクデータ６３に対して処理を行な
うこと以外は、前述したプライオリティエンコーダ５１
における処理と同じである。

【００１２】〔ファーストバリッドビットマスクユニッ
ト５２〕図１３は、図１０におけるファーストバリッド
ビットマスクユニット５２における処理のフローチャー
トである。ステップＳ１１：変数「ｓｆｔ」に「０ｘ０ｆ」、すな
わち１６進数の「０ｆ」が代入される。

【００１３】ステップＳ１２：「ｉｎ」、すなわちデジ
タルデータ６０が、変数「ｓｆｔ」だけＬＳＢに向けて
シフトされる。ステップＳ１３：ステップＳ１２のシフト結果が「１」
であるか否かが判断され、「１」である場合にはステッ
プＳ１４の処理が実行され、「１」でない場合にはステ
ップＳ１６の処理が実行される。

【００１４】ステップＳ１４：「０ｘｆｆ」すなわち１
６進数の「ｆｆ」が、「０ｘ１０」から「ｓｆｔ」を減
算した減算結果である「０ｘ１０−ｓｆｔ」だけ、ＬＳ
Ｂに向けてシフトされ、このシフト結果が「ｍａｓｋ」
となる。ステップＳ１５：「ｉｎ」、すなわち、デジタルデータ
６０が、ステップＳ１４で求めた「ｍａｓｋ」だけＬＳ
Ｂに向けてシフトされ、このシフト結果が、ファースト
バリッドビットマスクデータ６３として図１０に示すプ
ライオリティエンコーダ５３に出力される。

【００１５】ステップＳ１６：変数「ｓｆｔ」が「１」
だけ減算される。ステップＳ１７：変数「ｓｆｔ」が０以上であるか否か
が判断され、０以上であればステップＳ１２の処理が実
行され、そうでなければステップＳ１８の処理が実行さ
れる。ステップＳ１８：「０ｘ００」がファーストバリッドビ
ットマスクデータ６３としてプライオリティエンコーダ
５３に出力される。なお、上述した図１３に示す処理を
Ｃ言語を用いて記述すると図１４に示すようになる。

【００１６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の３次元コンピュータグラフィックシステムに内
蔵されたＦＳＰＥエンコーダ５０では、図１０に示すよ
うに、１６ビットの２つのプライオリティエンコーダ５
１，５３を必要とし、装置が大規模化してしまうという
問題がある。また、１６ビット演算を行なうファースト
バリッドビットマスクユニット５２とプライオリティエ
ンコーダ５３とが位置する経路が演算処理時間のクリテ
ィカルパスとなり、演算処理時間が長くなるという問題
がある。また、回路規模が大きいという問題もある。

【００１７】本発明は上述した従来技術の問題点に鑑み
てなされ、小規模な装置構成で、ＭＳＢから見て１番目
の「１」と２番目の「１」との位置情報を高速に生成で
きるエンコーダおよびその方法と、グラフィック演算装
置とを提供することを目的とする。

【００１８】また、本発明は上述した従来技術の問題点
に鑑みてなされ、小規模な装置構成で、ＬＳＢから見て
１番目の「１」と２番目の「１」との位置情報を高速に
生成できるエンコーダおよびその方法を提供することを
目的とする。

【００１９】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
第１の観点のエンコーダは、２ⁿ（ｎは２以上の整数）
ビットのデジタルデータに含まれる第１のレベルのビッ
トのうち、最もＭＳＢ側に位置する第１のビットと、２
番目にＭＳＢ側に位置する第２のビットとを検出し、前
記第１のビットおよび第２のビットの位置情報を生成す
るエンコーダであって、前記デジタルデータの上位２ⁿ
／２ビット内に含まれる第１のレベルのビットの数を検
出するビット数検出手段と、前記デジタルデータの上位
２ⁿ／２ビット内に含まれる第１のレベルのビットのう
ち最もＭＳＢ側に位置するビットの位置情報である第１
のビット位置情報を生成する第１のビット位置情報生成
手段と、前記デジタルデータの上位２ⁿ／２ビット内に
含まれる第１のレベルのビットのうち最もＭＳＢ側に位
置するビットを第２のレベルに書き換えたデジタルデー
タを生成する第１のデータマスク手段と、前記デジタル
データの下位２ⁿ／２ビット内に含まれる第１のレベル
のビットのうち最もＭＳＢ側に位置するビットの位置情
報である第２のビット位置情報を生成する第２のビット
位置情報生成手段と、前記デジタルデータの下位２ⁿ／
２ビット内に含まれる第１のレベルのビットのうち最も
ＭＳＢ側に位置するビットを第２のレベルに書き換えた
デジタルデータを生成する第２のデータマスク手段と、
前記ビット数検出手段の検出結果に基づいて、前記第１
のデータマスク手段が生成したデジタルデータと、前記
第２のデータマスク手段が生成したデジタルデータとの
うち何れか一方を選択する選択手段と、前記選択手段で
選択されたデジタルデータ内に含まれる第１のレベルの
ビットのうち最もＭＳＢ側に位置するビットの位置情報
である第３のビット位置情報を生成する第３のビット位
置情報生成手段と、前記ビット数検出手段の検出結果に
基づいて、前記第１のビット位置情報、第２のビット位
置情報および前記第３のビット位置情報から、前記第１
のビットおよび第２のビットの位置情報を決定する決定
手段とを有する。

【００２０】本発明の第１の観点のエンコーダでは、入
力した２ⁿビットのデジタルデータの上位２ⁿ／２ビッ
トがビット数検出手段、第１のビット位置情報生成手段
および第１のデータマスク手段に入力され、下位２ⁿ／
２ビットが第２のビット位置情報生成手段および第２の
データマスク手段に入力される。そして、前記ビット数
検出手段において、前記デジタルデータの上位２ⁿ／２
ビット内に含まれる第１のレベルのビットの数が検出さ
れる。また、前記第１のビット位置情報生成手段におい
て、前記デジタルデータの上位２ⁿ／２ビット内に含ま
れる第１のレベルのビットのうち最もＭＳＢ側に位置す
るビットの位置情報である第１のビット位置情報が生成
される。また、前記第１のデータマスク手段において、
前記デジタルデータの上位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＭＳＢ側に位置するビ
ットを第２のレベルに書き換えたデジタルデータが生成
される。

【００２１】また、前記第２のビット位置情報生成手段
において、前記デジタルデータの下位２ⁿ／２ビット内
に含まれる第１のレベルのビットのうち最もＭＳＢ側に
位置するビットの位置情報である第２のビット位置情報
が生成される。また、前記第２のデータマスク手段にお
いて、前記デジタルデータの下位２ⁿ／２ビット内に含
まれる第１のレベルのビットのうち最もＭＳＢ側に位置
するビットを第２のレベルに書き換えたデジタルデータ
が生成される。

【００２２】次に、前記選択手段において、前記ビット
数検出手段の検出結果に基づいて、前記第１のデータマ
スク手段が生成したデジタルデータと、前記第２のデー
タマスク手段が生成したデジタルデータとのうち何れか
一方が選択される。次に、前記第３のビット位置情報生
成手段において、前記選択手段で選択されたデジタルデ
ータ内に含まれる第１のレベルのビットのうち最もＭＳ
Ｂ側に位置するビットの位置情報である第３のビット位
置情報が生成される。次に、前記決定手段において、前
記ビット数検出手段の検出結果に基づいて、前記第１の
ビット位置情報、第２のビット位置情報および前記第３
のビット位置情報から、前記第１のビットおよび第２の
ビットの位置情報が決定される。

【００２３】また、本発明の第１の観点のエンコーダ
は、好ましくは、前記選択手段は、前記ビット数検出手
段で検出された第１のレベルのビット数が０個の場合
に、前記第１のデータマスク手段が生成したデジタルデ
ータを選択し、それ以外の場合に、前記第２のデータマ
スク手段が生成したデジタルデータを選択する。

【００２４】また、本発明の第１の観点のエンコーダ
は、好ましくは、前記決定手段は、前記ビット数検出手
段で検出された第１のレベルのビット数が０個の場合
に、前記第２のビット位置情報を前記第１のビットの位
置情報とし、前記第３のビット位置情報を前記第２のビ
ットの位置情報とし、前記ビット数検出手段で検出され
た第１のレベルのビット数が１個の場合に、前記第１の
ビット位置情報を前記第１のビットの位置情報とし、前
記第２のビット位置情報を前記第２のビットの位置情報
とし、前記ビット数検出手段で検出された第１のレベル
のビット数が２個以上の場合に、前記第１のビット位置
情報を前記第１のビットの位置情報とし、前記第３のビ
ット位置情報を前記第２のビットの位置情報とする。

【００２５】また、本発明の第１の観点のエンコーダ
は、前記ビット数検出手段の処理と、前記第１のビット
位置情報生成手段の処理と、前記第１のデータマスク手
段の処理と、前記第２のビット位置情報生成手段の処理
と、前記第２のデータマスク手段の処理とを並行して行
なう。

【００２６】また、本発明の第２の観点のエンコーダ
は、２ⁿ（ｎは２以上の整数）ビットのデジタルデータ
に含まれる第１のレベルのビットのうち、最もＬＳＢ側
に位置する第１のビットと、２番目にＬＳＢ側に位置す
る第２のビットとを検出し、前記第１のビットおよび第
２のビットの位置情報を生成するエンコーダであって、
前記デジタルデータの上位２ⁿ／２ビット内に含まれる
第１のレベルのビットの数を検出するビット数検出手段
と、前記デジタルデータの上位２ⁿ／２ビット内に含ま
れる第１のレベルのビットのうち最もＬＳＢ側に位置す
るビットの位置情報である第１のビット位置情報を生成
する第１のビット位置情報生成手段と、前記デジタルデ
ータの上位２ⁿ／２ビット内に含まれる第１のレベルの
ビットのうち最もＬＳＢ側に位置するビットを第２のレ
ベルに書き換えたデジタルデータを生成する第１のデー
タマスク手段と、前記デジタルデータの下位２ⁿ／２ビ
ット内に含まれる第１のレベルのビットのうち最もＬＳ
Ｂ側に位置するビットの位置情報である第２のビット位
置情報を生成する第２のビット位置情報生成手段と、前
記デジタルデータの下位２ⁿ／２ビット内に含まれる第
１のレベルのビットのうち最もＬＳＢ側に位置するビッ
トを第２のレベルに書き換えたデジタルデータを生成す
る第２のデータマスク手段と、前記ビット数検出手段の
検出結果に基づいて、前記第１のデータマスク手段が生
成したデジタルデータと、前記第２のデータマスク手段
が生成したデジタルデータとのうち何れか一方を選択す
る選択手段と、前記選択手段で選択されたデジタルデー
タ内に含まれる第１のレベルのビットのうち最もＬＳＢ
側に位置するビットの位置情報である第３のビット位置
情報を生成する第３のビット位置情報生成手段と、前記
ビット数検出手段の検出結果に基づいて、前記第１のビ
ット位置情報、第２のビット位置情報および前記第３の
ビット位置情報から、前記第１のビットおよび第２のビ
ットの位置情報を決定する決定手段とを有する。

【００２７】また、本発明のグラフィック演算装置は、
立体モデルを複数の単位図形を組み合わせて表現し、前
記単位図形に付加するパターンを示す複数の画素データ
からなるテクスチャデータを画像メモリから読み出し、
当該読み出したテクスチャデータを前記単位図形と対応
付けて複数の画素データからなる描画データを生成し、
当該描画データを前記画像メモリに記憶するグラフィッ
ク演算装置であって、前記単位図形の頂点について、３
次元座標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ
（青）データ、同次座標（ｓ，ｔ）および同次項ｑを含
むポリゴンレンダリングデータを生成するポリゴンレン
ダリングデータ生成手段と、前記単位図形の頂点のポリ
ゴンレンダリングデータを補間して、前記単位図形内に
位置する画素の補間データを生成する補間データ生成手
段と、２ⁿ（ｎは２以上の整数）ビットのデジタルデー
タに含まれる第１のレベルのビットのうち、最もＭＳＢ
側に位置する第１のビットと、２番目にＭＳＢ側に位置
する第２のビットとを検出し、前記第１のビットおよび
第２のビットの位置情報を生成するエンコーダ内蔵した
除算回路を備え、当該除算回路において前記補間データ
に含まれる同次座標（ｓ，ｔ）を同次項ｑで除算し、当
該除算の結果に応じたテクスチャアドレスを用いて前記
画像メモリからテクスチャデータを読み出し、前記単位
図形と対応付ける描画データを生成するテクスチャ処理
手段とを有する。

【００２８】ここで、本発明のグラフィック演算装置の
前記除算回路は、前記デジタルデータの上位２ⁿ／２ビ
ット内に含まれる第１のレベルのビットの数を検出する
ビット数検出手段と、前記デジタルデータの上位２ⁿ／
２ビット内に含まれる第１のレベルのビットのうち最も
ＭＳＢ側に位置するビットの位置情報である第１のビッ
ト位置情報を生成する第１のビット位置情報生成手段
と、前記デジタルデータの上位２ⁿ／２ビット内に含ま
れる第１のレベルのビットのうち最もＭＳＢ側に位置す
るビットを第２のレベルに書き換えたデジタルデータを
生成する第１のデータマスク手段と、前記デジタルデー
タの下位２ⁿ／２ビット内に含まれる第１のレベルのビ
ットのうち最もＭＳＢ側に位置するビットの位置情報で
ある第２のビット位置情報を生成する第２のビット位置
情報生成手段と、前記デジタルデータの下位２ⁿ／２ビ
ット内に含まれる第１のレベルのビットのうち最もＭＳ
Ｂ側に位置するビットを第２のレベルに書き換えたデジ
タルデータを生成する第２のデータマスク手段と、前記
ビット数検出手段の検出結果に基づいて、前記第１のデ
ータマスク手段が生成したデジタルデータと、前記第２
のデータマスク手段が生成したデジタルデータとのうち
何れか一方を選択する選択手段と、前記選択手段で選択
されたデジタルデータ内に含まれる第１のレベルのビッ
トのうち最もＭＳＢ側に位置するビットの位置情報であ
る第３のビット位置情報を生成する第３のビット位置情
報生成手段と、前記ビット数検出手段の検出結果に基づ
いて、前記第１のビット位置情報、第２のビット位置情
報および前記第３のビット位置情報から、前記第１のビ
ットおよび第２のビットの位置情報を決定する決定手段
とを有する。

【００２９】また、本発明の第１の観点のエンコード方
法は、２ⁿ（ｎは２以上の整数）ビットのデジタルデー
タに含まれる第１のレベルのビットのうち、最もＭＳＢ
側に位置する第１のビットと、２番目にＭＳＢ側に位置
する第２のビットとを検出し、前記第１のビットおよび
第２のビットの位置情報を生成するエンコード方法であ
って、前記デジタルデータの上位２ⁿ／２ビット内に含
まれる第１のレベルのビットの数を検出し、前記デジタ
ルデータの上位２ⁿ／２ビット内に含まれる第１のレベ
ルのビットのうち最もＭＳＢ側に位置するビットの位置
情報である第１のビット位置情報を生成し、前記デジタ
ルデータの上位２ⁿ／２ビット内に含まれる第１のレベ
ルのビットのうち最もＭＳＢ側に位置するビットを第２
のレベルに書き換えた第１のマスクデジタルデータを生
成し、前記デジタルデータの下位２ⁿ／２ビット内に含
まれる第１のレベルのビットのうち最もＭＳＢ側に位置
するビットの位置情報である第２のビット位置情報を生
成し、前記デジタルデータの下位２ⁿ／２ビット内に含
まれる第１のレベルのビットのうち最もＭＳＢ側に位置
するビットを第２のレベルに書き換えた第２のマスクデ
ジタルデータを生成し、前記検出されたビット数に基づ
いて、前記第１のマスクデジタルデータと、前記第２の
マスクデジタルデータとのうち何れか一方を選択し、前
記選択されたマスクデジタルデータ内に含まれる第１の
レベルのビットのうち最もＭＳＢ側に位置するビットの
位置情報である第３のビット位置情報を生成し、前記検
出されたビット数に基づいて、前記第１のビット位置情
報、第２のビット位置情報および前記第３のビット位置
情報から、前記第１のビットおよび第２のビットの位置
情報を決定する。

【００３０】さらに、本発明の第２の観点のエンコード
方法は、２ⁿ（ｎは２以上の整数）ビットのデジタルデ
ータに含まれる第１のレベルのビットのうち、最もＬＳ
Ｂ側に位置する第１のビットと、２番目にＬＳＢ側に位
置する第２のビットとを検出し、前記第１のビットおよ
び第２のビットの位置情報を生成するエンコード方法で
あって、前記デジタルデータの上位２ⁿ／２ビット内に
含まれる第１のレベルのビットの数を検出し、前記デジ
タルデータの上位２ⁿ／２ビット内に含まれる第１のレ
ベルのビットのうち最もＬＳＢ側に位置するビットの位
置情報である第１のビット位置情報を生成し、前記デジ
タルデータの上位２ⁿ／２ビット内に含まれる第１のレ
ベルのビットのうち最もＬＳＢ側に位置するビットを第
２のレベルに書き換えた第１のマスクデジタルデータを
生成し、前記デジタルデータの下位２ⁿ／２ビット内に
含まれる第１のレベルのビットのうち最もＬＳＢ側に位
置するビットの位置情報である第２のビット位置情報を
生成し、前記デジタルデータの下位２ⁿ／２ビット内に
含まれる第１のレベルのビットのうち最もＬＳＢ側に位
置するビットを第２のレベルに書き換えた第２のマスク
デジタルデータを生成し、前記検出されたビット数に基
づいて、前記第１のマスクデジタルデータと、前記第２
のマスクデジタルデータとのうち何れか一方を選択し、
前記選択されたマスクデジタルデータ内に含まれる第１
のレベルのビットのうち最もＬＳＢ側に位置するビット
の位置情報である第３のビット位置情報を生成し、前記
検出されたビット数に基づいて、前記第１のビット位置
情報、第２のビット位置情報および前記第３のビット位
置情報から、前記第１のビットおよび第２のビットの位
置情報を決定する。

【００３１】

【発明の実施の形態】以下、本実施形態においては、家
庭用ゲーム機などに適用される、任意の３次元物体モデ
ルに対する所望の３次元画像をＣＲＴ(Cathode Ray Tub
e)などのディスプレイ上に高速に表示する３次元コンピ
ュータグラフィックシステムに、本発明を適用した場合
について説明する。

【００３２】第１実施形態図１は、本実施形態の３次元コンピュータグラフィック
システム１のシステム構成図である。３次元コンピュー
タグラフィックシステム１は、立体モデルを単位図形で
ある三角形（ポリゴン）の組み合わせとして表現し、こ
のポリゴンを描画することで表示画面の各画素の色を決
定し、ディスプレイに表示するポリゴンレンダリング処
理を行うシステムである。また、３次元コンピュータグ
ラフィックシステム１では、平面上の位置を表現する
（ｘ，ｙ）座標の他に、奥行きを表すｚ座標を用いて３
次元物体を表し、この（ｘ，ｙ，ｚ）の３つの座標で３
次元空間の任意の一点を特定する。

【００３３】図１に示すように、３次元コンピュータグ
ラフィックシステム１は、メインメモリ２、Ｉ／Ｏイン
タフェース回路３、メインプロセッサ４およびレンダリ
ング回路５が、メインバス６を介して接続されている。
以下、各構成要素の機能について説明する。メインプロ
セッサ４は、例えば、ゲームの進行状況などに応じて、
メインメモリ２から必要なグラフィックデータを読み出
し、このグラフィックデータに対してクリッピング(Cli
pping)処理、ライティング(Lighting)処理およびジオメ
トリ(Geometry)処理などを行い、ポリゴンレンダリング
データを生成する。メインプロセッサ４は、ポリゴンレ
ンダリングデータＳ４を、メインバス６を介してレンダ
リング回路５に出力する。Ｉ／Ｏインタフェース回路３
は、必要に応じて、外部からポリゴンレンダリングデー
タを入力し、これをメインバス６を介してレンダリング
回路５に出力する。

【００３４】ここで、ポリゴンレンダリングデータは、
ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，
ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。ここで、
（ｘ，ｙ，ｚ）データは、ポリゴンの頂点の３次元座標
を示し、（Ｒ，Ｇ，Ｂ）データは、それそれ当該３次元
座標における赤、緑、青の輝度値を示している。データ
αは、これから描画する画素と、ディスプレイバッファ
２１に既に記憶されている画素とのＲ，Ｇ，Ｂデータの
ブレンド（混合）係数を示している。（ｓ，ｔ，ｑ）デ
ータのうち、（ｓ，ｔ）は、対応するテクスチャの同次
座標を示しており、ｑは同次項を示している。ここで、
「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサ
イズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座
標データ（ｕ，ｖ）が得られる。テクスチャバッファ２
０に記憶されたテクスチャデータへのアクセスは、テク
スチャ座標データ（ｕ，ｖ）を用いて行われる。Ｆデー
タは、フォグのα値を示している。すなわち、ポリゴン
レンダリングデータは、三角形の各頂点の物理座標値
と、それぞれの頂点の色とテクスチャおよびフォグの値
のデータを示している。

【００３５】以下、レンダリング回路５について詳細に
説明する。図１に示すように、レンダリング回路５は、
ＤＤＡ(Digital Differential Anarizer) セットアップ
回路１０、トライアングルＤＤＡ回路１１、テクスチャ
エンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコン
トローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１
６およびＳＲＡＭ１７を有する。ＤＲＡＭ１６ＤＲＡＭ１６は、テクスチャデータを記憶するテクスチ
ャバッファ２０、ＣＲＴに出力してディスプレイに表示
する表示データを記憶するディスプレイバッファ２１、
ｚデータを記憶するｚバッファ２２およびカラールック
アップデータを記憶するテクスチャＣＬＵＴバッファ２
３として機能する。

【００３６】ＤＤＡセットアップ回路１０ＤＤＡセットアップ回路１０は、後段のトライアングル
ＤＤＡ回路１１において物理座標系上の三角形の各頂点
の値を線形補間して、三角形の内部の各画素の色と深さ
情報を求めるに先立ち、ポリゴンレンダリングデータＳ
４が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）デー
タについて、三角形の辺と水平方向の差分などを求める
セットアップ演算を行う。このセットアップ演算は、具
体的には、開始点の値と終点の値と、開始点と終点との
距離を用いて、単位長さ移動した場合における、求めよ
うとしている値の変分を算出する。ＤＤＡセットアップ
回路１０は、算出した変分データＳ１０をトライアング
ルＤＤＡ回路１１に出力する。

【００３７】トライアングルＤＤＡ回路１１トライアングルＤＤＡ回路１１は、ＤＤＡセットアップ
回路１０から入力した変分データＳ１０を用いて、三角
形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，
Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データを算出する。トライア
ングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データ
と、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ，Ｆ）データとを、ＤＤＡデータ（補間
データ）Ｓ１１としてテクスチャエンジン回路１２に出
力する。本実施形態では、トライアングルＤＤＡ回路１
１は、並行して処理を行う矩形内に位置する８（＝２×
４）画素分のＤＤＡデータＳ１１をテクスチャエンジン
回路１２に出力する。

【００３８】テクスチャエンジン回路１２テクスチャエンジン回路１２は、「ｓ／ｑ」および「ｔ
／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の
算出処理、テクスチャバッファ２０からの（Ｒ，Ｇ，
Ｂ，α）データの読み出し処理、および、混合処理（α
ブレンディング処理）を順にパイプライン方式で行う。
なお、テクスチャエンジン回路１２は、所定の矩形内に
位置する８画素についての処理を同時に並行して行う。

【００３９】テクスチャエンジン回路１２は、除算回路
を用いて、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）デ
ータについて、ｓデータをｑデータで除算する演算と、
ｔデータをｑデータで除算する演算とを行う。この除算
回路には、後述するＦＳＰＥエンコーダが内蔵されてい
る。

【００４０】また、テクスチャエンジン回路１２は、除
算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞれ
テクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。ま
た、テクスチャエンジン回路１２は、メモリＩ／Ｆ回路
１３を介して、ＳＲＡＭ１７あるいはＤＲＡＭ１６に、
前記生成したテクスチャ座標データ（ｕ，ｖ）を含む読
み出し要求を出力し、メモリＩ／Ｆ回路１３を介して、
ＳＲＡＭ１７あるいはテクスチャバッファ２０に記憶さ
れているテクスチャデータを読み出すことで、（ｓ，
ｔ）データに対応したテクスチャアドレスに記憶された
（Ｒ，Ｇ，Ｂ，α）データＳ１７を得る。

【００４１】ここで、ＳＲＡＭ１７には、テクスチャバ
ッファ２０に記憶されているテクスチャデータのコピー
が記憶されている。テクスチャエンジン回路１２は、読
み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７の（Ｒ，Ｇ，
Ｂ）データと、前段のトライアングルＤＤＡ回路１１か
らのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）デー
タとを、（Ｒ，Ｇ，Ｂ，α）データＳ１７に含まれるα
データ（テクスチャα）が示す割合で混合し、画素デー
タＳ１２を生成する。テクスチャエンジン回路１２は、
この画素データＳ１２を、メモリＩ／Ｆ回路１３に出力
する。なお、テクスチャバッファ２０には、ＭＩＰＭＡ
Ｐ（複数解像度テクスチャ）などの複数の縮小率に対応
したテクスチャデータが記憶されている。ここで、何れ
の縮小率のテクスチャデータを用いるかは、所定のアル
ゴリズムを用いて、前記三角形単位で決定される。

【００４２】テクスチャエンジン回路１２は、フルカラ
ー方式の場合には、テクスチャバッファ２０から読み出
した（Ｒ，Ｇ，Ｂ，α）データを直接用いる。一方、テ
クスチャエンジン回路１２は、インデックスカラー方式
の場合には、予め作成したカラールックアップテーブル
（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ２３から読
み出して、内蔵するＳＲＡＭに転送および記憶し、この
カラールックアップテーブルを用いて、テクスチャバッ
ファ２０から読み出したカラーインデックスに対応する
（Ｒ，Ｇ，Ｂ）データを得る。

【００４３】メモリＩ／Ｆ回路１３メモリＩ／Ｆ回路１３は、テクスチャエンジン回路１２
から入力した画素データＳ１２に対応するｚデータと、
ｚバッファ２２に記憶されているｚデータとの比較を行
い、入力した画素データＳ１２によって描画される画像
が、前回、ディスプレイバッファ２１に書き込まれた画
像より、手前（視点側）に位置するか否かを判断し、手
前に位置する場合には、画像データＳ１２に対応するｚ
データでｚバッファ２２に記憶されたｚデータを更新す
る。また、メモリＩ／Ｆ回路１３は、必要に応じて、画
像データＳ１２に含まれる（Ｒ，Ｇ，Ｂ）データと、既
にディスプレイバッファ２１に記憶されている（Ｒ，
Ｇ，Ｂ）データとを、画素データＳ１２に対応するαデ
ータが示す混合値で混合する、いわゆるαブレンディン
グ処理を行い、混合後の（Ｒ，Ｇ，Ｂ）データをディス
プレイバッファ２１に書き込む（打ち込む）。

【００４４】ＣＲＴコントローラ回路１４ＣＲＴコントローラ回路１４は、与えられた水平および
垂直同期信号に同期して、図示しないＣＲＴに表示する
アドレスを発生し、ディスプレイバッファ２１から表示
データを読み出す要求をメモリＩ／Ｆ回路１３に出力す
る。この要求に応じて、メモリＩ／Ｆ回路１３は、ディ
スプレイバッファ２１から一定の固まりで表示データを
読み出す。ＣＲＴコントローラ回路１４は、ディスプレ
イバッファ２１から読み出した表示データを記憶するＦ
ＩＦＯ(First In First Out)回路を内蔵し、一定の時間
間隔で、ＲＡＭＤＡＣ回路１５に、ＲＧＢのインデック
ス値を出力する。

【００４５】ＲＡＭＤＡＣ回路１５ＲＡＭＤＡＣ回路１５は、各インデックス値に対応する
Ｒ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントローラ
回路１４から入力したＲＧＢのインデックス値に対応す
るデジタル形式のＲ，Ｇ，Ｂデータを、Ｄ／Ａコンバー
タに転送し、アナログ形式のＲ，Ｇ，Ｂデータを生成す
る。ＲＡＭＤＡＣ回路１５は、この生成されたＲ，Ｇ，
ＢデータをＣＲＴに出力する。

【００４６】ＦＳＰＥエンコーダ上述した３次元コンピュータグラフィックシステム１に
は、前述したテクスチャエンジン回路１２の除算回路を
含む種々の回路に、複数のビットからなるデジタルデー
タにおいてＭＳＢから見て１番目に「１」が存在するビ
ットと、２番目に「１」が存在するビットとの位置情報
をエンコード結果として出力するＦＳＰＥエンコーダ(F
irst and Second Priority Encoder) が内蔵されてい
る。図２は、本実施形態のＦＳＰＥエンコーダ１００の
構成図である。図２に示すように、ＦＳＰＥエンコーダ
１００は、バリッドディテクタ１０２、８ビットのプラ
イオリティエンコーダ１０３，１０５，１０８、８ビッ
トのファーストバリッドビットマスクユニット１０４，
１０６およびマルチプレクサ１０７，１０９，１１０を
有する。ここで、本発明のビット数検出手段、第１のビ
ット位置情報生成手段、第１のデータマスク手段、第２
のビット位置情報生成手段、第２のデータマスク手段、
選択手段、第３のビット位置情報生成手段は、それぞ
れ、バリッドディテクタ１０２、プライオリティエンコ
ーダ１０３、ファーストバリッドビットマスクユニット
１０４、プライオリティエンコーダ１０５、ファースト
バリッドビットマスクユニット１０６、マルチプレクサ
１０７およびプライオリティエンコーダ１０８に対応し
ている。また、本発明の決定手段は、マルチプレクサ１
０９および１１０に対応している。ＦＳＰＥエンコーダ
１００は、デジタルデータ１６０におけるＭＳＢから見
て１番目に「１」が存在するビットの位置情報をファー
ストビットエンコードデータ１６１として出力し、２番
目に「１」が存在するビットの位置情報をセカンドビッ
トエンコードデータ１６２として出力する。

【００４７】〔バリッドディテクタ１０２〕バリッドデ
ィテクタ１０２は、１６ビットのデジタルデータ１６０
の上位８ビットを入力し、この上位８ビットに含まれる
「１」の数が、０個、１個および２個以上のいずれであ
るかを判断し、その判断結果を示すデータｆｉｒｓｔ＿
ｖｌｄおよびｓｅｃｏｎｄ＿ｖｌｄをそれぞれマルチプ
レクサ１０９および１０７に出力する。

【００４８】具体的には、上位８ビットに「１」が存在
しない場合には、「０」を示すｆｉｒｓｔ＿ｖｌｄおよ
び「０」を示すｓｅｃｏｎｄ＿ｖｌｄをそれぞれマルチ
プレクサ１０９および１０７に出力する。また、上位８
ビットに「１」が１個存在する場合には、「１」を示す
ｆｉｒｓｔ＿ｖｌｄおよび「０」を示すｓｅｃｏｎｄ＿
ｖｌｄをそれぞれマルチプレクサ１０９および１０７に
出力する。また、上位８ビットに「１」が２個以上存在
する場合には、「１」を示すｆｉｒｓｔ＿ｖｌｄおよび
「１」を示すｓｅｃｏｎｄ＿ｖｌｄをそれぞれマルチプ
レクサ１０９および１０７に出力する。

【００４９】図３および図４は、バリッドディテクタ１
０２における処理のフローチャートである。ステップＳ２１：変数「ｃｏｕｎｔ」に「０」を代入さ
れる。ステップＳ２２：変数「ｓｆｔ」に「０ｘ０７」、すな
わち１６進数の「０７」が代入される。

【００５０】ステップＳ２３：「ｉｎ」、すなわちデジ
タルデータ１６０の上位８ビットが、変数「ｓｆｔ」だ
けＬＳＢに向けてシフトされる。ステップＳ２４：ステップＳ２３のシフト結果が「１」
であるか否かが判断され、「１」である場合にはステッ
プＳ２５の処理が実行され、「１」でない場合にはステ
ップＳ２６の処理が実行される。

【００５１】ステップＳ２５：変数「ｃｏｕｎｔ」に
「１」が加算される。ステップＳ２６：変数「ｓｆｔ」が「１」だけ減算され
る。ステップＳ２７：変数「ｓｆｔ」が０以上であるか否か
が判断され、０以上であればステップＳ２３の処理が実
行され、そうでなければ図４に示すステップＳ２８の処
理が実行される。

【００５２】ステップＳ２８：変数「ｃｏｕｎｔ」が
「０」であるか否かが判断され、「０」であればステッ
プＳ２９の処理が実行され、そうでなければステップＳ
３０の処理が実行される。ステップＳ２９：変数「ｃｏｕｎｔ」が「０」である場
合に実行され、「０」を示すｆｉｒｓｔ＿ｖｌｄおよび
「０」を示すｓｅｃｏｎｄ＿ｖｌｄが、それぞれマルチ
プレクサ１０９および１０７に出力される。

【００５３】ステップＳ３０：変数「ｃｏｕｎｔ」が
「１」であるか否かが判断され、「１」であればステッ
プＳ３１の処理が実行され、そうでなければステップＳ
３２の処理が実行される。ステップＳ３１：変数「ｃｏｕｎｔ」が「１」である場
合に実行され、「１」を示すｆｉｒｓｔ＿ｖｌｄおよび
「０」を示すｓｅｃｏｎｄ＿ｖｌｄが、それぞれマルチ
プレクサ１０９および１０７に出力される。ステップＳ３２：変数「ｃｏｕｎｔ」が２以上である場
合に実行され、「１」を示すｆｉｒｓｔ＿ｖｌｄおよび
「１」を示すｓｅｃｏｎｄ＿ｖｌｄが、それぞれマルチ
プレクサ１０９および１０７に出力される。なお、上述
した図３および図４に示す処理をＣ言語を用いて記述す
ると図５に示すようになる。

【００５４】〔プライオリティエンコーダ１０３，１０
５〕プライオリティエンコーダ１０３は、デジタルデー
タ１６０の上位８ビットにおけるＭＳＢから見て最初に
「１」になっているビットを検出し、当該ビット位置を
示す３ビットのファーストビットエンコードデータ１８
０を生成し、これをマルチプレクサ１０９に出力する。

【００５５】図６は、図２に示すプライオリティエンコ
ーダ１０３における処理のフローチャートである。ステップＳ４１：変数「ｓｆｔ」に「０ｘ０７」、すな
わち１６進数の「０７」が代入される。

【００５６】ステップＳ４２：「ｉｎ」、すなわちデジ
タルデータ１６０の上位８ビットが、変数「ｓｆｔ」だ
けＬＳＢに向けてシフトされる。ステップＳ４３：ステップＳ４２のシフト結果が「１」
であるか否かが判断され、「１」である場合にはステッ
プＳ４４の処理が実行され、「１」でない場合にはステ
ップＳ４５の処理が実行される。

【００５７】ステップＳ４４：「０ｘ０７」すなわち１
６進数の「０７」から、変数「ｓｆｔ」を減算した値
「０ｘ０７−ｓｆｔ」が、ファーストビットエンコード
データ１８０としてマルチプレクサ１０９に出力され
る。ステップＳ４５：変数「ｓｆｔ」が「１」だけ減算され
る。ステップＳ４６：変数「ｓｆｔ」が０以上であるか否か
が判断され、０以上であればステップＳ４２の処理が再
び実行され、そうでなければステップＳ４７の処理が実
行される。ステップＳ４７：「０ｘ００」がファーストビットエン
コードデータ１８０としてマルチプレクサ１０９に出力
される。

【００５８】なお、上述した図６に示す処理をＣ言語を
用いて記述すると図７に示すようになる。また、プライ
オリティエンコーダ１０５における処理は、デジタルデ
ータ１６０の下位８ビットに対して処理を行ない、その
処理結果であるファーストビットエンコードデータ１８
２をマルチプレクサ１０９および１１０に出力すること
以外は、前述したプライオリティエンコーダ１０３にお
ける処理と同じである。

【００５９】〔ファーストバリッドビットマスクユニッ
ト１０４，１０６〕ファーストバリッドビットマスクユ
ニット１０４は、デジタルデータ１６０の上位８ビット
におけるＭＳＢから見て最初に「１」になっているビッ
トをマスクした、すなわち「０」に書き換えたファース
トバリッドビットマスクデータ１８１を生成し、これを
マルチプレクサ１０７に出力する。

【００６０】図８は、図２に示すファーストバリッドビ
ットマスクユニット１０４における処理のフローチャー
トである。ステップＳ５１：変数「ｓｆｔ」に、「０ｘ０７」すな
わち１６進数の「０７」が代入される。

【００６１】ステップＳ５２：「ｉｎ」、すなわちデジ
タルデータ１６０の上位８ビットが、変数「ｓｆｔ」だ
けＬＳＢに向けてシフトされる。ステップＳ５３：ステップＳ５２のシフト結果が「１」
であるか否かが判断され、「１」である場合にはステッ
プＳ５４の処理が実行され、「１」でない場合にはステ
ップＳ５６の処理が実行される。

【００６２】ステップＳ５４：「０ｘｆｆ」が、「０ｘ
０８」すなわち１６進数の「０８」から「ｓｆｔ」を減
算した減算結果である「０ｘ０８−ｓｆｔ」だけ、ＬＳ
Ｂに向けてシフトされ、このシフト結果が「ｍａｓｋ」
となる。ステップＳ５５：「ｉｎ」、すなわちデジタルデータ１
６０の上位８ビットと、ステップＳ５４で算出した「ｍ
ａｓｋ」との論理積が計算され、この論理積が、ファー
ストバリッドビットマスクデータ１８１として図２に示
すマルチプレクサ１０７に出力される。

【００６３】ステップＳ５６：変数「ｓｆｔ」が「１」
だけ減算される。ステップＳ５７：変数「ｓｆｔ」が０以上であるか否か
が判断され、０以上であればステップＳ５２の処理が実
行され、そうでなければステップＳ５８の処理が実行さ
れる。ステップＳ５８：「ｉｎ」、すなわちデジタルデータ１
６０の上位８ビットが。ファーストバリッドビットマス
クデータ１８１としてマルチプレクサ１０７に出力され
る。なお、上述した図８に示す処理をＣ言語を用いて記述す
ると図９に示すようになる。

【００６４】また、ファーストバリッドビットマスクユ
ニット１０６における処理は、デジタルデータ１６０の
下位８ビットに対して処理を行ない、その処理結果であ
るファーストバリッドビットマスクデータ１８３をマル
チプレクサ１０７に出力すること以外は、前述したファ
ーストバリッドビットマスクユニット１０４における処
理と同じである。

【００６５】〔マルチプレクサ１０７〕マルチプレクサ
１０７は、データｓｅｃｏｎｄ＿ｖｌｄが「０」のと
き、ファーストバリッドビットマスクユニット１０６か
らのファーストバリッドビットマスクデータ１８３を、
ファーストバリッドビットマスクデータ１８４として８
ビットのプライオリティエンコーダ１０８に出力する。
一方、マルチプレクサ１０７は、データｓｅｃｏｎｄ＿
ｖｌｄが「１」のとき、ファーストバリッドビットマス
クユニット１０６からのファーストバリッドビットマス
クデータ１８３を、ファーストバリッドビットマスクデ
ータ１８４として８ビットのプライオリティエンコーダ
１０８に出力する。

【００６６】〔プライオリティエンコーダ１０８〕８ビ
ットのプライオリティエンコーダ１０８は、マルチプレ
クサ１０７からのファーストバリッドビットマスクデー
タ１８４におけるＭＳＢから見て最初に「１」になって
いるビットを検出し、当該ビット位置を示す３ビットの
ファーストビットエンコードデータ１８５を生成し、こ
れをマルチプレクサ１１０に出力する。８ビットのプラ
イオリティエンコーダ１０８の処理は、基本的に、図６
および図７を用いて前述したプライオリティエンコーダ
１０３の処理と同じである。

【００６７】〔マルチプレクサ１０９〕マルチプレクサ
１０９は、データｆｉｓｔ＿ｖｌｄが「１」の場合に、
ファーストビットエンコードデータ１８０をファースト
ビットエンコードデータ１６１として出力し、データｆ
ｉｓｔ＿ｖｌｄが「０」の場合に、ファーストビットエ
ンコードデータ１８２をファーストビットエンコードデ
ータ１６１として出力する。

【００６８】〔マルチプレクサ１１０〕マルチプレクサ
１１０は、データｆｉｓｔ＿ｖｌｄとデータｓｅｃｏｎ
ｄ＿ｖｌｄとが同値である場合に、ファーストビットエ
ンコードデータ１８５をセカンドビットエンコードデー
タ１６２として出力し、データｆｉｓｔ＿ｖｌｄとデー
タｓｅｃｏｎｄ＿ｖｌｄとが異なる値である場合に、フ
ァーストビットエンコードデータ１８２をセカンドビッ
トエンコードデータ１６２として出力する。

【００６９】以下、図２に示すＦＳＰＥエンコーダ１０
０の全体動作について説明する。ここでは、デジタルデ
ータ１６０が「０１００００００００１０００００」の
場合を例にして説明する。この場合には、「０１０００
０００００１００００１」の上位８ビットである「０１
００００００」がバリッドディテクタ１０２、プライオ
リティエンコーダ１０３およびファーストバリッドビッ
トマスクユニット１０４に入力される。下位８ビットで
ある「００１００００１」がプライオリティエンコーダ
１０５およびファーストバリッドビットマスクユニット
１０６に入力される。

【００７０】次に、バリッドディテクタ１０２、プライ
オリティエンコーダ１０３およびファーストバリッドビ
ットマスクユニット１０４において以下に示す処理が並
行して行なわれる。すなわち、バリッドディテクタ１０
２において、上位８ビット「０１００００００」に含ま
れる「１」の数が１個であることが検出され、「１」を
示すｆｉｒｓｔ＿ｖｌｄおよび「０」を示すｓｅｃｏｎ
ｄ＿ｖｌｄがそれぞれマルチプレクサ１０９およびマル
チプレクサ１０７に出力される。また、プライオリティ
エンコーダ１０３において、上位８ビット「０１０００
０００」におけるＭＳＢから見て最初に「１」になって
いる１ビット目（ＭＳＢを０ビット目としている）が検
出され、「１」を示すファーストビットエンコードデー
タ１８０がマルチプレクサ１０９に出力される。また、
ファーストバリッドビットマスクユニット１０４から、
「０」を示すファーストバリッドビットマスクデータ１
８１がマルチプレクサ１０７に出力される。

【００７１】また、上述した上位８ビットに対しての処
理と並行して、以下に示す下位８ビット「００１０００
０１」に対しての処理が並行して行なわれる。すなわ
ち、プライオリティエンコーダ１０５において、下位８
ビット「００１００００１」におけるＭＳＢから見て最
初に「１」になっている２ビット目（ＭＳＢを０ビット
目としている）が検出され、「２」を示すファーストビ
ットエンコードデータ１８２がマルチプレクサ１０９お
よび１１０に出力される。それと並行して、ファースト
バリッドビットマスクユニット１０６において、下位８
ビット「００１００００１」の２ビット目をマスクした
「０００００００１」を示すファーストバリッドビット
マスクデータ１８３がマルチプレクサ１０７に出力され
る。

【００７２】次に、マルチプレクサ１０７において、
「０」を示すｓｅｃｏｎｄ＿ｖｌｄに基づいて、「００
０００００１」を示すファーストバリッドビットマスク
データ１８３がファーストバリッドビットマスクデータ
１８４として８ビットのプライオリティエンコーダ１０
８に出力される。次に、８ビットのプライオリティエン
コーダ１０８において、「０００００００１」を示すフ
ァーストバリッドビットマスクデータ１８４がエンコー
ドされ、「７」を示すファーストビットエンコードデー
タ１８５がマルチプレクサ１１０に出力される。

【００７３】そして、「１」を示すｆｉｒｓｔ＿ｖｌｄ
に基づいて、マルチプレクサ１０９から、「１」を示す
ファーストビットエンコードデータ１８０が、ファース
トビットエンコードデータ１６１として出力される。ま
た、マルチプレクサ１１０において、データｆｉｒｓｔ
＿ｖｌｄとｓｅｃｏｎｄ＿ｖｌｄとが異なる値であるた
め、「２」を示すファーストビットエンコードデータ１
８２がセカンドビットエンコードデータ１６２として出
力される。

【００７４】以上説明したように、図２に示すＦＳＰＥ
エンコーダ１００によれば、１６ビットのデジタルデー
タ１６０を上位ビットと下位ビットとに分けて、それら
に対して並行に８ビットのエンコード処理およびマスク
処理を行なう。このＦＳＰＥエンコーダ１００では、演
算処理の時間を決めるクリティカルパスは、ファースト
バリッドビットマスクユニット１０４、マルチプレクサ
１０７、８ビットのプライオリティエンコーダ１０８お
よびマルチプレクサ１１０の経路になる。ここで、ファ
ーストバリッドビットマスクユニット１０４および８ビ
ットのプライオリティエンコーダ１０８における８ビッ
トの演算処理時間は、それぞれ図１０に示すファースト
バリッドビットマスクユニット５２およびプライオリテ
ィエンコーダ５３における１６ビットの演算処理時間に
比べて短く、しかも、マルチプレクサ１０７および１１
０の切り換え処理時間は無視できるため、図２に示すＦ
ＳＰＥエンコーダ１００によれば、図１０に示すＦＳＰ
Ｅエンコーダ５０に比べて処理時間を短縮できる。ま
た、ＦＳＰＥエンコーダ１００によれば、従来のＦＳＰ
Ｅエンコーダ５０に比べて回路規模を縮小できる。

【００７５】以下、３次元コンピュータグラフィックシ
ステム１の全体動作について説明する。ポリゴンレンダ
リングデータＳ４が、メインバス６を介してメインプロ
セッサ４からＤＤＡセットアップ回路１０に出力され、
ＤＤＡセットアップ回路１０において、三角形の辺と水
平方向の差分などを示す変分データＳ１０が生成され
る。この変分データＳ１０は、トライアングルＤＤＡ回
路１１に出力され、トライアングルＤＤＡ回路１１にお
いて、三角形内部の各画素における線形補間された
（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データが算出
される。そして、この算出された（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ，Ｆ）データと、三角形の各頂点の
（ｘ，ｙ）データとが、ＤＤＡデータＳ１１として、ト
ライアングルＤＤＡ回路１１からテクスチャエンジン回
路１２に出力される。

【００７６】次に、テクスチャエンジン回路１２におい
て、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データに
ついて、除算回路において、ｓデータをｑデータで除算
する演算と、ｔデータをｑデータで除算する演算とが行
われる。このとき、除算回路において、前述した図２に
示すＦＳＰＥエンコーダ１００が動作する。そして、除
算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクス
チャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、テ
クスチャ座標データ（ｕ，ｖ）が生成される。次に、メ
モリＩ／Ｆ回路１３を介して、テクスチャエンジン回路
１２からＳＲＡＭ１７に、前記生成されたテクスチャ座
標データ（ｕ，ｖ）を含む読み出し要求が出力され、メ
モリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７に記憶され
た（Ｒ，Ｇ，Ｂ，α）データＳ１７が読み出される。次
に、テクスチャエンジン回路１２において、読み出した
（Ｒ，Ｇ，Ｂ，α）データＳ１７の（Ｒ，Ｇ，Ｂ）デー
タと、前段のトライアングルＤＤＡ回路１１からのＤＤ
ＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとが、
（Ｒ，Ｇ，Ｂ，α）データＳ１７に含まれるαデータ
（テクスチャα）が示す割合で混合され、画素データＳ
１２が生成される。この画素データＳ１２は、テクスチ
ャエンジン回路１２からメモリＩ／Ｆ回路１３に出力さ
れる。

【００７７】そして、メモリＩ／Ｆ回路１３において、
テクスチャエンジン回路１２から入力した画素データＳ
１２に対応するｚデータと、ｚバッファ２２に記憶され
ているｚデータとの比較が行なわれ、入力した画素デー
タＳ１２によって描画される画像が、前回、ディスプレ
イバッファ２１に書き込まれた画像より、手前（視点
側）に位置するか否かが判断され、手前に位置する場合
には、画像データＳ１２に対応するｚデータでｚバッフ
ァ２２に記憶されたｚデータが更新される。

【００７８】次に、メモリＩ／Ｆ回路１３において、必
要に応じて、画像データＳ１２に含まれる（Ｒ，Ｇ，
Ｂ）データと、既にディスプレイバッファ２１に記憶さ
れている（Ｒ，Ｇ，Ｂ）データとが、画素データＳ１２
に対応するαデータが示す混合値で混合され、混合後の
（Ｒ，Ｇ，Ｂ）データがディスプレイバッファ２１に書
き込まれる。

【００７９】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、図２に示すデジタ
ルデータ１６０として１６ビットのものを例示したが、
デジタルデータ１６０は２ⁿ（ｎ≧２）であれば特に限
定されない。但し、ｎが大きいほど、効果が大きい。

【００８０】また、上述した実施形態では、デジタルデ
ータ１６０におけるＭＳＢから見て１番目の「１」と２
番目の「１」とのビット位置を求める場合について例示
したが、本発明は、例えばデジタルデータ１６０におけ
るＭＳＢから見て１番目の「０」と２番目の「０」との
ビット位置を求める場合にも同様に適用できる。

【００８１】さらに、本発明は、デジタルデータ１６０
におけるＬＳＢから見て１番目の「１」と２番目の
「１」とのビット位置を求める場合や、ＬＳＢから見て
１番目の「０」と２番目の「０」とのビット位置を求め
る場合にも同様に適用できる。この場合には、図２に示
すバリッドディテクタ１０２、プライオリティエンコー
ダ１０３およびファーストバリッドビットマスクユニッ
ト１０４に、デジタルデータ１６０の下位８ビットをに
し、プライオリティエンコーダ１０５およびファースト
バリッドビットマスクユニット１０６にデジタルデータ
１６０の上位８ビットをにする。

【００８２】そして、図６に示すステップＳ４１におい
て「ｓｆｔ」に「０ｘ００」を代入し、ステップＳ４２
で「ｉｎ」をＭＳＢに向けてシフトし、ステップＳ４３
でシフト結果が「１０００００００」であるか否かを判
断し、ステップＳ４４で「ｓｆｔ」を出力し、ステップ
Ｓ４５で「ｓｆｔ」に「１」を加算し、ステップＳ４６
で「ｓｆｔ」が７以下であるか否かを判断する。また、
図８に示すステップＳ５１において「ｓｆｔ」に「０ｘ
００」を代入し、ステップＳ５２で「ｉｎ」をＭＳＢに
向けてシフトし、ステップＳ５３でシフト結果が「１０
００００００」であるか否かを判断し、ステップＳ５４
で「０ｘｆｆ」を「ｓｆｔ」だけＭＳＢに向けてシフト
したものを「ｍａｓｋ」、ステップＳ５５で「ｉｎ」と
「ｍａｓｋ」との論理積を出力し、ステップＳ５６で
「ｓｆｔ」に「１」を加算し、ステップＳ４７で「ｓｆ
ｔ」が７以下であるか否かを判断する。

【００８３】また、上述した実施形態では、図２に示す
ＦＳＰＥエンコーダ１００を、テクスチャエンジン回路
１２の除算回路に内蔵した場合を例示したが、ＦＳＰＥ
エンコーダ１００は、例えば、テクスチャバッファ２０
から読み出したテクスチャデータをディスプレイバッフ
ァ２１の何れのバンクに書き込むかを判定する際にも用
いられる。

【００８４】また、例えば、上述した図１に示す３次元
コンピュータグラフィックシステム１では、ＳＲＡＭ１
７を用いる構成を例示したが、ＳＲＡＭ１７を設けない
構成にしてもよい。また、図１に示すテクスチャバッフ
ァ２０およびテクスチャＣＬＵＴバッファ２３を、ＤＲ
ＡＭ１６の外部に設けてもよい。

【００８５】さらに、図１に示す３次元コンピュータグ
ラフィックシステム１では、ポリゴンレンダリングデー
タを生成するジオメトリ処理を、メインプロセッサ４で
行なう場合を例示したが、レンダリング回路５で行なう
構成にしてもよい。

【００８６】

【発明の効果】以上説明したように、本発明のエンコー
ダおよびその方法とグラフィック演算装置によれば、演
算処理時間を短縮できる。また、本発明のエンコーダお
よびグラフィック演算装置によれば、装置規模を縮小で
きる。

【図面の簡単な説明】

【図１】図１は、本発明の実施形態に係わる３次元コン
ピュータグラフィックシステムのシステム構成図であ
る。

【図２】図２は、本実施形態の３次元コンピュータグラ
フィックシステムに内蔵されたＦＳＰＥエンコーダの構
成図である。

【図３】図３は、図２に示すバリッドディテクタにおけ
る処理のフローチャートである。

【図４】図４は、図２に示すバリッドディテクタにおけ
る処理のフローチャートである。

【図５】図５は、図３および図４に示すバリッドディテ
クタにおける処理をＣ言語を用いて記述した場合の例を
示す図である。

【図６】図６は、図２におけるプライオリティエンコー
ダにおける処理のフローチャートである。

【図７】図７は、図６に示すプライオリティエンコーダ
における処理をＣ言語を用いて記述した場合の例を示す
図である。

【図８】図８は、図２に示すファーストバリッドビット
マスクユニットにおける処理のフローチャートである。

【図９】図９は、図８に示すファーストバリッドビット
マスクユニットにおける処理をＣ言語を用いて記述した
場合の例を示す図である。

【図１０】図１０は、従来のＦＳＰＥエンコーダの構成
図である。

【図１１】図１１は、図１０におけるプライオリティエ
ンコーダにおける処理のフローチャートである。

【図１２】図１２は、図１１に示すプライオリティエン
コーダにおける処理をＣ言語を用いて記述した場合の例
を示す図である。

【図１３】図１３は、図１０に示すファーストバリッド
ビットマスクユニットにおける処理のフローチャートで
ある。

【図１４】図１４は、図１３に示すファーストバリッド
ビットマスクユニットにおける処理をＣ言語を用いて記
述した場合の例を示す図である。

【符号の説明】

１…３次元コンピュータグラフィックシステム、２…メ
インメモリ、３…Ｉ／Ｏインタフェース回路、４…メイ
ンプロセッサ、５…レンダリング回路、１０…ＤＤＡセ
ットアップ回路、１１…トライアングルＤＤＡ回路、１
２…テクスチャエンジン回路、１３…メモリＩ／Ｆ回
路、１４…ＣＲＴコントローラ回路、１５…ＲＡＭＤＡ
Ｃ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０…テク
スチャバッファ、２１…ディスプレイバッファ、２２…
Ｚバッファ、２３…テクスチャＣＬＵＴバッファ、１０
０…ＦＳＰＥエンコーダ、１０２…バリッドディテク
タ、１０３，１０５，１０８…プライオリティエンコー
ダ、１０４，１０６…ファーストバリッドビットマスク
ユニット、１０７，１０９，１１０…マルチプレクサ

Claims

【特許請求の範囲】

【請求項１】２ⁿ（ｎは２以上の整数）ビットのデジタ
ルデータに含まれる第１のレベルのビットのうち、最も
ＭＳＢ側に位置する第１のビットと、２番目にＭＳＢ側
に位置する第２のビットとを検出し、前記第１のビット
および第２のビットの位置情報を生成するエンコーダに
おいて、前記デジタルデータの上位２ⁿ／２ビット内に含まれる
第１のレベルのビットの数を検出するビット数検出手段
と、前記デジタルデータの上位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＭＳＢ側に位置するビ
ットの位置情報である第１のビット位置情報を生成する
第１のビット位置情報生成手段と、前記デジタルデータの上位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＭＳＢ側に位置するビ
ットを第２のレベルに書き換えたデジタルデータを生成
する第１のデータマスク手段と、前記デジタルデータの下位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＭＳＢ側に位置するビ
ットの位置情報である第２のビット位置情報を生成する
第２のビット位置情報生成手段と、前記デジタルデータの下位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＭＳＢ側に位置するビ
ットを第２のレベルに書き換えたデジタルデータを生成
する第２のデータマスク手段と、前記ビット数検出手段の検出結果に基づいて、前記第１
のデータマスク手段が生成したデジタルデータと、前記
第２のデータマスク手段が生成したデジタルデータとの
うち何れか一方を選択する選択手段と、前記選択手段で選択されたデジタルデータ内に含まれる
第１のレベルのビットのうち最もＭＳＢ側に位置するビ
ットの位置情報である第３のビット位置情報を生成する
第３のビット位置情報生成手段と、前記ビット数検出手段の検出結果に基づいて、前記第１
のビット位置情報、第２のビット位置情報および前記第
３のビット位置情報から、前記第１のビットおよび第２
のビットの位置情報を決定する決定手段とを有するエン
コーダ。
【請求項２】前記選択手段は、前記ビット数検出手段で
検出された第１のレベルのビット数が０個の場合に、前
記第１のデータマスク手段が生成したデジタルデータを
選択し、それ以外の場合に、前記第２のデータマスク手
段が生成したデジタルデータを選択する請求項１に記載
のエンコーダ。
【請求項３】前記決定手段は、前記ビット数検出手段で
検出された第１のレベルのビット数が０個の場合に、前
記第２のビット位置情報を前記第１のビットの位置情報
とし、前記第３のビット位置情報を前記第２のビットの
位置情報とし、前記ビット数検出手段で検出された第１のレベルのビッ
ト数が１個の場合に、前記第１のビット位置情報を前記
第１のビットの位置情報とし、前記第２のビット位置情
報を前記第２のビットの位置情報とし、前記ビット数検出手段で検出された第１のレベルのビッ
ト数が２個以上の場合に、前記第１のビット位置情報を
前記第１のビットの位置情報とし、前記第３のビット位
置情報を前記第２のビットの位置情報とする請求項２に
記載のエンコーダ。
【請求項４】前記ビット数検出手段の処理と、前記第１
のビット位置情報生成手段の処理と、前記第１のデータ
マスク手段の処理と、前記第２のビット位置情報生成手
段の処理と、前記第２のデータマスク手段の処理とを並
行して行なう請求項１に記載のエンコーダ。
【請求項５】２ⁿ（ｎは２以上の整数）ビットのデジタ
ルデータに含まれる第１のレベルのビットのうち、最も
ＬＳＢ側に位置する第１のビットと、２番目にＬＳＢ側
に位置する第２のビットとを検出し、前記第１のビット
および第２のビットの位置情報を生成するエンコーダに
おいて、前記デジタルデータの上位２ⁿ／２ビット内に含まれる
第１のレベルのビットの数を検出するビット数検出手段
と、前記デジタルデータの上位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＬＳＢ側に位置するビ
ットの位置情報である第１のビット位置情報を生成する
第１のビット位置情報生成手段と、前記デジタルデータの上位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＬＳＢ側に位置するビ
ットを第２のレベルに書き換えたデジタルデータを生成
する第１のデータマスク手段と、前記デジタルデータの下位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＬＳＢ側に位置するビ
ットの位置情報である第２のビット位置情報を生成する
第２のビット位置情報生成手段と、前記デジタルデータの下位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＬＳＢ側に位置するビ
ットを第２のレベルに書き換えたデジタルデータを生成
する第２のデータマスク手段と、前記ビット数検出手段の検出結果に基づいて、前記第１
のデータマスク手段が生成したデジタルデータと、前記
第２のデータマスク手段が生成したデジタルデータとの
うち何れか一方を選択する選択手段と、前記選択手段で選択されたデジタルデータ内に含まれる
第１のレベルのビットのうち最もＬＳＢ側に位置するビ
ットの位置情報である第３のビット位置情報を生成する
第３のビット位置情報生成手段と、前記ビット数検出手段の検出結果に基づいて、前記第１
のビット位置情報、第２のビット位置情報および前記第
３のビット位置情報から、前記第１のビットおよび第２
のビットの位置情報を決定する決定手段とを有するエン
コーダ。
【請求項６】前記選択手段は、前記ビット数検出手段で
検出された第１のレベルのビット数が０個の場合に、前
記第１のデータマスク手段が生成したデジタルデータを
選択し、それ以外の場合に、前記第２のデータマスク手
段が生成したデジタルデータを選択する請求項５に記載
のエンコーダ。
【請求項７】前記決定手段は、前記ビット数検出手段で
検出された第１のレベルのビット数が０個の場合に、前
記第２のビット位置情報を前記第１のビットの位置情報
とし、前記第３のビット位置情報を前記第２のビットの
位置情報とし、前記ビット数検出手段で検出された第１のレベルのビッ
ト数が１個の場合に、前記第１のビット位置情報を前記
第１のビットの位置情報とし、前記第２のビット位置情
報を前記第２のビットの位置情報とし、前記ビット数検出手段で検出された第１のレベルのビッ
ト数が２個以上の場合に、前記第１のビット位置情報を
前記第１のビットの位置情報とし、前記第３のビット位
置情報を前記第２のビットの位置情報とする請求項６に
記載のエンコーダ。
【請求項８】前記ビット数検出手段の処理と、前記第１
のビット位置情報生成手段の処理と、前記第１のデータ
マスク手段の処理と、前記第２のビット位置情報生成手
段の処理と、前記第２のデータマスク手段の処理とを並
行して行なう請求項５に記載のエンコーダ。
【請求項９】立体モデルを複数の単位図形を組み合わせ
て表現し、前記単位図形に付加するパターンを示す複数
の画素データからなるテクスチャデータを画像メモリか
ら読み出し、当該読み出したテクスチャデータを前記単
位図形と対応付けて複数の画素データからなる描画デー
タを生成し、当該描画データを前記画像メモリに記憶す
るグラフィック演算装置において、前記単位図形の頂点について、３次元座標（ｘ，ｙ，
ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、同次座標
（ｓ，ｔ）および同次項ｑを含むポリゴンレンダリング
データを生成するポリゴンレンダリングデータ生成手段
と、前記単位図形の頂点のポリゴンレンダリングデータを補
間して、前記単位図形内に位置する画素の補間データを
生成する補間データ生成手段と、２ⁿ（ｎは２以上の整数）ビットのデジタルデータに含
まれる第１のレベルのビットのうち、最もＭＳＢ側に位
置する第１のビットと、２番目にＭＳＢ側に位置する第
２のビットとを検出し、前記第１のビットおよび第２の
ビットの位置情報を生成するエンコーダ内蔵した除算回
路を備え、当該除算回路において前記補間データに含ま
れる同次座標（ｓ，ｔ）を同次項ｑで除算し、当該除算
の結果に応じたテクスチャアドレスを用いて前記画像メ
モリからテクスチャデータを読み出し、前記単位図形と
対応付ける描画データを生成するテクスチャ処理手段と
を有し、前記除算回路は、前記デジタルデータの上位２ⁿ／２ビット内に含まれる
第１のレベルのビットの数を検出するビット数検出手段
と、前記デジタルデータの上位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＭＳＢ側に位置するビ
ットの位置情報である第１のビット位置情報を生成する
第１のビット位置情報生成手段と、前記デジタルデータの上位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＭＳＢ側に位置するビ
ットを第２のレベルに書き換えたデジタルデータを生成
する第１のデータマスク手段と、前記デジタルデータの下位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＭＳＢ側に位置するビ
ットの位置情報である第２のビット位置情報を生成する
第２のビット位置情報生成手段と、前記デジタルデータの下位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＭＳＢ側に位置するビ
ットを第２のレベルに書き換えたデジタルデータを生成
する第２のデータマスク手段と、前記ビット数検出手段の検出結果に基づいて、前記第１
のデータマスク手段が生成したデジタルデータと、前記
第２のデータマスク手段が生成したデジタルデータとの
うち何れか一方を選択する選択手段と、前記選択手段で選択されたデジタルデータ内に含まれる
第１のレベルのビットのうち最もＭＳＢ側に位置するビ
ットの位置情報である第３のビット位置情報を生成する
第３のビット位置情報生成手段と、前記ビット数検出手段の検出結果に基づいて、前記第１
のビット位置情報、第２のビット位置情報および前記第
３のビット位置情報から、前記第１のビットおよび第２
のビットの位置情報を決定する決定手段とを有するグラ
フィック演算装置。
【請求項１０】前記除算回路の選択手段は、前記ビット
数検出手段で検出された第１のレベルのビット数が０個
の場合に、前記第１のデータマスク手段が生成したデジ
タルデータを選択し、それ以外の場合に、前記第２のデ
ータマスク手段が生成したデジタルデータを選択する請
求項９に記載のグラフィック演算装置。
【請求項１１】前記除算回路の前記決定手段は、前記ビ
ット数検出手段で検出された第１のレベルのビット数が
０個の場合に、前記第２のビット位置情報を前記第１の
ビットの位置情報とし、前記第３のビット位置情報を前
記第２のビットの位置情報とし、前記ビット数検出手段で検出された第１のレベルのビッ
ト数が１個の場合に、前記第１のビット位置情報を前記
第１のビットの位置情報とし、前記第２のビット位置情
報を前記第２のビットの位置情報とし、前記ビット数検出手段で検出された第１のレベルのビッ
ト数が２個以上の場合に、前記第１のビット位置情報を
前記第１のビットの位置情報とし、前記第３のビット位
置情報を前記第２のビットの位置情報とする請求項１０
に記載のグラフィック演算装置。
【請求項１２】前記ビット数検出手段の処理と、前記第
１のビット位置情報生成手段の処理と、前記第１のデー
タマスク手段の処理と、前記第２のビット位置情報生成
手段の処理と、前記第２のデータマスク手段の処理とを
並行して行なう請求項９に記載のグラフィック演算装
置。
【請求項１３】２ⁿ（ｎは２以上の整数）ビットのデジ
タルデータに含まれる第１のレベルのビットのうち、最
もＭＳＢ側に位置する第１のビットと、２番目にＭＳＢ
側に位置する第２のビットとを検出し、前記第１のビッ
トおよび第２のビットの位置情報を生成するエンコード
方法において、前記デジタルデータの上位２ⁿ／２ビット内に含まれる
第１のレベルのビットの数を検出し、前記デジタルデータの上位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＭＳＢ側に位置するビ
ットの位置情報である第１のビット位置情報を生成し、前記デジタルデータの上位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＭＳＢ側に位置するビ
ットを第２のレベルに書き換えた第１のマスクデジタル
データを生成し、前記デジタルデータの下位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＭＳＢ側に位置するビ
ットの位置情報である第２のビット位置情報を生成し、前記デジタルデータの下位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＭＳＢ側に位置するビ
ットを第２のレベルに書き換えた第２のマスクデジタル
データを生成し、前記検出されたビット数に基づいて、前記第１のマスク
デジタルデータと、前記第２のマスクデジタルデータと
のうち何れか一方を選択し、前記選択されたマスクデジタルデータ内に含まれる第１
のレベルのビットのうち最もＭＳＢ側に位置するビット
の位置情報である第３のビット位置情報を生成し、前記検出されたビット数に基づいて、前記第１のビット
位置情報、第２のビット位置情報および前記第３のビッ
ト位置情報から、前記第１のビットおよび第２のビット
の位置情報を決定するエンコード方法。
【請求項１４】前記検出されたビット数が０個の場合
に、前記第１のマスクデジタルデータを選択し、それ以
外の場合に、前記第２のマスクデジタルデータを選択す
る請求項１３に記載のエンコード方法。
【請求項１５】前記検出されたビット数が０個の場合
に、前記第２のビット位置情報を前記第１のビットの位
置情報とし、前記第３のビット位置情報を前記第２のビ
ットの位置情報とし、前記検出されたビット数が１個の場合に、前記第１のビ
ット位置情報を前記第１のビットの位置情報とし、前記
第２のビット位置情報を前記第２のビットの位置情報と
し、前記検出されたビット数が２個以上の場合に、前記第１
のビット位置情報を前記第１のビットの位置情報とし、
前記第３のビット位置情報を前記第２のビットの位置情
報とする請求項１４に記載のエンコード方法。
【請求項１６】前記ビット数の検出処理と、前記第１の
ビット位置情報の生成処理と、前記第１のマスクデジタ
ルデータの生成処理と、前記第２のビット位置情報の生
成処理と、前記第２のマスクデジタルデータの生成処理
とを並行して行なう請求項１３に記載のエンコード方
法。
【請求項１７】２ⁿ（ｎは２以上の整数）ビットのデジ
タルデータに含まれる第１のレベルのビットのうち、最
もＬＳＢ側に位置する第１のビットと、２番目にＬＳＢ
側に位置する第２のビットとを検出し、前記第１のビッ
トおよび第２のビットの位置情報を生成するエンコード
方法において、前記デジタルデータの上位２ⁿ／２ビット内に含まれる
第１のレベルのビットの数を検出し、前記デジタルデータの上位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＬＳＢ側に位置するビ
ットの位置情報である第１のビット位置情報を生成し、前記デジタルデータの上位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＬＳＢ側に位置するビ
ットを第２のレベルに書き換えた第１のマスクデジタル
データを生成し、前記デジタルデータの下位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＬＳＢ側に位置するビ
ットの位置情報である第２のビット位置情報を生成し、前記デジタルデータの下位２ⁿ／２ビット内に含まれる
第１のレベルのビットのうち最もＬＳＢ側に位置するビ
ットを第２のレベルに書き換えた第２のマスクデジタル
データを生成し、前記検出されたビット数に基づいて、前記第１のマスク
デジタルデータと、前記第２のマスクデジタルデータと
のうち何れか一方を選択し、前記選択されたマスクデジタルデータ内に含まれる第１
のレベルのビットのうち最もＬＳＢ側に位置するビット
の位置情報である第３のビット位置情報を生成し、前記検出されたビット数に基づいて、前記第１のビット
位置情報、第２のビット位置情報および前記第３のビッ
ト位置情報から、前記第１のビットおよび第２のビット
の位置情報を決定するエンコード方法。
【請求項１８】前記検出されたビット数が０個の場合
に、前記第１のマスクデジタルデータを選択し、それ以
外の場合に、前記第２のマスクデジタルデータを選択す
る請求項１７に記載のエンコード方法。
【請求項１９】前記検出されたビット数が０個の場合
に、前記第２のビット位置情報を前記第１のビットの位
置情報とし、前記第３のビット位置情報を前記第２のビ
ットの位置情報とし、前記検出されたビット数が１個の場合に、前記第１のビ
ット位置情報を前記第１のビットの位置情報とし、前記
第２のビット位置情報を前記第２のビットの位置情報と
し、前記検出されたビット数が２個以上の場合に、前記第１
のビット位置情報を前記第１のビットの位置情報とし、
前記第３のビット位置情報を前記第２のビットの位置情
報とする請求項１８に記載のエンコード方法。
【請求項２０】前記ビット数の検出処理と、前記第１の
ビット位置情報の生成処理と、前記第１のマスクデジタ
ルデータの生成処理と、前記第２のビット位置情報の生
成処理と、前記第２のマスクデジタルデータの生成処理
とを並行して行なう請求項１７に記載のエンコード方
法。