JP2562824Y2 - 波形記憶装置 - Google Patents
波形記憶装置Info
- Publication number
- JP2562824Y2 JP2562824Y2 JP6358692U JP6358692U JP2562824Y2 JP 2562824 Y2 JP2562824 Y2 JP 2562824Y2 JP 6358692 U JP6358692 U JP 6358692U JP 6358692 U JP6358692 U JP 6358692U JP 2562824 Y2 JP2562824 Y2 JP 2562824Y2
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- JP
- Japan
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- clock
- sampling
- memory
- address
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Description
【０００１】
【産業上の利用分野】本考案はディジタルオシロスコー
プ等の波形記憶装置の低速サンプリングの改良に関する
ものである。
プ等の波形記憶装置の低速サンプリングの改良に関する
ものである。
【０００２】
【従来の技術】従来ロールモード等の低速サンプリング
は，例えば図３に示す様なハード構成で行われていた。
この動作を図４のタイムチャートを用い説明する。クロ
ック分周回路４からサンプリングクロックＡが出力さ
れ，入力信号をＡＤ変換器１でディジタイズし，シリア
ルメモリ２に記憶される。この時のライトクロックＫ
は，サンプリングクロックＡと同じ信号である。図４の
２段目の波形は，シリアルメモリ２のライトアドレスを
示し，サンプリングクロックＡの立上りでｎ番地にデー
タが書き込まれる。サンプリングクロックＡの立上り
で，フリップフロップ７の出力Ｂから，ＣＰＵ３へ割込
み信号が入る。ＣＰＵ３は図４，５段目に示す様にｎ番
地のデータ（今回サンプルしたデータ）をリード信号Ｍ
のタイミングで読み表示ブロック５へ転送する。次に信
号Ｃにより，フリップフロップ７をリセットし，次のサ
ンプルを待つ。以上の様にして，サンプリング毎にデー
タを表示ブロックへ転送し，ロール的波形表示を行って
いる。サンプリング開始時には，シリアルメモリ２の内
部アドレス（ライトアドレス，リードアドレス）を初期
化しなければならないが，１０のメモリリセット回路に
よりアドレスリセット信号Ｊでリードリセット，ライト
リセットを同時に行い，初期化している。従来の別の技
術例としては，（図示しないが）図３のシリアルメモリ
２の代わりにＲＡＭを用いたものもあるが，前述と同様
に書き込んだ時のアドレスと読み出し時のアドレスを管
理していかなければならない。アドレスカウンタが内蔵
されているか外部で構成されているかの違いで動作的に
は類似している。
は，例えば図３に示す様なハード構成で行われていた。
この動作を図４のタイムチャートを用い説明する。クロ
ック分周回路４からサンプリングクロックＡが出力さ
れ，入力信号をＡＤ変換器１でディジタイズし，シリア
ルメモリ２に記憶される。この時のライトクロックＫ
は，サンプリングクロックＡと同じ信号である。図４の
２段目の波形は，シリアルメモリ２のライトアドレスを
示し，サンプリングクロックＡの立上りでｎ番地にデー
タが書き込まれる。サンプリングクロックＡの立上り
で，フリップフロップ７の出力Ｂから，ＣＰＵ３へ割込
み信号が入る。ＣＰＵ３は図４，５段目に示す様にｎ番
地のデータ（今回サンプルしたデータ）をリード信号Ｍ
のタイミングで読み表示ブロック５へ転送する。次に信
号Ｃにより，フリップフロップ７をリセットし，次のサ
ンプルを待つ。以上の様にして，サンプリング毎にデー
タを表示ブロックへ転送し，ロール的波形表示を行って
いる。サンプリング開始時には，シリアルメモリ２の内
部アドレス（ライトアドレス，リードアドレス）を初期
化しなければならないが，１０のメモリリセット回路に
よりアドレスリセット信号Ｊでリードリセット，ライト
リセットを同時に行い，初期化している。従来の別の技
術例としては，（図示しないが）図３のシリアルメモリ
２の代わりにＲＡＭを用いたものもあるが，前述と同様
に書き込んだ時のアドレスと読み出し時のアドレスを管
理していかなければならない。アドレスカウンタが内蔵
されているか外部で構成されているかの違いで動作的に
は類似している。
【０００３】
【考案が解決しようとする課題】前述の従来技術には，
メモリのライトアドレスとリードアドレスを同番地にし
てライト動作，リード動作を行わなければならずこの制
御回路が複雑であった。又，ロールモード以外の通常の
サンプリング制御と，上記制御の切換えも回路を複雑に
していた。本考案はこれらの欠点を除去し，より単純な
回路構成でロールモード等の低速サンプリング方式を実
現することを目的とする。
メモリのライトアドレスとリードアドレスを同番地にし
てライト動作，リード動作を行わなければならずこの制
御回路が複雑であった。又，ロールモード以外の通常の
サンプリング制御と，上記制御の切換えも回路を複雑に
していた。本考案はこれらの欠点を除去し，より単純な
回路構成でロールモード等の低速サンプリング方式を実
現することを目的とする。
【０００４】
【課題を解決するための手段】本考案は，上記の目的を
達成すめため，ＡＤ変換器のクロックとメモリのライト
クロックを本来必要なサンプリング周波数より高くし，
かつメモリのライトクロックとリードクロックを共通入
力化して，メモリをシフトレジスタ的に用い，サンプリ
ングクロック周期で，ＣＰＵに割込みをかけ，ＡＤ変換
器とメモリのライトクロックを止めるようにしたもので
ある。
達成すめため，ＡＤ変換器のクロックとメモリのライト
クロックを本来必要なサンプリング周波数より高くし，
かつメモリのライトクロックとリードクロックを共通入
力化して，メモリをシフトレジスタ的に用い，サンプリ
ングクロック周期で，ＣＰＵに割込みをかけ，ＡＤ変換
器とメモリのライトクロックを止めるようにしたもので
ある。
【０００５】
【作用】その結果，サンプリングクロック毎に記憶動作
を止めたメモリ内にはサンプリングクロック直前の波形
データがつまっているので，ＣＰＵが１データ読み出し
た時には，ある一定のアドレス間隔があったとしても，
サンプリングクロックに同期したデータを得ることがで
きる。
を止めたメモリ内にはサンプリングクロック直前の波形
データがつまっているので，ＣＰＵが１データ読み出し
た時には，ある一定のアドレス間隔があったとしても，
サンプリングクロックに同期したデータを得ることがで
きる。
【０００６】
【実施例】以下この考案の一実施例を図１（ブロック
図），図２（タイムチャート）により説明する。１はＡ
Ｄ変換器，２はシリアルメモリ，３はＣＰＵ，４はクロ
ック発生回路，５は表示ブロック，６はＣＲＴ，７はフ
リップフロップ，８はクロック切換回路。クロック発生
回路４から高速クロックＧと，サンプリングクロックＡ
（低速クロック）が出力される。高速クロックＧによ
り，入力信号がＡＤ変換器１でディジタイズされシリア
ルメモリ２に記憶されていく。サンプリングクロックＡ
でフリップフロップ７をセットし，ＣＰＵ３に割込み信
号Ｂを出す。本割込み信号ＢによりＣＰＵ３は，クロッ
ク切換回路８の切換信号Ｅを切換えて，シリアルメモリ
のライト，リードクロックＤを高速クロックＧ側から，
リード信号Ｆ側へ切換える。リード信号Ｆにより，ＣＰ
Ｕ３はシリアルメモリ２の１データをデータバスＨを通
して読み，表示ブロック５へ表示データとして転送す
る。次にＣＰＵ３は，切換信号Ｅを切換えてシリアルメ
モリのリードライトクロックＤを高速クロックＧ側へ切
換える。ＣＰＵ３はフリップフロップリセット信号Ｃを
出し，フリップフロップをリセットし，割込みを待つ。
以下同様にして，サンプリングクロックに同期したデー
タが順次得られる。
図），図２（タイムチャート）により説明する。１はＡ
Ｄ変換器，２はシリアルメモリ，３はＣＰＵ，４はクロ
ック発生回路，５は表示ブロック，６はＣＲＴ，７はフ
リップフロップ，８はクロック切換回路。クロック発生
回路４から高速クロックＧと，サンプリングクロックＡ
（低速クロック）が出力される。高速クロックＧによ
り，入力信号がＡＤ変換器１でディジタイズされシリア
ルメモリ２に記憶されていく。サンプリングクロックＡ
でフリップフロップ７をセットし，ＣＰＵ３に割込み信
号Ｂを出す。本割込み信号ＢによりＣＰＵ３は，クロッ
ク切換回路８の切換信号Ｅを切換えて，シリアルメモリ
のライト，リードクロックＤを高速クロックＧ側から，
リード信号Ｆ側へ切換える。リード信号Ｆにより，ＣＰ
Ｕ３はシリアルメモリ２の１データをデータバスＨを通
して読み，表示ブロック５へ表示データとして転送す
る。次にＣＰＵ３は，切換信号Ｅを切換えてシリアルメ
モリのリードライトクロックＤを高速クロックＧ側へ切
換える。ＣＰＵ３はフリップフロップリセット信号Ｃを
出し，フリップフロップをリセットし，割込みを待つ。
以下同様にして，サンプリングクロックに同期したデー
タが順次得られる。
【０００７】
【考案の効果】本考案によれば，メモリの特別なライト
アドレス，リードアドレス用の複雑な制御回路（ライト
クロック，リードクロック制御等）が不要となり，通常
のサンプリング回路に大幅な回路追加をせずにロールモ
ード等の低速サンプリングが実現できる。
アドレス，リードアドレス用の複雑な制御回路（ライト
クロック，リードクロック制御等）が不要となり，通常
のサンプリング回路に大幅な回路追加をせずにロールモ
ード等の低速サンプリングが実現できる。
【図１】本考案の一実施例を示すブロック図。
【図２】図１のタイムチャート。
【図３】従来技術の一例を示すブロック図。
【図４】図３のタイムチャート。
１ ＡＤ変換器 ２ シリアルメモリ ３ ＣＰＵ ４ クロック発生回路 ５ 表示ブロック ６ ＣＲＴ ７ フリップフロップ ８ クロック切換回路
Claims (1)
- 【請求項１】 クロック発生回路とそのクロックを分周
する回路を有し，分周クロックより速い周波数のクロッ
クで入力信号を記憶していくメモリと該メモリの記憶ク
ロックを分周クロックのタイミングで止めて読み出す手
段を有する波形記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6358692U JP2562824Y2 (ja) | 1992-08-19 | 1992-08-19 | 波形記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6358692U JP2562824Y2 (ja) | 1992-08-19 | 1992-08-19 | 波形記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0618976U JPH0618976U (ja) | 1994-03-11 |
| JP2562824Y2 true JP2562824Y2 (ja) | 1998-02-16 |
Family
ID=13233525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6358692U Expired - Fee Related JP2562824Y2 (ja) | 1992-08-19 | 1992-08-19 | 波形記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2562824Y2 (ja) |
-
1992
- 1992-08-19 JP JP6358692U patent/JP2562824Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0618976U (ja) | 1994-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |