JPH04350695A - サイクルスチル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリアクセスのための
サイクルスチル回路に関する。

【０００２】

【従来の技術】例えばパーソナルコンピュータ、ワード
プロセッサ等の電子機器において、ＣＲＴ（陰極管）、
ＬＣＤ（液晶表示器）の様に非蓄積型の表示器を用いる
場合、リフレッシュメモリに格納されている表示データ
を一定周期で読出し表示器に供給しなければならない（
リフレッシュ動作）。また、表示データは固定ではなく
常に変化するため、上記リフレッシュメモリに対する書
替えも必要となる。

【０００３】現在、この種機器ではその処理速度を高め
るために、上記リフレッシュメモリに対する表示データ
の書込みは主制御部が行ない、一方上記メモリからの表
示データの読出しは主制御部とは別個に設けられた表示
制御部が行なう構成となっている。このため、上記両制
御部から同時アクセスを防ぐために、上記リフレッシュ
メモリに対するアクセスにはサイクルスチルという方法
が用いられている（例えば、特開昭５５−３４７７８号
公報参照）。

【０００４】図３は、従来のサイクルスチル方法を説明
するためのブロック回路図であり、図中（１）は例えば
マイクロコンピュータからなる主制御部であり、該主制
御部はアドレスデータ及び表示データを出力するデータ
出力端子ＡＤ０〜ＡＤ１９と、リフレッシュメモリ（３
）に対するアクセスを要求するためのＭＥＭＷＲ信号（
アクセス要求時の出力は論理値０のローレベル信号）を
出力するための端子と、同期信号ＬＣＤＯＳＣを出力す
る端子とを備える。（２）はスーパーインテグレーショ
ン（ＳＩ）回路であり、該回路は主制御部（１）のデー
タ出力端子より出力されたデータを主制御部（１）から
のコントロール信号（図示せず）に基づいてアドレスデ
ータと表示データとに分け、夫々アドレスバスＡＢ及び
データバスＤＢに出力する。

【０００５】（３）はリフレッシュメモリとしてのビデ
オ・ランダム・アクセスメモリ（ＶＲＡＭ）であり、該
ＶＲＡＭは６４ＫＢ（バイト）の記憶容量を有し、その
うち第０バイト目〜第３２Ｋバイト目までが表示データ
を格納するリフレッシュメモリとして機能する。また、
このＶＲＡＭ（３）はライト・イネーブル端子ＷＥに論
理値１のハイレベル信号が入力されている際には、Ａ０
〜Ａ１４端子より入力されるアドレス信号に対応したア
ドレスより表示データを読出し、Ｉ０１−Ｉ０８端子を
介してデータバスＤＢに出力する。そして、ＷＥ端子に
論理値０のローレベル信号が入力されている際には、Ａ
０〜Ａ１４端子より入力されるアドレス信号に対応した
アドレスに、Ｉ０１−Ｉ０８端子を介してデータバスＤ
Ｂより供給される表示データを格納する。

【０００６】（４）は例えば液晶表示器からなる表示部
、（５）は例えば沖電気（株）製のＭＳＭ６３５５ＧＳ
からなる表示制御部であり、該表示制御部は主制御部（
１）より出力され、ＣＬＫ端子を介して入力される同期
信号ＬＣＤＯＳＣに基づいて、主制御部（１）からのＶ
ＲＡＭ（３）に対する表示データの書込み期間（以下、
ＣＰＵ期間と称す）と、表示部（４）上の表示のための
ＶＲＡＭ（３）からの表示データの読出し期間（以下、
リフレッシュ期間と称す）とを適切に切換える。また、
上記表示制御部（１）は上記ＣＰＵ期間中には、アドレ
スバスＡＢを介してＡＢ０〜ＡＢ１５端子に供給される
アドレスデータをＭＡ０〜ＭＡ１５端子より出力するこ
とにより主制御部（１）のＶＲＡＭ（３）に対するアク
セスを可能とする。一方、上記リフレッシュ期間中には
、内蔵のカウンタ（図示せず）のカウント値を順次ＭＡ
０〜ＭＡ１４端子よりアドレスデータとして出力し、そ
のアドレスデータに対応したＶＲＡＭ（３）中のアドレ
ス位置より表示データをデータバスＤＢを介してＲＤ０
〜ＲＤ７端子より受取り、かつその受取ったデータを表
示部（４）に出力することにより表示部（４）のリフレ
ッシュを行なう。

【０００７】（６）は第１のＤ型フリップフロップ（Ｄ
−ＦＦ）であり、該Ｄ−ＦＦはそのＣＬＫ端子に入力さ
れるＬＣＤＯＳＣ信号を１／２分周してなるＬＣＤＣＡ
Ｃ信号をＱ端子より出力する。（７）は反転回路であり
、該回路は主制御部（１）より出力されるＭＥＭＷＲ信
号を反転する。（８）はアンド回路であり、該回路は第
１Ｄ−ＦＦ（６）のＱ出力と反転回路（７）の出力との
論理積を出力する。（９）は第２Ｄ−ＦＦであり、該Ｄ
−ＦＦはそのＣＬＫ端子より入力されるＬＣＤＯＳＣ信
号に基づいてアンド回路（８）の出力を遅延する。 （１０）はナンド回路で、該回路はアンド回路（８）の
出力と第２Ｄ−ＦＦ（９）の反転Ｑ出力との論理積の反
転出力をＶＲＡＭ（３）のＷＥ端子にＶＲＡＭＷＥ信号
として供給する。

【０００８】図４は図３に示した回路のタイムチャート
を示し、以下ではこのチャートに基づいて動作を説明す
る。

【０００９】主制御部（１）は常にＬＣＤＯＳＣ信号と
して所定周期の信号を出力する。従って、ＬＣＤＣＡＣ
信号（第１Ｄ−ＦＦ（６）のＱ出力）はこのＬＣＤＯＳ
Ｃ信号の２倍の周期を有する信号となる。また、上記Ｌ
ＣＤＯＳＣ信号は表示制御部（５）に入力されるが、こ
の制御部（５）はＬＣＤＯＳＣ信号１周期を夫々ＣＰＵ
期間及びリフレッシュ期間とし交互に割当てる。従って
、図４に示す如く上記ＬＣＤＣＡＣ信号のハイレベル期
間は表示制御部（５）のＣＰＵ期間と同期し、ローレベ
ル期間は表示制御部（５）のリフレッシュ期間と同期す
ることとなる。

【００１０】この様に、表示制御部（５）のＣＰＵ期間
はＬＣＤＣＡＣ信号のハイレベル期間と一致するので、
ＶＲＡＭ（３）への書込みが必要な際には上記ハイレベ
ル期間中ＶＲＡＭ（３）のＷＥ端子にローレベル信号を
供給し、かつ同時に主制御部（１）よりアドレスデータ
及び表示データを供給すれば上記ＶＲＡＭ（３）のデー
タは簡単に書替えられると考える。しかしながら、アド
レスバスＡＢを介して表示制御部（５）に供給され、こ
こからＭＡ０〜ＭＡ１４を介してＶＲＡＭ（３）に供給
されるアドレスデータのタイミングは、表示制御部（５
）中での回路遅延により図４に示す如くＬＣＤＣＡＣ信
号に較べてわずかに（ｔｄ）遅れる。従って、単にＬＣ
ＤＣＡＣ信号と要求信号ＭＥＭＷＲのみでＶＲＡＭ（３
）のＷＥ端子への信号供給を制御したのでは、表示制御
部（５）のリフレッシュ期間中にもかかわらず、ＶＲＡ
Ｍ（３）が書込み状態となり不所望なデータが書込まれ
ることとなる。

【００１１】そこで、図３に示す如くＬＣＤＣＡＣ信号
とＭＥＭＷＲ信号との論理積である信号Ａを第２Ｄ−Ｆ
Ｆ（９）でＬＣＤＯＳＣ信号の周期の半分の時間だけ遅
延させた信号と上記信号Ａとの論理積の反転出力をＶＲ
ＡＭＷＥ信号としてＶＲＡＭ（３）のＷＥ端子に供給し
た。

【００１２】これにより、上記回路遅延が発生したとし
ても、上記ＷＥ端子にはそれよりも遅延してローレベル
信号が入力されるので、不所望なデータの書込みは生じ
ない。

【００１３】

【発明が解決しようとする課題】しかし、図４からも明
らかな様にＶＲＡＭＷＥ信号のローレベル期間は信号Ａ
の立下りに同期して終了する。これは、表示制御部（５
）がリフレッシュ期間に移行し、ＭＡ０〜ＭＡ１４端子
より表示部（４）に対するリフレッシュ動作のためのア
ドレスデータが出力される前にＶＲＡＭ（３）への書込
みを禁止するためである。

【００１４】この結果、主制御部（１）がＶＲＡＭ（３
）をアクセスできる時間は、ＬＣＤＯＳＣ信号の半周期
分の時間となってしまい、実際に表示制御部（５）が割
当たＣＰＵ期間を有効に利用できない。

【００１５】

【課題を解決するための手段】本発明はこの様な問題を
解決するためになされたもので、その構成的特徴は、表
示部と、該表示部の表示データが格納されるリフレッシ
ュメモリと、該メモリに対するアクセス要求及びアドレ
スデータを出力する主制御部と、上記リフレッシュメモ
リから表示データを読出し上記表示部に出力するための
リフレッシュ期間と上記アクセス要求に応答して上記主
制御部から出力されるアドレスデータを上記リフレッシ
ュメモリに出力し上記主制御部の上記リフレッシュメモ
リに対するアクセスを可能とするＣＰＵ期間とを供給さ
れる同期信号に基づいて交互に切換える表示制御部と、
上記表示制御部の上記切換に同期した信号を上記表示制
御部に出力する手段と、該手段より出力され上記表示制
御部の回路的遅延により遅延された信号と上記主制御部
より出力されるアクセス要求信号とから上記リフレッシ
ュメモリに対するライト・イネーブル信号を作成し出力
する手段とを有することにある。

【００１６】

【作用】上記構成によれば、リフレッシュメモリに供給
されるライトイネーブル信号は表示制御部の回路的遅延
分だけ遅延されることとなる。

【００１７】

【実施例】図１は本発明の一実施例を示すブロック回路
図であり、また図２は上記実施例のタイムチャートであ
る。尚、図１中図３と同一箇所には同一番号を付した。

【００１８】本実施例と図３及び図４に示した従来例と
の相違は、従来例において第１Ｄ−ＦＦ（６）を用いて
作成していたＬＣＤＣＡＣ信号を主制御部（１）で作成
し、ＳＩ回路（２）及びアドレスバスＡＢを介して表示
制御部（５）のＡＢ１５端子に供給すると共に、表示制
御部（５）のＭＡ１５端子の出力と主制御部（１）より
出力され反転回路（７）により反転されたＭＥＭＷＲ信
号の反転信号とをナンド回路（１０）に供給し、かつそ
のナンド回路（１０）の出力をＶＲＡＭＷＥ信号として
ＶＲＡＭ（３）のＷＥ端子に供給したことにある。

【００１９】即ち、表示制御部（５）のＡＢ１５端子に
入力される信号は図４に示したＬＣＤＣＡＣ信号と全く
同一であるので、図２に示す如くそのハイレベル期間及
びローレベル期間は表示制御部（５）のＣＰＵ期間及び
リフレッシュ期間に完全に同期している。また、上記Ａ
Ｂ１５端子より供給された信号はＡＢ０〜ＡＢ１４端子
から入力されたアドレスデータと同様に表示制御部（５
）の回路的遅延により遅延されるので、図３に示す如く
ＭＡ０〜ＭＡ１４端子より出力されるアドレスデータと
同期してＭＡ１５端子より出力される。この結果、ＭＥ
ＭＷＲ信号がローレベルとなっているアクセス要求期間
中におけるＶＲＡＭ（３）のＣＰＵ期間の全期間に亘っ
てＶＲＡＭＷＥ信号はローレベルとなる。

【００２０】この様に本実施例では、表示制御部（５）
がＣＰＵ期間である間は主制御部（１）はその全期間に
亘ってＶＲＡＭ（３）をアクセスできる。

【００２１】尚、本実施例では従来のＬＣＤＣＡＣ信号
に相当する信号を主制御部（１）で作成し、アドレスバ
スＡＢ等を介して表示制御部（５）のＡＢ１５端子に供
給する様構成したが、図３に示した様に第１Ｄ−ＦＦ（
６）等を用いて同期信号であるＬＣＤＯＳＣ信号を分周
し、その分周信号を上記ＡＢ１５端子に入力する様に構
成しても良い。

【００２２】

【発明の効果】本発明によれば、表示制御部により割当
てられるＣＰＵ期間の全期間に亘って主制御部がリフレ
ッシュメモリをアクセスできる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック回路図である
。

【図２】本実施例の動作を説明するためのタイムチャー
トである。

【図３】従来例を示すブロック回路図である。

【図４】従来例の動作を説明するためのタイムチャート
である。

【符号の説明】

１　　主制御部 ３　　ＶＲＡＭ（リフレッシュメモリ）４　　表示部 ５　　表示制御部 １０　　ナンド回路 ＭＥＭＷＲ　　アクセス要求信号 ＬＣＤＯＳＣ　　同期信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　表示部と、該表示部の表示データが格
   納されるリフレッシュメモリと、該メモリに対するアク
   セス要求及びアドレスデータを出力する主制御部と、上
   記リフレッシュメモリから表示データを読出し上記表示
   部に出力するためのリフレッシュ期間と上記アクセス要
   求に応答して上記主制御部から出力されるアドレスデー
   タを上記リフレッシュメモリに出力し、上記主制御部の
   上記リフレッシュメモリに対するアクセスを可能とする
   ＣＰＵ期間とを、供給される同期信号に基づいて交互に
   切換える表示制御部と、上記表示制御部の上記切換に同
   期した信号を上記表示制御部に出力する手段と、該手段
   より出力され上記表示制御部の回路的遅延により遅延さ
   れた信号と上記主制御部より出力されるアクセス要求信
   号とから上記リフレッシュメモリに対するライト・イネ
   ーブル信号を作成し出力する手段とを有することを特徴
   とするサイクルスチル回路。