JP2557077B2 - 同期アクセス方式のキヤラクタ表示システム - Google Patents
同期アクセス方式のキヤラクタ表示システムInfo
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- JP2557077B2 JP2557077B2 JP62321596A JP32159687A JP2557077B2 JP 2557077 B2 JP2557077 B2 JP 2557077B2 JP 62321596 A JP62321596 A JP 62321596A JP 32159687 A JP32159687 A JP 32159687A JP 2557077 B2 JP2557077 B2 JP 2557077B2
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- cpu
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- G09G5/18—Timing circuits for raster scan displays
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- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/147—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、CPUと表示コントローラとがリフレッシュ
・メモリを基本クロックに従って交互にアクセスする同
期アクセス方式のキャラクタ表示システムに関する。
・メモリを基本クロックに従って交互にアクセスする同
期アクセス方式のキャラクタ表示システムに関する。
＜従来技術＞ 一般にコンピュータやPOS端末機等に用いる表示機に
おいては、表示すべきデータ（表示データ）を記憶する
リフレッシュ・メモリを有している。表示データは外部
のCPUによりリフレッシュ・メモリに書き込まれる。リ
フレッシュ・メモリに書き込まれた表示データは、表示
機内部に設けられた表示コントローラにより読み出され
てCRT又は液晶表示機に表示される。CRT表示部又は液晶
表示部の画面上に表示データを表示し続けるためには、
画面上の表示を繰り返し（通常１秒間に50〜60回程度）
リフレッシュしなければならない。そのため表示コント
ローラは常時リフレッシュ・メモリをアクセスして表示
データを読み出している。一方、表示内容の変更や表示
データの外部への読み出し等のため、外部のCPUからも
リフレッシュ・メモリをアクセスする必要がある。この
ような場合にCPUと表示コントローラとがリフレッシュ
・メモリを同時にアクセスすると、画面がちらついた
り、表示内容の変更ができなくなることがある。このよ
うなアクセスの競合を避けるための従来技術として、い
わゆる非同期アクセス方式と同期アクセス方式とがある
が、本発明は同期アクセス方式に関するものであるの
で、非同期アクセス方式については説明しない。同期ア
クセス方式とは、１文字を表示するのに必要な時間（１
キャラクタ・クロック期間）を２分割して、CPUがアク
セス可能な時間と表示コントローラがアクセス可能な時
間とをそれぞれ交互に割り当てたものである。
おいては、表示すべきデータ（表示データ）を記憶する
リフレッシュ・メモリを有している。表示データは外部
のCPUによりリフレッシュ・メモリに書き込まれる。リ
フレッシュ・メモリに書き込まれた表示データは、表示
機内部に設けられた表示コントローラにより読み出され
てCRT又は液晶表示機に表示される。CRT表示部又は液晶
表示部の画面上に表示データを表示し続けるためには、
画面上の表示を繰り返し（通常１秒間に50〜60回程度）
リフレッシュしなければならない。そのため表示コント
ローラは常時リフレッシュ・メモリをアクセスして表示
データを読み出している。一方、表示内容の変更や表示
データの外部への読み出し等のため、外部のCPUからも
リフレッシュ・メモリをアクセスする必要がある。この
ような場合にCPUと表示コントローラとがリフレッシュ
・メモリを同時にアクセスすると、画面がちらついた
り、表示内容の変更ができなくなることがある。このよ
うなアクセスの競合を避けるための従来技術として、い
わゆる非同期アクセス方式と同期アクセス方式とがある
が、本発明は同期アクセス方式に関するものであるの
で、非同期アクセス方式については説明しない。同期ア
クセス方式とは、１文字を表示するのに必要な時間（１
キャラクタ・クロック期間）を２分割して、CPUがアク
セス可能な時間と表示コントローラがアクセス可能な時
間とをそれぞれ交互に割り当てたものである。
第２図を用いて説明する。第２図中（イ）はキャラク
タ・クロックを示し、（ロ）はリフレッシュ・メモリの
アクセス・タイミングを示す。第２図からわかるよう
に、キャラクタ・クロックが「Ｈ」のときに表示コント
ローラがアクセスし、「Ｌ」のときにCPUがアクセスす
るので両者のアクセスが競合することはない。以上のよ
うな同期アクセス方式については特願昭57−109217号公
報に従来技術として詳しく説明されている。このような
同期アクセス方式は、１キャラクタ・クロック期間を２
分割してアクセスするものであるので、１文字を表示す
るのに必要な時間の半分の時間でリフレッシュ・メモリ
をアクセスしなければならない。そのためリフレッシュ
・メモリ及びその周辺回路は従来の半分の時間で動作可
能な高速素子を用いなければならないという問題があっ
た。
タ・クロックを示し、（ロ）はリフレッシュ・メモリの
アクセス・タイミングを示す。第２図からわかるよう
に、キャラクタ・クロックが「Ｈ」のときに表示コント
ローラがアクセスし、「Ｌ」のときにCPUがアクセスす
るので両者のアクセスが競合することはない。以上のよ
うな同期アクセス方式については特願昭57−109217号公
報に従来技術として詳しく説明されている。このような
同期アクセス方式は、１キャラクタ・クロック期間を２
分割してアクセスするものであるので、１文字を表示す
るのに必要な時間の半分の時間でリフレッシュ・メモリ
をアクセスしなければならない。そのためリフレッシュ
・メモリ及びその周辺回路は従来の半分の時間で動作可
能な高速素子を用いなければならないという問題があっ
た。
しかし、最近、比較的高速度で動作する１チップ（パ
ッケージ化されたIC）のCPU、１チップの表示コントロ
ーラ及びメモリが市販されており、比較的安い値段で入
手可能となってきた。従って、従来の同期アクセス方式
で問題となった高速素子の使用は現在では重要な問題で
はなくなった。
ッケージ化されたIC）のCPU、１チップの表示コントロ
ーラ及びメモリが市販されており、比較的安い値段で入
手可能となってきた。従って、従来の同期アクセス方式
で問題となった高速素子の使用は現在では重要な問題で
はなくなった。
＜発明が解決しようとする問題点＞ しかし、上述した１チップのCPU及び１チップの表示
コントローラを用いた同期アクセス方式のキャラクタ表
示システムには以下のような問題がある。
コントローラを用いた同期アクセス方式のキャラクタ表
示システムには以下のような問題がある。
第３図を用いて説明する。１チップのCPUはその内部
で自己のシステム・クロックMCLK1を作成している。ま
た１チップの表示コントローラもその内部で自己のメモ
リ・クロックを作成している。メモリ・クロックはリフ
レッシュ・メモリをアクセスするタイミングをコントロ
ールするクロックであるという点において、CPUのシス
テム・クロックに対応するものであるので、以下システ
ム・クロックMCLK2という。CPU及び表示コントローラは
それぞれ自己のシステム・クロックが「Ｈ」のときにリ
フレッシュ・メモリをアクセスするよう構成されてい
る。従って、第３図（ロ）（ハ）に示すように、両者が
同時にリフレッシュ・メモリをアクセスしないようにす
るためにシステム・クロックMCLK1とMCLK2の位相が互い
に逆相となるよう初期設定される。ところが、両クロッ
クMCLK1及びMCLK2はCPU及び表示コントローラ内部の分
周カウンタでそれぞれ独自に作成されているので、静電
気ノイズ等の影響でいずれか一方のシステム・クロック
のみが反転してしまう場合がある。今、第３図（ハ）に
示すようにＡ点においてノイズが発生し表示コントロー
ラのシステム・クロックMCLK2のみが反転したとする。
システム・クロックMCLK2は次の基本クロックの立ち上
がりで再び反転するので、両クロックMCLK1及びMCLK2は
同相となる。すると第３図（ニ）に示すようにCPUと表
示コントローラのアクセス・タイミングは完全に重なっ
てしまう。このように両者のシステム・クロックが重な
ってしまうと、いずれか一方のアクセスが全くできなく
なってしまうという問題があった。従来の表示装置で
は、このような状態になったときには一旦表示装置をリ
セットして、両クロックを初期設定し直していた。しか
し、もしCPUからの書込中にリセットが行なわれると書
込エラーが発生する。そのため、オペレータはリセット
した後に表示内容のチェックと修正とをしなければなら
ないという問題があった。
で自己のシステム・クロックMCLK1を作成している。ま
た１チップの表示コントローラもその内部で自己のメモ
リ・クロックを作成している。メモリ・クロックはリフ
レッシュ・メモリをアクセスするタイミングをコントロ
ールするクロックであるという点において、CPUのシス
テム・クロックに対応するものであるので、以下システ
ム・クロックMCLK2という。CPU及び表示コントローラは
それぞれ自己のシステム・クロックが「Ｈ」のときにリ
フレッシュ・メモリをアクセスするよう構成されてい
る。従って、第３図（ロ）（ハ）に示すように、両者が
同時にリフレッシュ・メモリをアクセスしないようにす
るためにシステム・クロックMCLK1とMCLK2の位相が互い
に逆相となるよう初期設定される。ところが、両クロッ
クMCLK1及びMCLK2はCPU及び表示コントローラ内部の分
周カウンタでそれぞれ独自に作成されているので、静電
気ノイズ等の影響でいずれか一方のシステム・クロック
のみが反転してしまう場合がある。今、第３図（ハ）に
示すようにＡ点においてノイズが発生し表示コントロー
ラのシステム・クロックMCLK2のみが反転したとする。
システム・クロックMCLK2は次の基本クロックの立ち上
がりで再び反転するので、両クロックMCLK1及びMCLK2は
同相となる。すると第３図（ニ）に示すようにCPUと表
示コントローラのアクセス・タイミングは完全に重なっ
てしまう。このように両者のシステム・クロックが重な
ってしまうと、いずれか一方のアクセスが全くできなく
なってしまうという問題があった。従来の表示装置で
は、このような状態になったときには一旦表示装置をリ
セットして、両クロックを初期設定し直していた。しか
し、もしCPUからの書込中にリセットが行なわれると書
込エラーが発生する。そのため、オペレータはリセット
した後に表示内容のチェックと修正とをしなければなら
ないという問題があった。
なお前述の特願昭57−109217号には、両システム・ク
ロックが重なった場合についてはふれられていない。ま
た本発明者らが調査した範囲内においては、このような
問題点を解決するための従来技術及び先行技術は見当た
らない。
ロックが重なった場合についてはふれられていない。ま
た本発明者らが調査した範囲内においては、このような
問題点を解決するための従来技術及び先行技術は見当た
らない。
従って、本発明は、CPUのシステム・クロックMCLK1と
表示コントローラのシステム・クロックMCLK2とが同相
となった場合（以下このような状態を位相ずれという）
に、それを検知し、両システム・クロックMCLK1及びMCL
K2が逆相となるよう自動的に修正する同期アクセス方式
のキャラクタ表示システムを提供することを目的とす
る。また、本発明の目的は、位相ずれ期間中でも、CPU
からのリフレッシュ・メモリへのアクセスは可能である
同期アクセス方式のキャラクタ表示システムを提供する
ことである。
表示コントローラのシステム・クロックMCLK2とが同相
となった場合（以下このような状態を位相ずれという）
に、それを検知し、両システム・クロックMCLK1及びMCL
K2が逆相となるよう自動的に修正する同期アクセス方式
のキャラクタ表示システムを提供することを目的とす
る。また、本発明の目的は、位相ずれ期間中でも、CPU
からのリフレッシュ・メモリへのアクセスは可能である
同期アクセス方式のキャラクタ表示システムを提供する
ことである。
＜問題点を解決する手段＞ 本発明では、位相ずれを検知する位相ずれ検知部と、
CPU又は表示コントローラのいずれがリフレッシュ・メ
モリをアクセスするかを切り換える切り換え制御部と、
位相ずれが発生した場合に位相ずれを修正する位相ずれ
修正部とを設けて、位相ずれ検知部により位相ずれを検
知したときに切り換え制御部はCPUのみがアクセスでき
るようにし、それと同時に位相ずれ修正部が位相ずれを
修正するように構成して上記目的を達成した。
CPU又は表示コントローラのいずれがリフレッシュ・メ
モリをアクセスするかを切り換える切り換え制御部と、
位相ずれが発生した場合に位相ずれを修正する位相ずれ
修正部とを設けて、位相ずれ検知部により位相ずれを検
知したときに切り換え制御部はCPUのみがアクセスでき
るようにし、それと同時に位相ずれ修正部が位相ずれを
修正するように構成して上記目的を達成した。
＜実施例＞ 図面を用いて本発明を説明する。第１図は本発明の概
略構成を説明するためのブロック図である。図中、点線
で囲みアクセス制御部30として指定されている部分が本
発明の要旨となる部分である。第１図中のその他の構成
はアクセス制御部30と接続されている配線を除き全て従
来技術である。図中、２は通常表示器の外に設けられる
CPU部である。CPU部２はマイクロ・プロセッサ、ROM、R
AM及びシステム・クロックMCLK1を発生する分周カウン
タ等（図示せず）を含んでいる１チップのCPUである。
このような１チップのCPUとしては、日立製作所（株）
から販売されているマイクロ・コンピュータHD6301（68
系CPU）を使用することができる。CPU部２はキーボード
（図示せず）等から入力された表示データを受信してリ
フレッシュ・メモリ４に書き込んだり、リフレッシュ・
メモリ４に記憶されている表示データを読み出して他の
装置（図示せず）へ送信したりする。４はリフレッシュ
・メモリ（以下メモリ部という）であり、CPU部２によ
り書き込まれた表示データを記憶する。メモリ部４の動
作は90％以上が画面の表示をリフレッシュするための表
示データの読み出しである。そのためメモリ部４は、CP
U部２からの書き込み信号を受信しない限りアドレス・
バス20で指定されたアドレスを読み出すように設定され
ている。６は表示コントローラで、画面上の表示をリフ
レッシュするためにメモリ部４から表示データを周期的
に読み出している。表示コントローラ６はリフレッシュ
動作のための各種制御回路及びシステム・クロックMCLK
2を作成するための分周カウンタ等（図示せず）を含ん
でいる１チップの表示コントローラである。このような
１チップの表示コントローラとしては日立製作所（株）
から販売されている液晶表示素子タイミング・コントロ
ーラHD63645Fを使用することができる。表示コントロー
ラ６によりメモリ部４から読み出された表示データは、
データ・バス24を通じて表示部10へ送られる。表示部10
は、キャラクタ・ジェネレータ、垂直・水平同期回路及
びCRTまたは液晶表示器等から成る表示スクリーン等
（図示せず）を含んでおり、データ・バス24を通じて受
信した表示データを表示スクリーン上に表示する。８
は、アドレス・バス20に対するアドレス・バス16又は18
の接続を選択的に切り換える切り換え手段である。切り
換え手段８はアクセス制御部30からのセレクト信号に応
じてアドレス・バス16又は18のいずれかをアドレス・バ
ス20に接続する。30はアクセス制御部であり、CPU部２
及び表示コントローラ６のメモリ部４に対するアクセス
を制御する。アクセス制御部30は切り換え制御部32、位
相ずれ検知部34及び位相ずれ修正部36により構成され
る。切り換え制御部32はCPU部２及び表示コントローラ
部６のアクセス・タイミングに合わせてアドレス・バス
16,18の接続を切り換えるため、システム・クロックMCL
K1又はMCLK2に合わせて（本発明ではMCLK2に合わせてい
る）セレクト信号を切り換えている。セレクト信号はラ
イン28を介して切り換え手段８に送られ、アドレス・バ
ス16,18の接続を切り換える。セレクト信号はバス・ド
ライバ12にも送信されて、CPU部２がメモリ部４をアク
セスしているときのみバス・ドライバ12をイネーブルに
する。位相ずれ検知部34はシステム・クロックMCLK1及
びMCLK2間に位相ずれが発生していないかどうかを監視
しており、位相ずれを検知したときにはライン40を介し
て検知信号を切り換え制御部32に出力すると共に、ライ
ン42を介して修正開始信号を位相ずれ修正部36、切り換
え制御部32及び表示コントローラ６にそれぞれ出力す
る。切り換え制御部32は、位相ずれ検知部34からの検知
信号に応答してCPU部２のアドレス・バス16のみがアド
レス・バス20に接続されるようにセレクト信号を切り換
える。位相ずれ修正部36は位相ずれ検知部34からの修正
開始信号に応答して位相ずれの修正を行なう。14は基本
クロックMCLKをCPU部２、表示コントローラ６及びアク
セス制御部30に対して出力する基本クロック発生部であ
る。CPU部２及び表示コントローラ６では基本クロックM
CLKに従って、自己のシステム・クロックMCLK1及びMCLK
2をそれぞれ作成している。
略構成を説明するためのブロック図である。図中、点線
で囲みアクセス制御部30として指定されている部分が本
発明の要旨となる部分である。第１図中のその他の構成
はアクセス制御部30と接続されている配線を除き全て従
来技術である。図中、２は通常表示器の外に設けられる
CPU部である。CPU部２はマイクロ・プロセッサ、ROM、R
AM及びシステム・クロックMCLK1を発生する分周カウン
タ等（図示せず）を含んでいる１チップのCPUである。
このような１チップのCPUとしては、日立製作所（株）
から販売されているマイクロ・コンピュータHD6301（68
系CPU）を使用することができる。CPU部２はキーボード
（図示せず）等から入力された表示データを受信してリ
フレッシュ・メモリ４に書き込んだり、リフレッシュ・
メモリ４に記憶されている表示データを読み出して他の
装置（図示せず）へ送信したりする。４はリフレッシュ
・メモリ（以下メモリ部という）であり、CPU部２によ
り書き込まれた表示データを記憶する。メモリ部４の動
作は90％以上が画面の表示をリフレッシュするための表
示データの読み出しである。そのためメモリ部４は、CP
U部２からの書き込み信号を受信しない限りアドレス・
バス20で指定されたアドレスを読み出すように設定され
ている。６は表示コントローラで、画面上の表示をリフ
レッシュするためにメモリ部４から表示データを周期的
に読み出している。表示コントローラ６はリフレッシュ
動作のための各種制御回路及びシステム・クロックMCLK
2を作成するための分周カウンタ等（図示せず）を含ん
でいる１チップの表示コントローラである。このような
１チップの表示コントローラとしては日立製作所（株）
から販売されている液晶表示素子タイミング・コントロ
ーラHD63645Fを使用することができる。表示コントロー
ラ６によりメモリ部４から読み出された表示データは、
データ・バス24を通じて表示部10へ送られる。表示部10
は、キャラクタ・ジェネレータ、垂直・水平同期回路及
びCRTまたは液晶表示器等から成る表示スクリーン等
（図示せず）を含んでおり、データ・バス24を通じて受
信した表示データを表示スクリーン上に表示する。８
は、アドレス・バス20に対するアドレス・バス16又は18
の接続を選択的に切り換える切り換え手段である。切り
換え手段８はアクセス制御部30からのセレクト信号に応
じてアドレス・バス16又は18のいずれかをアドレス・バ
ス20に接続する。30はアクセス制御部であり、CPU部２
及び表示コントローラ６のメモリ部４に対するアクセス
を制御する。アクセス制御部30は切り換え制御部32、位
相ずれ検知部34及び位相ずれ修正部36により構成され
る。切り換え制御部32はCPU部２及び表示コントローラ
部６のアクセス・タイミングに合わせてアドレス・バス
16,18の接続を切り換えるため、システム・クロックMCL
K1又はMCLK2に合わせて（本発明ではMCLK2に合わせてい
る）セレクト信号を切り換えている。セレクト信号はラ
イン28を介して切り換え手段８に送られ、アドレス・バ
ス16,18の接続を切り換える。セレクト信号はバス・ド
ライバ12にも送信されて、CPU部２がメモリ部４をアク
セスしているときのみバス・ドライバ12をイネーブルに
する。位相ずれ検知部34はシステム・クロックMCLK1及
びMCLK2間に位相ずれが発生していないかどうかを監視
しており、位相ずれを検知したときにはライン40を介し
て検知信号を切り換え制御部32に出力すると共に、ライ
ン42を介して修正開始信号を位相ずれ修正部36、切り換
え制御部32及び表示コントローラ６にそれぞれ出力す
る。切り換え制御部32は、位相ずれ検知部34からの検知
信号に応答してCPU部２のアドレス・バス16のみがアド
レス・バス20に接続されるようにセレクト信号を切り換
える。位相ずれ修正部36は位相ずれ検知部34からの修正
開始信号に応答して位相ずれの修正を行なう。14は基本
クロックMCLKをCPU部２、表示コントローラ６及びアク
セス制御部30に対して出力する基本クロック発生部であ
る。CPU部２及び表示コントローラ６では基本クロックM
CLKに従って、自己のシステム・クロックMCLK1及びMCLK
2をそれぞれ作成している。
動作について説明する。CPU部２及び表示コントロー
ラ６でそれぞれ作成されるシステム・クロックMCLK1及
びMCLK2は第５図（ロ）（ハ）に示すように互いの位相
が180度異なるよう初期設定される。CPU部２及び表示コ
ントローラ６はそれぞれのシステム・クロックMCLK1及
びMCLK2に従ってメモリ部４をアクセスする。システム
・クロックMCLK1及びMCLK2が作成されると、アクセス制
御部30の切り換え制御部32はシステム・クロックMCLK2
に同期して「Ｈ」又は「Ｌ」に変化するセレクト信号を
出力する。セレクト信号はライン28を通じて切り換え手
段８に送信される。切り換え手段８はセレクト信号の
「Ｈ」又は「Ｌ」に応じてアドレス・バス18又は16を選
択してアドレス・バス20に接続する。本実施例において
は、セレクト信号が「Ｈ」のときに表示コントローラ６
からのアドレス・バス18がアドレス・バス20に接続さ
れ、「Ｌ」の時にCPU部２のアドレス・バス16がアドレ
ス・バス20に接続される。セレクト信号はライン28を通
じてバス・ドライバ12にも送信され、セレクト信号が
「Ｌ」の時のみバス・ドライバ12をイネーブルにする。
ラ６でそれぞれ作成されるシステム・クロックMCLK1及
びMCLK2は第５図（ロ）（ハ）に示すように互いの位相
が180度異なるよう初期設定される。CPU部２及び表示コ
ントローラ６はそれぞれのシステム・クロックMCLK1及
びMCLK2に従ってメモリ部４をアクセスする。システム
・クロックMCLK1及びMCLK2が作成されると、アクセス制
御部30の切り換え制御部32はシステム・クロックMCLK2
に同期して「Ｈ」又は「Ｌ」に変化するセレクト信号を
出力する。セレクト信号はライン28を通じて切り換え手
段８に送信される。切り換え手段８はセレクト信号の
「Ｈ」又は「Ｌ」に応じてアドレス・バス18又は16を選
択してアドレス・バス20に接続する。本実施例において
は、セレクト信号が「Ｈ」のときに表示コントローラ６
からのアドレス・バス18がアドレス・バス20に接続さ
れ、「Ｌ」の時にCPU部２のアドレス・バス16がアドレ
ス・バス20に接続される。セレクト信号はライン28を通
じてバス・ドライバ12にも送信され、セレクト信号が
「Ｌ」の時のみバス・ドライバ12をイネーブルにする。
今、スクリーン上にデータを表示するため又は表示内
容を変更するために、外部の他の装置（図示せず）から
表示データがCPU部２に送信されてきたとする。CPU部２
はシステム・クロックMCLK1が「Ｈ」のときにライン26
を通じてメモリ部４に書き込み信号を送出し、データ・
バス22上に表示データを送出する。正常な状態では、シ
ステム・クロックMCLK1が「Ｈ」のときはセレクト信号
が「Ｌ」であるので、切り換え手段８によりCPU部２の
アドレス・バス16がアドレス・バス20に接続されてい
る。またその時、セレクト信号は「Ｌ」であるのでバス
・ドライバ12はイネーブルである。従ってデータ・バス
22上の表示データはメモリ部４内のアドレス・バス16で
指定されたアドレスに書き込まれる。
容を変更するために、外部の他の装置（図示せず）から
表示データがCPU部２に送信されてきたとする。CPU部２
はシステム・クロックMCLK1が「Ｈ」のときにライン26
を通じてメモリ部４に書き込み信号を送出し、データ・
バス22上に表示データを送出する。正常な状態では、シ
ステム・クロックMCLK1が「Ｈ」のときはセレクト信号
が「Ｌ」であるので、切り換え手段８によりCPU部２の
アドレス・バス16がアドレス・バス20に接続されてい
る。またその時、セレクト信号は「Ｌ」であるのでバス
・ドライバ12はイネーブルである。従ってデータ・バス
22上の表示データはメモリ部４内のアドレス・バス16で
指定されたアドレスに書き込まれる。
表示コントローラ６による画面の表示のリフレッシュ
動作について説明する。リフレッシュ動作は表示コント
ローラ６がメモリ部４から表示データを周期的に読み出
すことにより行なわれる。表示コントローラ６は画面の
表示のリフレッシュのために、メモリ部４から１画面分
の表示データを１分間に50〜60回読み出している。表示
コントローラ６のメモリ部４に対するアクセスはシステ
ム・クロックMCLK2が「Ｈ」の時に行なわれる。システ
ム・クロックMCLK2が「Ｈ」の時はセレクト信号も
「Ｈ」であるので、切り換え手段８により表示コントロ
ーラ６のアドレス・バス18がアドレスバス20に接続され
ている。またセレクト信号が「Ｈ」であるのでバス・ド
ライバ12はディスエーブル状態であり、データ・バス22
はメモリ部４のデータ・バス24から切り離されている。
前述したようにメモリ部４はCPU部２から書き込み信号
が送信されていない限り読み出し動作を実行する。従っ
てメモリ部４内のアドレス・バス18で指定されたアドレ
スから表示データが読み出される。読み出された表示デ
ータはデータ・バス24を通じて表示部10の表示スクリー
ン（図示せず）上に表示される。表示部10にはシステム
・クロックMCLK2も入力されている。表示部10は、シス
テム・クロックMCLK2が「Ｈ」のときにのみデータ・バ
ス24から受信したデータをスクリーン上に表示する。こ
れにより、CPU部２によるメモリ部４への書き込み又は
読み出し時には、データ・バス24上のデータを表示しな
いようにしている。
動作について説明する。リフレッシュ動作は表示コント
ローラ６がメモリ部４から表示データを周期的に読み出
すことにより行なわれる。表示コントローラ６は画面の
表示のリフレッシュのために、メモリ部４から１画面分
の表示データを１分間に50〜60回読み出している。表示
コントローラ６のメモリ部４に対するアクセスはシステ
ム・クロックMCLK2が「Ｈ」の時に行なわれる。システ
ム・クロックMCLK2が「Ｈ」の時はセレクト信号も
「Ｈ」であるので、切り換え手段８により表示コントロ
ーラ６のアドレス・バス18がアドレスバス20に接続され
ている。またセレクト信号が「Ｈ」であるのでバス・ド
ライバ12はディスエーブル状態であり、データ・バス22
はメモリ部４のデータ・バス24から切り離されている。
前述したようにメモリ部４はCPU部２から書き込み信号
が送信されていない限り読み出し動作を実行する。従っ
てメモリ部４内のアドレス・バス18で指定されたアドレ
スから表示データが読み出される。読み出された表示デ
ータはデータ・バス24を通じて表示部10の表示スクリー
ン（図示せず）上に表示される。表示部10にはシステム
・クロックMCLK2も入力されている。表示部10は、シス
テム・クロックMCLK2が「Ｈ」のときにのみデータ・バ
ス24から受信したデータをスクリーン上に表示する。こ
れにより、CPU部２によるメモリ部４への書き込み又は
読み出し時には、データ・バス24上のデータを表示しな
いようにしている。
次に位相ずれが発生した場合について説明する。アク
セス制御部30の位相ずれ検知部34にはシステム・クロッ
クMCLK1及びMCLK2が入力されており、両クロックMCLK1
及びMCLK2間に位相ずれが発生していないかどうかを監
視している。両クロックMCLK1及びMCLK2間に位相ずれが
発生すると、位相ずれ検知部34はそれを検知し、検知信
号を切り換え制御部32へ送信する。切り換え制御部32は
位相ずれ検知部34からの検知信号を受信すると、セレク
ト信号を「Ｌ」にする。セレクト信号が「Ｌ」になる
と、切り換え手段８はCPU部２のアドレス・バス16をア
ドレス・バス20に接続し、バス・ドライバ12をイネーブ
ルにする。それと同時に位相ずれ検知部34は修正開始信
号を発生し、位相ずれ修正部36、切り換え制御部32及び
表示コントローラ６に送信する。切り換え制御部32は修
正開始信号を受信している間セレクト信号を「Ｌ」の状
態に保持する。従って、位相ずれを検知した後において
はメモリ部４のアクセスはCPU部２からのみ可能とな
る。表示コントローラ６は修正開始信号を受信するとシ
ステム・クロックMCLK2の発生を停止する。位相ずれ修
正部36は修正開始信号を受信すると位相ずれ修正のため
の動作を開始する。位相ずれ修正部36は修正開始信号を
受信してから一定の時間が経過した後、システム・クロ
ックMCLK1の立ち下がりでMCLK2スタート信号を発生す
る。MCLK2スタート信号はライン38を通じて位相ずれ検
知部34へ送られる。位相ずれ検知部34はMCLK2スタート
信号を受信することにより修正開始信号の出力を停止す
る。修正開始信号がなくなると切り換え制御部32はシス
テム・クロックMCLK2に従ってセレクト信号を変化させ
ることができる状態となる。一方、表示コントローラ６
は修正開始信号が出力されなくなると、システム・クロ
ックMCLK2を「Ｈ」の状態からスタートさせる。MCLK2ス
タート信号はMCLK1の立ち下がりで「Ｈ」になるので、M
CLK2はMCLK1と位相が180度異なるタイミングでスタート
することになる。以後切り換え制御部32はシステム・ク
ロックMCLK2に従ってセレクト信号を切り換える。この
ようにして、システム・クロックMCLK1及びMCLK2の位相
ずれは修正され、位相ずれ修正動作は終了する。また位
相ずれ修正動作の間でもCPU部２からメモリ部４をアク
セスすることは可能であるので、その間に外部装置から
入力された表示データであってもメモリ部４に正しく書
き込まれる。
セス制御部30の位相ずれ検知部34にはシステム・クロッ
クMCLK1及びMCLK2が入力されており、両クロックMCLK1
及びMCLK2間に位相ずれが発生していないかどうかを監
視している。両クロックMCLK1及びMCLK2間に位相ずれが
発生すると、位相ずれ検知部34はそれを検知し、検知信
号を切り換え制御部32へ送信する。切り換え制御部32は
位相ずれ検知部34からの検知信号を受信すると、セレク
ト信号を「Ｌ」にする。セレクト信号が「Ｌ」になる
と、切り換え手段８はCPU部２のアドレス・バス16をア
ドレス・バス20に接続し、バス・ドライバ12をイネーブ
ルにする。それと同時に位相ずれ検知部34は修正開始信
号を発生し、位相ずれ修正部36、切り換え制御部32及び
表示コントローラ６に送信する。切り換え制御部32は修
正開始信号を受信している間セレクト信号を「Ｌ」の状
態に保持する。従って、位相ずれを検知した後において
はメモリ部４のアクセスはCPU部２からのみ可能とな
る。表示コントローラ６は修正開始信号を受信するとシ
ステム・クロックMCLK2の発生を停止する。位相ずれ修
正部36は修正開始信号を受信すると位相ずれ修正のため
の動作を開始する。位相ずれ修正部36は修正開始信号を
受信してから一定の時間が経過した後、システム・クロ
ックMCLK1の立ち下がりでMCLK2スタート信号を発生す
る。MCLK2スタート信号はライン38を通じて位相ずれ検
知部34へ送られる。位相ずれ検知部34はMCLK2スタート
信号を受信することにより修正開始信号の出力を停止す
る。修正開始信号がなくなると切り換え制御部32はシス
テム・クロックMCLK2に従ってセレクト信号を変化させ
ることができる状態となる。一方、表示コントローラ６
は修正開始信号が出力されなくなると、システム・クロ
ックMCLK2を「Ｈ」の状態からスタートさせる。MCLK2ス
タート信号はMCLK1の立ち下がりで「Ｈ」になるので、M
CLK2はMCLK1と位相が180度異なるタイミングでスタート
することになる。以後切り換え制御部32はシステム・ク
ロックMCLK2に従ってセレクト信号を切り換える。この
ようにして、システム・クロックMCLK1及びMCLK2の位相
ずれは修正され、位相ずれ修正動作は終了する。また位
相ずれ修正動作の間でもCPU部２からメモリ部４をアク
セスすることは可能であるので、その間に外部装置から
入力された表示データであってもメモリ部４に正しく書
き込まれる。
次に、第４図と第５図を用いて、CPU部２と表示コン
トローラ６の両クロックMCLK1及びMCLK2の同期状態の監
視、同期ずれの検出及び修正について詳しく説明する。
第４図は第１図のアクセス制御部30の一実施例を示すロ
ジックと１チップの表示コントローラ６の内部構成及び
それらの周辺各部との関係を示す図である。第５図は第
４図に示す回路の動作を示すタイミング・チャートであ
る。第４図において、表示コントローラ６はアドレス制
御部48とクロック制御部46で構成される。アドレス制御
部48はリフレッシュ動作のための各種制御回路（図示せ
ず）を含んでいる。アドレス制御部48はメモリ部４とア
ドレス・バス18及び20が接続されると、自動的にアドレ
スを１つずつカウント・アップしながらメモリ部４の表
示データを読み出して、表示をリフレッシュしている。
クロック制御部46は、基本クロックMCLKを分周してシス
テム・クロックMCLK2を発生する分周カウンタ等から構
成されている。本実施例では、説明を容易にするため
に、クロック制御部46としてフリップ・フロップ50のみ
が示されている。また本実施例ではCPU部２のシステム
・クロックMCLK1の周波数を基本クロックMCLKの周波数
の1/2と設定したので、それに合わせて表示コントロー
ラ６のシステム・クロックMCLK2の周波数も基本クロッ
クMCLKの1/2とするため、フリップ・フロップ50の出
力とＤ入力とが接続されている。アクセス制御部30は両
クロックMCLK1及びMCLK2の同期状態を監視する排他的オ
ア・ゲート60、フリップ・フロップ52と54、アドレス・
バスの切り換えを制御するアンド・ゲート62、同期ずれ
を修正するための適当な予め定められた一定の期間を作
成するカウンタ64と、修正のタイミングを作成するフリ
ップ・フロップ56と58及びインバータ66と68から構成さ
れている。
トローラ６の両クロックMCLK1及びMCLK2の同期状態の監
視、同期ずれの検出及び修正について詳しく説明する。
第４図は第１図のアクセス制御部30の一実施例を示すロ
ジックと１チップの表示コントローラ６の内部構成及び
それらの周辺各部との関係を示す図である。第５図は第
４図に示す回路の動作を示すタイミング・チャートであ
る。第４図において、表示コントローラ６はアドレス制
御部48とクロック制御部46で構成される。アドレス制御
部48はリフレッシュ動作のための各種制御回路（図示せ
ず）を含んでいる。アドレス制御部48はメモリ部４とア
ドレス・バス18及び20が接続されると、自動的にアドレ
スを１つずつカウント・アップしながらメモリ部４の表
示データを読み出して、表示をリフレッシュしている。
クロック制御部46は、基本クロックMCLKを分周してシス
テム・クロックMCLK2を発生する分周カウンタ等から構
成されている。本実施例では、説明を容易にするため
に、クロック制御部46としてフリップ・フロップ50のみ
が示されている。また本実施例ではCPU部２のシステム
・クロックMCLK1の周波数を基本クロックMCLKの周波数
の1/2と設定したので、それに合わせて表示コントロー
ラ６のシステム・クロックMCLK2の周波数も基本クロッ
クMCLKの1/2とするため、フリップ・フロップ50の出
力とＤ入力とが接続されている。アクセス制御部30は両
クロックMCLK1及びMCLK2の同期状態を監視する排他的オ
ア・ゲート60、フリップ・フロップ52と54、アドレス・
バスの切り換えを制御するアンド・ゲート62、同期ずれ
を修正するための適当な予め定められた一定の期間を作
成するカウンタ64と、修正のタイミングを作成するフリ
ップ・フロップ56と58及びインバータ66と68から構成さ
れている。
まず両クロックMCLK1及びMCLK2が互いに逆相の正常な
同期状態におけるアクセス制御部30の動作について述べ
る。排他的オア・ゲート60には互いに逆相のCPU部２の
システム・クロックMCLK1（第５図（ロ））と表示コン
トローラ６のシステム・クロックMCLK2（第５図
（ハ））が入力されるため、排他的オア・ゲート60から
出力される検知信号XOR（第５図（ニ））は「Ｈ」でア
ンド・ゲート62に送出される。今、アンド・ゲート62に
供給される修正開始信号▲▼（第５図（ヘ））は
「Ｈ」であるため、アンド・ゲート62から送出されるセ
レクト信号（第５図（ヌ））は、アンド・ゲート62のも
う１つの入力である表示コントローラ６のシステム・ク
ロックMCLK2の状態に応じて「Ｈ」又は「Ｌ」に変化す
る。例えば表示コントローラ６のシステム・クロックMC
LK2が「Ｈ」ならばセレクト信号も「Ｈ」となり、前述
のように、表示コントローラ６はメモリ部４をアクセス
して、周期的に表示をリフレッシュする。反対に表示コ
ントローラ６のシステム・クロックMCLK2が「Ｌ」なら
ば、セレクト信号も「Ｌ」となる。この間CPU部２は必
要に応じてメモリ部４をアクセスして、メモリ部４の表
示データを書き換えることができる。従ってCPU部２と
表示コントローラ６はシステム・クロックMCLK2に同期
して、メモリ部４を交互にアクセスすることができる。
同期状態におけるアクセス制御部30の動作について述べ
る。排他的オア・ゲート60には互いに逆相のCPU部２の
システム・クロックMCLK1（第５図（ロ））と表示コン
トローラ６のシステム・クロックMCLK2（第５図
（ハ））が入力されるため、排他的オア・ゲート60から
出力される検知信号XOR（第５図（ニ））は「Ｈ」でア
ンド・ゲート62に送出される。今、アンド・ゲート62に
供給される修正開始信号▲▼（第５図（ヘ））は
「Ｈ」であるため、アンド・ゲート62から送出されるセ
レクト信号（第５図（ヌ））は、アンド・ゲート62のも
う１つの入力である表示コントローラ６のシステム・ク
ロックMCLK2の状態に応じて「Ｈ」又は「Ｌ」に変化す
る。例えば表示コントローラ６のシステム・クロックMC
LK2が「Ｈ」ならばセレクト信号も「Ｈ」となり、前述
のように、表示コントローラ６はメモリ部４をアクセス
して、周期的に表示をリフレッシュする。反対に表示コ
ントローラ６のシステム・クロックMCLK2が「Ｌ」なら
ば、セレクト信号も「Ｌ」となる。この間CPU部２は必
要に応じてメモリ部４をアクセスして、メモリ部４の表
示データを書き換えることができる。従ってCPU部２と
表示コントローラ６はシステム・クロックMCLK2に同期
して、メモリ部４を交互にアクセスすることができる。
次にCPU部２と表示コントローラ６の両クロックMCLK1
及びMCLK2の間で発生した位相ずれの検知と修正につい
て述べる。基本クロックMCLK（第５図（イ））をもとに
して作成されたクロックMCLK1（第５図（ロ））とクロ
ックMCLK2（第５図（ハ））において、いずれか一方の
クロックが静電気ノイズ等で反転して、例えばクロック
MCLK2が第５図のＡ点で反転して、両クロック間で位相
ずれが発生したとする。両クロックの同期状態を監視す
る排他的オア・ゲート60は直ちに検知信号XOR（第５図
（ニ））を「Ｌ」にして（第５図Ｂ点）、アンド・ゲー
ト62に出力する。するとアンド・ゲート62から出力され
るセレクト信号（第５図（ヌ））はMCLK2の状態にかか
わらず「Ｌ」になる（第５図Ｃ点）。このためCPU部４
がメモリ部８をアクセスできる状態となる。またフリッ
プ・フロップ52に供給された「Ｌ」の検知信号XORによ
り、フリップ・フロップ52の出力▲▼（第５図
（ホ））は基本クロックMCLKの立ち上がり（第５図Ｄ
点）に同期して「Ｈ」になる（第５図Ｅ点）。そのとき
フリップ・フロップ54はＤ入力が「Ｈ」のため、フリッ
プ・フロップ52の出力▲▼の立ち上がりに同期して
第５図のＦ点に示すように「Ｌ」の修正開始信号▲
▼（第５図（ヘ））を送出する。この「Ｌ」の修正開始
信号▲▼は表示コントローラ６のフリップ・フロッ
プ50をダイレクト・リセットして、クロックMCLK2を
「Ｈ」に保持する（第５図Ｇ点）。また「Ｌ」の修正開
始信号▲▼はアンド・ゲート62にも供給され、セレ
クト信号を「Ｌ」に保持し（第５図Ｈ点）、同期ずれが
修正されるまでCPU部２のみがメモリ部４をアクセスで
きる状態に保たれる。さらにカウンタ64は、「Ｌ」の修
正開始信号▲▼により基本クロックMCLKの立ち下が
りに同期してカウント・アップを行ない、所定の一定数
をカウントした後にカウンタ64のQD出力から「Ｈ」のQD
信号（第５図（ト））を出力する（第５図Ｉ点）。この
QD信号の立ち上がりに同期して、フリップ・フロップ56
は、Ｑ出力のQ3信号（第５図（チ））を「Ｈ」にする
（第５図Ｊ点）。Q3信号が「Ｈ」になるとフリップ・フ
ロップ58は、インバータ68を介して供給されるシステム
・クロックMCLK1の反転信号（第５図（ロ′））の立ち
上がり（第５図Ｋ点）に同期してMCLK2スタート信号▲
▼（第５図（リ））を「Ｌ」にする（第５図Ｌ
点）。この「Ｌ」のMCLK2スタート信号▲▼はフリ
ップ・フロップ54をダイレクト・リセットして、修正開
始信号▲▼を「Ｈ」にする（第５図Ｍ点）。修正開
始信号▲▼が「Ｈ」になると表示コントローラ６の
フリップ・フリップ50は基本クロックMCLKに従って動作
することができる状態となる。従って、フリップ・フロ
ップ50は次の基本クロックMCLKの立ち上がり（第５図Ｐ
点）に同期して「Ｌ」になる（第５図Ｑ点）。修正開始
信号▲▼が「Ｈ」になると、アンド・ゲート62の３
入力は全て「Ｈ」になるので、アンド・ゲート62から出
力されるセレクト信号は「Ｈ」になる（第５図Ｒ点）。
その後は両クロックが同期状態にあるため、セレクト信
号はクロックMCLK2に応じて変化する。以上述べたよう
にして、両クロック間の同期ずれは検知、修正される。
さらに、カウンタ64へ送出された「Ｈ」の修正開始信号
▲▼によりカウンタ64はクリヤされる。またインバ
ータ66で反転され「Ｌ」になった▲▼信号により、
フリップ・フロップ56はダイレクト・リセットされ、フ
リップフロップ56のＱ出力から「Ｌ」のQ3信号がフリッ
プ・フロップ58のＤ入力へ出力される。フリップ・フロ
ップ58の出力MCLK2スタート信号Q4はインバータ68によ
り反転されたクロックMCLK1の反転信号の立ち上がり
（第５図（ロ′）Ｓ点）に同期して、「Ｈ」となる（第
５図（リ）Ｔ点）。この「Ｈ」のMCLK2スタート信号▲
▼でフリップ・フロップ54のリセット状態は解除さ
れる。
及びMCLK2の間で発生した位相ずれの検知と修正につい
て述べる。基本クロックMCLK（第５図（イ））をもとに
して作成されたクロックMCLK1（第５図（ロ））とクロ
ックMCLK2（第５図（ハ））において、いずれか一方の
クロックが静電気ノイズ等で反転して、例えばクロック
MCLK2が第５図のＡ点で反転して、両クロック間で位相
ずれが発生したとする。両クロックの同期状態を監視す
る排他的オア・ゲート60は直ちに検知信号XOR（第５図
（ニ））を「Ｌ」にして（第５図Ｂ点）、アンド・ゲー
ト62に出力する。するとアンド・ゲート62から出力され
るセレクト信号（第５図（ヌ））はMCLK2の状態にかか
わらず「Ｌ」になる（第５図Ｃ点）。このためCPU部４
がメモリ部８をアクセスできる状態となる。またフリッ
プ・フロップ52に供給された「Ｌ」の検知信号XORによ
り、フリップ・フロップ52の出力▲▼（第５図
（ホ））は基本クロックMCLKの立ち上がり（第５図Ｄ
点）に同期して「Ｈ」になる（第５図Ｅ点）。そのとき
フリップ・フロップ54はＤ入力が「Ｈ」のため、フリッ
プ・フロップ52の出力▲▼の立ち上がりに同期して
第５図のＦ点に示すように「Ｌ」の修正開始信号▲
▼（第５図（ヘ））を送出する。この「Ｌ」の修正開始
信号▲▼は表示コントローラ６のフリップ・フロッ
プ50をダイレクト・リセットして、クロックMCLK2を
「Ｈ」に保持する（第５図Ｇ点）。また「Ｌ」の修正開
始信号▲▼はアンド・ゲート62にも供給され、セレ
クト信号を「Ｌ」に保持し（第５図Ｈ点）、同期ずれが
修正されるまでCPU部２のみがメモリ部４をアクセスで
きる状態に保たれる。さらにカウンタ64は、「Ｌ」の修
正開始信号▲▼により基本クロックMCLKの立ち下が
りに同期してカウント・アップを行ない、所定の一定数
をカウントした後にカウンタ64のQD出力から「Ｈ」のQD
信号（第５図（ト））を出力する（第５図Ｉ点）。この
QD信号の立ち上がりに同期して、フリップ・フロップ56
は、Ｑ出力のQ3信号（第５図（チ））を「Ｈ」にする
（第５図Ｊ点）。Q3信号が「Ｈ」になるとフリップ・フ
ロップ58は、インバータ68を介して供給されるシステム
・クロックMCLK1の反転信号（第５図（ロ′））の立ち
上がり（第５図Ｋ点）に同期してMCLK2スタート信号▲
▼（第５図（リ））を「Ｌ」にする（第５図Ｌ
点）。この「Ｌ」のMCLK2スタート信号▲▼はフリ
ップ・フロップ54をダイレクト・リセットして、修正開
始信号▲▼を「Ｈ」にする（第５図Ｍ点）。修正開
始信号▲▼が「Ｈ」になると表示コントローラ６の
フリップ・フリップ50は基本クロックMCLKに従って動作
することができる状態となる。従って、フリップ・フロ
ップ50は次の基本クロックMCLKの立ち上がり（第５図Ｐ
点）に同期して「Ｌ」になる（第５図Ｑ点）。修正開始
信号▲▼が「Ｈ」になると、アンド・ゲート62の３
入力は全て「Ｈ」になるので、アンド・ゲート62から出
力されるセレクト信号は「Ｈ」になる（第５図Ｒ点）。
その後は両クロックが同期状態にあるため、セレクト信
号はクロックMCLK2に応じて変化する。以上述べたよう
にして、両クロック間の同期ずれは検知、修正される。
さらに、カウンタ64へ送出された「Ｈ」の修正開始信号
▲▼によりカウンタ64はクリヤされる。またインバ
ータ66で反転され「Ｌ」になった▲▼信号により、
フリップ・フロップ56はダイレクト・リセットされ、フ
リップフロップ56のＱ出力から「Ｌ」のQ3信号がフリッ
プ・フロップ58のＤ入力へ出力される。フリップ・フロ
ップ58の出力MCLK2スタート信号Q4はインバータ68によ
り反転されたクロックMCLK1の反転信号の立ち上がり
（第５図（ロ′）Ｓ点）に同期して、「Ｈ」となる（第
５図（リ）Ｔ点）。この「Ｈ」のMCLK2スタート信号▲
▼でフリップ・フロップ54のリセット状態は解除さ
れる。
以上述べたようにして、アクセス制御部30は両クロッ
クの同期状態を監視する正常な同期状態を完全に復帰す
る。本実施例では、表示コントローラ６が「Ｌ」から
「Ｈ」に反転して同期ずれが発生した場合を述べたが、
両クロックのいずれか一方のクロックが反転して位相ず
れが発生しても、同様にして同期ずれを修正することが
できる。また本実施例においては位相ずれを修正するた
めの適当な期間を基本クロックMCLKの８周忌分の長さと
したが、静電気ノイズ等の状態に応じてカウンタを増設
して、64周期または128周期分の長さに延ばすことも可
能である。
クの同期状態を監視する正常な同期状態を完全に復帰す
る。本実施例では、表示コントローラ６が「Ｌ」から
「Ｈ」に反転して同期ずれが発生した場合を述べたが、
両クロックのいずれか一方のクロックが反転して位相ず
れが発生しても、同様にして同期ずれを修正することが
できる。また本実施例においては位相ずれを修正するた
めの適当な期間を基本クロックMCLKの８周忌分の長さと
したが、静電気ノイズ等の状態に応じてカウンタを増設
して、64周期または128周期分の長さに延ばすことも可
能である。
＜発明の効果＞ 以上説明したように本発明によれば、両クロック間に
同期ずれが発生しても、直ちに同期ずれを検知し、同期
ずれを自動的に修正する。また位相ずれ期間中でもCPU
からのリフレッシュ・メモリへのアクセスは可能であ
る。そのため位相ずれの期間中も正しいデータな入出力
されるので、オペレータは作業を中断することも、画面
上のデータをチェックしたり修正したりすることもなく
なり、オペレータの負担を軽減することができた。また
表示装置の信頼性と稼動率を高めることができた。
同期ずれが発生しても、直ちに同期ずれを検知し、同期
ずれを自動的に修正する。また位相ずれ期間中でもCPU
からのリフレッシュ・メモリへのアクセスは可能であ
る。そのため位相ずれの期間中も正しいデータな入出力
されるので、オペレータは作業を中断することも、画面
上のデータをチェックしたり修正したりすることもなく
なり、オペレータの負担を軽減することができた。また
表示装置の信頼性と稼動率を高めることができた。
第１図は本発明の概略構成を説明するためのブロック
図、第２図はリフレッシュ・メモリのアクセス・タイミ
ングを説明するための図、第３図はCPUと表示コントロ
ーラの両クロックの位相ずれを説明するための図、第４
図は第１図のアクセス制御部30と表示コントローラの実
施例を示すロジックとその周辺各部の関係を示す図、第
５図は第４図の実施例の動作タイミングを示すタイミン
グ・チャートである。 ２……CPU部、４……リフレッシュ・メモリ、６……表
示コントローラ、８……切り換え手段、10……表示部、
12……バス・ドライバ、30……アクセス制御部、32……
切り換え制御部、34……位相ずれ検知部、36……位相ず
れ修正部。
図、第２図はリフレッシュ・メモリのアクセス・タイミ
ングを説明するための図、第３図はCPUと表示コントロ
ーラの両クロックの位相ずれを説明するための図、第４
図は第１図のアクセス制御部30と表示コントローラの実
施例を示すロジックとその周辺各部の関係を示す図、第
５図は第４図の実施例の動作タイミングを示すタイミン
グ・チャートである。 ２……CPU部、４……リフレッシュ・メモリ、６……表
示コントローラ、８……切り換え手段、10……表示部、
12……バス・ドライバ、30……アクセス制御部、32……
切り換え制御部、34……位相ずれ検知部、36……位相ず
れ修正部。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−224382（ＪＰ，Ａ) 特開 昭56−64580（ＪＰ，Ａ)
Claims (1)
- 【請求項１】基本クロック発生部と、表示データを記憶
するリフレッシュ・メモリと、前記基本クロック発生部
からの基本クロックMCLKに従って自己のシステム・クロ
ックMCLK1を作成し、該MCLK1に従って前記リフレッシュ
・メモリをアクセスして表示データの書き込み・読み出
しを行なうCPUと、前記基本クロック発生部からの基本
クロックMCLKに従って、前記MCLK1と180度位相の異なる
自己のシステム・クロックMCLK2を作成し、該MCLK2に従
って前記リフレッシュ・メモリから表示データを周期的
に読み出して画面の表示をリフレッシュする表示コント
ローラとを有する同期アクセス方式のキャラクタ表示シ
ステムにおいて、 前記システム・クロックMCLK1及びMCLK2の位相が互いに
同相となった場合にそれを検知し位相ずれ信号を出力す
る位相ずれ検知部と、 前記位相ずれ検知信号に応答して位相ずれが発生してい
る間前記CPUを前記リフレッシュ・メモリに接続するよ
う制御する切り換え制御部と、 前記位相ずれ検知信号に応答して前記システム・クロッ
ク間の位相ずれを修正する位相ずれ修正部とを設けて、 位相ずれが発生した時に該位相ずれを検知し修正すると
ともに、位相ずれ修正期間中であっても、前記CPUから
の前記リフレッシュ・メモリのアクセスができるように
した同期アクセス方式のキャラクタ表示システム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321596A JP2557077B2 (ja) | 1987-12-21 | 1987-12-21 | 同期アクセス方式のキヤラクタ表示システム |
| US07/260,557 US5029289A (en) | 1987-12-21 | 1988-10-19 | Character display system |
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