JP3011498B2 - クロック生成回路 - Google Patents
クロック生成回路Info
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- JP3011498B2 JP3011498B2 JP3210114A JP21011491A JP3011498B2 JP 3011498 B2 JP3011498 B2 JP 3011498B2 JP 3210114 A JP3210114 A JP 3210114A JP 21011491 A JP21011491 A JP 21011491A JP 3011498 B2 JP3011498 B2 JP 3011498B2
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Description
【０００１】
【産業上の利用分野】本発明はクロック生成回路に関
し、特にダイナミックＲＡＭ（以下、Ｄ‐ＲＡＭと記
す）のリフレッシュ回路におけるリフレッシュアドレス
カウンタ回路のリフレッシュクロック信号を生成するク
ロック生成回路に関するものである。
し、特にダイナミックＲＡＭ（以下、Ｄ‐ＲＡＭと記
す）のリフレッシュ回路におけるリフレッシュアドレス
カウンタ回路のリフレッシュクロック信号を生成するク
ロック生成回路に関するものである。
【０００２】
【従来の技術】従来、Ｄ‐ＲＡＭのリフレッシュ回路と
して、図４に示す構成のものが知られている。同図にお
いて、発振子１で発振されたクロックを基準クロックと
するＣＰＵ（中央処理回路）２は、Ｄ‐ＲＡＭ３に対し
て書込み／読出し信号を送出するとともに、Ｄ‐ＲＡＭ
アドレスセット回路４に対してアドレスバス信号を送出
する。リフレッシュアドレスカウンタ回路５はリセット
回路６からのリセット信号によってリセットされ、分周
回路７からのリフレッシュクロック信号を基準クロック
としてカウント動作を行い、リフレッシュアドレス信号
をリフレッシュアドレスカウンタ回路５へ送出する。
して、図４に示す構成のものが知られている。同図にお
いて、発振子１で発振されたクロックを基準クロックと
するＣＰＵ（中央処理回路）２は、Ｄ‐ＲＡＭ３に対し
て書込み／読出し信号を送出するとともに、Ｄ‐ＲＡＭ
アドレスセット回路４に対してアドレスバス信号を送出
する。リフレッシュアドレスカウンタ回路５はリセット
回路６からのリセット信号によってリセットされ、分周
回路７からのリフレッシュクロック信号を基準クロック
としてカウント動作を行い、リフレッシュアドレス信号
をリフレッシュアドレスカウンタ回路５へ送出する。
【０００３】Ｄ‐ＲＡＭアドレスセット回路４は、供給
されるアドレスバス信号又はリフレッシュアドレス信号
を選択し、Ｄ‐ＲＡＭ３に対しＤ‐ＲＡＭアドレス信号
Ａ0 〜Ａ7 を送出するとともに、行アドレス信号及び列
アドレス信号を送出する。一方、リフレッシュアドレス
カウンタ回路５のリフレッシュクロック信号は、クロッ
ク回路８から送出されるクロック信号を分周回路７で分
周して得たものである。分周回路７では、ＣＰＵ２のポ
ートより出力される同期信号によりＣＰＵ２の信号と同
期をとることによってリフレッシュクロック信号を生成
している。図５に、ＣＰＵ２の基準クロックに対するリ
セット信号及びリフレッシュクロック信号のタイムチャ
ートを示す。
されるアドレスバス信号又はリフレッシュアドレス信号
を選択し、Ｄ‐ＲＡＭ３に対しＤ‐ＲＡＭアドレス信号
Ａ0 〜Ａ7 を送出するとともに、行アドレス信号及び列
アドレス信号を送出する。一方、リフレッシュアドレス
カウンタ回路５のリフレッシュクロック信号は、クロッ
ク回路８から送出されるクロック信号を分周回路７で分
周して得たものである。分周回路７では、ＣＰＵ２のポ
ートより出力される同期信号によりＣＰＵ２の信号と同
期をとることによってリフレッシュクロック信号を生成
している。図５に、ＣＰＵ２の基準クロックに対するリ
セット信号及びリフレッシュクロック信号のタイムチャ
ートを示す。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成のリフレッシュ回路では、リフレッシュアドレスカウ
ンタ回路５のリフレッシュクロック信号を、クロック回
路８からのクロック信号を分周回路７で分周することに
よって生成するようになっており、クロック回路８及び
分周回路７を発振器や複数段のカウンタ回路を用いて構
成する必要があるため、回路構成が複雑になるという問
題があった。
成のリフレッシュ回路では、リフレッシュアドレスカウ
ンタ回路５のリフレッシュクロック信号を、クロック回
路８からのクロック信号を分周回路７で分周することに
よって生成するようになっており、クロック回路８及び
分周回路７を発振器や複数段のカウンタ回路を用いて構
成する必要があるため、回路構成が複雑になるという問
題があった。
【０００５】そこで、本発明は、簡単な回路構成にてリ
フレッシュクロック信号の生成を可能とすることによ
り、Ｄ‐ＲＡＭのリフレッシュ回路全体の回路構成の簡
略化に寄与できるようにしたクロック生成回路を提供す
ることを目的とする。
フレッシュクロック信号の生成を可能とすることによ
り、Ｄ‐ＲＡＭのリフレッシュ回路全体の回路構成の簡
略化に寄与できるようにしたクロック生成回路を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明によるクロック生
成回路は、リフレッシュアドレス信号を発生するアドレ
スカウンタ回路を備えたＤ‐ＲＡＭのリフレッシュ回路
において、Ｄ‐ＲＡＭをアクセスしないときにＣＰＵか
ら所定クロックサイクル毎に出力されるタイミング制御
信号とＣＰＵからＤ‐ＲＡＭに対して出力される書込み
信号又は読出し信号との組合せによってアドレスカウン
タ回路のリフレッシュクロック信号を生成する第１の生
成回路と、リセット回路から出力されるリセット信号と
前記書込み信号とに基づいてアドレスカウンタ回路のリ
セット信号を生成する第２の生成回路とからなる構成と
なっている。
成回路は、リフレッシュアドレス信号を発生するアドレ
スカウンタ回路を備えたＤ‐ＲＡＭのリフレッシュ回路
において、Ｄ‐ＲＡＭをアクセスしないときにＣＰＵか
ら所定クロックサイクル毎に出力されるタイミング制御
信号とＣＰＵからＤ‐ＲＡＭに対して出力される書込み
信号又は読出し信号との組合せによってアドレスカウン
タ回路のリフレッシュクロック信号を生成する第１の生
成回路と、リセット回路から出力されるリセット信号と
前記書込み信号とに基づいてアドレスカウンタ回路のリ
セット信号を生成する第２の生成回路とからなる構成と
なっている。
【０００７】
【作用】Ｄ‐ＲＡＭのリフレッシュ回路において、ＣＰ
Ｕからは、Ｄ‐ＲＡＭに対して書込み／読出し信号が、
又Ｄ‐ＲＡＭをアクセスしないときには所定クロックサ
イクル毎にＡＬＥ(Address Latch Enable)信号と称され
るタイミング制御信号がが送出される。本発明によるク
ロック生成回路では、このＣＰＵから出力される書込み
／読出し信号とＡＬＥ信号との組合せによってリフレッ
シュクロック信号を生成するとともに、リセット回路か
ら出力されるリセット信号とＣＰＵから出力される書込
み信号とに基づいてアドレスカウンタ回路のリセット信
号を生成する。
Ｕからは、Ｄ‐ＲＡＭに対して書込み／読出し信号が、
又Ｄ‐ＲＡＭをアクセスしないときには所定クロックサ
イクル毎にＡＬＥ(Address Latch Enable)信号と称され
るタイミング制御信号がが送出される。本発明によるク
ロック生成回路では、このＣＰＵから出力される書込み
／読出し信号とＡＬＥ信号との組合せによってリフレッ
シュクロック信号を生成するとともに、リセット回路か
ら出力されるリセット信号とＣＰＵから出力される書込
み信号とに基づいてアドレスカウンタ回路のリセット信
号を生成する。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は本発明によるクロック生成回路の一
実施例を示すブロック図、図２は本発明によるクロック
生成回路を用いたＤ‐ＲＡＭのリフレッシュ回路の回路
構成の一例を示すブロック図である。先ず、図２におい
て、リフレッシュアドレスカウンタ回路５に供給するリ
フレッシュクロック信号を生成する回路として、本発明
によるクロック生成回路１０が用いられており、それ以
外は図４の従来例の回路構成と同じである。
に説明する。図１は本発明によるクロック生成回路の一
実施例を示すブロック図、図２は本発明によるクロック
生成回路を用いたＤ‐ＲＡＭのリフレッシュ回路の回路
構成の一例を示すブロック図である。先ず、図２におい
て、リフレッシュアドレスカウンタ回路５に供給するリ
フレッシュクロック信号を生成する回路として、本発明
によるクロック生成回路１０が用いられており、それ以
外は図４の従来例の回路構成と同じである。
【０００９】本発明によるクロック生成回路１０は、図
１に示すように、ＣＰＵ２からの書込み信号を入力とす
るＮＡＮＤゲート１１と、ＣＰＵ２からの書込み信号及
び読出し信号を２入力とするＮＡＮＤゲート１２と、リ
セット回路６からのリセット信号及びＮＡＮＤゲート１
１のゲート出力を２入力とするＯＲゲート１３と、Ｄ‐
ＲＡＭ３をアクセスしないときにはＣＰＵ２から所定ク
ロックサイクル（本例では、６クロックサイクル）毎に
出力されるＡＬＥ信号とＮＡＮＤゲート１２のゲート出
力を２入力とするＯＲゲート１４と、リセット回路６か
らのリセット信号をリセット（Ｒ）入力とし、ＯＲゲー
ト１４のゲート出力をクロック（ＣＫ）入力とするＤ‐
フリップフロツプ１５とから構成されている。
１に示すように、ＣＰＵ２からの書込み信号を入力とす
るＮＡＮＤゲート１１と、ＣＰＵ２からの書込み信号及
び読出し信号を２入力とするＮＡＮＤゲート１２と、リ
セット回路６からのリセット信号及びＮＡＮＤゲート１
１のゲート出力を２入力とするＯＲゲート１３と、Ｄ‐
ＲＡＭ３をアクセスしないときにはＣＰＵ２から所定ク
ロックサイクル（本例では、６クロックサイクル）毎に
出力されるＡＬＥ信号とＮＡＮＤゲート１２のゲート出
力を２入力とするＯＲゲート１４と、リセット回路６か
らのリセット信号をリセット（Ｒ）入力とし、ＯＲゲー
ト１４のゲート出力をクロック（ＣＫ）入力とするＤ‐
フリップフロツプ１５とから構成されている。
【００１０】かかる構成のクロック生成回路１０の回路
動作につき、図３のタイムチャートを参照しつつ説明す
る。基本的には、フリップフロツプ１５がＣＰＵ２より
６クロックサイクルで送出されるＡＬＥ信号の立ち上が
りエッジのタイミングでリフレッシュクロック信号を発
生することになるが、ＣＰＵ２が書込み／読出し信号を
送出するとき、即ちＤ‐ＲＡＭ３をアクセスするとき
は、ＡＬＥ信号が送出されないため、書込み信号又は読
出し信号の立ち下がりタイミングでフリップフロツプ１
５をトリガすることで、ＡＬＥ信号の未送出期間におい
てもリフレッシュクロック信号を生成できることにな
る。
動作につき、図３のタイムチャートを参照しつつ説明す
る。基本的には、フリップフロツプ１５がＣＰＵ２より
６クロックサイクルで送出されるＡＬＥ信号の立ち上が
りエッジのタイミングでリフレッシュクロック信号を発
生することになるが、ＣＰＵ２が書込み／読出し信号を
送出するとき、即ちＤ‐ＲＡＭ３をアクセスするとき
は、ＡＬＥ信号が送出されないため、書込み信号又は読
出し信号の立ち下がりタイミングでフリップフロツプ１
５をトリガすることで、ＡＬＥ信号の未送出期間におい
てもリフレッシュクロック信号を生成できることにな
る。
【００１１】ＡＬＥ信号の未送出期間では、書込み信号
又は読出し信号の立ち下がりタイミングを利用すること
で、図３のタイムチャートから明らかなように、図５の
リフレッシュクロック信号に比べて１クロック分だけ早
く立ち上がることになるが、全体的な時系列を見ると、
他のタイミングは全く同じであり、さらにＤ‐ＲＡＭ３
のリフレッシュ動作の時には書込み信号又は読出し信号
が有効となるタイミング以外で行アドレス信号のみで行
うため、従来と全く同じ動作が可能となる。また、リセ
ット回路６からのリセット信号のみならず、書込み信号
をも用いてリフレッシュアドレスカウンタ回路５のリセ
ット信号を生成しているので、随時リセットが可能とな
る。
又は読出し信号の立ち下がりタイミングを利用すること
で、図３のタイムチャートから明らかなように、図５の
リフレッシュクロック信号に比べて１クロック分だけ早
く立ち上がることになるが、全体的な時系列を見ると、
他のタイミングは全く同じであり、さらにＤ‐ＲＡＭ３
のリフレッシュ動作の時には書込み信号又は読出し信号
が有効となるタイミング以外で行アドレス信号のみで行
うため、従来と全く同じ動作が可能となる。また、リセ
ット回路６からのリセット信号のみならず、書込み信号
をも用いてリフレッシュアドレスカウンタ回路５のリセ
ット信号を生成しているので、随時リセットが可能とな
る。
【００１２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、Ｄ‐ＲＡＭのリフレッシュ回路において、Ｄ‐Ｒ
ＡＭをアクセスしないときにＣＰＵから所定クロックサ
イクル毎に出力されるＡＬＥ信号とＣＰＵからＤ‐ＲＡ
Ｍに対して出力される書込み信号又は読出し信号との組
合せによってリフレッシュクロック信号を生成するとと
もに、リセット回路から出力されるリセット信号と書込
み信号とに基づいてリフレッシュアドレスカウンタ回路
に対するリセット信号を生成するようにしたことによ
り、簡単な回路構成にてリフレッシュクロック信号及び
リセット信号の生成が可能となるため、Ｄ‐ＲＡＭのリ
フレッシュ回路全体の回路構成の簡略化に寄与できるこ
とになる。
れば、Ｄ‐ＲＡＭのリフレッシュ回路において、Ｄ‐Ｒ
ＡＭをアクセスしないときにＣＰＵから所定クロックサ
イクル毎に出力されるＡＬＥ信号とＣＰＵからＤ‐ＲＡ
Ｍに対して出力される書込み信号又は読出し信号との組
合せによってリフレッシュクロック信号を生成するとと
もに、リセット回路から出力されるリセット信号と書込
み信号とに基づいてリフレッシュアドレスカウンタ回路
に対するリセット信号を生成するようにしたことによ
り、簡単な回路構成にてリフレッシュクロック信号及び
リセット信号の生成が可能となるため、Ｄ‐ＲＡＭのリ
フレッシュ回路全体の回路構成の簡略化に寄与できるこ
とになる。
【００１３】また、本発明によるクロック生成回路で
は、従来の同期信号に代えてＡＬＥ信号を用いたことに
より、ＣＰＵから同期信号を出力する場合には、そのた
めのプログラムを組む必要があるが、ＡＬＥ信号の場合
にはその必要がないため、ＣＰＵの負担を軽減できると
ともに、ＣＰＵのクロックの発振周波数が変わっても同
期をとることが可能になるという効果も得られる。さら
には、リセット回路からのリセット信号のみならず、書
込み信号をも用いてリセット信号を生成することで、リ
フレッシュアドレスカウンタ回路のリセットが随時可能
となる。
は、従来の同期信号に代えてＡＬＥ信号を用いたことに
より、ＣＰＵから同期信号を出力する場合には、そのた
めのプログラムを組む必要があるが、ＡＬＥ信号の場合
にはその必要がないため、ＣＰＵの負担を軽減できると
ともに、ＣＰＵのクロックの発振周波数が変わっても同
期をとることが可能になるという効果も得られる。さら
には、リセット回路からのリセット信号のみならず、書
込み信号をも用いてリセット信号を生成することで、リ
フレッシュアドレスカウンタ回路のリセットが随時可能
となる。
【図１】本発明によるクロック生成回路の一実施例を示
すブロック図である。
すブロック図である。
【図２】本発明によるクロック生成回路を用いたＤ‐Ｒ
ＡＭのリフレッシュ回路の構成を示すブロック図であ
る。
ＡＭのリフレッシュ回路の構成を示すブロック図であ
る。
【図３】本発明の回路動作を説明するためのタイムチャ
ートである。
ートである。
【図４】従来例を示すブロック図である。
【図５】従来例の回路動作を説明するためのタイムチャ
ートである。
ートである。
２ ＣＰＵ（中央処理回路） ３ ダイナミ
ック（Ｄ）ＲＡＭ ４ アドレスセット回路 ５ リフレッシュアドレスカウンタ回路 １０ 本発明によるクロック生成回路
ック（Ｄ）ＲＡＭ ４ アドレスセット回路 ５ リフレッシュアドレスカウンタ回路 １０ 本発明によるクロック生成回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿久津 直司 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)発明者 笠井 忠 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平３−183095（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/409
Claims (1)
- 【請求項１】 リフレッシュアドレス信号を発生するア
ドレスカウンタ回路を備えたダイナミックＲＡＭのリフ
レッシュ回路において、前記アドレスカウンタ回路のリ
フレッシュクロック信号を生成するクロック生成回路で
あって、 前記ダイナミックＲＡＭをアクセスしないときにＣＰＵ
から所定クロックサイクル毎に出力されるタイミング制
御信号とＣＰＵから前記ダイナミックＲＡＭに対して出
力される書込み信号又は読出し信号との組合せによって
前記リフレッシュクロック信号を生成する第１の生成回
路と、 リセット回路から出力されるリセット信号と前記書込み
信号とに基づいて前記アドレスカウンタ回路のリセット
信号を生成する第２の生成回路とからなることを特徴と
するリフレッシュクロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210114A JP3011498B2 (ja) | 1991-07-25 | 1991-07-25 | クロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210114A JP3011498B2 (ja) | 1991-07-25 | 1991-07-25 | クロック生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0528758A JPH0528758A (ja) | 1993-02-05 |
| JP3011498B2 true JP3011498B2 (ja) | 2000-02-21 |
Family
ID=16584035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3210114A Expired - Lifetime JP3011498B2 (ja) | 1991-07-25 | 1991-07-25 | クロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3011498B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2768485B1 (fr) * | 1997-09-18 | 1999-12-10 | Cogema | Systeme de supportage pour tuyauteries en galeries techniques, notamment de l'industrie nucleaire |
-
1991
- 1991-07-25 JP JP3210114A patent/JP3011498B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0528758A (ja) | 1993-02-05 |
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Legal Events
| Date | Code | Title | Description |
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