JPH07262772A

JPH07262772A - シンクロナスｄｒａｍ

Info

Publication number: JPH07262772A
Application number: JP6047024A
Authority: JP
Inventors: Tetsuya Endo; 哲哉遠藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-03-17
Filing date: 1994-03-17
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】外部から供給されるクロック信号（システム・
クロック信号）に同期して動作するＳＤＲＡＭに関し、
セルフ・リフレッシュ命令が入力された場合、直ちに、
セルフ・リフレッシュ動作を開始させ、高速化を図る。【構成】セルフ・リフレッシュ命令を取り込んだ場合、
１サイクル目のセルフ・リフレッシュ信号φ_SRは、発振
回路２５の発振出力Ｓ４の立ち上がりエッジに同期して
出力させ、２サイクル目以降のセルフ・リフレッシュ信
号φ_SRは、分周回路２６の分周出力の立ち上がりエッジ
に同期して出力させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部から供給されるク
ロック信号に同期して動作を行うシンクロナスＤＲＡＭ
（Ｓynchronous ＤＲＡＭ［Ｄynamic Ｒandom Ａccess
Ｍemory］．以下、ＳＤＲＡＭという）に関する。

【０００２】

【従来の技術】図１６は、ロウアドレス・ストローブ信
号／ＲＡＳや、コラムアドレス・ストローブ信号／ＣＡ
Ｓなどのタイミングをアナログ的に制御される従来型Ｄ
ＲＡＭ（汎用ＤＲＡＭ）におけるセルフ・リフレッシュ
・モード設定手順を示す波形図である。

【０００３】即ち、従来型ＤＲＡＭにおいては、コラム
アドレス・ストローブ信号／ＣＡＳがＬレベル（低レベ
ル）とされた後、ロウアドレス・ストローブ信号／ＲＡ
ＳがＬレベルにされ、ＣＢＲリフレッシュ・モードが設
定された後、１００μｓが経過すると、セルフ・リフレ
ッシュ・モードが設定され、セルフ・リフレッシュ信号
φ_SRが１６μｓごとに発生され、このセルフ・リフレッ
シュ信号φ_SRがＲＡＳ系回路に供給され、セルフ・リフ
レッシュが行われる。

【０００４】

【発明が解決しようとする課題】ここに、ＳＤＲＡＭに
おいては、外部から供給されるクロック信号の周期は、
必ずしも、セルフ・リフレッシュ周期と一致するもので
はないため、外部から供給されるクロック信号をセルフ
・リフレッシュ信号φ_SRとして使用することはできず、
セルフ・リフレッシュ命令が入力された場合、直ちに、
セルフ・リフレッシュ動作を開始させることは困難であ
るとされていた。

【０００５】本発明は、セルフ・リフレッシュ命令が入
力された場合、直ちに、セルフ・リフレッシュ動作を開
始させ、高速化を図ることができるようにしたＳＤＲＡ
Ｍを提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明中、第１の発明の
ＳＤＲＡＭは、発振回路と、この発振回路の発振出力を
セルフ・リフレッシュ周期と同一周期になるように分周
する分周回路と、セルフ・リフレッシュ命令を取り込ん
だ場合、１サイクル目のセルフ・リフレッシュ信号は発
振回路の発振出力の立ち上がりエッジ又は立ち下がりエ
ッジに同期させて出力し、２サイクル目以降のセルフ・
リフレッシュ信号は、分周回路の分周出力の立ち上がり
エッジ又は立ち下がりエッジに同期させて出力するセル
フ・リフレッシュ信号発生回路とを設けて構成するとい
うものである。

【０００７】本発明中、第２の発明のＳＤＲＡＭは、発
振回路と、この発振回路の発振出力をセルフ・リフレッ
シュ周期と同一周期になるように分周する分周回路と、
セルフ・リフレッシュ命令を取り込んだ場合、１サイク
ル目のセルフ・リフレッシュ信号はセルフ・リフレッシ
ュ命令を取り込んだことにより遷移する所定の信号の遷
移に同期させて出力し、２サイクル目以降のセルフ・リ
フレッシュ信号は分周回路の分周出力の立ち上がりエッ
ジ又は立ち下がりエッジに同期させて出力するセルフ・
リフレッシュ信号発生回路とを設けて構成するというも
のである。

【０００８】

【作用】第１の発明においては、セルフ・リフレッシュ
命令を取り込んだ場合、１サイクル目のセルフ・リフレ
ッシュ信号は、発振回路の発振出力の立ち上がりエッジ
又は立ち下がりエッジに同期させて出力される。

【０００９】したがって、セルフ・リフレッシュ命令が
入力された場合、直ちに、１サイクル目のセルフ・リフ
レッシュ動作が行われる。

【００１０】そして、２サイクル目以降のセルフ・リフ
レッシュ信号は、発振回路の発振出力をセルフ・リフレ
ッシュ周期と同一周期になるように分周する分周回路の
分周出力の立ち上がりエッジ又は立ち下がりエッジに同
期させて出力される。

【００１１】したがって、１サイクル目のセルフ・リフ
レッシュに続いてセルフ・リフレッシュ周期による２サ
イクル目以降のセルフ・リフレッシュが行われる。

【００１２】また、第２の発明においては、セルフ・リ
フレッシュ命令を取り込んだ場合、１サイクル目のセル
フ・リフレッシュ信号は、セルフ・リフレッシュ命令を
取り込んだことにより遷移する所定の信号の遷移に同期
させて出力される。

【００１３】したがって、セルフ・リフレッシュ命令が
入力された場合、直ちに、１サイクル目のセルフ・リフ
レッシュ動作が行われる。

【００１４】そして、２サイクル目以降のセルフ・リフ
レッシュ信号は、発振回路の発振出力をセルフ・リフレ
ッシュ周期と同一周期になるように分周する分周回路の
分周出力の立ち上がりエッジ又は立ち下がりエッジに同
期させて出力される。

【００１５】したがって、１サイクル目のセルフ・リフ
レッシュに続いてセルフ・リフレッシュ周期による２サ
イクル目以降のセルフ・リフレッシュが行われる。

【００１６】

【実施例】以下、図１〜図１５を参照して、本発明の第
１実施例及び第２実施例について説明する。

【００１７】第１実施例・・図１〜図１１図１は本発明の第１実施例（第１の発明の一実施例）の
要部を示す回路図であり、１はメモリセルアレイ、セン
スアンプ、ロウデコーダ、コラムデコーダ、コラムゲー
ト等を配列してなるＤＲＡＭコアである。

【００１８】また、２は外部からクロック信号ＣＬＫが
供給されるクロック信号入力端子、３はクロック・イネ
ーブル信号ＣＫＥが供給されるクロック・イネーブル信
号入力端子である。

【００１９】また、４はチップ・セレクト信号／ＣＳが
入力されるチップ・セレクト信号入力端子、５はロウア
ドレス・ストローブ信号／ＲＡＳが入力されるロウアド
レス・ストローブ信号入力端子である。

【００２０】また、６はコラムアドレス・ストローブ信
号／ＣＡＳが入力されるコラムアドレス・ストローブ信
号入力端子、７はライト・イネーブル信号／ＷＥが入力
されるライト・イネーブル信号入力端子である。

【００２１】また、８₁、８_nはアドレス信号Ａ₁、Ａ_nが
入力されるアドレス信号入力端子（アドレス信号入力端
子８₂〜８_n-1は図示を省略する）、９はデータの入出力
に使用されるデータ入出力端子である。

【００２２】また、１０は外部から供給されるクロック
信号ＣＬＫを取り込むクロック入力回路、１１は制御信
号ＣＫＥ、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥからな
るコマンドをデコードするコマンド・デコーダである。

【００２３】また、１２はセルフ・リフレッシュに必要
なセルフ・リフレッシュ信号φ_SRを出力するセルフ・リ
フレッシュ制御回路である。

【００２４】また、１３はアドレス信号Ａ₁〜Ａ_nを取り
込むアドレス入力回路、１４は書込み時、外部から供給
されるデータを取り込むデータ入力回路、１５は読出し
時、データを外部に出力するデータ出力回路である。

【００２５】また、図２はコマンド・デコーダ１１の一
部及びセルフ・リフレッシュ制御回路１２の一部を示す
回路図である。

【００２６】図中、コマンド・デコード１１において、
１７はセルフ・リフレッシュ命令をデコードするＮＡＮ
Ｄ回路である。

【００２７】また、セルフ・リフレッシュ制御回路１２
において、１８、１９はインバータ、２０はＮＯＲ回
路、２１、２２はＮＡＮＤ回路、２３、２４はワンショ
ットパルス発生回路、２５は発振回路、２６は発振回路
２５の発振出力Ｓ４をセルフ・リフレッシュ周期と同一
周期になるように分周する分周回路、２７はＲＳフリッ
プフロップ回路である。

【００２８】ここに、ワンショットパルス発生回路２３
は、図３に示すように構成されており、図中、２９〜３
１はインバータ、３２はＮＡＮＤ回路である。

【００２９】また、発振回路２５は、図４に示すように
構成されており、図中、３４はＮＡＮＤ回路、３５〜３
７はインバータである。

【００３０】ここに、ワンショットパルス発生回路２３
の出力Ｓ３＝Ｈレベルとされる場合には、ＮＡＮＤ回路
３４はインバータ３７に対してインバータとして動作す
るので、発振動作が行われる。

【００３１】これに対して、ワンショットパルス発生回
路２３の出力Ｓ３＝Ｌレベルとされる場合には、ＮＡＮ
Ｄ回路３４の出力＝Ｈレベルに固定されるので、発振動
作は行われない。

【００３２】また、発振回路２５は、図５に示すように
構成することもできる。図中、３９〜４１はＮＡＮＤ回
路、４２、４３はＮＯＲ回路、４４はインバータであ
る。

【００３３】ここに、ワンショットパルス発生回路２３
の出力Ｓ３＝Ｈレベルとされる場合には、ＮＡＮＤ回路
３９〜４１及びＮＯＲ回路４２、４３によるリング発振
器が構成されるので、発振動作が行われる。

【００３４】これに対して、ワンショットパルス発生回
路２３の出力Ｓ３＝Ｌレベルとされる場合には、ＮＡＮ
Ｄ回路３９〜４１の出力＝Ｈレベル、ＮＯＲ回路４２、
４３の出力＝Ｈレベルに固定されるので、発振動作は行
われない。

【００３５】また、ワンショットパルス発生回路２４
は，図６に示すように構成されており、図中、４６〜４
８はインバータ、４９はＮＡＮＤ回路である。

【００３６】また、ＲＳフリップフロップ回路２７は、
図７に示すように構成されており、図中、５１、５２は
インバータ、５３、５４はＮＯＲ回路である。

【００３７】ここに、図８は第１実施例におけるセルフ
・リフレッシュ信号φ_SRの発生動作を説明するための波
形図であり、図８Ａはクロック信号ＣＬＫ、図８ＢはＮ
ＡＮＤ回路１７の出力Ｓ１、図８Ｃはインバータ１８の
出力Ｓ２を示している。

【００３８】また、図８Ｄはワンショットパルス発生回
路２３の出力Ｓ３、図８Ｅは発振回路２５の出力Ｓ４、
図７Ｆはワンショットパルス発生回路２４から出力され
るセルフ・リフレッシュ信号φ_SR、図８ＦはＲＳフリッ
プフロップ回路２７の出力Ｓ５を示している。

【００３９】即ち、この第１実施例においては、セルフ
・リフレッシュ命令が取り込まれない状態においては、
図９に示すように、ＮＡＮＤ回路１７の出力Ｓ１＝Ｌレ
ベル、インバータ１８の出力Ｓ２＝Ｈレベルとされてい
る。

【００４０】この結果、ＮＯＲ回路２０の出力＝Ｌレベ
ル、ＮＡＮＤ回路２１、２２の出力＝Ｈレベル、セルフ
・リフレッシュ信号φ_SR＝Ｈレベル、ＲＳフリップフロ
ップ回路２７の出力Ｓ５＝Ｈレベルとなっている。

【００４１】ここに、制御信号ＣＫＥ＝Ｌレベル、／Ｃ
Ｓ＝Ｌレベル、／ＲＡＳ＝Ｌレベル、／ＣＡＳ＝Ｌレベ
ルとしてなるセルフ・リフレッシュ命令が供給された場
合ににおいて、時刻Ｔ１におけるクロック信号ＣＬＫの
立ち上がりエッジで、このセルフ・リフレッシュ命令が
取り込まれると、図１０に示すように、ＮＡＮＤ回路１
７の出力Ｓ１＝Ｈレベルとなる。

【００４２】この結果、インバータ１８の出力Ｓ２＝Ｌ
レベルとなり、ＮＯＲ回路２０は発振回路２５の発振出
力Ｓ４に対してインバータとして動作することから、発
振回路２５の発振出力Ｓ４がＮＯＲ回路２０を介してＮ
ＡＮＤ回路２１、２２に供給される。

【００４３】しかし、ＮＡＮＤ回路２１は、インバータ
１９の出力＝Ｌレベルにされていることから、その出力
＝Ｈレベルに固定されており、発振回路２５の発振出力
Ｓ４は分周回路２６には供給されない。

【００４４】これに対して、ＮＡＮＤ回路２２は、ＲＳ
フリップフロップ回路２７の出力Ｓ５をＨレベルとされ
ていることから、発振回路２５の発振出力Ｓ４は、この
ＮＡＮＤ回路２２を介してワンショットパルス発生回路
２４に供給される。

【００４５】この結果、ワンショットパルス発生回路２
４においては、発振回路２５の発振出力Ｓ４の立ち上が
りエッジに同期させて１サイクル目のセルフ・リフレッ
シュ信号φ_SRが出力され、これがＲＡＳ系回路に供給さ
れ、１サイクル目のセルフ・リフレッシュ動作が行われ
る。

【００４６】即ち、この第１実施例によれば、セルフ・
リフレッシュ命令が取り込まれた場合、直ちに、１サイ
クル目のセルフ・リフレッシュ動作が行われる。

【００４７】ここに、この１サイクル目のセルフ・リフ
レッシュ信号φ_SRが出力されると、ＲＳフリップフロッ
プ回路２７はリセットされ、その出力Ｓ５は、図１１に
示すように、Ｌレベルとされる。

【００４８】この結果、ＮＡＮＤ回路２２の出力＝Ｈレ
ベルに固定されると共に、インバータ１９の出力＝Ｈレ
ベルとされ、発振回路２５の発振出力Ｓ４は分周回路２
６に供給されるようになる。

【００４９】したがって、２サイクル目以降のセルフ・
リフレッシュ制御信号φ_SRは、発振回路２５の発振出力
Ｓ４をセルフ・リフレッシュ周期と同一周期になるよう
に分周する分周回路２６の分周出力の立ち上がりエッジ
に同期して出力されることになる。

【００５０】この結果、この第１実施例によれば、１サ
イクル目のセルフ・リフレッシュに続いて、セルフ・リ
フレッシュ周期による２サイクル目以降のセルフ・リフ
レッシュが行われることになる。

【００５１】このように、この第１実施例によれば、セ
ルフ・リフレッシュ命令を取り込んだ場合、１サイクル
目のセルフ・リフレッシュ信号φ_SRは発振回路２５の発
振出力Ｓ４の立ち上がりエッジに同期して出力され、２
サイクル目以降のセルフ・リフレッシュ信号φ_SRは分周
回路２６の分周出力の立ち上がりエッジに同期して出力
されるので、セルフ・リフレッシュ命令が入力された場
合、直ちに、セルフ・リフレッシュ動作を開始させるこ
とができ、高速化を図ることができる。

【００５２】第２実施例・・図１２〜図１５図１２は本発明の第２実施例（第２の発明の一実施例）
の要部を示す回路図である。本発明の第２実施例は、図
１に示す第１実施例が設けているセルフ・リフレッシュ
制御回路１２と回路構成の異なるセルフ・リフレッシュ
制御回路５６を設け、その他については、図１に示す第
１実施例と同様に構成したものである。

【００５３】ここに、セルフ・リフレッシュ制御回路５
６において、５７は発振回路、５８はインバータ、５９
はＮＯＲ回路、６０は発振回路５７の発振出力Ｓ４をセ
ルフ・リフレッシュ周期と同一周期になるように分周す
る分周回路、６１、６２はワンショットパルス発生回
路、６３はＮＡＮＤ回路である。

【００５４】また、ワンショットパルス発生回路６１、
６２において、６４〜６９はインバータ、７０、７１は
ＮＡＮＤ回路である。

【００５５】ここに、図１３は第２実施例におけるセル
フ・リフレッシュ信号φ_SRの発生動作を説明するための
波形図であり、図１３Ａはクロック信号ＣＬＫ、図１３
ＢはＮＡＮＤ回路１７の出力Ｓ１を示している。

【００５６】また、図１３ＣはＮＡＮＤ回路６３から出
力されるセルフ・リフレッシュ信号φ_SR、図１３Ｄはイ
ンバータ５８の出力Ｓ２、図１３Ｅは発振回路５７の発
振出力Ｓ４、図１３Ｆは分周回路６０の出力Ｓ６を示し
ている。

【００５７】即ち、第２実施例においては、セルフ・リ
フレッシュ命令が取り込まれない状態においては、図１
４に示すように、ＮＡＮＤ回路１７の出力Ｓ１＝Ｌレベ
ル、ワンショットパルス発生回路６２の出力＝Ｈレベル
とされている。

【００５８】また、インバータ５８の出力Ｓ２＝Ｈレベ
ル、ＮＯＲ回路５９の出力＝Ｌレベル、分周回路６０の
出力Ｓ６＝Ｌレベル、ワンショットパルス発生回路６１
の出力＝Ｈレベル、セルフ・リフレッシュ信号φ_SR＝Ｌ
レベルとされている。

【００５９】ここに、制御信号ＣＫＥ＝Ｌレベル、／Ｃ
Ｓ＝Ｌレベル、／ＲＡＳ＝Ｌレベル、／ＣＡＳ＝Ｌレベ
ルとされ、セルフ・リフレッシュ命令が供給された場合
において、時刻Ｔ２におけるクロック信号ＣＬＫの立ち
上がりエッジで、このセルフ・リフレッシュ命令が取り
込まれると、図１５に示すように、ＮＡＮＤ回路１７の
出力Ｓ１＝Ｈレベルとなる。

【００６０】この結果、ワンショットパルス発生回路６
２においては、ＮＡＮＤ回路１７の出力Ｓ１の立ち上が
りエッジに同期させてＬレベルからなるワンショットパ
ルスが発生され、ＮＡＮＤ回路６３からは１サイクル目
のセルフ・リフレッシュ信号φ_SRが出力され、これがＲ
ＡＳ系回路に供給され、１サイクル目のセルフ・リフレ
ッシュ動作が行われる。

【００６１】即ち、この第２実施例によれば、セルフ・
リフレッシュ命令が取り込まれた場合、直ちに、１サイ
クル目のセルフ・リフレッシュ動作が行われる。

【００６２】また、ＮＡＮＤ回路１７の出力Ｓ１＝Ｈレ
ベルにされると、インバータ５８の出力Ｓ２＝Ｌレベル
にされることから、発振回路５７の発振出力Ｓ４は、Ｎ
ＯＲ回路５９を介して分周回路６０に供給される。

【００６３】したがって、２サイクル目以降のセルフ・
リフレッシュ信号φ_SRは、発振回路５７の発振出力Ｓ４
をセルフ・リフレッシュ周期と同一周期になるように分
周する分周回路６０の分周出力Ｓ６の立ち上がりエッジ
に同期して出力されることになる。

【００６４】この結果、この第２実施例によれば、１サ
イクル目のセルフ・リフレッシュに続いて、セルフ・リ
フレッシュ周期による２サイクル目以降のセルフ・リフ
レッシュが行われることになる。

【００６５】このように、この第２実施例によれば、セ
ルフ・リフレッシュ命令を取り込んだ場合、１サイクル
目のセルフ・リフレッシュ信号φ_SRはセルフ・リフレッ
シュ命令をデコードしてなるＮＡＮＤ回路１７の出力Ｓ
１の立ち上がりエッジに同期して出力され、２サイクル
目以降のセルフ・リフレッシュ信号φ_SRは、分周回路６
０の分周出力Ｓ６の立ち上がりエッジに同期して出力さ
れるので、セルフ・リフレッシュ命令が入力された場
合、直ちに、セルフ・リフレッシュ動作を開始させるこ
とができ、高速化を図ることができる。

【００６６】

【発明の効果】以上のように、第１の発明によれば、セ
ルフ・リフレッシュ命令を取り込んだ場合、１サイクル
目のセルフ・リフレッシュ信号は、発振回路の発振出力
の立ち上がりエッジ又は立ち下がりエッジに同期させて
出力し、２サイクル目以降のセルフ・リフレッシュ信号
は、発振回路の発振出力をセルフ・リフレッシュ周期と
同一周期になるように分周する分周回路の分周出力の立
ち上がりエッジ又は立ち下がりエッジに同期させて出力
するように構成されているので、セルフ・リフレッシュ
命令が入力された場合、直ちに、セルフ・リフレッシュ
動作を開始させ、高速化を図ることができる。

【００６７】また、第２の発明によれば、セルフ・リフ
レッシュ命令を取り込んだ場合、１サイクル目のセルフ
・リフレッシュ信号は、セルフ・リフレッシュ命令を取
り込んだことにより遷移する所定の信号の遷移に同期さ
せて出力し、２サイクル目以降のセルフ・リフレッシュ
信号は、発振回路の発振出力をセルフ・リフレッシュ周
期と同一周期になるように分周する分周回路の分周出力
の立ち上がりエッジ又は立ち下がりエッジに同期させて
出力するように構成されているので、セルフ・リフレッ
シュ命令が入力された場合、直ちに、セルフ・リフレッ
シュ動作を開始させ、高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例（第１の発明の一実施例）
の要部を示す回路図である。

【図２】本発明の第１実施例が設けているコマンド・デ
コーダの一部分及びセルフ・リフレッシュ制御回路の一
部分を示す回路図である。

【図３】本発明の第１実施例が設けているセルフ・リフ
レッシュ制御回路を構成する２個のワンショットパルス
発生回路のうち、発振回路を制御するワンショットパル
ス発生回路を示す回路図である。

【図４】本発明の第１実施例が設けているセルフ・リフ
レッシュ制御回路を構成する発振回路を示す回路図であ
る。

【図５】本発明の第１実施例が設けているセルフ・リフ
レッシュ制御回路を構成する発振回路の他の構成例を示
す回路図である。

【図６】本発明の第１実施例が設けているセルフ・リフ
レッシュ制御回路を構成する２個のワンショットパルス
発生回路のうち、セルフ・リフレッシュ信号を発生する
ワンショットパルス発生回路を示す回路図である。

【図７】本発明の第１実施例が設けているセルフ・リフ
レッシュ制御回路を構成するＲＳフリップフロップ回路
を示す回路図である。

【図８】本発明の第１実施例におけるセルフ・リフレッ
シュ信号の発生動作を説明するための波形図である。

【図９】本発明の第１実施例におけるセルフ・リフレッ
シュ信号の発生動作を説明するための回路図である。

【図１０】本発明の第１実施例におけるセルフ・リフレ
ッシュ信号の発生動作を説明するための回路図である。

【図１１】本発明の第１実施例におけるセルフ・リフレ
ッシュ信号の発生動作を説明するための回路図である。

【図１２】本発明の第２実施例（第２の発明の一実施
例）の要部を示す回路図である。

【図１３】本発明の第２実施例におけるセルフ・リフレ
ッシュ信号の発生動作を説明するための波形図である。

【図１４】本発明の第２実施例におけるセルフ・リフレ
ッシュ信号の発生動作を説明するための回路図である。

【図１５】本発明の第２実施例におけるセルフ・リフレ
ッシュ信号の発生動作を説明するための回路図である。

【図１６】従来型ＤＲＡＭにおけるセルフ・リフレッシ
ュ・モード設定手順を示す波形図である。

【符号の説明】

（図１）１１コマンド・デコーダ１２セルフ・リフレッシュ制御回路（図１２）５６セルフ・リフレッシュ制御回路

Claims

【特許請求の範囲】

【請求項１】発振回路と、この発振回路の発振出力をセ
ルフ・リフレッシュ周期と同一周期になるように分周す
る分周回路と、セルフ・リフレッシュ命令を取り込んだ
場合、１サイクル目のセルフ・リフレッシュ信号は前記
発振回路の発振出力の立ち上がりエッジ又は立ち下がり
エッジに同期させて出力し、２サイクル目以降のセルフ
・リフレッシュ信号は、前記分周回路の分周出力の立ち
上がりエッジ又は立ち下がりエッジに同期させて出力す
るセルフ・リフレッシュ信号発生回路とを設けて構成さ
れていることを特徴とするシンクロナスＤＲＡＭ。
【請求項２】前記セルフ・リフレッシュ信号発生回路
は、前記分周回路の出力端に入力端を接続され、セルフ
・リフレッシュ信号を発生するワンショットパルス発生
回路と、前記セルフ・リフレッシュ命令を取り込んだ場
合、前記発振回路の発振出力を前記分周回路の入力端に
は供給せず、前記ワンショットパルス発生回路の入力端
に供給し、前記ワンショットパルス発生回路から１サイ
クル目のセルフ・リフレッシュ信号が出力された後は、
前記発振回路の発振出力を前記ワンショットパルス発生
回路の入力端に供給せず、前記分周回路の入力端に供給
するスイッチ回路とを設けて構成されていることを特徴
とする請求項１記載のシンクロナスＤＲＡＭ。
【請求項３】発振回路と、この発振回路の発振出力をセ
ルフ・リフレッシュ周期と同一周期になるように分周す
る分周回路と、セルフ・リフレッシュ命令を取り込んだ
場合、１サイクル目のセルフ・リフレッシュ信号はセル
フ・リフレッシュ命令を取り込んだことにより遷移する
所定の信号の遷移に同期させて出力し、２サイクル目以
降のセルフ・リフレッシュ信号は前記分周回路の分周出
力の立ち上がりエッジ又は立ち下がりエッジに同期させ
て出力するセルフ・リフレッシュ信号発生回路とを設け
て構成されていることを特徴とするシンクロナスＤＲＡ
Ｍ。
【請求項４】前記セルフ・リフレッシュ信号発生回路
は、セルフ・リフレッシュ命令を取り込んだことにより
遷移する所定の信号の遷移に同期させて１サイクル目の
セルフ・リフレッシュ信号を出力する第１のワンショッ
トパルス発生回路と、前記分周回路の分周出力の立ち上
がりエッジ又は立ち下がりエッジに同期させて２サイク
ル目以降のセルフ・リフレッシュ信号を出力する第２の
ワンショットパルス発生回路とを設けて構成されている
ことを特徴とする請求項３記載のシンクロナスＤＲＡ
Ｍ。