JP4217848B2 - リフレッシュ制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、オートリフレッシュ動作を行うリフレッシュ制御回路に係るもので、詳しくは、メモリチップの内部で自動的にオートリフレッシュ動作を行い、消耗電力を節減し得るリフレッシュ制御回路に関するものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭ等のメモリチップの内部に設けられるリフレッシュ制御回路は、図１０に示したように、外部からのローアドレス信号ＥｘＡＤＤが入力するローアドレス入力バッファー１と、後述するような、オートリフレッシュ動作を行うために外部から入力する複数の制御信号に基づいてオートリフレッシュフラグ信号ＲＥＦを順次生成するオートリフレッシュモードデコーダ２と、後述するような、セルフリフレッシュ動作を行うために外部から入力する複数の制御信号に基づいてセルフリフレッシュフラグ信号ＳＲＥＦを順次生成するセルフリフレッシュモードデコーダ３と、前記オートリフレッシュモードデコーダ２からのオートリフレッシュフラグ信号ＲＥＦに基づいて、オートリフレッシュモードでリフレッシュされるメモリセルアレイ７内の全てのメモリセルに接続するワードラインを活性化させるためのアドレス制御信号を出力するオートリフレッシュカウンタ４と、前記セルフリフレッシュモードデコーダ３からのセルフリフレッシュフラグ信号ＳＲＥＦに基づいて、セルフリフレッシュモードでリフレッシュされるべきメモリセルアレイ７内の所望のメモリセルに接続するワードラインを活性化させるためのアドレス制御信号を出力するセルフリフレッシュカウンタ５と、前記オートリフレッシュカウンタ４又はセルフリフレッシュカウンタ５からのアドレス制御信号により、ローアドレス入力バッファー１からの外部ローアドレス信号ＥｘＡＤＤをデコーディングするローデコーダ６と、複数のメモリセルを備え、ローデコーダ６からの信号により活性化されたワードラインに接続するメモリセルがリフレッシュされるメモリセルアレイ７と、から構成されていた。
【０００３】
前記オートリフレッシュモードデコーダ２は、図１１に示したように、外部クロック信号ＣＬＫを順次反転するインバータＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２３と、外部から入力する複数の制御信号、即ち、チップセレクト信号の反転信号ＣＳＢ，ローアドレスストローブ信号の反転信号ＲＡＳＢ，コラムアドレスストローブ信号の反転信号ＣＡＳＢ及びライトイネーブル信号ＷＥを否定論理和するＮＯＲゲートＮＯＲ２１と、ＮＯＲゲートＮＯＲ２１の出力が入力し、インバータＩＮＶ２２からの出力と、インバータＩＮＶ２３からの出力とにより制御されるＤフリップフロップＤＦＦ２１と、該ＤフリップフロップＤＦＦ２１の出力とインバータＩＮＶ２２からの出力とを否定論理積するＮＡＮＤゲートＮＤ２１と、該ＮＡＮＤゲートＮＤ２１の出力を反転してオートリフレッシュフラグ信号ＲＥＦを出力するインバータＩＮＶ２４と、から構成されていた。
【０００４】
前記セルフリフレッシュモードデコーダ３は、図１２に示したように、外部制御クロック信号ＣＫＥ及びセット信号の反転信号ＳＥＴＢが入力して終了信号ＦＳＢを出力するセルフリフレッシュ終了回路ＥＸと、外部クロック信号ＣＬＫ，外部制御クロック信号ＣＫＥ，チップセレクト信号の反転信号ＣＳＢ，ローアドレスストローブ信号の反転信号ＲＡＳＢ，コラムアドレスストローブ信号の反転信号ＣＡＳＢ及びライトイネーブル信号ＷＥが入力して開始信号ＦＲＢを出力するセルフリフレッシュ開始回路ＥＮと、前記セルフリフレッシュ終了回路ＥＸの終了信号ＦＳＢをＳ入力端に受け、前記セルフリフレッシュ開始回路ＥＮの開始信号ＦＲＢをＲ入力端に受けて、セルフリフレッシュカウンタ５にセルフリフレッシュフラグ信号ＳＲＥＦを出力するＲＳフリップフロップＲＳＦＦ３１と、から構成されていた。
【０００５】
前記セルフリフレッシュ終了回路ＥＸは、外部制御クロック信号ＣＫＥを遅延させる遅延器ＤＥ３１と、該遅延器ＤＥ３１の出力とセット信号の反転信号ＳＥＴＢ（電源印加時に常にローレベルを有する）とを否定論理和して終了信号ＦＳＢを出力するＮＯＲゲートＮＯＲ３１と、から構成されていた。
【０００６】
前記セルフリフレッシュ開始回路ＥＮは、外部クロック信号ＣＬＫを順次反転するインバータＩＮＶ３１，ＩＮＶ３２と、外部制御クロック信号ＣＫＥが入力し、インバータＩＮＶ３１，ＩＮＶ３２の出力により制御されるＤフリップフロップＤＦＦ３１と、該ＤフリップフロップＤＦＦ３１の出力が入力し、インバータＩＮＶ３１，ＩＮＶ３２の出力により制御されて内部クロック信号ＩＣＫ１を出力するＤフリップフロップＤＦＦ３２と、該ＤフリップフロップＤＦＦ３２からの内部クロック信号ＩＣＫ１を遅延させる遅延器ＤＥ３２と、該遅延器ＤＥ３２の出力を順次反転するインバータＩＮＶ３３，ＩＮＶ３４と、前記ＤフリップフロップＤＦＦ３２の内部クロック信号ＩＣＫ１とインバータＩＮＶ３４からの出力とを否定論理和してクロック信号ＣＫＤ３を出力するＮＯＲゲートＮＯＲ３２と、外部クロック信号ＣＬＫを順次反転する各インバータＩＮＶ３５，ＩＮＶ３６，ＩＮＶ３７と、チップセレクト信号の反転信号ＣＳＢ，ローアドレスストローブ信号の反転信号ＲＡＳＢ，コラムアドレスストローブ信号の反転信号ＣＡＳＢ及びライトイネーブル信号ＷＥを否定論理和するＮＯＲゲートＮＯＲ３３と、ＮＯＲゲートＮＯＲ３３の出力が入力し、インバータＩＮＶ３６からの出力とインバータＩＮＶ３７からの出力とにより制御されるＤフリップフロップＤＦＦ３３と、該ＤフリップフロップＤＦＦ３３の出力とインバータＩＮＶ３６からの出力とを否定論理積するＮＡＮＤゲートＮＤ３１と、該ＮＡＮＤゲートＮＤ３１の出力を反転して信号ＳＡＲ１を出力するインバータＩＮＶ３８と、該インバータＩＮＶ３８の出力信号ＳＡＲ１を遅延して信号ＳＡＲＤを出力する遅延器ＤＥ３３と、前記ＮＯＲゲートＮＯＲ３２の出力ＣＫＤ３と前記遅延器ＤＥ３３の出力ＳＡＲＤとを否定論理積して開始信号ＦＲＢを出力するＮＡＮＤゲートＮＤ３２と、から構成されていた。
【０００７】
このように構成された従来のリフレッシュ制御回路の動作を、図１３を用いて説明する。
先ず、セルフリフレッシュ動作を行う場合は、メモリチップ内部のセルフリフレッシュカウンタ５で、リフレッシュ動作されるべきメモリセルが接続するワードラインを活性化するためのアドレス制御信号が発生することによりリフレッシュ動作が行われるため、メモリチップの外部からは、リフレッシュ動作が行われたメモリセルが接続するワードラインのアドレスは分からない。従って、セルフリフレッシュ動作が終了した後には、リフレッシュされなかったメモリセルのために、全てのワードラインを活性化させて、該全てのワードラインに接続するメモリセルをリフレッシュ動作させるオートリフレッシュ動作を行う必要がある。
【０００８】
即ち、セルフリフレッシュ動作が終了した後、全てのワードラインに接続されたメモリセルをリフレッシュするため、メモリチップ外部の、例えば、図示しないメモリ駆動制御回路により発生された、図１３（Ｃ）〜（Ｆ）に示したようなチップセレクト信号の反転信号ＣＳＢ，ローアドレスストローブ信号の反転信号ＲＡＳＢ，コラムアドレスストローブ信号の反転信号ＣＡＳＢ及びライトイネーブル信号ＷＥに基づいてオートリフレッシュ動作が行われる。例えば、オートリフレッシュ動作の対象となるワードライン数が４０９６本である場合には、外部のメモリ駆動制御回路からオートリフレッシュカウンタ４に対してオートリフレッシュ命令が４０９６回入力される。オートリフレッシュカウンタ４は、オートリフレッシュモードデコーダ２からのオートリフレッシュフラグ信号ＲＥＦ及び外部から入力されるオートリフレッシュ命令に基づいてアドレス制御信号を出力することにより、メモリセルに接続されるワードラインのアドレスが順次増加されて、４０９６本のワードラインに接続するメモリセルのオートリフレッシュ動作が行われる。
【０００９】
尚、図１３の斜線部分は、信号の論理レベルが考慮されない部分、いわゆるドントケア（Don't care）部分を示す。
【００１０】
【発明が解決しようとする課題】
然るに、このように構成された従来のリフレッシュ制御回路では、４０９６回のオートリフレッシュ動作を行うために、オートリフレッシュモードデコーダ２において、外部からの各制御信号、即ち、チップセレクト信号の反転信号ＣＳＢ，ローアドレスストローブ信号の反転信号ＲＡＳＢ，コラムアドレスストローブ信号の反転信号ＣＡＳＢ及びライトイネーブル信号ＷＥを４０９６回解析するため、電力の消耗が甚だしいという不都合な点があった。
【００１１】
本発明の目的は、オートリフレッシュ動作を自動に行い、消耗電力を節減し得るリフレッシュ制御回路を提供しようとするものである。
【００１２】
【課題を解決するための手段】
このような目的を達成するため、本発明に係る請求項１に記載のリフレッシュ制御回路は、外部から入力するローアドレス信号を整形するローアドレス入力バッファーと、外部から入力する各制御信号により、オートリフレッシュ動作時のワードラインのアドレスを順次増加するためのオートリフレッシュフラグ信号を生成するオートリフレッシュモードデコーダと、外部から入力する各制御信号により、セルフリフレッシュ動作時のワードラインのアドレスを制御するためのセルフリフレッシュフラグ信号を生成するセルフリフレッシュモードデコーダと、前記オートリフレッシュモードデコーダからのオートリフレッシュフラグ信号に基づいて、オートリフレッシュモード時に全てのメモリセルに接続するワードラインを順次活性化するためのアドレス制御信号を発生するオートリフレッシュカウンタと、前記セルフリフレッシュモードデコーダからのセルフリフレッシュフラグ信号に基づいて、セルフリフレッシュモード時にセルフリフレッシュ対象のメモリセルに接続するワードラインを活性化するためのアドレス制御信号を発生するセルフリフレッシュカウンタと、前記ローアドレス入力バッファーからの外部ローアドレス信号を、前記オートリフレッシュカウンタ又はセルフリフレッシュカウンタからの各アドレス制御信号に基づいてデコーディングして出力し、ワードラインを活性化させるローデコーダと、を備えたリフレッシュ制御回路において、コラムアドレスストローブ信号の待機時間を設定するための待機時間設定信号を複数出力するコラムアドレスストローブ信号待機時間設定回路と、前記コラムアドレスストローブ信号待機時間設定回路からの待機時間設定信号に応じて、前記オートリフレッシュモードデコーダのオートリフレッシュフラグ信号とセルフリフレッシュモードデコーダのセルフリフレッシュフラグ信号とにより、セルフオートリフレッシュモードを設定するためのセルフオートリフレッシュモードフラグ信号を生成して前記オートリフレッシュカウンタに出力するリフレッシュモード設定回路と、を含んで構成されている。
【００１３】
請求項２に記載の発明では、前記リフレッシュモード設定回路は、前記セルフリフレッシュモードデコーダのセルフリフレッシュフラグ信号及び外部制御クロック信号によりオートリフレッシュモードを感知する信号を出力するセルフオートリフレッシュモードデコーダと、該セルフオートリフレッシュモードデコーダの出力及び前記コラムアドレスストローブ信号待機時間設定回路からの待機時間設定信号により、前記オートリフレッシュ動作の周期を感知して出力するオートリフレッシュ周期感知回路と、該オートリフレッシュ周期感知回路の出力と前記オートリフレッシュモードデコーダのオートリフレッシュモードフラグ信号とを否定論理和するＮＯＲゲートと、該ＮＯＲゲートの出力を反転するインバータと、から構成される。
【００１４】
請求項３に記載の発明では、前記セルフオートリフレッシュモードデコーダは、前記セルフリフレッシュモードデコーダのセルフリフレッシュフラグ信号を反転する第１インバータと、該第１インバータの出力を遅延する第１遅延器と、該第１遅延器の出力を反転する第２インバータと、前記第１，第２インバータの各出力を否定論理積する第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力を遅延する第２遅延器と、該第２遅延器の出力と外部制御クロック信号とを否定論理積する第２ＮＡＮＤゲートと、前記第２遅延器の出力と外部制御クロック信号とを否定論理和するＮＯＲゲートと、前記ＮＯＲゲートの出力を反転する第３インバータと、前記第２ＮＡＮＤゲートの出力がリセット入力端に入力し、前記第３インバータの出力がセット入力端にそれぞれ入力するＲＳフリップフロップと、から構成される。
【００１５】
請求項４に記載の発明では、前記オートリフレッシュ周期感知回路は、前記セルフオートリフレッシュモードデコーダの出力及び外部クロック信号を論理演算して内部クロック信号を生成する入力部と、前記セルフオートリフレッシュモードデコーダの出力及びクリア制御信号を論理演算してクリア信号を出力するクリア信号発生部と、前記入力部からの内部クロック信号が入力されて前記クリア信号発生部からのクリア信号によりクリアされるフリップフロップを複数備えたカウンタ部と、該カウンタ部の各フリップフロップの出力を論理演算して出力する複数の調整部と、それら調整部の各出力と前記制御信号待機時間設定回路からの各待機時間設定信号とにより、前記クリア制御信号を出力する複数のクリア制御部と、前記制御信号待機時間設定回路からの待機時間設定信号に基づいて選択された各調整部の出力と前記セルフオートリフレッシュモードデコーダの出力とを論理演算して出力する出力部と、から構成される。
【００１６】
請求項５に記載の発明では、前記入力部は、前記セルフオートリフレッシュモードデコーダの出力と外部クロック信号とを否定論理積するＮＡＮＤゲートと、該ＮＡＮＤゲートの出力を反転して前記内部クロック信号を出力するインバータと、を備える。
【００１７】
請求項６に記載の発明では、前記クリア信号発生部は、前記セルフオートリフレッシュモードデコーダの出力と前記クリア制御信号とを否定論理積するＮＡＮＤゲートと、該ＮＡＮＤゲートの出力を反転して前記クリア信号を出力するインバータと、を備える。
【００１８】
請求項７に記載の発明では、前記カウンタ部は、前記入力部からの内部クロック信号により同期され、前記クリア信号発生部からのクリア信号によりクリアされ、前段の出力が後段に入力されるように直列連結された複数のＤフリップフロップにより構成され、最終段のＤフリップフロップの反転出力が初段のＤフリップフロップの入力としてフィードバックされる。
【００１９】
請求項８に記載の発明では、前記調整部は、前記カウンタ部の各フリップフロップの出力を否定論理積する各ＮＡＮＤゲートと、それらＮＡＮＤゲートの出力を反転する各インバータと、を備え、前記コラムアドレスストローブ信号待機時間設定信号の数に応じて設けられる。
【００２０】
請求項９に記載の発明では、前記クリア制御部は、前記調整部の出力と前記コラムアドレスストローブ信号待機時間設定回路からの待機時間設定信号とを否定論理積するＮＡＮＤゲートと、前記外部クロック信号に同期され、前記ＮＡＮＤゲートの出力を受けて出力を発生するＤフリップフロップと、前記コラムアドレスストローブ信号待機時間設定回路からの待機時間設定信号を反転させるインバータと、前記インバータからの待機時間設定信号の反転信号により制御され、前記Ｄフリップフロップの出力に基づいてクリア制御信号を生成する出力バッファーと、から構成される。
【００２１】
請求項１０に記載の発明では、前記出力部は、前記各調整部の出力を前記待機時間設定信号の反転信号により選択して出力する各バッファーと、それらバッファーの出力と前記セルフオートリフレッシュモードデコーダの出力とを否定論理積するＮＡＮＤゲートと、該ＮＡＮＤゲートの出力を反転して出力するインバータと、から構成される。
【００２２】
請求項１１に記載の発明では、前記セルフリフレッシュモードデコーダには、前記セルフオートリフレッシュモードを開始するためのアドレス制御信号が入力される。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて説明する。
本発明に係るリフレッシュ制御回路の第１実施形態は、図１に示したように、外部アドレス信号ＥｘＡＤＤが入力するローアドレス入力バッファー１と、外部から入力する各制御信号、即ち、チップセレクト信号の反転信号ＣＳＢ，ローアドレスストローブ信号の反転信号ＲＡＳＢ，コラムアドレスストローブ信号の反転信号ＣＡＳＢ及びライトイネーブル信号ＷＥを解析して、オートリフレッシュ動作時のワードラインのアドレスを順次増加するためのオートリフレッシュフラグ信号ＲＥＦを生成するオートリフレッシュモードデコーダ２と、外部から入力する各制御信号により、セルフリフレッシュ動作時のワードラインのアドレスを制御するためのセルフリフレッシュフラグ信号ＳＲＥＦを生成するセルフリフレッシュモードデコーダ３と、前記オートリフレッシュモードデコーダ２からのオートリフレッシュフラグ信号ＲＥＦに基づいて、セルフオートリフレッシュモード時にセルフオートリフレッシュ動作対象となる全てのメモリセルに接続するワードラインを順次活性化するためのアドレス制御信号を発生するオートリフレッシュカウンタ４と、前記セルフリフレッシュモードデコーダ３からのセルフリフレッシュフラグ信号ＳＲＥＦに基づいて、セルフリフレッシュモード時にセルフリフレッシュ動作対象となるメモリセルアレイ７内のメモリセルに接続するワードラインを活性化するためのアドレス制御信号を発生するセルフリフレッシュカウンタ５と、前記オートリフレッシュカウンタ４又はセルフリフレッシュカウンタ５から発生する各アドレス制御信号に基づいて、前記ローアドレス入力バッファー１からの外部アドレス信号ＥｘＡＤＤをデコーディングして出力し、ワードラインを活性化させるローデコーダ６と、複数のメモリセルを備えるメモリセルアレイ７と、コラムアドレスストローブ信号ＣＡＳの待機時間（latency）を設定するための複数の待機時間設定信号ＣＬ１〜ＣＬ３を出力するコラムアドレスストローブ信号待機時間設定回路１０と、コラムアドレスストローブ信号待機時間設定回路１０からの各待機時間設定信号ＣＬ１〜ＣＬ３に応じて、前記オートリフレッシュモードデコーダ２のオートリフレッシュフラグ信号ＲＥＦとセルフリフレッシュモードデコーダ３のセルフリフレッシュフラグ信号ＳＲＥＦとにより、セルフオートリフレッシュモードを設定するためのセルフオートリフレッシュモードフラグ信号ＩＲＦを生成してオートリフレッシュカウンタ４に出力するリフレッシュモード設定回路２０と、から構成されている。
【００２４】
前記リフレッシュモード設定回路２０は、図２に示したように、前記セルフリフレッシュモードデコーダ３のセルフリフレッシュフラグ信号ＳＲＥＦ及び外部制御クロック信号ＣＫＥによりオートリフレッシュモードを感知するセルフオートリフレッシュモード信号ＳＡＲＥＦを出力するセルフオートリフレッシュモードデコーダ２０−１と、該セルフオートリフレッシュモードデコーダ２０−１のセルフオートリフレッシュモード信号ＳＡＲＥＦ及びコラムアドレスストローブ信号待機時間設定回路１０の待機時間設定信号ＣＬ１〜ＣＬ３により、オートリフレッシュ動作の周期ｔＲＣを感知して信号ＡＣＴＲＣを出力するオートリフレッシュ周期感知回路２０−２と、該オートリフレッシュ周期感知回路２０−２の出力信号ＡＣＴＲＣとオートリフレッシュモードデコーダ２のオートリフレッシュフラグ信号ＲＥＦとを否定論理和するＮＯＲゲートＮＯＲ６１と、該ＮＯＲゲートＮＯＲ６１の出力を反転してセルフオートリフレッシュモードフラグ信号ＩＲＦを出力するインバータＩＮＶ６１と、から構成されている。
【００２５】
前記セルフオートリフレッシュモードデコーダ２０−１は、図３に示したように、セルフリフレッシュモードデコーダ３のセルフリフレッシュフラグ信号ＳＲＥＦを反転する第１インバータとしてのインバータＩＮＶ７１と、該インバータＩＮＶ７１の出力を遅延する第１遅延器としての遅延器ＤＥ７１と、該遅延器ＤＥ７１の出力を反転する第２インバータとしてのインバータＩＮＶ７２と、インバータＩＮＶ７１，ＩＮＶ７２の各出力を否定論理積する第１ＮＡＮＤゲートとしてのＮＡＮＤゲートＮＤ７１と、該ＮＡＮＤゲートＮＤ７１の出力ＳＡを遅延する第２遅延器としての遅延器ＤＥ７２と、遅延器７２の出力ＳＡＲ３と外部制御クロック信号ＣＫＥとを否定論理積する第２ＮＡＮＤゲートとしてのＮＡＮＤゲートＮＤ７２と、遅延器ＤＥ７２の出力ＳＡＲ３と外部制御クロック信号ＣＫＥとを否定論理和するＮＯＲゲートＮＯＲ７１と、該ＮＯＲゲートＮＯＲ７１の出力を反転する第３インバータとしてのインバータＩＮＶ７３と、前記ＮＡＮＤゲートＮＤ７２の出力ＥＲＢがリセット入力端に入力し、前記インバータＩＮＶ７３の出力ＥＳＢがセット入力端にそれぞれ印加し、セルフオートリフレッシュモード信号ＳＡＲＥＦを出力するＲＳフリップフロップＲＳＦＦ７１と、から構成されている。
【００２６】
また、前記オートリフレッシュ周期感知回路２０−２は、図４に示したように、前記セルフオートリフレッシュモードデコーダ２０−１のセルフオートリフレッシュモード信号ＳＡＲＥＦと外部クロック信号ＣＬＫとを否定論理積するＮＡＮＤゲートＮＤ８１と、該ＮＡＮＤゲートＮＤ８１の出力を反転して内部クロック信号ＩＣＫ２を出力するインバータＩＮＶ８１と、を備えた入力部ＩＮと、前記セルフオートリフレッシュモードデコーダ２０−１のセルフオートリフレッシュモード信号ＳＡＲＥＦとクリア制御信号ＣＲとを否定論理積するＮＡＮＤゲートＮＤ８２と、ＮＡＮＤゲートＮＤ８２の出力を反転してクリア信号ＣＬＲを出力するインバータＩＮＶ８２と、を備えたクリア信号発生部ＣＬと、前記入力部ＩＮからの内部クロック信号ＩＣＫ２により同期され、前記クリア信号発生部ＣＬからのクリア信号ＣＬＲによりクリアされ、前段の出力が後段に入力されるように直列連結された各ＤフリップフロップＤＦＦ８１〜ＤＦＦ８５を備え、最終段のＤフリップフロップＤＦＦ８５の反転出力Ｑ４Ｂが初段のＤフリップフロップＤＦＦ８１のデータ入力端Ｄの入力としてフィードバックされるカウンタ部ＣＴと、該カウンタ部ＣＴの各ＤフリップフロップＤＦＦ８１〜ＤＦＦ８５の出力Ｑ０〜Ｑ４及びそれらの反転出力Ｑ０Ｂ〜Ｑ４Ｂを論理演算して出力する各調整部ＳＵＭ１〜ＳＵＭ３と、それら調整部ＳＵＭ１〜ＳＵＭ３の各出力ＴＲＣ１〜ＴＲＣ３とコラムアドレスストローブ信号待機時間設定回路１０からの各待機時間設定信号ＣＬ１〜ＣＬ３とにより、クリア制御信号ＣＲを出力する各クリア制御部ＣＲＣ１〜ＣＲＣ３と、前記待機時間設定信号ＣＬ１〜ＣＬ３の反転信号により、前記各調整部ＳＵＭ１〜ＳＵＭ３の出力ＴＲＣ１〜ＴＲＣ３を選択して出力する各バッファーＢＵＦ８１〜ＢＵＦ８３と、それらバッファーＢＵＦ８１〜ＢＵＦ８３の出力と前記セルフオートリフレッシュモードデコーダ２０−１のセルフオートリフレッシュモード信号ＳＡＲＥＦとを否定論理積するＮＡＮＤゲートＮＤ８６と、該ＮＡＮＤゲートＮＤ８６の出力を反転して信号ＡＣＴＲＣを出力するインバータＩＮＶ８６と、を備えた出力部ＯＵＴと、から構成されている。
【００２７】
前記調整部ＳＵＭ１は、前記カウンタ部ＣＴの各ＤフリップフロップＤＦＦ８１〜ＤＦＦ８５の出力Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４を否定論理積するＮＡＮＤゲートＮＤ８３と、該ＮＡＮＤゲートＮＤ８３の出力を反転するインバータＩＮＶ８３と、を備える。他の各調整部ＳＵＭ２，ＳＵＭ３も調整部ＳＵＭ１と同様に構成されているが、調整部ＳＵＭ２のＮＡＮＤゲートＮＤ８４には、各フリップフロップＤＦＦ８１〜ＤＦＦ８５の反転出力Ｑ０Ｂ及び出力Ｑ１，Ｑ２，Ｑ３，Ｑ４が入力され、調整部ＳＵＭ３のＮＡＮＤゲートＮＤ８５には、各フリップフロップＤＦＦ８１〜ＤＦＦ８５の出力Ｑ４及び反転出力Ｑ０Ｂ，Ｑ１Ｂ，Ｑ２Ｂ，Ｑ３Ｂが入力される。
【００２８】
また、前記クリア制御部ＣＲＣ１は、前記調整部ＳＵＭ１の出力ＴＲＣ１と前記コラムアドレスストローブ信号待機時間設定回路１０からの待機時間設定信号ＣＬ１とを否定論理積するＮＡＮＤゲートＮＤ８７と、該ＮＡＮＤゲートＮＤ８７の出力が入力して外部クロック信号ＣＬＫにより同期されて出力を発生するＤフリップフロップＤＦＦ８６と、コラムアドレスストローブ信号待機時間設定回路１０からの待機時間設定信号ＣＬ１を反転させるインバータＩＮＶ８７と、前記インバータＩＮＶ８７からの待機時間設定信号ＣＬ１の反転信号により制御され、前記ＤフリップフロップＤＦＦ８６の出力に基づいてクリア制御信号ＣＲを生成する出力バッファーＢＵＦ８４と、を備える。他のクリア制御部ＣＲＣ２，ＣＲＣ３も、クリア制御部ＣＲＣ１と同様に構成されている。
【００２９】
尚、前記リフレッシュモード設定回路２０及びコラムアドレスストローブ信号待機時間設定回路１０を除いた他の構成は従来と同様に構成されている。
以下、このように構成された本発明に係るリフレッシュ制御回路の第１実施形態の動作を、図面を用いて説明する。
【００３０】
メモリセルのリフレッシュ動作では、セルフリフレッシュ動作を行った後、オートリフレッシュ動作を行う。従って、セルフリフレッシュ動作の終了後であってオートリフレッシュ動作の開始前に、外部制御クロック信号ＣＫＥがハイレベルからローレベルに遷移すると、メモリセルアレイ７内の全メモリセルをオートリフレッシュ動作させるために、例えば、４Ｋｂｙｔｅｓのメモリチップの場合は４０９６回をオートリフレッシュ周期ｔＲＣのリフレッシュサイクル数としてオートリフレッシュ動作が行われる。
【００３１】
本第１実施形態においては、図６（Ｂ）に示したように、外部のメモリ駆動制御回路（図示せず）から出力される外部制御クロック信号ＣＫＥがハイレベルからローレベルに遷移されるとセルフリフレッシュ動作が開始され、該ローレベルの外部制御クロック信号ＣＫＥが再びハイレベルに遷移されるとセルフリフレッシュ動作が終了される。
【００３２】
この後、再び外部クロック制御信号ＣＫＥがローレベルに遷移されて、リフレッシュモード設定回路２０内でセルフオートリフレッシュモード信号ＳＡＲＥＦがハイレベルになると、セルフオートリフレッシュモードが開始されて自動的なオートリフレッシュ動作であるセルフオートリフレッシュ動作が行われる。この後、外部制御クロック信号ＣＫＥがローレベルからハイレベルに遷移されると、セルフオートリフレッシュモードが終了して、セルフオートリフレッシュ動作が終了する。
【００３３】
ここで、セルフオートリフレッシュモードの開始から終了までの時間は、通常のオートリフレッシュ周期ｔＲＣがリフレッシュサイクル数だけ継続した時間である。
【００３４】
具体的には、図６（Ｃ）〜図６（Ｆ）に示すように、チップセレクト信号ＣＳ，ローアドレスストローブ信号ＲＡＳ及びコラムアドレスストローブ信号ＣＡＳがローレベルで、ライトイネーブル信号ＷＥがハイレベルのとき、図６（Ｂ）に示す外部制御クロック信号ＣＫＥがハイレベルからローレベルに遷移されると、図３のセルフオートリフレッシュモードデコーダ２０−１から出力されるセルフオートリフレッシュモード信号ＳＡＲＥＦが図７（Ｌ）に示すようにハイレベルとなり、図４のオートリフレッシュ周期感知回路２０−２に出力される。図４のオートリフレッシュ周期感知回路２０−２では、セルフオートリフレッシュモード信号ＳＡＲＥＦと外部クロック信号ＣＬＫとが論理演算されて内部クロック信号ＩＣＫ２が生成され、該内部クロック信号ＩＣＫ２が主クロック信号として使用されて、図７（Ｍ）に示すように出力ＡＣＴＲＣがハイレベルとなる。これにより、リフレッシュモード設定回路２０ではセルフオートリフレッシュモードフラグ信号ＩＲＦが生成され、セルフオートリフレッシュ動作が行われる。
【００３５】
次いで、チップセレクト信号ＣＳがローレベルで、ローアドレスストローブ信号ＲＡＳ，コラムアドレスストローブ信号ＣＡＳ及びライトイネーブル信号ＷＥがハイレベルのとき、又は、チップセレクト信号ＣＳがハイレベルで、ローアドレスストローブ信号ＲＡＳ，コラムアドレスストローブ信号ＣＡＳ及びライトイネーブル信号ＷＥがローレベルのとき、外部制御クロック信号ＣＫＥがローレベルからハイレベルに遷移されると、図７（Ｌ）に示すセルフオートリフレッシュモード信号ＳＡＲＥＦがローレベルになるため、オートリフレッシュ周期感知回路２０−２のカウント数がクリアされ、図７（Ｍ）に示すオートリフレッシュ周期感知回路２０−２の出力ＡＣＴＲＣがローレベルになって、セルフオートリフレッシュモードが終了される。
【００３６】
この場合、オートリフレッシュ周期感知回路２０−２では、コラムアドレスストローブ信号ＣＡＳの待機時間に応じてオートリフレッシュ周期ｔＲＣのカウント数が変換されるように、待機時間設定信号ＣＬ１〜ＣＬ３が所定の論理レベルで入力される。具体的には、図５（Ｃ）に示したように、第３待機時間設定信号ＣＬ３のみがハイレベルで入力すると９クロックを感知し、図５（Ｂ）に示したように、第２待機時間設定信号ＣＬ２のみがハイレベルで入力すると６クロックを感知し、図５（Ａ）に示したように、第１待機時間設定信号ＣＬ１のみがハイレベルで入力すると３クロックを感知して、信号ＡＣＴＲＣが発生される。
【００３７】
また、本発明に係るリフレッシュ制御回路の第２実施形態として、図８に示したように、セルフリフレッシュモードデコーダ３′のＮＯＲゲートＮＯＲ１３３に、図９（Ｇ）に示すような、セルフオートリフレッシュモードを開始するためのアドレス制御信号Ａ１０の反転信号Ａ１０Ｂが追加して入力されるようにし、その他の構成は第１実施形態と同様にすることもできる。
【００３８】
このように構成された第２実施形態においては、図８に示すセルフリフレッシュ開始回路ＥＮ´に入力される制御クロック信号ＣＫＥがハイレベルからローレベルに遷移すると、信号ＳＡＲ２がハイレベルになる。従って、セルフオートリフレッシュモード信号ＳＡＲＥＦがハイレベルになってオートリフレッシュモードが開始される。これにより、セルフオートリフレッシュ動作が終了すると、セルフオートリフレッシュモードによるセルフオートリフレッシュ動作が行われる。
【００３９】
また、上述した本第１実施形態における各信号の論理レベル状態と同様の場合に、セルフオートリフレッシュモードが終了される。
尚、図６及び図９の斜線部分は、信号の論理レベルが考慮されない部分、いわゆるドントケア（Don't care）部分を示す。
【００４０】
【発明の効果】
以上説明したように、本発明によれば、セルフリフレッシュ動作を行った後、外部からの各制御信号を解析ぜすに、セルフオートリフレッシュ動作を行うので、消耗電力を節減し得る効果がある。
【００４１】
また、セルフオートリフレッシュ動作を行うための周期を任意に設定して、セルフオートリフレッシュ動作を行い得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るリフレッシュ制御回路の第１実施形態のブロック図である。
【図２】図１のリフレッシュモード設定回路の構成図である。
【図３】図２のセルフオートリフレッシュモードデコーダの構成図である。
【図４】図２のオートリフレッシュ周期感知回路の構成図である。
【図５】図４のオートリフレッシュ周期感知回路の動作タイミング図である。
【図６】図１のリフレッシュ制御回路の動作タイミング図である。
【図７】図２のリフレッシュモード設定回路の動作タイミング図である。
【図８】本発明に係るリフレッシュ制御回路の第２実施形態のセルフリフレッシュモードデコーダの構成図である。
【図９】図７の第２実施形態の動作タイミング図である。
【図１０】従来のリフレッシュ制御回路のブロック図である。
【図１１】図９のオートリフレッシュモードデコーダの構成図である。
【図１２】図９のセルフリフレッシュモードデコーダの構成図である。
【図１３】従来のリフレッシュ制御回路の動作タイミング図である。
【符号の説明】
１ ローアドレス入力バッファー
２ オートリフレッシュモードデコーダ
３，３′ セルフリフレッシュモードデコーダ
４ オートリフレッシュカウンタ
６ ローデコーダ
７ メモリセルアレイ
１０ ローアドレスストローブ信号待機時間設定回路
２０ リフレッシュモード設定回路
２０−１ セルフオートリフレッシュモードデコーダ
２０−２ オートリフレッシュ周期感知回路
ＮＯＲ６１，ＮＯＲ７１，ＮＯＲ１３１〜ＮＯＲ１３３ ＮＯＲゲート
ＩＮＶ６１，ＩＮＶ７１〜ＩＮＶ７３，ＩＮＶ８１〜ＩＮＶ８９，ＩＮＶ１３１〜ＩＮＶ１３８ インバータ
ＮＤ７１，ＮＤ７２，ＮＤ８１〜ＮＤ８９，ＮＤ１３１，ＮＤ１３２ ＮＡＮＤゲート
ＤＥ７１，ＤＥ７２，ＤＥ１３１〜ＤＥ１３３ 遅延器
ＲＳＦＦ７１，ＲＳＦＦ１３１ ＲＳフリップフロップ
ＤＦＦ８１〜ＤＦＦ８５，ＤＦＦ１３１〜ＤＦＦ１３３ ＤフリップフロップＢＵＦ８１〜ＢＵＦ８６ バッファー
【発明の属する技術分野】
本発明は、オートリフレッシュ動作を行うリフレッシュ制御回路に係るもので、詳しくは、メモリチップの内部で自動的にオートリフレッシュ動作を行い、消耗電力を節減し得るリフレッシュ制御回路に関するものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭ等のメモリチップの内部に設けられるリフレッシュ制御回路は、図１０に示したように、外部からのローアドレス信号ＥｘＡＤＤが入力するローアドレス入力バッファー１と、後述するような、オートリフレッシュ動作を行うために外部から入力する複数の制御信号に基づいてオートリフレッシュフラグ信号ＲＥＦを順次生成するオートリフレッシュモードデコーダ２と、後述するような、セルフリフレッシュ動作を行うために外部から入力する複数の制御信号に基づいてセルフリフレッシュフラグ信号ＳＲＥＦを順次生成するセルフリフレッシュモードデコーダ３と、前記オートリフレッシュモードデコーダ２からのオートリフレッシュフラグ信号ＲＥＦに基づいて、オートリフレッシュモードでリフレッシュされるメモリセルアレイ７内の全てのメモリセルに接続するワードラインを活性化させるためのアドレス制御信号を出力するオートリフレッシュカウンタ４と、前記セルフリフレッシュモードデコーダ３からのセルフリフレッシュフラグ信号ＳＲＥＦに基づいて、セルフリフレッシュモードでリフレッシュされるべきメモリセルアレイ７内の所望のメモリセルに接続するワードラインを活性化させるためのアドレス制御信号を出力するセルフリフレッシュカウンタ５と、前記オートリフレッシュカウンタ４又はセルフリフレッシュカウンタ５からのアドレス制御信号により、ローアドレス入力バッファー１からの外部ローアドレス信号ＥｘＡＤＤをデコーディングするローデコーダ６と、複数のメモリセルを備え、ローデコーダ６からの信号により活性化されたワードラインに接続するメモリセルがリフレッシュされるメモリセルアレイ７と、から構成されていた。
【０００３】
前記オートリフレッシュモードデコーダ２は、図１１に示したように、外部クロック信号ＣＬＫを順次反転するインバータＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２３と、外部から入力する複数の制御信号、即ち、チップセレクト信号の反転信号ＣＳＢ，ローアドレスストローブ信号の反転信号ＲＡＳＢ，コラムアドレスストローブ信号の反転信号ＣＡＳＢ及びライトイネーブル信号ＷＥを否定論理和するＮＯＲゲートＮＯＲ２１と、ＮＯＲゲートＮＯＲ２１の出力が入力し、インバータＩＮＶ２２からの出力と、インバータＩＮＶ２３からの出力とにより制御されるＤフリップフロップＤＦＦ２１と、該ＤフリップフロップＤＦＦ２１の出力とインバータＩＮＶ２２からの出力とを否定論理積するＮＡＮＤゲートＮＤ２１と、該ＮＡＮＤゲートＮＤ２１の出力を反転してオートリフレッシュフラグ信号ＲＥＦを出力するインバータＩＮＶ２４と、から構成されていた。
【０００４】
前記セルフリフレッシュモードデコーダ３は、図１２に示したように、外部制御クロック信号ＣＫＥ及びセット信号の反転信号ＳＥＴＢが入力して終了信号ＦＳＢを出力するセルフリフレッシュ終了回路ＥＸと、外部クロック信号ＣＬＫ，外部制御クロック信号ＣＫＥ，チップセレクト信号の反転信号ＣＳＢ，ローアドレスストローブ信号の反転信号ＲＡＳＢ，コラムアドレスストローブ信号の反転信号ＣＡＳＢ及びライトイネーブル信号ＷＥが入力して開始信号ＦＲＢを出力するセルフリフレッシュ開始回路ＥＮと、前記セルフリフレッシュ終了回路ＥＸの終了信号ＦＳＢをＳ入力端に受け、前記セルフリフレッシュ開始回路ＥＮの開始信号ＦＲＢをＲ入力端に受けて、セルフリフレッシュカウンタ５にセルフリフレッシュフラグ信号ＳＲＥＦを出力するＲＳフリップフロップＲＳＦＦ３１と、から構成されていた。
【０００５】
前記セルフリフレッシュ終了回路ＥＸは、外部制御クロック信号ＣＫＥを遅延させる遅延器ＤＥ３１と、該遅延器ＤＥ３１の出力とセット信号の反転信号ＳＥＴＢ（電源印加時に常にローレベルを有する）とを否定論理和して終了信号ＦＳＢを出力するＮＯＲゲートＮＯＲ３１と、から構成されていた。
【０００６】
前記セルフリフレッシュ開始回路ＥＮは、外部クロック信号ＣＬＫを順次反転するインバータＩＮＶ３１，ＩＮＶ３２と、外部制御クロック信号ＣＫＥが入力し、インバータＩＮＶ３１，ＩＮＶ３２の出力により制御されるＤフリップフロップＤＦＦ３１と、該ＤフリップフロップＤＦＦ３１の出力が入力し、インバータＩＮＶ３１，ＩＮＶ３２の出力により制御されて内部クロック信号ＩＣＫ１を出力するＤフリップフロップＤＦＦ３２と、該ＤフリップフロップＤＦＦ３２からの内部クロック信号ＩＣＫ１を遅延させる遅延器ＤＥ３２と、該遅延器ＤＥ３２の出力を順次反転するインバータＩＮＶ３３，ＩＮＶ３４と、前記ＤフリップフロップＤＦＦ３２の内部クロック信号ＩＣＫ１とインバータＩＮＶ３４からの出力とを否定論理和してクロック信号ＣＫＤ３を出力するＮＯＲゲートＮＯＲ３２と、外部クロック信号ＣＬＫを順次反転する各インバータＩＮＶ３５，ＩＮＶ３６，ＩＮＶ３７と、チップセレクト信号の反転信号ＣＳＢ，ローアドレスストローブ信号の反転信号ＲＡＳＢ，コラムアドレスストローブ信号の反転信号ＣＡＳＢ及びライトイネーブル信号ＷＥを否定論理和するＮＯＲゲートＮＯＲ３３と、ＮＯＲゲートＮＯＲ３３の出力が入力し、インバータＩＮＶ３６からの出力とインバータＩＮＶ３７からの出力とにより制御されるＤフリップフロップＤＦＦ３３と、該ＤフリップフロップＤＦＦ３３の出力とインバータＩＮＶ３６からの出力とを否定論理積するＮＡＮＤゲートＮＤ３１と、該ＮＡＮＤゲートＮＤ３１の出力を反転して信号ＳＡＲ１を出力するインバータＩＮＶ３８と、該インバータＩＮＶ３８の出力信号ＳＡＲ１を遅延して信号ＳＡＲＤを出力する遅延器ＤＥ３３と、前記ＮＯＲゲートＮＯＲ３２の出力ＣＫＤ３と前記遅延器ＤＥ３３の出力ＳＡＲＤとを否定論理積して開始信号ＦＲＢを出力するＮＡＮＤゲートＮＤ３２と、から構成されていた。
【０００７】
このように構成された従来のリフレッシュ制御回路の動作を、図１３を用いて説明する。
先ず、セルフリフレッシュ動作を行う場合は、メモリチップ内部のセルフリフレッシュカウンタ５で、リフレッシュ動作されるべきメモリセルが接続するワードラインを活性化するためのアドレス制御信号が発生することによりリフレッシュ動作が行われるため、メモリチップの外部からは、リフレッシュ動作が行われたメモリセルが接続するワードラインのアドレスは分からない。従って、セルフリフレッシュ動作が終了した後には、リフレッシュされなかったメモリセルのために、全てのワードラインを活性化させて、該全てのワードラインに接続するメモリセルをリフレッシュ動作させるオートリフレッシュ動作を行う必要がある。
【０００８】
即ち、セルフリフレッシュ動作が終了した後、全てのワードラインに接続されたメモリセルをリフレッシュするため、メモリチップ外部の、例えば、図示しないメモリ駆動制御回路により発生された、図１３（Ｃ）〜（Ｆ）に示したようなチップセレクト信号の反転信号ＣＳＢ，ローアドレスストローブ信号の反転信号ＲＡＳＢ，コラムアドレスストローブ信号の反転信号ＣＡＳＢ及びライトイネーブル信号ＷＥに基づいてオートリフレッシュ動作が行われる。例えば、オートリフレッシュ動作の対象となるワードライン数が４０９６本である場合には、外部のメモリ駆動制御回路からオートリフレッシュカウンタ４に対してオートリフレッシュ命令が４０９６回入力される。オートリフレッシュカウンタ４は、オートリフレッシュモードデコーダ２からのオートリフレッシュフラグ信号ＲＥＦ及び外部から入力されるオートリフレッシュ命令に基づいてアドレス制御信号を出力することにより、メモリセルに接続されるワードラインのアドレスが順次増加されて、４０９６本のワードラインに接続するメモリセルのオートリフレッシュ動作が行われる。
【０００９】
尚、図１３の斜線部分は、信号の論理レベルが考慮されない部分、いわゆるドントケア（Don't care）部分を示す。
【００１０】
【発明が解決しようとする課題】
然るに、このように構成された従来のリフレッシュ制御回路では、４０９６回のオートリフレッシュ動作を行うために、オートリフレッシュモードデコーダ２において、外部からの各制御信号、即ち、チップセレクト信号の反転信号ＣＳＢ，ローアドレスストローブ信号の反転信号ＲＡＳＢ，コラムアドレスストローブ信号の反転信号ＣＡＳＢ及びライトイネーブル信号ＷＥを４０９６回解析するため、電力の消耗が甚だしいという不都合な点があった。
【００１１】
本発明の目的は、オートリフレッシュ動作を自動に行い、消耗電力を節減し得るリフレッシュ制御回路を提供しようとするものである。
【００１２】
【課題を解決するための手段】
このような目的を達成するため、本発明に係る請求項１に記載のリフレッシュ制御回路は、外部から入力するローアドレス信号を整形するローアドレス入力バッファーと、外部から入力する各制御信号により、オートリフレッシュ動作時のワードラインのアドレスを順次増加するためのオートリフレッシュフラグ信号を生成するオートリフレッシュモードデコーダと、外部から入力する各制御信号により、セルフリフレッシュ動作時のワードラインのアドレスを制御するためのセルフリフレッシュフラグ信号を生成するセルフリフレッシュモードデコーダと、前記オートリフレッシュモードデコーダからのオートリフレッシュフラグ信号に基づいて、オートリフレッシュモード時に全てのメモリセルに接続するワードラインを順次活性化するためのアドレス制御信号を発生するオートリフレッシュカウンタと、前記セルフリフレッシュモードデコーダからのセルフリフレッシュフラグ信号に基づいて、セルフリフレッシュモード時にセルフリフレッシュ対象のメモリセルに接続するワードラインを活性化するためのアドレス制御信号を発生するセルフリフレッシュカウンタと、前記ローアドレス入力バッファーからの外部ローアドレス信号を、前記オートリフレッシュカウンタ又はセルフリフレッシュカウンタからの各アドレス制御信号に基づいてデコーディングして出力し、ワードラインを活性化させるローデコーダと、を備えたリフレッシュ制御回路において、コラムアドレスストローブ信号の待機時間を設定するための待機時間設定信号を複数出力するコラムアドレスストローブ信号待機時間設定回路と、前記コラムアドレスストローブ信号待機時間設定回路からの待機時間設定信号に応じて、前記オートリフレッシュモードデコーダのオートリフレッシュフラグ信号とセルフリフレッシュモードデコーダのセルフリフレッシュフラグ信号とにより、セルフオートリフレッシュモードを設定するためのセルフオートリフレッシュモードフラグ信号を生成して前記オートリフレッシュカウンタに出力するリフレッシュモード設定回路と、を含んで構成されている。
【００１３】
請求項２に記載の発明では、前記リフレッシュモード設定回路は、前記セルフリフレッシュモードデコーダのセルフリフレッシュフラグ信号及び外部制御クロック信号によりオートリフレッシュモードを感知する信号を出力するセルフオートリフレッシュモードデコーダと、該セルフオートリフレッシュモードデコーダの出力及び前記コラムアドレスストローブ信号待機時間設定回路からの待機時間設定信号により、前記オートリフレッシュ動作の周期を感知して出力するオートリフレッシュ周期感知回路と、該オートリフレッシュ周期感知回路の出力と前記オートリフレッシュモードデコーダのオートリフレッシュモードフラグ信号とを否定論理和するＮＯＲゲートと、該ＮＯＲゲートの出力を反転するインバータと、から構成される。
【００１４】
請求項３に記載の発明では、前記セルフオートリフレッシュモードデコーダは、前記セルフリフレッシュモードデコーダのセルフリフレッシュフラグ信号を反転する第１インバータと、該第１インバータの出力を遅延する第１遅延器と、該第１遅延器の出力を反転する第２インバータと、前記第１，第２インバータの各出力を否定論理積する第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力を遅延する第２遅延器と、該第２遅延器の出力と外部制御クロック信号とを否定論理積する第２ＮＡＮＤゲートと、前記第２遅延器の出力と外部制御クロック信号とを否定論理和するＮＯＲゲートと、前記ＮＯＲゲートの出力を反転する第３インバータと、前記第２ＮＡＮＤゲートの出力がリセット入力端に入力し、前記第３インバータの出力がセット入力端にそれぞれ入力するＲＳフリップフロップと、から構成される。
【００１５】
請求項４に記載の発明では、前記オートリフレッシュ周期感知回路は、前記セルフオートリフレッシュモードデコーダの出力及び外部クロック信号を論理演算して内部クロック信号を生成する入力部と、前記セルフオートリフレッシュモードデコーダの出力及びクリア制御信号を論理演算してクリア信号を出力するクリア信号発生部と、前記入力部からの内部クロック信号が入力されて前記クリア信号発生部からのクリア信号によりクリアされるフリップフロップを複数備えたカウンタ部と、該カウンタ部の各フリップフロップの出力を論理演算して出力する複数の調整部と、それら調整部の各出力と前記制御信号待機時間設定回路からの各待機時間設定信号とにより、前記クリア制御信号を出力する複数のクリア制御部と、前記制御信号待機時間設定回路からの待機時間設定信号に基づいて選択された各調整部の出力と前記セルフオートリフレッシュモードデコーダの出力とを論理演算して出力する出力部と、から構成される。
【００１６】
請求項５に記載の発明では、前記入力部は、前記セルフオートリフレッシュモードデコーダの出力と外部クロック信号とを否定論理積するＮＡＮＤゲートと、該ＮＡＮＤゲートの出力を反転して前記内部クロック信号を出力するインバータと、を備える。
【００１７】
請求項６に記載の発明では、前記クリア信号発生部は、前記セルフオートリフレッシュモードデコーダの出力と前記クリア制御信号とを否定論理積するＮＡＮＤゲートと、該ＮＡＮＤゲートの出力を反転して前記クリア信号を出力するインバータと、を備える。
【００１８】
請求項７に記載の発明では、前記カウンタ部は、前記入力部からの内部クロック信号により同期され、前記クリア信号発生部からのクリア信号によりクリアされ、前段の出力が後段に入力されるように直列連結された複数のＤフリップフロップにより構成され、最終段のＤフリップフロップの反転出力が初段のＤフリップフロップの入力としてフィードバックされる。
【００１９】
請求項８に記載の発明では、前記調整部は、前記カウンタ部の各フリップフロップの出力を否定論理積する各ＮＡＮＤゲートと、それらＮＡＮＤゲートの出力を反転する各インバータと、を備え、前記コラムアドレスストローブ信号待機時間設定信号の数に応じて設けられる。
【００２０】
請求項９に記載の発明では、前記クリア制御部は、前記調整部の出力と前記コラムアドレスストローブ信号待機時間設定回路からの待機時間設定信号とを否定論理積するＮＡＮＤゲートと、前記外部クロック信号に同期され、前記ＮＡＮＤゲートの出力を受けて出力を発生するＤフリップフロップと、前記コラムアドレスストローブ信号待機時間設定回路からの待機時間設定信号を反転させるインバータと、前記インバータからの待機時間設定信号の反転信号により制御され、前記Ｄフリップフロップの出力に基づいてクリア制御信号を生成する出力バッファーと、から構成される。
【００２１】
請求項１０に記載の発明では、前記出力部は、前記各調整部の出力を前記待機時間設定信号の反転信号により選択して出力する各バッファーと、それらバッファーの出力と前記セルフオートリフレッシュモードデコーダの出力とを否定論理積するＮＡＮＤゲートと、該ＮＡＮＤゲートの出力を反転して出力するインバータと、から構成される。
【００２２】
請求項１１に記載の発明では、前記セルフリフレッシュモードデコーダには、前記セルフオートリフレッシュモードを開始するためのアドレス制御信号が入力される。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて説明する。
本発明に係るリフレッシュ制御回路の第１実施形態は、図１に示したように、外部アドレス信号ＥｘＡＤＤが入力するローアドレス入力バッファー１と、外部から入力する各制御信号、即ち、チップセレクト信号の反転信号ＣＳＢ，ローアドレスストローブ信号の反転信号ＲＡＳＢ，コラムアドレスストローブ信号の反転信号ＣＡＳＢ及びライトイネーブル信号ＷＥを解析して、オートリフレッシュ動作時のワードラインのアドレスを順次増加するためのオートリフレッシュフラグ信号ＲＥＦを生成するオートリフレッシュモードデコーダ２と、外部から入力する各制御信号により、セルフリフレッシュ動作時のワードラインのアドレスを制御するためのセルフリフレッシュフラグ信号ＳＲＥＦを生成するセルフリフレッシュモードデコーダ３と、前記オートリフレッシュモードデコーダ２からのオートリフレッシュフラグ信号ＲＥＦに基づいて、セルフオートリフレッシュモード時にセルフオートリフレッシュ動作対象となる全てのメモリセルに接続するワードラインを順次活性化するためのアドレス制御信号を発生するオートリフレッシュカウンタ４と、前記セルフリフレッシュモードデコーダ３からのセルフリフレッシュフラグ信号ＳＲＥＦに基づいて、セルフリフレッシュモード時にセルフリフレッシュ動作対象となるメモリセルアレイ７内のメモリセルに接続するワードラインを活性化するためのアドレス制御信号を発生するセルフリフレッシュカウンタ５と、前記オートリフレッシュカウンタ４又はセルフリフレッシュカウンタ５から発生する各アドレス制御信号に基づいて、前記ローアドレス入力バッファー１からの外部アドレス信号ＥｘＡＤＤをデコーディングして出力し、ワードラインを活性化させるローデコーダ６と、複数のメモリセルを備えるメモリセルアレイ７と、コラムアドレスストローブ信号ＣＡＳの待機時間（latency）を設定するための複数の待機時間設定信号ＣＬ１〜ＣＬ３を出力するコラムアドレスストローブ信号待機時間設定回路１０と、コラムアドレスストローブ信号待機時間設定回路１０からの各待機時間設定信号ＣＬ１〜ＣＬ３に応じて、前記オートリフレッシュモードデコーダ２のオートリフレッシュフラグ信号ＲＥＦとセルフリフレッシュモードデコーダ３のセルフリフレッシュフラグ信号ＳＲＥＦとにより、セルフオートリフレッシュモードを設定するためのセルフオートリフレッシュモードフラグ信号ＩＲＦを生成してオートリフレッシュカウンタ４に出力するリフレッシュモード設定回路２０と、から構成されている。
【００２４】
前記リフレッシュモード設定回路２０は、図２に示したように、前記セルフリフレッシュモードデコーダ３のセルフリフレッシュフラグ信号ＳＲＥＦ及び外部制御クロック信号ＣＫＥによりオートリフレッシュモードを感知するセルフオートリフレッシュモード信号ＳＡＲＥＦを出力するセルフオートリフレッシュモードデコーダ２０−１と、該セルフオートリフレッシュモードデコーダ２０−１のセルフオートリフレッシュモード信号ＳＡＲＥＦ及びコラムアドレスストローブ信号待機時間設定回路１０の待機時間設定信号ＣＬ１〜ＣＬ３により、オートリフレッシュ動作の周期ｔＲＣを感知して信号ＡＣＴＲＣを出力するオートリフレッシュ周期感知回路２０−２と、該オートリフレッシュ周期感知回路２０−２の出力信号ＡＣＴＲＣとオートリフレッシュモードデコーダ２のオートリフレッシュフラグ信号ＲＥＦとを否定論理和するＮＯＲゲートＮＯＲ６１と、該ＮＯＲゲートＮＯＲ６１の出力を反転してセルフオートリフレッシュモードフラグ信号ＩＲＦを出力するインバータＩＮＶ６１と、から構成されている。
【００２５】
前記セルフオートリフレッシュモードデコーダ２０−１は、図３に示したように、セルフリフレッシュモードデコーダ３のセルフリフレッシュフラグ信号ＳＲＥＦを反転する第１インバータとしてのインバータＩＮＶ７１と、該インバータＩＮＶ７１の出力を遅延する第１遅延器としての遅延器ＤＥ７１と、該遅延器ＤＥ７１の出力を反転する第２インバータとしてのインバータＩＮＶ７２と、インバータＩＮＶ７１，ＩＮＶ７２の各出力を否定論理積する第１ＮＡＮＤゲートとしてのＮＡＮＤゲートＮＤ７１と、該ＮＡＮＤゲートＮＤ７１の出力ＳＡを遅延する第２遅延器としての遅延器ＤＥ７２と、遅延器７２の出力ＳＡＲ３と外部制御クロック信号ＣＫＥとを否定論理積する第２ＮＡＮＤゲートとしてのＮＡＮＤゲートＮＤ７２と、遅延器ＤＥ７２の出力ＳＡＲ３と外部制御クロック信号ＣＫＥとを否定論理和するＮＯＲゲートＮＯＲ７１と、該ＮＯＲゲートＮＯＲ７１の出力を反転する第３インバータとしてのインバータＩＮＶ７３と、前記ＮＡＮＤゲートＮＤ７２の出力ＥＲＢがリセット入力端に入力し、前記インバータＩＮＶ７３の出力ＥＳＢがセット入力端にそれぞれ印加し、セルフオートリフレッシュモード信号ＳＡＲＥＦを出力するＲＳフリップフロップＲＳＦＦ７１と、から構成されている。
【００２６】
また、前記オートリフレッシュ周期感知回路２０−２は、図４に示したように、前記セルフオートリフレッシュモードデコーダ２０−１のセルフオートリフレッシュモード信号ＳＡＲＥＦと外部クロック信号ＣＬＫとを否定論理積するＮＡＮＤゲートＮＤ８１と、該ＮＡＮＤゲートＮＤ８１の出力を反転して内部クロック信号ＩＣＫ２を出力するインバータＩＮＶ８１と、を備えた入力部ＩＮと、前記セルフオートリフレッシュモードデコーダ２０−１のセルフオートリフレッシュモード信号ＳＡＲＥＦとクリア制御信号ＣＲとを否定論理積するＮＡＮＤゲートＮＤ８２と、ＮＡＮＤゲートＮＤ８２の出力を反転してクリア信号ＣＬＲを出力するインバータＩＮＶ８２と、を備えたクリア信号発生部ＣＬと、前記入力部ＩＮからの内部クロック信号ＩＣＫ２により同期され、前記クリア信号発生部ＣＬからのクリア信号ＣＬＲによりクリアされ、前段の出力が後段に入力されるように直列連結された各ＤフリップフロップＤＦＦ８１〜ＤＦＦ８５を備え、最終段のＤフリップフロップＤＦＦ８５の反転出力Ｑ４Ｂが初段のＤフリップフロップＤＦＦ８１のデータ入力端Ｄの入力としてフィードバックされるカウンタ部ＣＴと、該カウンタ部ＣＴの各ＤフリップフロップＤＦＦ８１〜ＤＦＦ８５の出力Ｑ０〜Ｑ４及びそれらの反転出力Ｑ０Ｂ〜Ｑ４Ｂを論理演算して出力する各調整部ＳＵＭ１〜ＳＵＭ３と、それら調整部ＳＵＭ１〜ＳＵＭ３の各出力ＴＲＣ１〜ＴＲＣ３とコラムアドレスストローブ信号待機時間設定回路１０からの各待機時間設定信号ＣＬ１〜ＣＬ３とにより、クリア制御信号ＣＲを出力する各クリア制御部ＣＲＣ１〜ＣＲＣ３と、前記待機時間設定信号ＣＬ１〜ＣＬ３の反転信号により、前記各調整部ＳＵＭ１〜ＳＵＭ３の出力ＴＲＣ１〜ＴＲＣ３を選択して出力する各バッファーＢＵＦ８１〜ＢＵＦ８３と、それらバッファーＢＵＦ８１〜ＢＵＦ８３の出力と前記セルフオートリフレッシュモードデコーダ２０−１のセルフオートリフレッシュモード信号ＳＡＲＥＦとを否定論理積するＮＡＮＤゲートＮＤ８６と、該ＮＡＮＤゲートＮＤ８６の出力を反転して信号ＡＣＴＲＣを出力するインバータＩＮＶ８６と、を備えた出力部ＯＵＴと、から構成されている。
【００２７】
前記調整部ＳＵＭ１は、前記カウンタ部ＣＴの各ＤフリップフロップＤＦＦ８１〜ＤＦＦ８５の出力Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４を否定論理積するＮＡＮＤゲートＮＤ８３と、該ＮＡＮＤゲートＮＤ８３の出力を反転するインバータＩＮＶ８３と、を備える。他の各調整部ＳＵＭ２，ＳＵＭ３も調整部ＳＵＭ１と同様に構成されているが、調整部ＳＵＭ２のＮＡＮＤゲートＮＤ８４には、各フリップフロップＤＦＦ８１〜ＤＦＦ８５の反転出力Ｑ０Ｂ及び出力Ｑ１，Ｑ２，Ｑ３，Ｑ４が入力され、調整部ＳＵＭ３のＮＡＮＤゲートＮＤ８５には、各フリップフロップＤＦＦ８１〜ＤＦＦ８５の出力Ｑ４及び反転出力Ｑ０Ｂ，Ｑ１Ｂ，Ｑ２Ｂ，Ｑ３Ｂが入力される。
【００２８】
また、前記クリア制御部ＣＲＣ１は、前記調整部ＳＵＭ１の出力ＴＲＣ１と前記コラムアドレスストローブ信号待機時間設定回路１０からの待機時間設定信号ＣＬ１とを否定論理積するＮＡＮＤゲートＮＤ８７と、該ＮＡＮＤゲートＮＤ８７の出力が入力して外部クロック信号ＣＬＫにより同期されて出力を発生するＤフリップフロップＤＦＦ８６と、コラムアドレスストローブ信号待機時間設定回路１０からの待機時間設定信号ＣＬ１を反転させるインバータＩＮＶ８７と、前記インバータＩＮＶ８７からの待機時間設定信号ＣＬ１の反転信号により制御され、前記ＤフリップフロップＤＦＦ８６の出力に基づいてクリア制御信号ＣＲを生成する出力バッファーＢＵＦ８４と、を備える。他のクリア制御部ＣＲＣ２，ＣＲＣ３も、クリア制御部ＣＲＣ１と同様に構成されている。
【００２９】
尚、前記リフレッシュモード設定回路２０及びコラムアドレスストローブ信号待機時間設定回路１０を除いた他の構成は従来と同様に構成されている。
以下、このように構成された本発明に係るリフレッシュ制御回路の第１実施形態の動作を、図面を用いて説明する。
【００３０】
メモリセルのリフレッシュ動作では、セルフリフレッシュ動作を行った後、オートリフレッシュ動作を行う。従って、セルフリフレッシュ動作の終了後であってオートリフレッシュ動作の開始前に、外部制御クロック信号ＣＫＥがハイレベルからローレベルに遷移すると、メモリセルアレイ７内の全メモリセルをオートリフレッシュ動作させるために、例えば、４Ｋｂｙｔｅｓのメモリチップの場合は４０９６回をオートリフレッシュ周期ｔＲＣのリフレッシュサイクル数としてオートリフレッシュ動作が行われる。
【００３１】
本第１実施形態においては、図６（Ｂ）に示したように、外部のメモリ駆動制御回路（図示せず）から出力される外部制御クロック信号ＣＫＥがハイレベルからローレベルに遷移されるとセルフリフレッシュ動作が開始され、該ローレベルの外部制御クロック信号ＣＫＥが再びハイレベルに遷移されるとセルフリフレッシュ動作が終了される。
【００３２】
この後、再び外部クロック制御信号ＣＫＥがローレベルに遷移されて、リフレッシュモード設定回路２０内でセルフオートリフレッシュモード信号ＳＡＲＥＦがハイレベルになると、セルフオートリフレッシュモードが開始されて自動的なオートリフレッシュ動作であるセルフオートリフレッシュ動作が行われる。この後、外部制御クロック信号ＣＫＥがローレベルからハイレベルに遷移されると、セルフオートリフレッシュモードが終了して、セルフオートリフレッシュ動作が終了する。
【００３３】
ここで、セルフオートリフレッシュモードの開始から終了までの時間は、通常のオートリフレッシュ周期ｔＲＣがリフレッシュサイクル数だけ継続した時間である。
【００３４】
具体的には、図６（Ｃ）〜図６（Ｆ）に示すように、チップセレクト信号ＣＳ，ローアドレスストローブ信号ＲＡＳ及びコラムアドレスストローブ信号ＣＡＳがローレベルで、ライトイネーブル信号ＷＥがハイレベルのとき、図６（Ｂ）に示す外部制御クロック信号ＣＫＥがハイレベルからローレベルに遷移されると、図３のセルフオートリフレッシュモードデコーダ２０−１から出力されるセルフオートリフレッシュモード信号ＳＡＲＥＦが図７（Ｌ）に示すようにハイレベルとなり、図４のオートリフレッシュ周期感知回路２０−２に出力される。図４のオートリフレッシュ周期感知回路２０−２では、セルフオートリフレッシュモード信号ＳＡＲＥＦと外部クロック信号ＣＬＫとが論理演算されて内部クロック信号ＩＣＫ２が生成され、該内部クロック信号ＩＣＫ２が主クロック信号として使用されて、図７（Ｍ）に示すように出力ＡＣＴＲＣがハイレベルとなる。これにより、リフレッシュモード設定回路２０ではセルフオートリフレッシュモードフラグ信号ＩＲＦが生成され、セルフオートリフレッシュ動作が行われる。
【００３５】
次いで、チップセレクト信号ＣＳがローレベルで、ローアドレスストローブ信号ＲＡＳ，コラムアドレスストローブ信号ＣＡＳ及びライトイネーブル信号ＷＥがハイレベルのとき、又は、チップセレクト信号ＣＳがハイレベルで、ローアドレスストローブ信号ＲＡＳ，コラムアドレスストローブ信号ＣＡＳ及びライトイネーブル信号ＷＥがローレベルのとき、外部制御クロック信号ＣＫＥがローレベルからハイレベルに遷移されると、図７（Ｌ）に示すセルフオートリフレッシュモード信号ＳＡＲＥＦがローレベルになるため、オートリフレッシュ周期感知回路２０−２のカウント数がクリアされ、図７（Ｍ）に示すオートリフレッシュ周期感知回路２０−２の出力ＡＣＴＲＣがローレベルになって、セルフオートリフレッシュモードが終了される。
【００３６】
この場合、オートリフレッシュ周期感知回路２０−２では、コラムアドレスストローブ信号ＣＡＳの待機時間に応じてオートリフレッシュ周期ｔＲＣのカウント数が変換されるように、待機時間設定信号ＣＬ１〜ＣＬ３が所定の論理レベルで入力される。具体的には、図５（Ｃ）に示したように、第３待機時間設定信号ＣＬ３のみがハイレベルで入力すると９クロックを感知し、図５（Ｂ）に示したように、第２待機時間設定信号ＣＬ２のみがハイレベルで入力すると６クロックを感知し、図５（Ａ）に示したように、第１待機時間設定信号ＣＬ１のみがハイレベルで入力すると３クロックを感知して、信号ＡＣＴＲＣが発生される。
【００３７】
また、本発明に係るリフレッシュ制御回路の第２実施形態として、図８に示したように、セルフリフレッシュモードデコーダ３′のＮＯＲゲートＮＯＲ１３３に、図９（Ｇ）に示すような、セルフオートリフレッシュモードを開始するためのアドレス制御信号Ａ１０の反転信号Ａ１０Ｂが追加して入力されるようにし、その他の構成は第１実施形態と同様にすることもできる。
【００３８】
このように構成された第２実施形態においては、図８に示すセルフリフレッシュ開始回路ＥＮ´に入力される制御クロック信号ＣＫＥがハイレベルからローレベルに遷移すると、信号ＳＡＲ２がハイレベルになる。従って、セルフオートリフレッシュモード信号ＳＡＲＥＦがハイレベルになってオートリフレッシュモードが開始される。これにより、セルフオートリフレッシュ動作が終了すると、セルフオートリフレッシュモードによるセルフオートリフレッシュ動作が行われる。
【００３９】
また、上述した本第１実施形態における各信号の論理レベル状態と同様の場合に、セルフオートリフレッシュモードが終了される。
尚、図６及び図９の斜線部分は、信号の論理レベルが考慮されない部分、いわゆるドントケア（Don't care）部分を示す。
【００４０】
【発明の効果】
以上説明したように、本発明によれば、セルフリフレッシュ動作を行った後、外部からの各制御信号を解析ぜすに、セルフオートリフレッシュ動作を行うので、消耗電力を節減し得る効果がある。
【００４１】
また、セルフオートリフレッシュ動作を行うための周期を任意に設定して、セルフオートリフレッシュ動作を行い得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るリフレッシュ制御回路の第１実施形態のブロック図である。
【図２】図１のリフレッシュモード設定回路の構成図である。
【図３】図２のセルフオートリフレッシュモードデコーダの構成図である。
【図４】図２のオートリフレッシュ周期感知回路の構成図である。
【図５】図４のオートリフレッシュ周期感知回路の動作タイミング図である。
【図６】図１のリフレッシュ制御回路の動作タイミング図である。
【図７】図２のリフレッシュモード設定回路の動作タイミング図である。
【図８】本発明に係るリフレッシュ制御回路の第２実施形態のセルフリフレッシュモードデコーダの構成図である。
【図９】図７の第２実施形態の動作タイミング図である。
【図１０】従来のリフレッシュ制御回路のブロック図である。
【図１１】図９のオートリフレッシュモードデコーダの構成図である。
【図１２】図９のセルフリフレッシュモードデコーダの構成図である。
【図１３】従来のリフレッシュ制御回路の動作タイミング図である。
【符号の説明】
１ ローアドレス入力バッファー
２ オートリフレッシュモードデコーダ
３，３′ セルフリフレッシュモードデコーダ
４ オートリフレッシュカウンタ
６ ローデコーダ
７ メモリセルアレイ
１０ ローアドレスストローブ信号待機時間設定回路
２０ リフレッシュモード設定回路
２０−１ セルフオートリフレッシュモードデコーダ
２０−２ オートリフレッシュ周期感知回路
ＮＯＲ６１，ＮＯＲ７１，ＮＯＲ１３１〜ＮＯＲ１３３ ＮＯＲゲート
ＩＮＶ６１，ＩＮＶ７１〜ＩＮＶ７３，ＩＮＶ８１〜ＩＮＶ８９，ＩＮＶ１３１〜ＩＮＶ１３８ インバータ
ＮＤ７１，ＮＤ７２，ＮＤ８１〜ＮＤ８９，ＮＤ１３１，ＮＤ１３２ ＮＡＮＤゲート
ＤＥ７１，ＤＥ７２，ＤＥ１３１〜ＤＥ１３３ 遅延器
ＲＳＦＦ７１，ＲＳＦＦ１３１ ＲＳフリップフロップ
ＤＦＦ８１〜ＤＦＦ８５，ＤＦＦ１３１〜ＤＦＦ１３３ ＤフリップフロップＢＵＦ８１〜ＢＵＦ８６ バッファー
Claims (11)
- 外部から入力するローアドレス信号を整形するローアドレス入力バッファーと、
外部から入力する各制御信号により、オートリフレッシュ動作時のワードラインのアドレスを順次増加するためのオートリフレッシュフラグ信号を生成するオートリフレッシュモードデコーダと、
外部から入力する各制御信号により、セルフリフレッシュ動作時のワードラインのアドレスを制御するためのセルフリフレッシュフラグ信号を生成するセルフリフレッシュモードデコーダと、
前記オートリフレッシュモードデコーダからのオートリフレッシュフラグ信号に基づいて、オートリフレッシュモード時に全てのメモリセルに接続するワードラインを順次活性化するためのアドレス制御信号を発生するオートリフレッシュカウンタと、
前記セルフリフレッシュモードデコーダからのセルフリフレッシュフラグ信号に基づいて、セルフリフレッシュモード時にセルフリフレッシュ対象のメモリセルに接続するワードラインを活性化するためのアドレス制御信号を発生するセルフリフレッシュカウンタと、
前記ローアドレス入力バッファーからの外部ローアドレス信号を、前記オートリフレッシュカウンタ又はセルフリフレッシュカウンタからの各アドレス制御信号に基づいてデコーディングして出力し、ワードラインを活性化させるローデコーダと、
を備えたリフレッシュ制御回路において、
コラムアドレスストローブ信号の待機時間を設定するための待機時間設定信号を複数出力するコラムアドレスストローブ信号待機時間設定回路と、
前記コラムアドレスストローブ信号待機時間設定回路からの待機時間設定信号に応じて、前記オートリフレッシュモードデコーダのオートリフレッシュフラグ信号とセルフリフレッシュモードデコーダのセルフリフレッシュフラグ信号とにより、セルフオートリフレッシュモードを設定するためのセルフオートリフレッシュモードフラグ信号を生成して前記オートリフレッシュカウンタに出力するリフレッシュモード設定回路と、
を含むことを特徴とするリフレッシュ制御回路。 - 前記リフレッシュモード設定回路は、
前記セルフリフレッシュモードデコーダのセルフリフレッシュフラグ信号及び外部制御クロック信号によりオートリフレッシュモードを感知する信号を出力するセルフオートリフレッシュモードデコーダと、
該セルフオートリフレッシュモードデコーダの出力及び前記コラムアドレスストローブ信号待機時間設定回路からの待機時間設定信号により、前記オートリフレッシュ動作の周期を感知して出力するオートリフレッシュ周期感知回路と、
該オートリフレッシュ周期感知回路の出力と前記オートリフレッシュモードデコーダのオートリフレッシュモードフラグ信号とを否定論理和するＮＯＲゲートと、
該ＮＯＲゲートの出力を反転するインバータと、
から構成されたことを特徴とする請求項１記載のリフレッシュ制御回路。 - 前記セルフオートリフレッシュモードデコーダは、
前記セルフリフレッシュモードデコーダのセルフリフレッシュフラグ信号を反転する第１インバータと、
該第１インバータの出力を遅延する第１遅延器と、
該第１遅延器の出力を反転する第２インバータと、
前記第１，第２インバータの各出力を否定論理積する第１ＮＡＮＤゲートと、
該第１ＮＡＮＤゲートの出力を遅延する第２遅延器と、
該第２遅延器の出力と外部制御クロック信号とを否定論理積する第２ＮＡＮＤゲートと、
前記第２遅延器の出力と外部制御クロック信号とを否定論理和するＮＯＲゲートと、
前記ＮＯＲゲートの出力を反転する第３インバータと、
前記第２ＮＡＮＤゲートの出力がリセット入力端に入力し、前記第３インバータの出力がセット入力端にそれぞれ入力するＲＳフリップフロップと、
から構成されたことを特徴とする請求項２記載のリフレッシュ制御回路。 - 前記オートリフレッシュ周期感知回路は、
前記セルフオートリフレッシュモードデコーダの出力及び外部クロック信号を論理演算して内部クロック信号を生成する入力部と、
前記セルフオートリフレッシュモードデコーダの出力及びクリア制御信号を論理演算してクリア信号を出力するクリア信号発生部と、
前記入力部からの内部クロック信号が入力されて前記クリア信号発生部からのクリア信号によりクリアされるフリップフロップを複数備えたカウンタ部と、
該カウンタ部の各フリップフロップの出力を論理演算して出力する複数の調整部と、
それら調整部の各出力と前記制御信号待機時間設定回路からの各待機時間設定信号とにより、前記クリア制御信号を出力する複数のクリア制御部と、
前記制御信号待機時間設定回路からの待機時間設定信号に基づいて選択された各調整部の出力と前記セルフオートリフレッシュモードデコーダの出力とを論理演算して出力する出力部と、
から構成されたことを特徴とする請求項２又は請求項３記載のリフレッシュ制御回路。 - 前記入力部は、
前記セルフオートリフレッシュモードデコーダの出力と外部クロック信号とを否定論理積するＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力を反転して前記内部クロック信号を出力するインバータと、
を備えたことを特徴とする請求項４記載のリフレッシュ制御回路。 - 前記クリア信号発生部は、
前記セルフオートリフレッシュモードデコーダの出力と前記クリア制御信号とを否定論理積するＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力を反転して前記クリア信号を出力するインバータと、を備えたことを特徴とする請求項４又は請求項５記載のリフレッシュ制御回路。 - 前記カウンタ部は、
前記入力部からの内部クロック信号により同期され、前記クリア信号発生部からのクリア信号によりクリアされ、前段の出力が後段に入力されるように直列連結された複数のＤフリップフロップにより構成され、
最終段のＤフリップフロップの反転出力が初段のＤフリップフロップの入力としてフィードバックされることを特徴とする請求項４〜請求項６のいずれか１つに記載のリフレッシュ制御回路。 - 前記調整部は、
前記カウンタ部の各フリップフロップの出力を否定論理積する各ＮＡＮＤゲートと、
それらＮＡＮＤゲートの出力を反転する各インバータと、
を備え、前記コラムアドレスストローブ信号待機時間設定信号の数に応じて設けられることを特徴とする請求項４〜請求項７のいずれか１つに記載のリフレッシュ制御回路。 - 前記クリア制御部は、
前記調整部の出力と前記コラムアドレスストローブ信号待機時間設定回路からの待機時間設定信号とを否定論理積するＮＡＮＤゲートと、
前記外部クロック信号に同期され、前記ＮＡＮＤゲートの出力を受けて出力を発生するＤフリップフロップと、
前記コラムアドレスストローブ信号待機時間設定回路からの待機時間設定信号を反転させるインバータと、
前記インバータからの待機時間設定信号の反転信号により制御され、前記Ｄフリップフロップの出力に基づいてクリア制御信号を生成する出力バッファーと、から構成されたことを特徴とする請求項４〜請求項８のいずれか１つに記載のリフレッシュ制御回路。 - 前記出力部は、
前記各調整部の出力を前記待機時間設定信号の反転信号により選択して出力する各バッファーと、
それらバッファーの出力と前記セルフオートリフレッシュモードデコーダの出力とを否定論理積するＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力を反転して出力するインバータと、
から構成されたことを特徴とする請求項４〜請求項９のいずれか１つに記載のリフレッシュ制御回路。 - 前記セルフリフレッシュモードデコーダには、前記セルフオートリフレッシュモードを開始するためのアドレス制御信号が入力されることを特徴とする請求項１〜請求項１０のいずれか１つに記載のリフレッシュ制御回路。
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