JP7235911B1 - 擬似ｓｒａｍおよびその読み出し方法 - Google Patents

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Abstract

【課題】列選択信号の長さを動的に調整することのできる擬似ＳＲＡＭおよびその読み出し方法を提供する。【解決手段】カウントコマンドデコーダは、内部イネーブル信号がディセーブル状態からイネーブル状態に変わった時に、クロック信号のカウントを開始し、カウントが第１クロック量に到達した時に、第１レベルの列アドレスストローブ信号を出力する。列アドレスストローブ信号が第２レベルから第１レベルに変わってから内部イネーブル信号がイネーブル状態からディセーブル状態に変わるまでの期間、バースト長カウンタは、クロック信号をカウントし、それに基づいて、バースト長を提供する。遅延制御回路は、第１レベルの第１確認信号を行列制御回路に出力して、列選択信号の長さをバースト長の長さと等しくする。【選択図】図１

Description

本発明は、メモリの読み出し方法に関するものであり、特に、擬似ＳＲＡＭの読み出し方法に関するものである。
近年、半導体メモリの発展において、高速アクセスおよび小型化の要求に応じてＳＲＡＭとＤＲＡＭ（Dynamic Random Access Memory）の利点を同時に有する擬似ＳＲＡＭ（Pseudo Static Random Access Memory）の需要が増加し続けており、特に、モバイル機器において運用されている。
従来の擬似ＳＲＡＭは、外部ピンの数を減らすために、チップイネーブル信号（ＣＥ＃）ピン、チップクロック信号（ＣＬＫ）ピン、およびデータ入出力ピンＡＤＱによりデータの読み出しを制御する。チップイネーブルピンは、チップイネーブル信号ＣＥ＃を提供し、擬似ＳＲＡＭをイネーブルまたはディセーブルにするために配置される。擬似ＳＲＡＭがイネーブルにされた時、データ入出力ピンＡＤＱによりコマンドおよびアドレスを受信し、且つ擬似ＳＲＡＭ内の入力受信機がイネーブルにされ、受信したコマンドおよびアドレスに基づいて、メモリセルに対してアクセスを開始し、読み出し遅延後に、データ入出力ピンＡＤＱによりデータを出力することができる。また、読み出し操作は、チップイネーブル信号ＣＥ＃の立ち上がりエッジに反応して終了する。つまり、擬似ＳＲＡＭは、データの出力を停止して、列選択信号ＣＳＬの列選択パルスの生成を停止し、且つワード線信号ＷＬは、列選択信号ＣＳＬの最後の１個のパルスが下降した後に閉じる（例えば、低電位に変わる）。擬似ＳＲＡＭがディセーブルにされた時（すなわち、スタンバイ状態にある時）、入力受信機もディセーブルにされ、エネルギー消費を節約する。しかしながら、上述した制御方法は、固定長（すなわち、Ｎ個の列選択パルス）の列選択信号ＣＳＬを生成し、且つ上述した固定長がデータ入出力ピンＡＤＱがデータを出力するのに必要な時間長よりも長くすることによって、データ入出力ピンＡＤＱがデータを出力している間、列選択パルスの出力を維持する。つまり、列選択信号ＣＳＬは、余剰のパルスを有するため、不必要なエネルギー消費が生じる。しかも、次の操作（例えば、リフレッシュ操作またはアクセス操作）は、ワード線信号ＷＬが閉じた後に初めて実行されるため、上述した制御方法には、操作時間が長いという問題もある。
擬似ＳＲＡＭがＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）のユニット構造を使用する状況において読み出し操作を行った時、１つの列選択信号ＣＳＬのサイクル（cycle）に基づいて、２つのデータを読み出すことができる。しかしながら、上述した問題は、この状況においてさらに深刻になる。
本発明は、読み出しデータの量に基づいて列選択信号ＣＳＬの長さを動的に調整することのできる擬似ＳＲＡＭおよびその読み出し方法を提供する。
本発明の擬似ＳＲＡＭは、メモリアレイと、入出力回路と、カウントコマンドデコーダと、バースト長カウンタと、行列制御回路と、遅延制御回路と、入出力制御回路とを含む。入出力回路は、データ入出力ピンからの読み出しコマンドシーケンスを受信し、読み出しコマンドシーケンスに基づいて、読み出しコマンド、読み出し行アドレス、および読み出し列アドレスを生成する。カウントコマンドデコーダは、内部イネーブル信号、クロック信号、および読み出しコマンドを受信して、読み出しコマンドを復号化し、且つ内部イネーブル信号がディセーブル状態からイネーブル状態に変わった時に、クロック信号のカウントを開始し、カウントが第１クロック量に到達した時に、第１レベルの列アドレスストローブ信号を出力する。バースト長カウンタは、クロック信号、内部イネーブル信号、および列アドレスストローブ信号を受信する。列アドレスストローブ信号が第２レベルから第１レベルに変わってから内部イネーブル信号がイネーブル状態からディセーブル状態に変わるまでの期間、バースト長カウンタは、クロック信号をカウントし、それに基づいて、バースト長を提供する。行列制御回路は、クロック信号、列選択イネーブル信号、および読み出し列アドレスを受信する。列選択イネーブル信号が第２レベルから第１レベルに変わった後、行列制御回路は、クロック信号に反応し、読み出し列アドレスに基づいて、列選択信号をメモリアレイに出力する。遅延制御回路は、列選択イネーブル信号およびバースト長を受信する。列選択イネーブル信号が第２レベルから第１レベルに変わってからバースト長を遅延させた後、遅延制御回路は、第１レベルの第１確認信号を行列制御回路に出力して、列選択信号の長さをバースト長の長さと等しくする。
本発明の擬似ＳＲＡＭの読み出し方法は、下記のステップを含む：データ入出力ピンからの読み出しコマンドシーケンスを受信し、読み出しコマンドシーケンスに基づいて、読み出しコマンド、読み出し行アドレス、読み出し列アドレスを生成する。読み出しコマンドを復号化して、内部イネーブル信号がディセーブル状態からイネーブル状態に変わった時に、クロック信号のカウントを開始し、カウントが第１クロック量に到達した時に、第１レベルの列アドレスストローブ信号を出力する。列アドレスストローブ信号が第２レベルから第１レベルに変わってから内部イネーブル信号がイネーブル状態からディセーブル状態に変わるまでの期間、クロック信号をカウントし、それに基づいて、バースト長を提供する。そして、列選択イネーブル信号が第２レベルから第１レベルに変わってからバースト長を遅延させた後に、第１レベルの第１確認信号を行列制御回路に出力して、列選択信号の長さをバースト長の長さと等しくする。
以上のように、本発明の擬似ＳＲＡＭは、読み出し操作を行う度に、読み出しデータの量に適合するバースト長を計算し、且つ列選択信号の長さをバースト長と等しくすることができる。それにより、不必要な列選択信号が生成されるのを防ぎ、電流消費を減らし、且つ読み出し操作の処理速度を速めることができる。
添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。
図１は、本発明の１つの実施形態に係る擬似ＳＲＡＭの回路概略図である。 図２Ａは、本発明の１つの実施形態に係る確認信号制御回路の回路概略図である。図２Ｂは、本発明の１つの実施形態に係るチップディセーブル信号制御回路の回路概略図である。 本発明の１つの実施形態に係る擬似ＳＲＡＭの読み出し操作の波形概略図である。 本発明の１つの実施形態に係る擬似ＳＲＡＭの読み出し方法のフロー図である。
以下、図１を参照すると、本発明の１つの実施形態に係る擬似ＳＲＡＭ１００は、入出力回路１１０と、カウントコマンドデコーダ１２０と、第１カウンタ１３０と、第２カウンタ（またはバースト長カウンタと呼ばれる）１４０と、行列制御回路１５０と、遅延制御回路１６０と、メモリアレイ１７０と、入出力制御回路１８０とを含む。本実施形態において、入出力回路１１０は、入力受信機１１１およびＦＩＦＯ（first in first out）回路１１２を含む。読み出し動作を行った時、入力受信機１１１は、データ入出力ピンＡＤＱからの読み出しコマンドシーケンスＲＣＭＤを受信することができる。入出力回路１１０は、読み出しコマンドシーケンスＲＣＭＤに基づいて、読み出しコマンドＩＡＤＤ、読み出し行アドレスＲＡＤＤ、および読み出し列アドレスＣＡＤＤを生成し、且つ読み出しコマンドＩＡＤＤをカウントコマンドデコーダ１２０に提供して、読み出し行アドレスＲＡＤＤおよび読み出し列アドレスＣＡＤＤを行列制御回路１５０に提供することができる。ＦＩＦＯ回路１１２は、入出力制御回路１８０からの出力イネーブル信号ＯＥにおいて制御され、データの出力を行う。
カウントコマンドデコーダ１２０は、入出力回路１１０に接続され、且つ内部イネーブル信号ＣＥＡＣＴおよびクロック信号ＣＫＩを受信することができる。本実施形態において、入出力回路１１０により外部から受信したチップイネーブル信号ＣＥ＃およびチップクロック信号ＣＬＫをそれぞれ内部イネーブル信号ＣＥＡＣＴおよびクロック信号ＣＫＩとして擬似ＳＲＡＭ１００に提供し、使用することができる。図３に示すように、チップイネーブル信号ＣＥ＃に対して内部イネーブル信号ＣＥＡＣＴは極性が反転した波形であり、チップクロック信号ＣＬＫとクロック信号ＣＫＩの波形は同じである。
カウントコマンドデコーダ１２０は、読み出しコマンドＩＡＤＤを復号化することにより、読み出し操作を行う必要があるかどうかを知ることができる。読み出し操作を行う必要がある場合、チップイネーブル信号ＣＥ＃は、イネーブル状態（例えば、低論理レベル）に変わり、内部イネーブル信号ＣＥＡＣＴも、同様に、イネーブル状態（例えば、高論理レベル）に変わる。カウントコマンドデコーダ１２０は、内部イネーブル信号ＣＥＡＣＴがディセーブル状態からイネーブル状態に変わった時に、クロック信号ＣＫＩのカウントを開始することができる。
カウントが第１クロック量に到達した時、カウントコマンドデコーダ１２０は、第１レベルの列アドレスストローブ信号ＣＡＳを第１カウンタ１３０および第２カウンタ１４０に出力することができる。本実施形態において、第１クロックは、例えば、カウントを開始した後のクロック信号ＣＫＩの４つ目のクロックの立ち上がりエッジである。
第１カウンタ１３０は、カウントコマンドデコーダ１２０に接続され、且つクロック信号ＣＫＩおよび列アドレスストローブ信号ＣＡＳを受信する。カウントコマンドデコーダ１２０の列アドレスストローブ信号ＣＡＳが第２レベルから第１レベルに変わった時、第１カウンタ１３０は、クロック信号ＣＫＩのカウントを開始する。本実施形態において、第１レベルは、高論理レベルであり、第２レベルは、低論理レベルであるが、本発明はこれに限定されない。
カウントが第１遅延時間に到達した時、第１カウンタ１３０は、第１レベルの列選択イネーブル信号ＣＳＬＥＮを行列制御回路１５０、遅延制御回路１６０、および入出力制御回路１８０に出力することができる。本実施形態において、第１遅延時間は、例えば、２．５個のクロック信号ＣＫＩの周期であるが、本発明はこれに限定されず、当業者であれば、本発明の教示に基づいて、実際の需要に応じて類推することができる。
第２カウンタ１４０は、カウントコマンドデコーダ１２０に接続され、クロック信号ＣＫＩ、内部イネーブル信号ＣＥＡＣＴ、および列アドレスストローブ信号ＣＡＳを受信する。列アドレスストローブ信号ＣＡＳが第２レベルから第１レベルに変わった時、第２カウンタも、内部イネーブル信号ＣＥＡＣＴがイネーブル状態からディセーブル状態に変わるまで、クロック信号ＣＫＩのカウントを開始する。つまり、第２カウンタ１４０は、カウントコマンドデコーダ１２０の列アドレスストローブ信号ＣＡＳが第２レベルから第１レベルに変わってから内部イネーブル信号ＣＥＡＣＴがイネーブル状態からディセーブル状態に変わるまでの期間、クロック信号ＣＫＩをカウントし、それに基づいて、バースト長（burst length）ＢＬＣを提供することができる。本実施形態において、内部イネーブル信号ＣＥＡＣＴは、バースト長ＢＬＣを決定するために使用することができる。例を挙げて説明すると、読み出し操作を行う度に、メモリ外部のチップイネーブル信号ＣＥ＃は、読み出しデータの量に基づいて、ディセーブル状態（例えば、高論理レベル）に変わる時間点を動的に変更することができ、内部イネーブル信号ＣＥＡＣＴも、それに伴い変更される。このようにして、第２カウンタ１４０は、列アドレスストローブ信号ＣＡＳが第２レベルから第１レベルに変わってから内部イネーブル信号ＣＥＡＣＴがイネーブル状態からディセーブル状態に変わるまでの期間、クロック信号ＣＫＩをカウントすることができ、内部イネーブル信号ＣＥＡＣＴがディセーブル状態に変わった後の次のクロック信号ＣＫＩの立ち上がりエッジの時にカウントを停止し、カウント結果をバースト長ＢＬＣとして遅延制御回路１６０に提供することができる。
行列制御回路１５０は、入出力回路１１０、カウントコマンドデコーダ１２０、および第１カウンタ１３０に接続され、且つクロック信号ＣＫＩ、列選択イネーブル信号ＣＳＬＥＮ、および読み出し列アドレスＣＡＤＤを受信する。列選択イネーブル信号ＣＳＬＥＮが第２レベルから第１レベルに変わった後、行列制御回路１５０は、クロック信号ＣＫＩに反応し、読み出し列アドレスＣＡＤＤに基づいて、列選択信号ＣＳＬをメモリアレイ１７０に出力することができる。
遅延制御回路１６０は、行列制御回路１５０、第１カウンタ１３０、および第２カウンタ１４０に接続され、列選択イネーブル信号ＣＳＬＥＮ、バースト長ＢＬＣ、および内部イネーブル信号ＣＥＡＣＴを受信する。列選択イネーブル信号ＣＳＬＥＮが第２レベルから第１レベルに変わってからバースト長ＢＬＣを遅延させた後、遅延制御回路１６０は、第１レベルの第１確認信号ＬＡＳＴを行列制御回路１５０に出力して、列選択信号ＣＳＬの長さ（すなわち、周期の数）をバースト長ＢＬＣの長さと等しくする。
詳しく説明すると、本発明の１つの実施形態において、遅延制御回路１６０は、確認信号制御回路２００およびチップディセーブル信号制御回路３００を含む。図２Ａに示すように、確認信号制御回路２００は、列選択イネーブル信号ＣＳＬＥＮ、クロック信号ＣＫＩ、バースト長ＢＬＣ、チップディセーブル信号ＣＥＮ、およびリセット信号ＲＳＴを受信して、第１確認信号ＬＡＳＴを生成するために配置される。確認信号制御回路２００は、第１遅延回路２１０および第１カウント回路２２０を含み、第１遅延回路２１０は、列選択イネーブル信号ＣＳＬＥＮをバースト長ＢＬＣと等しい時間遅延させ、第１確認信号ＬＡＳＴを生成するために配置される。第１カウント回路２２０は、クロック信号ＣＫＩをカウントして、列選択イネーブル信号ＣＳＬＥＮの遅延時間をバースト長ＢＬＣと等しくなるように設定するために配置される。例えば、バースト長ＢＬＣが４つのクロック周期のクロック信号ＣＫＩと等しい時、列選択イネーブル信号ＣＳＬＥＮが第１レベルに変わった後、第１遅延回路２１０は、第１確認信号ＬＡＳＴをクロック信号ＣＫＩの４つ目のクロック周期において第１レベルに変える。また、チップディセーブル信号ＣＥＮおよびリセット信号ＲＳＴが第２レベルに変わった時、第１確認信号ＬＡＳＴは、第２レベルにリセットされる。
また、図２Ｂに示すように、チップディセーブル信号制御回路３００は、選択回路３１０、第２遅延回路３２０、第２カウント回路３３０、フリップフロップ３４０、および論理回路３５０を含む。選択回路３１０は、書き込み信号ＷＲＩＴＥに基づいて、出力イネーブル信号ＯＥまたは列選択イネーブル信号ＣＳＬＥＮを出力として選択し、且つ選択した結果を第２遅延回路３２０に提供するために配置される。読み出し操作において、選択回路は、出力イネーブル信号ＯＥを出力として選択し、出力イネーブル信号ＯＥを第２遅延回路３２０に提供する。第２遅延回路３２０は、出力イネーブル信号ＯＥをバースト長ＢＬＣと等しい時間遅延させ、第２確認信号ＬＡＳＴ２を生成するために配置される。第２カウント回路３３０は、クロック信号ＣＫＩをカウントして、出力イネーブル信号ＯＥの遅延時間をバースト長ＢＬＣと等しくなるように設定するために配置される。例えば、バースト長ＢＬＣが４つのクロック周期のクロック信号ＣＫＩと等しい時、出力イネーブル信号ＯＥが第１レベルに変わった後、第２確認信号ＬＡＳＴ２は、クロック信号ＣＫＩの４つ目のクロック周期において第１レベルに変わる。フリップフロップ３４０は、第２確認信号ＬＡＳＴ２、内部イネーブル信号ＣＥＡＣＴ、およびリセット信号ＲＳＴを受信して、チップディセーブル信号ＣＥＮを生成するために配置される。図２Ｂに示すように、フリップフロップ３４０は、インバータＩＮＶ０～ＩＮＶ３およびＮＡＮＤゲートＮＡＮＤ０～ＮＡＮＤ２を含む。詳しく説明すると、フリップフロップ３４０は、内部イネーブル信号ＣＥＡＣＴの立ち上がりエッジに基づいて設定（set）され、第２確認信号ＬＡＳＴ２の立ち上がりエッジまたは第２レベルに変わったリセット信号ＲＳＴに基づいてリセットされる。また、フリップフロップ３４０の出力端は、論理回路３５０に接続されてもよく、且つ論理回路３５０によりチップディセーブル信号ＣＥＮを生成する。図２Ｂに示すように、論理回路３５０は、遅延ユニット３５２、ＮＯＲゲートＮＯＲ０およびインバータＩＮＶ４を含む。
本実施形態において、行列制御回路は、行制御回路１５１、行アドレスラッチデコード回路１５２、列制御回路１５３、および列アドレスラッチデコード回路１５４を含む。行制御回路１５１は、セルフリフレッシュ操作を行うかどうかを表示するためのセルフリフレッシュ信号ＳＲＥＦを受信するために配置される。本実施形態において、セルフリフレッシュ信号ＳＲＥＦが第１レベルにある時、擬似ＳＲＡＭ１００がちょうどセルフリフレッシュ操作を行っていることを示す。
一方、カウントコマンドデコーダ１２０が行っているクロック信号ＣＫＩのカウントが第２クロック量に到達した時、カウントコマンドデコーダ１２０は、準備パルスＡＣＴＰを行制御回路１５１に出力することができる。本実施形態において、第２クロック量は、例えば、カウントを開始した後のクロック信号ＣＫＩの３つ目のクロックの立ち上がりエッジである。行制御回路１５１は、セルフリフレッシュ信号ＳＲＥＦが第２レベルにある状況において（すなわち、セルフリフレッシュ操作していないことを示す）、準備パルスＡＣＴＰを受信した時、行制御回路１５１は、第１レベルの行アドレスストローブ信号ＲＡＳＲＷを行アドレスラッチデコード回路１５２に出力することができる。
行アドレスラッチデコード回路１５２は、行制御回路１５１に接続され、且つ読み出し行アドレスＲＡＤＤおよび行アドレスストローブ信号ＲＡＳＲＷを受信する。行アドレスストローブ信号ＲＡＳＲＷが第２レベルから第１レベルに変わった時、行アドレスラッチデコード回路１５２は、読み出し行アドレスＲＡＤＤに基づいて、読み出したいメモリセル行アドレスを選択し、対応するワード線信号ＷＬをメモリアレイ１７０に出力することができる。
列制御回路１５３は、クロック信号ＣＫＩ、列選択イネーブル信号ＣＳＬＥＮ、および第１確認信号ＬＡＳＴを受信する。列選択イネーブル信号ＣＳＬＥＮが第２レベルから第１レベルに変わった後、列制御回路１５３は、クロック信号ＣＫＩに反応して、列選択パルスシーケンスＣＡＳＰを列アドレスラッチデコード回路１５４に出力することができる。
列アドレスラッチデコード回路１５４は、読み出し列アドレスＣＡＤＤを受信するとともに、列制御回路１５３に接続され、且つ読み出し列アドレスＣＡＤＤに基づいて、読み出したいメモリセル列アドレスを選択し、列選択パルスシーケンスＣＡＳＰに反応して、対応する列選択信号ＣＳＬをメモリアレイ１７０に出力する。このようにして、擬似ＳＲＡＭ１００は、ワード線信号ＷＬおよび列選択信号ＣＳＬによりメモリアレイ１７０に保存されたデータを読み出し、且つ読み出した出力データＤ０～Ｄ７を順番に入出力回路１１０内のＦＩＦＯ回路１１２に入力することができる。
そして、列選択イネーブル信号ＣＳＬＥＮが第２レベルから第１レベルに変わってからバースト長ＢＬＣを遅延させた後（すなわち、列選択信号ＣＳＬの長さが既にバースト長ＢＬＣに達した時）、遅延制御回路１６０は、第１確認信号ＬＡＳＴを第２レベルから第１レベルに変えることができる。それにより、列制御回路１５３は、列選択パルスシーケンスＣＡＳＰの出力を停止するため、列アドレスラッチデコード回路１５４は、列選択信号ＣＳＬの出力を停止することができる。
さらに、第１確認信号ＬＡＳＴが第２レベルから第１レベルに変わった時、列制御回路１５３は、制御パルスＰＲＥをカウントコマンドデコーダ１２０および行制御回路１５１に出力するため、カウントコマンドデコーダ１２０および行制御回路１５１は、それぞれ第２レベルの列アドレスストローブ信号ＣＡＳおよび第２レベルの行アドレスストローブ信号ＲＡＳＲＷを出力することができる。
同様に、第１確認信号ＬＡＳＴが第２レベルから第１レベルに変わった時、第１カウンタ１３０も、第２レベルの列選択イネーブル信号ＣＳＬＥＮを出力することができる。
本実施形態において、入出力制御回路１８０は、第１カウンタ１３０、入出力回路１１０、および遅延制御回路１６０に接続され、且つ列選択イネーブル信号ＣＳＬＥＮを受信することができる。列選択イネーブル信号ＣＳＬＥＮが第２レベルから第１レベルに変わってから第２遅延時間を遅延させた後、入出力制御回路１８０は、第１レベルの出力イネーブル信号ＯＥを入出力回路１１０および遅延制御回路１６０に入力する。このようにして、出力イネーブル信号ＯＥが第２レベルから第１レベルに変わった時、ＦＩＦＯ回路１１２は、メモリアレイ１７０から読み出した出力データＤ０～Ｄ７をデータ入出力ピンＡＤＱに伝送して、出力を開始することができる。第２遅延時間は、例えば、３つのクロック信号ＣＫＩの周期であるが、本発明はこれに限定されず、当業者であれば、本発明の教示に基づいて、実際の需要に応じて類推することができる。
一方、出力イネーブル信号ＯＥが第２レベルから第１レベルに変わってからバースト長ＢＬＣを遅延させた後、遅延制御回路１６０は、第２レベルのチップディセーブル信号ＣＥＮを入出力制御回路１８０に入力することができる。
チップディセーブル信号ＣＥＮが第１レベルから第２レベルに変わった時、入出力制御回路１８０は、第２レベルの出力イネーブル信号ＯＥを入出力回路１１０に出力して、データの出力を終了し、次の動作をスタンバイすることができる。
本実施形態に関し、第１カウンタ１３０および第２カウンタ１４０は、周知のカウント機能を有するカウンタ回路であってもよい（ただし、これに限定されない）。メモリアレイ１７０は、例えば、擬似ＳＲＡＭのＤＲＡＭアレイに適用される。入出力回路１１０、カウントコマンドデコーダ１２０、列制御回路１５０、遅延制御回路１６０、および入出力制御回路１８０は、いずれも集積回路分野において当業者が周知のメモリ回路構造により実行してもよい。
本発明の技術を明確に記載するため、以下に例を挙げ、本願の信号タイミングについて詳しく説明する。図３は、本発明の１つの実施形態に係る擬似ＳＲＡＭの読み出し操作の波形概略図である。図１および図３を同時に参照しながら、擬似ＳＲＡＭ１００の読み出し操作について説明する。以下の説明において、第１レベルは、例えば、高論理レベルであり、第２レベルは、例えば、低論理レベルであるが、本発明はこれに限定されない。
図３に示すように、まず、読み出し操作を行う時、時間点Ｔ１において、内部イネーブル信号ＣＥＡＣＴ（チップイネーブル信号ＣＥ＃の反転）は、ディセーブル状態からイネーブル状態に変わる（例えば、低論理レベルから高論理レベルに変わる）。それにより、遅延制御回路１６０は、第１レベルのチップディセーブル信号ＣＥＮを入出力制御回路１１０に出力して、データ入出力ピンＡＤＱからの読み出しコマンドシーケンスＲＣＭＤを受信することができる。図３に示すように、読み出しコマンドシーケンスＲＣＭＤは、コマンドＣＭＤ、行アドレスＲＡ、および列アドレスＣＡを含む。入出力制御回路１１０は、読み出しコマンドシーケンスＲＣＭＤに基づいて、読み出しコマンドＩＡＤＤ、読み出し行アドレスＲＡＤＤ、および読み出し列アドレスＣＡＤＤを生成することができる。
例えば、本実施形態において、コマンドＣＭＤは、内部イネーブル信号ＣＥＡＣＴ（チップイネーブル信号ＣＥ＃）がイネーブル状態に変わった後のクロック信号ＣＫＩの１つ目のクロック周期の立ち上がりエッジにおいて入力され、続いて、行アドレスＲＡは、順番に、クロック信号ＣＫＩの１つ目のクロック周期の立ち下がりエッジ、２つ目のクロック周期の立ち上がりエッジ、および２つ目のクロック周期の立ち下がりエッジにおいて入力され、続いて、入力された全ての行アドレスＲＡは、読み出し行アドレスＲＡＤＤにラッチされる。
カウントコマンドデコーダ１２０は、内部イネーブル信号ＣＥＡＣＴがディセーブル状態からイネーブル状態に変わった時に、クロック信号ＣＫＩのカウントを開始する。図３に示すように、カウントが３つ目のクロック周期の立ち上がりエッジに到達した時（すなわち、時間点Ｔ２）、カウントコマンドデコーダ１２０は、準備パルスＡＣＴＰを行制御回路１５１に出力することができる。セルフリフレッシュ信号ＳＲＥＦが第２レベルにある状況において準備パルスＡＣＴＰを受信した時、行制御回路１５１は、第１レベルの行アドレスストローブ信号ＲＡＳＲＷを出力することができる。
図３に示すように、行アドレスストローブ信号ＲＡＳＲＷが第２レベルから第１レベルに変わった時、時間点Ｔ３において、行アドレスラッチデコード回路１５２は、対応するワード線信号ＷＬを出力することができる。
図３に示すように、カウントコマンドデコーダ１２０のクロック信号ＣＫＩに対するカウントが４つ目のクロック周期の立ち上がりエッジに到達した時（すなわち、時間点Ｔ４）、カウントコマンドデコーダ１２０は、第１レベルの列アドレスストローブ信号ＣＡＳを出力することができる。例えば、本実施形態において、３つ目のクロック周期の立ち下がりエッジにおいて、全ての列アドレスは、完全に入力され、その後、第１レベルの列アドレスストローブ信号ＣＡＳが出力される。
列アドレスストローブ信号ＣＡＳが第２レベルから第１レベルに変わった時、第２カウンタ１４０は、クロック信号ＣＫＩのカウントを開始する。
一方、列アドレスストローブ信号ＣＡＳが第２レベルから第１レベルに変わった時、第１カウンタ１３０も、クロック信号ＣＫＩのカウントを開始する。図３に示すように、カウントが２．５個のクロック信号ＣＫＩの周期（２．５ＣＬＫ）に到達した時（すなわち、時間点Ｔ５）、第１カウンタ１３０は、第１レベルの列選択イネーブル信号ＣＳＬＥＮを出力することができる。
図３に示すように、列選択イネーブル信号ＣＳＬＥＮが第２レベルから第１レベルに変わった後、列制御回路１５３は、クロック信号ＣＫＩに反応して、列選択パルスシーケンスＣＡＳＰを出力することができ、列アドレスラッチデコード回路１５４は、読み出し列アドレスＣＡＤＤに基づいて、読み出したいメモリセル列アドレスを選択するとともに、列選択パルスシーケンスＣＡＳＰに反応して、対応する列選択信号ＣＳＬを出力し、ワード線信号ＷＬを組み合わせてメモリアレイ１７０に対する読み出しを開始することができる。
図３に示すように、時間点Ｔ６において、内部イネーブル信号ＣＥＡＣＴ（チップイネーブル信号ＣＥ＃の反転）は、イネーブル状態からディセーブル状態に変わる（例えば、高論理レベルから低論理レベルに変わる）。それにより、第２カウンタ１４０は、次のクロック信号ＣＫＩの立ち上がりエッジの時にカウントを停止し、カウント結果をバースト長ＢＬＣとして遅延制御回路１６０に提供することができる。
続いて、図３に示すように、列選択イネーブル信号ＣＳＬＥＮが時間点Ｔ５において第２レベルから第１レベルに変わってから３つのクロック信号ＣＫＩの周期（３ＣＬＫ）を遅延させた後（すなわち、時間点Ｔ７）、入出力制御回路１８０は、第１レベルの出力イネーブル信号ＯＥを出力し、それにより、ＦＩＦＯ回路１１２は、メモリアレイ１７０から読み出した出力データＤ０～Ｄ７をデータ入出力ピンＡＤＱに伝送して、出力を開始することができる。
一方、列選択イネーブル信号ＣＳＬＥＮが時間点Ｔ５において第２レベルから第１レベルに変わってからバースト長ＢＬＣ（４ＣＬKに相当する）を遅延させた後（すなわち、時間点Ｔ８）、遅延制御回路１６０は、第１レベルの第１確認信号ＬＡＳＴを出力することができる。
図３に示すように、第１確認信号ＬＡＳＴが第２レベルから第１レベルに変わった時、列制御回路１５３は、列選択パルスシーケンスＣＡＳＰの出力を停止することができ、列アドレスラッチデコード回路１５４は、列選択信号ＣＳＬの出力を停止することができる。同時に、列制御回路１５３は、制御パルスＰＲＥをカウントコマンドデコーダ１２０および行制御回路１５１に出力するため、カウントコマンドデコーダ１２０および行制御回路１５１は、それぞれ第２レベルの列アドレスストローブ信号ＣＡＳおよび第２レベルの行アドレスストローブ信号ＲＡＳＲＷを出力することができる。同様に、図３に示すように、第１確認信号ＬＡＳＴが第２レベルから第１レベルに変わった時、第１カウンタ１３０も、第２レベルの列選択イネーブル信号ＣＳＬＥＮを出力することができる。
図３に示すように、時間点Ｔ９において、行アドレスストローブ信号ＲＡＳＲＷは、第１レベルから第２レベルに変わるため、行アドレスラッチデコード回路１５２も、ワード線信号ＷＬの出力を停止する。
一方、遅延制御回路１６０は、入出力制御回路１８０から出力イネーブル信号ＯＥを受信する。出力イネーブル信号ＯＥが時間点Ｔ７において第２レベルから第１レベルに変わってから、遅延制御回路１６０は、バースト長ＢＬＣ（４ＣＬKに相当する）を遅延させた後、第１レベルの第２確認信号ＬＡＳＴ２を生成することができ、それにより、時間点Ｔ１０において、第２レベルのチップディセーブル信号ＣＥＮを出力することができる。
チップディセーブル信号ＣＥＮは、第１レベルから第２レベルに変わるため、時間点Ｔ１１において、入出力制御回路１８０は、第２レベルの出力イネーブル信号ＯＥを入出力制御回路１１０に出力して、出力データＤ０～Ｄ７の出力操作を終了することができる。
以上の操作方法に基づき、本発明の擬似ＳＲＡＭは、読み出しデータの量に適合するバースト長を計算し、且つ列選択信号シーケンスの長さをバースト長と等しくすることができる。列選択信号ＣＳＬの長さを短縮することができ、読み出し操作を完了する時間もそれに伴って早まるため、従来の技術と比較して、電流消費が小さく、操作速度も速い。また、説明すべきこととして、周知の擬似ＳＲＡＭは、読み出し操作において、列選択信号ＣＳＬのパルスの生成を停止するために、チップイネーブル信号ＣＥ＃をディセーブル状態に変えなければならない。つまり、チップイネーブル信号ＣＥ＃の立ち上がりエッジは、読み出し操作の終了を表示するために使用される。これに対し、本実施形態において、チップイネーブル信号ＣＥ＃の立ち上がりエッジは、バースト長をカウントする終了時間点を示すために使用され、読み出し操作の終了と直接関連しない。
図４に示すように、本発明の１つの実施形態の擬似ＳＲＡＭの読み出し方法は、以下のステップを含む。データ入出力ピンからの読み出しコマンドシーケンスを受信し、読み出しコマンドシーケンスに基づいて、読み出しコマンド、読み出し行アドレス、読み出し列アドレスを生成する（ステップＳ３００）。続いて、読み出しコマンドを復号化して、内部イネーブル信号がディセーブル状態からイネーブル状態に変わった時に、クロック信号のカウントを開始し、カウントが第１クロック量に到達した時に、第１レベルの列アドレスストローブ信号を出力する（ステップＳ３１０）。列アドレスストローブ信号が第２レベルから第１レベルに変わってから内部イネーブル信号がイネーブル状態からディセーブル状態に変わるまでの期間、クロック信号をカウントし、それに基づいて、バースト長を提供する（ステップＳ３２０）。最後に、列選択イネーブル信号が第２レベルから第１レベルに変わってからバースト長を遅延させた後に、第１レベルの第１確認信号を行列制御回路に出力して、列選択信号の長さをバースト長の長さと等しくする（ステップＳ３３０）。上述したステップＳ３００、Ｓ３１０、Ｓ３２０、およびＳ３３０の詳細については、図１～図３の実施形態を参照することができるため、ここでは説明を省略する。
以上のように、本発明の擬似ＳＲＡＭは、読み出し操作を行う度に、読み出しデータの量に適合するバースト長を計算し、且つ列選択信号シーケンスの長さをバースト長と等しくすることができる。このようにして、読み出し操作の完了にかかる時間を短縮することにより、不必要な電流消費を減らし、次の動作（例えば、リフレッシュ操作またはアクセス操作）を早めに処理する効果を達成することができる。
１００ 擬似ＳＲＡＭ
１１０ 入出力回路
１１１ 入力受信機
１１２ ＦＩＦＯ回路
１２０ カウントコマンドデコーダ
１３０ 第１カウンタ
１４０ 第２カウンタ
１５０ 行列制御回路
１５１ 行制御回路
１５２ 行アドレスラッチデコード回路
１５３ 列制御回路
１５４ 列アドレスラッチデコード回路
１６０ 遅延制御回路
１７０ メモリアレイ
１８０ 入出力制御回路
２００ 確認信号制御回路
２１０ 第１遅延回路
２２０ 第１カウント回路
３００ チップディセーブル信号制御回路
３１０ 選択回路
３２０ 第２遅延回路
３３０ 第２カウント回路
３４０ フリップフロップ
３５０ 論理回路
３５２ 遅延ユニット
ＡＤＱ データ入出力ピン
ＡＣＴＰ 準備パルス
ＢＬＣ バースト
ＣＡ 列アドレス
ＣＡＤＤ 読み出し列アドレス
ＣＡＳ 列アドレスストローブ信号
ＣＡＳＰ 列選択パルスシーケンス
ＣＥＡＣＴ 内部イネーブル信号
ＣＥＮ チップディセーブル信号
ＣＥ＃ チップイネーブル信号
ＣＫＩクロック信号
ＣＬＫ チップクロック信号
ＣＭＤ コマンド
ＣＳＬ 列選択信号
ＣＳＬＥＮ 列選択イネーブル信号
Ｄ０～Ｄ７ 出力データ
ＩＡＤＤ 読み出しコマンド
ＩＮＶ０～ＩＮＶ４ インバータ
ＬＡＳＴ 第１確認信号
ＬＡＳＴ２ 第２確認信号
ＮＡＮＤ０～ＮＡＮＤ２ ＮＡＮＤゲート
ＮＯＲ０ ＮＯＲゲート
ＯＥ 出力イネーブル信号
ＰＲＥ 制御パルス
ＲＡ 行アドレス
ＲＡＤＤ 読み出し行アドレス
ＲＡＳＲＷ 行アドレスストローブ信号
ＲＣＭＤ 読み出しコマンドシーケンス
ＳＲＥＦ セルフリフレッシュ信号
Ｔ１～Ｔ１１ 時間点
ＷＬ ワード線信号
ＷＲＩＴＥ 書き込み信号
Ｓ３００～Ｓ３３０ ステップ

Claims (20)

  1. メモリアレイと、
    データ入出力ピンからの読み出しコマンドシーケンスを受信し、前記読み出しコマンドシーケンスに基づいて、読み出しコマンド、読み出し行アドレス、および読み出し列アドレスを生成する入出力回路と、
    前記入出力回路に接続され、内部イネーブル信号、クロック信号、および前記読み出しコマンドを受信して、前記読み出しコマンドを復号化し、且つ前記内部イネーブル信号がディセーブル状態からイネーブル状態に変わった時に、前記クロック信号のカウントを開始し、カウントが第１クロック量に到達した時に、第１レベルの列アドレスストローブ信号を出力するカウントコマンドデコーダと、
    前記カウントコマンドデコーダに接続され、前記クロック信号、前記内部イネーブル信号、および前記列アドレスストローブ信号を受信して、前記列アドレスストローブ信号が第２レベルから前記第１レベルに変わってから前記内部イネーブル信号がイネーブル状態からディセーブル状態に変わるまでの期間、前記クロック信号をカウントし、それに基づいて、バースト長を提供するバースト長カウンタと、
    前記入出力回路および前記カウントコマンドデコーダに接続され、前記クロック信号、列選択イネーブル信号、および前記読み出し列アドレスを受信して、前記列選択イネーブル信号が前記第２レベルから前記第１レベルに変わった後に、前記クロック信号に反応し、前記読み出し列アドレスに基づいて、列選択信号を前記メモリアレイに出力する行列制御回路と、
    前記行列制御回路および前記バースト長カウンタに接続され、前記列選択イネーブル信号および前記バースト長を受信して、前記列選択イネーブル信号が前記第２レベルから前記第１レベルに変わってから前記バースト長を遅延させた後に、前記第１レベルの第１確認信号を前記行列制御回路に出力し、前記列選択信号の長さを前記バースト長の長さと等しくする遅延制御回路と、
    を含む擬似ＳＲＡＭ。
  2. 前記カウントコマンドデコーダおよび前記行列制御回路に接続され、前記クロック信号および前記列アドレスストローブ信号を受信して、前記列アドレスストローブ信号が前記第２レベルから前記第１レベルに変わった時に、前記クロック信号のカウントを開始し、カウントが第１遅延時間に到達した時に、前記第１レベルの前記列選択イネーブル信号を出力する第１カウンタをさらに含む請求項１に記載の擬似ＳＲＡＭ。
  3. 前記行列制御回路が、
    セルフリフレッシュ信号を受信し、前記セルフリフレッシュ信号が前記第２レベルにある状況において準備パルスを受信した時、前記第１レベルの行アドレスストローブ信号を出力する行制御回路と、
    前記行制御回路に接続され、前記読み出し行アドレスおよび前記行アドレスストローブ信号を受信して、前記行アドレスストローブ信号が前記第２レベルから前記第１レベルに変わった時、前記読み出し行アドレスに基づいて、ワード線信号を前記メモリアレイに出力する行アドレスラッチデコード回路と、
    を含む請求項２に記載の擬似ＳＲＡＭ。
  4. 前記カウントコマンドデコーダが行っているカウントが第２クロック量に到達した時、前記カウントコマンドデコーダが、前記準備パルスを前記行制御回路に出力する請求項３に記載の擬似ＳＲＡＭ。
  5. 前記行列制御回路が、さらに、
    前記クロック信号、前記列選択イネーブル信号、および前記第１確認信号を受信し、前記列選択イネーブル信号が前記第２レベルから前記第１レベルに変わった後に、前記クロック信号に反応して、列選択パルスシーケンスを出力する列制御回路と、
    前記列制御回路に接続され、前記読み出し列アドレスに基づいて、前記列選択パルスシーケンスに反応し、前記列選択信号を前記メモリアレイに出力する列アドレスラッチデコード回路と、
    を含む請求項３に記載の擬似ＳＲＡＭ。
  6. 前記第１確認信号が前記第２レベルから前記第１レベルに変わった時、前記第１カウンタが、前記第２レベルの前記列選択イネーブル信号を出力する請求項５に記載の擬似ＳＲＡＭ。
  7. 前記第１確認信号が前記第２レベルから前記第１レベルに変わった時、前記列制御回路が、前記列選択パルスシーケンスの出力を停止して、前記列アドレスラッチデコード回路が、前記列選択信号の出力を停止し、且つ前記列制御回路が、制御パルスを前記カウントコマンドデコーダおよび前記行制御回路に出力して、前記カウントコマンドデコーダおよび前記行制御回路が、それぞれ前記第２レベルの前記列アドレスストローブ信号および前記第２レベルの前記行アドレスストローブ信号を出力する請求項５に記載の擬似ＳＲＡＭ。
  8. 前記入出力回路および前記遅延制御回路に接続され、前記列選択イネーブル信号を受信して、前記列選択イネーブル信号が前記第２レベルから前記第１レベルに変わってから第２遅延時間を遅延させた後に、前記第１レベルの出力イネーブル信号を前記入出力回路および前記遅延制御回路に出力する入出力制御回路をさらに含み、
    前記出力イネーブル信号が前記第２レベルから前記第１レベルに変わった時、前記入出力回路が、前記メモリアレイから読み出したデータを出力する請求項１に記載の擬似ＳＲＡＭ。
  9. 前記出力イネーブル信号が前記第２レベルから前記第１レベルに変わってから前記バースト長を遅延させた後、前記遅延制御回路が、前記第２レベルのチップディセーブル信号を前記入出力制御回路に出力し、
    前記チップディセーブル信号が前記第１レベルから前記第２レベルに変わった時、前記入出力制御回路が、前記第２レベルの前記出力イネーブル信号を前記入出力回路に出力して、データの出力を終了する請求項８に記載の擬似ＳＲＡＭ。
  10. 前記遅延制御回路が、
    前記列選択イネーブル信号、前記クロック信号、前記バースト長、チップディセーブル信号、およびリセット信号を受信して、前記第１確認信号を生成するために配置された確認信号制御回路と、
    前記列選択イネーブル信号、出力イネーブル信号、前記クロック信号、前記バースト長、および前記リセット信号を受信して、前記チップディセーブル信号を生成するために配置されたチップディセーブル信号制御回路と、
    を含む請求項１に記載の擬似ＳＲＡＭ。
  11. 前記確認信号制御回路が、
    前記列選択イネーブル信号を前記バースト長に等しい時間遅延させ、前記第１確認信号を生成するために配置された第１遅延回路と、
    前記クロック信号をカウントして、前記列選択イネーブル信号の遅延時間を前記バースト長と等しくなるように設定するために配置された第１カウント回路と
    を含み、前記チップディセーブル信号制御回路が、
    書き込み信号に基づいて、前記出力イネーブル信号または前記列選択イネーブル信号を出力として選択するために配置された選択回路と、
    読み出し操作において、前記選択回路が提供した前記出力イネーブル信号を前記バースト長に等しい時間遅延させ、第２確認信号を生成するために配置された第２遅延回路と、
    前記クロック信号をカウントして、前記出力イネーブル信号の遅延時間を前記バースト長と等しくなるように設定するために配置された第２カウント回路と、
    論理回路と、
    前記第２確認信号、前記内部イネーブル信号、および前記リセット信号を受信して、前記論理回路により前記チップディセーブル信号を生成するために配置されたフリップフロップと、
    を含む請求項１０に記載の擬似ＳＲＡＭ。
  12. 擬似ＳＲＡＭに適用される読み出し方法であって、
    データ入出力ピンからの読み出しコマンドシーケンスを受信し、前記読み出しコマンドシーケンスに基づいて、読み出しコマンド、読み出し行アドレス、読み出し列アドレスを生成するステップと、
    前記読み出しコマンドを復号化し、且つ前記内部イネーブル信号がディセーブル状態からイネーブル状態に変わった時に、前記クロック信号のカウントを開始し、カウントが第１クロック量に到達した時に、第１レベルの列アドレスストローブ信号を出力するステップと、
    前記列アドレスストローブ信号が第２レベルから前記第１レベルに変わってから前記内部イネーブル信号がイネーブル状態からディセーブル状態に変わるまでの期間、前記クロック信号をカウントし、それに基づいて、バースト長を提供するステップと、
    前記列選択イネーブル信号が前記第２レベルから前記第１レベルに変わってから前記バースト長を遅延させた後に、前記第１レベルの第１確認信号を出力して、列選択信号の長さを前記バースト長の長さと等しくするステップと、
    を含む読み出し方法。
  13. 前記列アドレスストローブ信号が前記第２レベルから前記第１レベルに変わった時に、前記クロック信号のカウントを開始し、カウントが第１遅延時間に到達した時に、前記第１レベルの前記列選択イネーブル信号を出力するステップをさらに含む請求項１２に記載の読み出し方法。
  14. 前記列選択イネーブル信号が前記第２レベルから前記第１レベルに変わった後に、前記クロック信号に反応し、前記読み出し列アドレスに基づいて、前記列選択信号をメモリアレイに出力するステップをさらに含む請求項１３に記載の読み出し方法。
  15. 前記列選択イネーブル信号が前記第２レベルから前記第１レベルに変わった後に、前記クロック信号に反応し、前記読み出し列アドレスに基づいて、前記列選択信号を前記メモリアレイに出力するステップが、
    前記クロック信号、前記列選択イネーブル信号、および前記第１確認信号を受信し、前記列選択イネーブル信号が前記第２レベルから前記第１レベルに変わった後に、前記クロック信号に反応して、列選択パルスシーケンスを出力するステップと、
    前記読み出し列アドレスに基づいて、前記列選択パルスシーケンスに反応し、前記列選択信号を前記メモリアレイに出力するステップと、
    を含む請求項１４に記載の読み出し方法。
  16. 前記第１確認信号が前記第２レベルから前記第１レベルに変わった時、前記第２レベルの前記列選択イネーブル信号を出力するステップをさらに含む請求項１５に記載の読み出し方法。
  17. 前記第１確認信号が前記第２レベルから前記第１レベルに変わった時、前記列選択パルスシーケンスの出力を停止して、前記列選択信号の出力を停止し、且つ制御パルスを出力して、それぞれ前記第２レベルの前記列アドレスストローブ信号および前記第２レベルの行アドレスストローブ信号を出力するステップをさらに含む請求項１５に記載の読み出し方法。
  18. 出力イネーブル信号が前記第２レベルから前記第１レベルに変わってから前記バースト長を遅延させた後に、前記第２レベルのチップディセーブル信号を出力するステップと、
    前記チップディセーブル信号が前記第１レベルから前記第２レベルに変わった時、前記第２レベルの前記出力イネーブル信号を出力して、データの出力を終了するステップと、
    をさらに含む請求項１２に記載の読み出し方法。
  19. 前記第１レベルの前記第１確認信号を出力するステップが、
    前記列選択イネーブル信号、前記クロック信号、前記バースト長、チップディセーブル信号、およびリセット信号に基づいて、前記第１確認信号を生成するステップを含み、
    前記読み出し方法が、さらに、
    前記列選択イネーブル信号、出力イネーブル信号、前記クロック信号、前記バースト長、および前記リセット信号に基づいて、前記チップディセーブル信号を生成するステップを含む請求項１２に記載の読み出し方法。
  20. 前記列選択イネーブル信号、前記クロック信号、前記バースト長、前記チップディセーブル信号、および前記リセット信号に基づいて、前記第１確認信号を生成するステップが、
    前記列選択イネーブル信号を前記バースト長に等しい時間遅延させ、前記第１確認信号を生成するステップと、
    前記クロック信号をカウントして、前記列選択イネーブル信号の遅延時間を前記バースト長と等しくなるように設定するステップと、
    を含み、前記列選択イネーブル信号、前記出力イネーブル信号、前記クロック信号、前記バースト長、および前記リセット信号に基づいて、前記チップディセーブル信号を生成するステップが、
    書き込み信号に基づいて、前記出力イネーブル信号または前記列選択イネーブル信号を出力として選択するステップと、
    読み出し操作において、提供された前記出力イネーブル信号を前記バースト長に等しい時間遅延させ、第２確認信号を生成するステップと、
    前記クロック信号をカウントして、前記出力イネーブル信号の遅延時間を前記バースト長と等しくなるように設定するステップと、
    前記第２確認信号、前記内部イネーブル信号、および前記リセット信号に基づいて、前記チップディセーブル信号を生成するステップと、
    を含む請求項１９に記載の読み出し方法。
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