CN117012249A - 伪静态随机存取存储器及其读取方法 - Google Patents

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Abstract

本发明提供一种伪静态随机存取存储器及其读取方法。计数及命令解码器在自内部使能信号从禁能状态变为使能状态时开始对时钟信号进行计数，当计数到达第一时钟量时输出第一电平的列地址选通信号。在列地址选通信号从第二电平变为第一电平至内部使能信号从使能状态变为禁能状态为止的期间，突发长度计数器对时钟信号进行计数，据以提供突发长度。延迟控制电路输出第一电平的第一确认信号至行与列控制电路，使列选择信号的长度等于突发长度。

Description

伪静态随机存取存储器及其读取方法
技术领域
本发明涉及一种存储器的读取方法，且尤其涉及一种伪静态随机存取存储器及其读取方法。
背景技术
近年来在半导体存储器的发展中，因应高速存取与微型化的需求，对于同时具有静态随机存取存储器及动态随机存取存储器(Dynamic Random Access Memory，DRAM)的优点的伪静态随机存取存储器(Pseudo Static Random Access Memory，pSRAM)的需求持续增加，特别是运用在移动装置中。
在传统的pSRAM中，为了减少外部接脚的数量，通过芯片使能信号(CE#)接脚、芯片时钟信号(CLK)接脚与数据输入输出接脚ADQ来控制数据的读出。芯片使能接脚被配置以提供芯片使能信号CE#，以使能或禁能pSRAM。当pSRAM被使能时，可通过数据输入输出接脚ADQ来接收命令及地址，且pSRAM中的输入接受器被使能以根据所接收的命令及地址开始对存储单元进行存取，并且在读取延迟后通过数据输入输出接脚ADQ来输出数据。此外，读取操作是响应于芯片使能信号CE#的上升缘而结束，亦即pSRAM停止输出数据与停止产生列选择信号CSL的列选择脉冲，且字线信号WL在列选择信号CSL的最后一个脉冲下降之后被关闭(例如变为低电位)。当pSRAM被禁能时(即处于待命状态)，输入接受器亦被禁能以节省能耗。然而，基于上述的控制方法将产生固定长度(即N个列选择脉冲)的列选择信号CSL，且上述固定长度大于数据输入输出接脚ADQ输出数据所需的时间长度，使得在数据输入输出接脚ADQ输出数据的期间维持列选择脉冲的输出。换句话说，列选择信号CSL具有多余的脉冲，从而造成不必要的能耗。并且，由于下一个操作(例如刷新操作或存取操作)需在字线信号WL被关闭后才能被执行，因此上述的控制方法亦存在操作时间长的问题。
在pSRAM使用双倍数据率同步动态随机存取存储器(Double Data RateSynchronous Dynamic Random Access Memory，DDR SDRAM)的单元结构的情况下，当进行读取操作时，可根据一个列选择信号CSL的周期(cycle)来读取两笔数据。然而，上述问题在此情况会变得更严重。
发明内容
本发明提供一种伪静态随机存取存储器及其读取方法，可根据读取数据的数量来动态调整列选择信号CSL的长度。
本发明的伪静态随机存取存储器包括存储器阵列、输入输出电路、计数及命令解码器、突发长度计数器、行与列控制电路、延迟控制电路及输入输出控制电路。输入输出电路接收来自数据输入输出接脚的读取命令序列，并根据读取命令序列产生读取命令、读取行地址及读取列地址。计数及命令解码器接收内部使能信号、时钟信号及读取命令，对读取命令进行解码，并且在自内部使能信号从禁能状态变为使能状态时开始对时钟信号进行计数，当计数到达第一时钟量时输出第一电平的列地址选通信号。突发长度计数器接收时钟信号、内部使能信号及列地址选通信号。在列地址选通信号从第二电平变为第一电平至内部使能信号从使能状态变为禁能状态为止的期间，突发长度计数器对时钟信号进行计数，据以提供突发长度。行与列控制电路接收时钟信号、列选择使能信号及读取列地址。当列选择使能信号从第二电平变为第一电平后，行与列控制电路反应于时钟信号而根据读取列地址输出列选择信号至存储器阵列。延迟控制电路接收列选择使能信号及突发长度。在自列选择使能信号从第二电平变为第一电平起延迟突发长度后，延迟控制电路输出第一电平的第一确认信号至行与列控制电路，使列选择信号的长度等于突发长度。
本发明的伪静态随机存取存储器的读取方法包括下列步骤：接收来自数据输入输出接脚的读取命令序列，并根据读取命令序列产生读取命令、读取行地址、读取列地址；对读取命令进行解码，并且在自内部使能信号从禁能状态变为使能状态时开始对时钟信号进行计数，当计数到达第一时钟量时输出第一电平的列地址选通信号；在列地址选通信号从第二电平变为第一电平至内部使能信号从使能状态变为禁能状态为止的期间对时钟信号进行计数，据以提供突发长度；以及在自列选择使能信号从第二电平变为第一电平起延迟突发长度后输出第一电平的第一确认信号至行与列控制电路，使列选择信号的长度等于突发长度。
基于上述，每当进行读取操作时，本发明的伪静态随机存取存储器可计算出适合于读取数据数量的突发长度，并且让列选择信号的长度等于突发长度。由此，可避免产生不必要的列选择信号，减少电流消耗，并且加快读取操作的处理速度。
附图说明
图1是依照本发明一实施例的一种伪静态随机存取存储器的电路示意图；
图2A是依照本发明一实施例的一种确认信号控制电路的电路示意图；
图2B是依照本发明一实施例的一种芯片禁能信号控制电路的电路示意图；
图3是依照本发明一实施例的一种伪静态随机存取存储器的读取操作的波形示意图；
图4是依照本发明一实施例的一种伪静态随机存取存储器的读取方法的流程图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同组件符号在附图和描述中用来表示相同或相似部分。
以下请参照图1，本发明一实施例的pSRAM 100包括输入输出电路110、计数及命令解码器120、第一计数器130、第二计数器(或称为突发长度计数器)140、行与列控制电路150、延迟控制电路160、存储器阵列170及输入输出控制电路180。在本实施例中，输入输出电路110包括输入接受器111以及先进先出(FIFO)电路112。当进行读取操作时，输入接受器111可接收到来自数据输入输出接脚ADQ的读取命令序列RCMD。输入输出电路110可根据读取命令序列RCMD产生读取命令IADD、读取行地址RADD、读取列地址CADD，并且将读取命令IADD提供至计数及命令解码器120，将读取行地址RADD及读取列地址CADD提供至行与列控制电路150。先进先出电路112则受控于来自输入输出控制电路180的输出使能信号OE而进行数据的输出。
计数及命令解码器120耦接输入输出电路110，且可接收内部使能信号CEACT及时钟信号CKI。在本实施列中，可通过输入输出电路110将从外部接收到的芯片使能信号CE#及芯片时钟信号CLK分别作为内部使能信号CEACT及时钟信号CKI以供pSRAM 100的内部组件使用。如图3所示，相对于芯片使能信号CE#，内部使能信号CEACT是极性反转的波形，芯片时钟信号CLK与时钟信号CKI的波形则相同。
计数及命令解码器120可对读取命令IADD进行解码，以获知是否要进行读取操作。在要进行读取操作的情况下，芯片使能信号CE#会变为使能状态(例如为低逻辑电平)，内部使能信号CEACT同样也会变为使能状态(例如为高逻辑电平)。计数及命令解码器120可在自内部使能信号CEACT从禁能状态变为使能状态时开始对时钟信号CKI进行计数。
当计数到达第一时钟量时，计数及命令解码器120可输出第一电平的列地址选通信号CAS至第一计数器130及第二计数器140。在本实施例中，第一时钟量例如为开始计数后时钟信号CKI的第4个时钟的上升缘。
第一计数器130耦接计数及命令解码器120，且接收时钟信号CKI及列地址选通信号CAS。当来自计数及命令解码器120的列地址选通信号CAS从第二电平变为第一电平时，第一计数器130开始对时钟信号CKI进行计数。在本实施例中，第一电平为高逻辑电平，第二电平为低逻辑电平，但本发明并不以此为限。
当计数到达第一延迟时间时，第一计数器130可输出第一电平的列选择使能信号CSLEN至行与列控制电路150、延迟控制电路160及输入输出控制电路180。在本实施例中，第一延迟时间例如为2.5个时钟信号CKI的周期，但本发明并不以此为限，本领域技术人员可以根据本发明的教示视其实际需求以此类推。
第二计数器140耦接计数及命令解码器120，且接收时钟信号CKI、内部使能信号CEACT及列地址选通信号CAS。当列地址选通信号CAS从第二电平变为第一电平时，第二计数器140也会开始对时钟信号CKI进行计数，直到内部使能信号CEACT从使能状态变为禁能状态为止。也就是说，第二计数器140可在来自计数及命令解码器120的列地址选通信号CAS从第二电平变为第一电平起至内部使能信号CEACT从使能状态变为禁能状态为止的期间对时钟信号CKI进行计数，据以提供突发长度(burst length)BLC。本实施例中，内部使能信号CEACT可用来决定突发长度BLC。举例来说，每当进行读取操作时，来自存储器外部的芯片使能信号CE#可根据读取数据的数量动态改变转为禁能状态(例如为高逻辑电平)的时间点，内部使能信号CEACT也会随之改变。如此一来，第二计数器140可在列地址选通信号CAS从第二电平变为第一电平起至内部使能信号CEACT从使能状态变为禁能状态为止的期间对时钟信号CKI进行计数，在内部使能信号CEACT变为禁能状态后的下一个时钟信号CKI的上升缘时停止计数，并将计数结果作为突发长度BLC提供至延迟控制电路160。
行与列控制电路150耦接输入输出电路110、计数及命令解码器120及第一计数器130，且接收时钟信号CKI、列选择使能信号CSLEN及读取列地址CADD。当列选择使能信号CSLEN从第二电平变为第一电平后，行与列控制电路150可反应于时钟信号CKI而根据读取列地址CADD输出列选择信号CSL至存储器阵列170。
延迟控制电路160耦接行与列控制电路150、第一计数器130及第二计数器140，且接收列选择使能信号CSLEN、突发长度BLC及内部使能信号CEACT。在自列选择使能信号CSLEN从第二电平变为第一电平起延迟突发长度BLC后，延迟控制电路160可输出第一电平的第一确认信号LAST至行与列控制电路150，使列选择信号CSL的长度(即周期的数量)等于突发长度BLC。
详细来说，于本发明的一实施例中，延迟控制电路160包括确认信号控制电路200与芯片禁能信号控制电路300。如图2A所示，确认信号控制电路200被配置为接收列选择使能信号CSLEN、时钟信号CKI、突发长度BLC、芯片禁能信号CEN与重置信号RST，以产生第一确认信号LAST。确认信号控制电路200包括第一延迟电路210与第一计数电路220，第一延迟电路210被配置为将列选择使能信号CSLEN延迟等于突发长度BLC的时间，以产生第一确认信号LAST。第一计数电路220被配置以计数时钟信号CKI，以将列选择使能信号CSLEN的延迟时间设定为等于突发长度BLC。例如，当突发长度BLC等于4个时钟周期的时钟信号CKI时，在列选择使能信号CSLEN变为第一电平后，第一延迟电路210会将第一确认信号LAST在时钟信号CKI的第4个时钟周期变为第一电平。此外，当芯片禁能信号CEN或重置信号RST变为第二电平时，第一确认信号LAST将被重置为第二电平。
另外，如图2B所示，芯片禁能信号控制电路300包括选择电路310、第二延迟电路320、第二计数电路330、正反器340以及逻辑电路350。选择电路310被配置以根据写入信号WRITE选择输出使能信号OE或列选择使能信号CSLEN作为输出，且将所选择的结果提供至第二延迟电路320。在读取操作中，选择电路选择输出使能信号OE作为输出，并将输出使能信号OE提供至第二延迟电路320。第二延迟电路320被配置为将输出使能信号OE延迟等于突发长度BLC的时间，以产生第二确认信号LAST2。第二计数电路330被配置以计数时钟信号CKI，以将输出使能信号OE的延迟时间设定为等于突发长度BLC。例如，当突发长度BLC等于4个时钟周期的时钟信号CKI时，在输出使能信号OE变为第一电平后，第二确认信号LAST2在时钟信号CKI的第4个时钟周期变为第一电平。正反器340被配置为接收第二确认信号LAST2、内部使能信号CEACT与重置信号RST，以产生芯片禁能信号CEN。如图2B所示，正反器340包括反相器INV0～INV3以及与非门NAND0～NAND2。详细来说，正反器340根据内部使能信号CEACT的上升缘被设置(Set)，根据第二确认信号LAST2的上升缘或变为第二电平的重置信号RST被重置。此外，正反器340的输出端可耦接至逻辑电路350，且经由逻辑电路350产生芯片禁能信号CEN。如图2B所示，逻辑电路350包括延迟单元352、或非门NOR0以及反相器INV4。
本实施例中，行与列控制电路包括行控制电路151、行地址锁存及解码电路152、列控制电路153及列地址锁存及解码电路154。行控制电路151被配置以接收用以表示是否进行自刷新操作的自刷新信号SREF。在本实施列中，当自刷新信号SREF处于第一电平时，表示pSRAM 100正进行自刷新操作。
另一方面，当计数及命令解码器120所进行的对时钟信号CKI的计数到达第二时钟量时，计数及命令解码器120可输出就绪脉冲ACTP至行控制电路151。在本实施例中，第二时钟量例如为开始计数后时钟信号CKI的第3个时钟的上升缘。当行控制电路151在自刷新信号SREF处于第二电平的情况(即表示未有自刷新操作)下接收到就绪脉冲ACTP时，行控制电路151可输出第一电平的行地址选通信号RASRW至行地址锁存及解码电路152。
行地址锁存及解码电路152耦接行控制电路151，且接收读取行地址RADD及行地址选通信号RASRW。当行地址选通信号RASRW从第二电平变为第一电平时，行地址锁存及解码电路152可根据读取行地址RADD选定要进行读取的存储单元行地址，并输出对应的字线信号WL至存储器阵列170。
列控制电路153接收时钟信号CKI、列选择使能信号CSLEN及第一确认信号LAST。当列选择使能信号CSLEN从第二电平变为第一电平后，列控制电路153可反应于时钟信号CKI而输出列选择脉冲序列CASP至列地址锁存及解码电路154。
列地址锁存及解码电路154接收读取列地址CADD并耦接至列控制电路153，且被配置为根据读取列地址CADD选定要进行读取的存储单元列地址，并反应于列选择脉冲序列CASP输出对应的列选择信号CSL至存储器阵列170。如此一来，pSRAM 100可经由字线信号WL及列选择信号CSL读取存储于存储器阵列170内的数据，并且将所读取的输出数据D0～D7依序传送至输入输出电路110中的先进先出电路112。
然后，在自列选择使能信号CSLEN从第二电平变为第一电平起延迟突发长度BLC后(也就是列选择信号CSL的长度已达到突发长度BLC时)，延迟控制电路160可将第一确认信号LAST从第二电平变为第一电平。据此，列控制电路153可停止输出列选择脉冲序列CASP，使列地址锁存及解码电路154停止输出列选择信号CSL。
并且，当第一确认信号LAST从第二电平变为第一电平时，列控制电路153可输出控制脉冲PRE至计数及命令解码器120及行控制电路151，以使计数及命令解码器120及行控制电路151分别输出第二电平的列地址选通信号CAS及第二电平的行地址选通信号RASRW。
类似地，当第一确认信号LAST从第二电平变为第一电平时，第一计数器130也会输出第二电平的列选择使能信号CSLEN。
本实施例中，输入输出控制电路180耦接第一计数器130、输入输出电路110及延迟控制电路160，且接收列选择使能信号CSLEN。在自列选择使能信号CSLEN从第二电平变为第一电平起延迟第二延迟时间后，输入输出控制电路180可输出第一电平的输出使能信号OE至输入输出电路110及延迟控制电路160。如此一来，当输出使能信号OE从第二电平变为第一电平时，先进先出电路112可开始将从存储器阵列170读取的输出数据D0～D7传送至数据输入输出接脚ADQ以进行输出。第二延迟时间例如为3个时钟信号CKI的周期，但本发明并不以此为限，本领域技术人员可以根据本发明的教示视实际需求以此类推。
另一方面，在自输出使能信号OE从第二电平变为第一电平起延迟突发长度BLC后，延迟控制电路160可输出第二电平的芯片禁能信号CEN至输入输出控制电路180。
当芯片禁能信号CEN从第一电平变为第二电平时，输入输出控制电路180可输出第二电平的输出使能信号OE至输入输出电路110，以结束数据输出，并且待命下一个动作。
关于本实施例，第一计数器130与第二计数器140可以是习知具有计数功能的计数电路(但不限于此)。存储器阵列170例如是适用于pSRAM的DRAM数组。输入输出电路110、计数及命令解码器120、行与列控制电路150、延迟控制电路160及输入输出控制电路180也都可以是由在集成电路领域中本领域技术人员所熟知的存储器电路架构来执行。
为了更清楚描述本发明的技术，以下举例对本案的信号时序进行详细说明。图3是依照本发明一实施例的一种pSRAM的读取操作的波形示意图。请同时参照图1及图3，对pSRAM 100的读取操作进行说明。在以下说明中，第一电平例如为高逻辑电平，第二电平例如为低逻辑电平，但本发明并不以此为限。
如图3所示，首先，当要进行读取操作时，于时间点T1，内部使能信号CEACT(芯片使能信号CE#的反转)会从禁能状态变为使能状态(例如从低逻辑电平变为高逻辑电平)。据此，延迟控制电路160可输出第一电平的芯片禁能信号CEN至输入输出控制电路110，以接收来自数据输入输出接脚ADQ的读取命令序列RCMD。如图3所示，读取命令序列RCMD包括命令CMD、行地址RA及列地址CA。输入输出电路110可根据读取命令序列RCMD产生读取命令IADD、读取行地址RADD及读取列地址CADD。
例如，于本实施例中，命令CMD在内部使能信号CEACT(芯片使能信号CE#)变为使能状态后的时钟信号CKI的第1个时钟周期的上升缘被输入，接着行地址RA依序在时钟信号CKI的第1个时钟周期的下降缘、第2个时钟周期的上升缘及第2个时钟周期的下降缘被输入，接着所有的被输入的行地址RA被闸锁为读取行地址RADD。
计数及命令解码器120可在自内部使能信号CEACT从禁能状态变为使能状态时开始对时钟信号CKI进行计数。如图3所示，当计数到达第3个时钟周期的上升缘时(即时间点T2)，计数及命令解码器120可输出就绪脉冲ACTP至行控制电路151。当在自刷新信号SREF处于第二电平的情况下接收到就绪脉冲ACTP时，行控制电路151可输出第一电平的行地址选通信号RASRW。
如图3所示，当行地址选通信号RASRW从第二电平变为第一电平时，于时间点T3，行地址锁存及解码电路152可输出对应的字线信号WL。
如图3所示，当计数及命令解码器120对时钟信号CKI的计数到达第4个时钟周期的上升缘时(即时间点T4)，计数及命令解码器120可输出第一电平的列地址选通信号CAS。例如，于本实施例中，在第3个时钟周期的下降缘，所有的列地址被完成输入，之后第一电平的列地址选通信号CAS被输出。
当列地址选通信号CAS从第二电平变为第一电平时，第二计数器140开始对时钟信号CKI进行计数。
另一方面，当列地址选通信号CAS从第二电平变为第一电平时，第一计数器130也开始对时钟信号CKI进行计数。如图3所示，当计数到达2.5个时钟信号CKI的周期(2.5CLK)时(即时间点T5)，第一计数器130可输出第一电平的列选择使能信号CSLEN。
如图3所示，当列选择使能信号CSLEN从第二电平变为第一电平后，列控制电路153可反应于时钟信号CKI而输出列选择脉冲序列CASP，列地址锁存及解码电路154可根据读取列地址CADD选定要进行读取的存储单元列地址，并反应于列选择脉冲序列CASP输出对应的列选择信号CSL，以开始搭配字线信号WL对存储器阵列170进行读取。
如图3所示，于时间点T6，内部使能信号CEACT(芯片使能信号CE#的反转)从使能状态变为禁能状态(例如从高逻辑电平变为低逻辑电平)。据此，第二计数器140可在接下来时钟信号CKI的上升缘时停止计数并将计数结果作为突发长度BLC提供至延迟控制电路160。
接着，如图3所示，在自列选择使能信号CSLEN于时间点T5从第二电平变为第一电平起延迟3个时钟信号CKI的周期(3CLK)后(即时间点T7)，输入输出控制电路180可输出第一电平的输出使能信号OE，由此使先进先出电路112可开始将从存储器阵列170读取的输出数据D0～D7传送至数据输入输出接脚ADQ以进行输出。
另一方面，在自列选择使能信号CSLEN于时间点T5从第二电平变为第一电平起延迟突发长度BLC(相当于4CLK)后(即时间点T8)，延迟控制电路160可输出第一电平的第一确认信号LAST。
如图3所示，当第一确认信号LAST从第二电平变为第一电平时，列控制电路153可停止输出列选择脉冲序列CASP，列地址锁存及解码电路停止154可停止输出列选择信号CSL。同时，列控制电路153可输出控制脉冲PRE至计数及命令解码器120及行控制电路151，以使计数及命令解码器120及行控制电路151分别输出第二电平的列地址选通信号CAS及第二电平的行地址选通信号RASRW。类似地，如图3所示，当第一确认信号LAST从第二电平变为第一电平时，第一计数器130也会输出第二电平的列选择使能信号CSLEN。
如图3所示，于时间点T9，由于行地址选通信号RASRW从第一电平变为第二电平，行地址锁存及解码电路152也停止输出字线信号WL。
另一方面，延迟控制电路160从输入输出电路180接收输出使能信号OE。在自输出使能信号OE于时间点T7从第二电平变为第一电平起，延迟控制电路160可在延迟突发长度BLC(相当于4CLK)后，产生第一电平的第二确认信号LAST2，从而于时间点T10输出第二电平的芯片禁能信号CEN。
由于芯片禁能信号CEN从第一电平变为第二电平，于时间点T11，输入输出控制电路180可输出第二电平的输出使能信号OE至输入输出电路110，以结束输出数据D0～D7的输出操作。
基于上述操作方式，本发明的pSRAM可计算出适合于读取数据数量的突发长度，并且让列选择信号序列的长度等于突发长度。由于可将列选择信号CSL的长度缩短，完成读取操作的时间也随之提前，与目前的习知技术相比，电流消耗较小，操作速度也较快。此外，值得说明的是，在习知的pSRAM的读取操作中，为了停止产生列选择信号CSL的脉冲，必须将芯片使能信号CE#转态成禁能状态，也就是芯片使能信号CE#的上升缘是用来表示读取操作的结束。相对地，在本实施例中，芯片使能信号CE#的上升缘是用来指示计数突发长度的结束时间点，而与读取操作的结束不直接相关。
如图4所示，本发明的一实施例的pSRAM的读取方法包括下列步骤。接收来自数据输入输出接脚的读取命令序列，并根据读取命令序列产生读取命令、读取行地址、读取列地址(步骤S300)。接着，对读取命令进行解码，并且在自内部使能信号从禁能状态变为使能状态时开始对时钟信号进行计数，当计数到达第一时钟量时输出第一电平的列地址选通信号(步骤S310)。在列地址选通信号从第二电平变为第一电平至内部使能信号从使能状态变为禁能状态为止的期间对时钟信号进行计数，据以提供突发长度(步骤S320)。最后，在自列选择使能信号从第二电平变为第一电平起延迟突发长度后输出第一电平的第一确认信号，使列选择信号的长度等于突发长度(步骤S330)。上述步骤S300、S310、S320及S330的细节可参照图1至图3的实施例，在此则不再赘述。
综上所述，每当进行读取操作时，本发明的pSRAM可计算出适合于读取数据数量的突发长度，并且让列选择信号序列的长度等于突发长度。如此一来，完成读取操作所花费的时间变少，从而达到减少不必要的电流消耗以及提早处理下一个动作(例如刷新操作或存取操作)的效果。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (20)

1.一种伪静态随机存取存储器，其特征在于，包括：
存储器阵列；
输入输出电路，接收来自数据输入输出接脚的读取命令序列，并根据所述读取命令序列产生读取命令、读取行地址及读取列地址；
计数及命令解码器，耦接所述输入输出电路，接收内部使能信号、时钟信号及所述读取命令，对所述读取命令进行解码，并且在自所述内部使能信号从禁能状态变为使能状态时开始对所述时钟信号进行计数，当计数到达第一时钟量时输出第一电平的列地址选通信号；
突发长度计数器，耦接所述计数及命令解码器，接收所述时钟信号、所述内部使能信号及所述列地址选通信号，在所述列地址选通信号从第二电平变为所述第一电平起至所述内部使能信号从使能状态变为禁能状态为止的期间对所述时钟信号进行计数，据以提供突发长度；
行与列控制电路，耦接所述输入输出电路及所述计数及命令解码器，接收所述时钟信号、列选择使能信号及所述读取列地址，当所述列选择使能信号从所述第二电平变为所述第一电平后反应于所述时钟信号而根据所述读取列地址输出列选择信号至所述存储器阵列；以及
延迟控制电路，耦接所述行与列控制电路及所述突发长度计数器，接收所述列选择使能信号及所述突发长度，在自所述列选择使能信号从所述第二电平变为所述第一电平起延迟所述突发长度后输出所述第一电平的第一确认信号至所述行与列控制电路，使所述列选择信号的长度等于所述突发长度。
2.根据权利要求1所述的伪静态随机存取存储器，其特征在于，还包括：
第一计数器，耦接所述计数及命令解码器及所述行与列控制电路，接收所述时钟信号及所述列地址选通信号，当所述列地址选通信号从所述第二电平变为所述第一电平时开始对所述时钟信号进行计数，当计数到达第一延迟时间时输出所述第一电平的所述列选择使能信号。
3.根据权利要求2所述的伪静态随机存取存储器，其特征在于，所述行与列控制电路包括：
行控制电路，接收自刷新信号，当在所述自刷新信号处于所述第二电平的情况下接收到就绪脉冲时，输出所述第一电平的行地址选通信号；以及
行地址锁存及解码电路，耦接所述行控制电路，接收所述读取行地址及所述行地址选通信号，当所述行地址选通信号从所述第二电平变为所述第一电平时，根据所述读取行地址输出字线信号至所述存储器阵列。
4.根据权利要求3所述的伪静态随机存取存储器，其特征在于，当所述计数及命令解码器所进行的计数到达第二时钟量时，所述计数及命令解码器输出所述就绪脉冲至所述行控制电路。
5.根据权利要求3所述的伪静态随机存取存储器，其特征在于，所述行与列控制电路还包括：
列控制电路，接收所述时钟信号、所述列选择使能信号及所述第一确认信号，当所述列选择使能信号从所述第二电平变为所述第一电平后反应于所述时钟信号而输出列选择脉冲序列；以及
列地址锁存及解码电路，耦接所述列控制电路，根据所述读取列地址而反应于所述列选择脉冲序列输出所述列选择信号至所述存储器阵列。
6.根据权利要求5所述的伪静态随机存取存储器，其特征在于，当所述第一确认信号从所述第二电平变为所述第一电平时，所述第一计数器输出所述第二电平的所述列选择使能信号。
7.根据权利要求5所述的伪静态随机存取存储器，其特征在于，当所述第一确认信号从所述第二电平变为所述第一电平时，所述列控制电路停止输出所述列选择脉冲序列，致使所述列地址锁存及解码电路停止输出所述列选择信号，并且所述列控制电路输出控制脉冲至所述计数及命令解码器及所述行控制电路，以使所述计数及命令解码器及所述行控制电路分别输出所述第二电平的所述列地址选通信号及所述第二电平的所述行地址选通信号。
8.根据权利要求1所述的伪静态随机存取存储器，其特征在于，还包括：
输入输出控制电路，耦接所述输入输出电路及所述延迟控制电路，接收所述列选择使能信号，在自所述列选择使能信号从所述第二电平变为所述第一电平起延迟第二延迟时间后输出所述第一电平的输出使能信号至所述输入输出电路及所述延迟控制电路，
当所述输出使能信号从所述第二电平变为所述第一电平时，所述输入输出电路将从所述存储器阵列读取的数据进行输出。
9.根据权利要求8所述的伪静态随机存取存储器，其特征在于，在自所述输出使能信号从所述第二电平变为所述第一电平起延迟所述突发长度后，所述延迟控制电路输出所述第二电平的芯片禁能信号至所述输入输出控制电路，
当所述芯片禁能信号从所述第一电平变为所述第二电平时，所述输入输出控制电路输出所述第二电平的所述输出使能信号至所述输入输出电路，以结束数据输出。
10.根据权利要求1所述的伪静态随机存取存储器，其特征在于，所述延迟控制电路包括：
确认信号控制电路，被配置为接收所述列选择使能信号、所述时钟信号、所述突发长度、芯片禁能信号以及重置信号，以产生所述第一确认信号；以及
芯片禁能信号控制电路，被配置为接收所述列选择使能信号、输出使能信号、所述时钟信号、所述突发长度以及所述重置信号，以产生所述芯片禁能信号。
11.根据权利要求10所述的伪静态随机存取存储器，其特征在于，所述确认信号控制电路包括：
第一延迟电路，被配置为将所述列选择使能信号延迟等于所述突发长度的时间，以产生所述第一确认信号；以及
第一计数电路，被配置以计数所述时钟信号，以将所述列选择使能信号的延迟时间设定为等于所述突发长度，
所述芯片禁能信号控制电路包括：
选择电路，被配置以根据写入信号选择所述输出使能信号或所述列选择使能信号作为输出；
第二延迟电路，被配置为在读取操作中，将由所述选择电路所提供的所述输出使能信号延迟等于所述突发长度的时间，以产生第二确认信号；
第二计数电路，被配置以计数所述时钟信号，以将所述输出使能信号的延迟时间设定为等于所述突发长度；
逻辑电路；以及
正反器，被配置为接收所述第二确认信号、所述内部使能信号与所述重置信号，以经由所述逻辑电路产生所述芯片禁能信号。
12.一种读取方法，适用于伪静态随机存取存储器，其特征在于，包括：
接收来自数据输入输出接脚的读取命令序列，并根据所述读取命令序列产生读取命令、读取行地址、读取列地址；
对所述读取命令进行解码，并且在自内部使能信号从禁能状态变为使能状态时开始对时钟信号进行计数，当计数到达第一时钟量时输出第一电平的列地址选通信号；
在所述列地址选通信号从第二电平变为所述第一电平至所述内部使能信号从使能状态变为禁能状态为止的期间对所述时钟信号进行计数，据以提供突发长度；以及
在自列选择使能信号从所述第二电平变为所述第一电平起延迟所述突发长度后输出所述第一电平的第一确认信号，使列选择信号的长度等于所述突发长度。
13.根据权利要求12所述的读取方法，其特征在于，还包括：
当所述列地址选通信号从所述第二电平变为所述第一电平时开始对所述时钟信号进行计数，当计数到达第一延迟时间时输出所述第一电平的所述列选择使能信号。
14.根据权利要求13所述的读取方法，其特征在于，还包括：
当所述列选择使能信号从所述第二电平变为所述第一电平后反应于所述时钟信号而根据所述读取列地址输出所述列选择信号至存储器阵列。
15.根据权利要求14所述的读取方法，其特征在于，当所述列选择使能信号从所述第二电平变为所述第一电平后反应于所述时钟信号而根据所述读取列地址输出所述列选择信号至所述存储器阵列的步骤包括：
接收所述时钟信号、所述列选择使能信号及所述第一确认信号，当所述列选择使能信号从所述第二电平变为所述第一电平后，反应于所述时钟信号而输出列选择脉冲序列；以及
根据所述读取列地址而反应于所述列选择脉冲序列输出所述列选择信号至所述存储器阵列。
16.根据权利要求15所述的读取方法，其特征在于，还包括：
当所述第一确认信号从所述第二电平变为所述第一电平时，输出所述第二电平的所述列选择使能信号。
17.根据权利要求15所述的读取方法，其特征在于，还包括：
当所述第一确认信号从所述第二电平变为所述第一电平时，停止输出所述列选择脉冲序列，致使停止输出所述列选择信号，并且输出控制脉冲，以分别输出所述第二电平的所述列地址选通信号及所述第二电平的行地址选通信号。
18.根据权利要求12所述的读取方法，其特征在于，还包括：
在自输出使能信号从所述第二电平变为所述第一电平起延迟所述突发长度后，输出所述第二电平的芯片禁能信号；以及
当所述芯片禁能信号从所述第一电平变为所述第二电平时，输出所述第二电平的所述输出使能信号，以结束数据输出。
19.根据权利要求12所述的读取方法，其特征在于，输出所述第一电平的所述第一确认信号的步骤包括：
根据所述列选择使能信号、所述时钟信号、所述突发长度、芯片禁能信号以及重置信号，以产生所述第一确认信号，
其中所述读取方法还包括：
根据所述列选择使能信号、输出使能信号、所述时钟信号、所述突发长度以及所述重置信号，以产生所述芯片禁能信号。
20.根据权利要求19所述的读取方法，其特征在于，根据所述列选择使能信号、所述时钟信号、所述突发长度、所述芯片禁能信号以及所述重置信号，以产生所述第一确认信号的步骤包括：
将所述列选择使能信号延迟等于所述突发长度的时间，以产生所述第一确认信号；以及
计数所述时钟信号，以将所述列选择使能信号的延迟时间设定为等于所述突发长度，
其中根据所述列选择使能信号、所述输出使能信号、所述时钟信号、所述突发长度以及所述重置信号，以产生所述芯片禁能信号的步骤包括：
根据写入信号选择所述输出使能信号或所述列选择使能信号作为输出；
在读取操作中，将所提供的所述输出使能信号延迟等于所述突发长度的时间，以产生第二确认信号；
计数所述时钟信号，以将所述输出使能信号的延迟时间设定为等于所述突发长度；以及
根据所述第二确认信号、所述内部使能信号与所述重置信号，以产生所述芯片禁能信号。
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