TWI709964B - 應用於偽靜態隨機存取記憶體的控制電路及其控制方法 - Google Patents

Abstract

一種控制電路及其控制方法，適用於偽靜態隨機存取記憶體，控制電路包括寫入資料判斷電路與時脈產生電路。寫入資料判斷電路計數並比較偽靜態隨機存取記憶體的資料輸入次數與資料實際寫入次數以產生寫入匹配訊號，並依據偽靜態隨機存取記憶體的資料輸入次數的計數操作來產生寫入計數時脈訊號。時脈產生電路依據寫入匹配訊號與寫入計數時脈訊號以產生前導訊號，並依據前導訊號產生行位址選通時脈訊號與控制訊號。時脈產生電路依據寫入匹配訊號與寫入計數時脈訊號來決定是否動態延遲前導訊號以延遲或省略行選擇線訊號的脈衝。

Description

應用於偽靜態隨機存取記憶體的控制電路及其控制方法

本發明是有關於一種應用於記憶體裝置的控制電路以及控制方法，且特別是有關於一種應用於偽靜態隨機存取記憶體的控制電路以及控制方法，用以產生行位址選通時脈訊號與控制訊號以供偽靜態隨機存取記憶體產生行選擇線訊號。

隨著半導體記憶體元件之整合水準變得愈來愈高，而存在對更高速度之需求，靜態隨機存取記憶體(SRAM)及動態隨機存取記憶體(DRAM)做為高速記憶體被使用。對於具有動態隨機存取記憶體的優點的偽靜態隨機存取記憶體(pSRAM)的需求持續增加，特別是運用在行動裝置中。

在偽靜態隨機存取記憶體中，因為沒有由使用者發出的更新命令，動態隨機存取記憶體需執行自更新操作。習知的偽靜態隨機存取記憶體運用計數器來切換同步模式與非同步模式。於非 同步模式中，寫入操作以較外部時脈週期更短的週期來非同步完成，以吸收自更新操作的時間。於同步模式中，寫入操作以與外部時脈相同的週期而同步完成。然而，依情況不同，這將導致同步寫入模式中用以產生行選擇線訊號(Column Selection Line signal，CSL signal)的脈衝寬度太短，進而導致偽靜態隨機存取記憶體故障。

本發明提供一種用於偽靜態隨機存取記憶體的控制電路及其控制方法，可以在寫入操作中動態延遲或省略用以產生行選擇線訊號的前導訊號的脈衝，以避免偽靜態隨機存取記憶體故障。

本發明的控制電路適用於偽靜態隨機存取記憶體，控制電路包括寫入資料判斷電路與時脈產生電路。寫入資料判斷電路配置為計數並比較偽靜態隨機存取記憶體的資料輸入次數與資料實際寫入次數以產生寫入匹配訊號，並依據計數偽靜態隨機存取記憶體的資料輸入次數來產生寫入計數時脈訊號。時脈產生電路耦接寫入資料判斷電路，時脈產生電路配置為依據寫入匹配訊號與寫入計數時脈訊號以產生前導訊號，並依據前導訊號產生行位址選通時脈訊號與控制訊號，其中時脈產生電路依據寫入匹配訊號與寫入計數時脈訊號決定是否動態延遲前導訊號以延遲或省略偽靜態隨機存取記憶體的行選擇線訊號的脈衝。

本發明的控制方法適用於偽靜態隨機存取記憶體，該控制方法包括：計數並比較偽靜態隨機存取記憶體的資料輸入次數 與資料實際寫入次數以產生寫入匹配訊號，並依據該計數偽靜態隨機存取記憶體的資料輸入次數來產生寫入計數時脈訊號。依據寫入匹配訊號與寫入計數時脈訊號以產生前導訊號，並依據前導訊號產生行位址選通時脈訊號與控制訊號，其中依據寫入匹配訊號與寫入計數時脈訊號以產生前導訊號的步驟包括依據寫入匹配訊號與寫入計數時脈訊號決定是否動態延遲前導訊號以延遲或省略偽靜態隨機存取記憶體的行選擇線訊號的脈衝。

基於上述，本發明的控制電路與控制方法調整前導訊號的時序來產生具有適當時序的行選擇線訊號，以避免偽靜態隨機存取記憶體故障或不穩定操作。本發明藉由計數與比較偽靜態隨機存取記憶體的資料輸入次數與實際寫入次數來產生前導訊號，並決定是否動態延遲前導訊號以延遲或省略行選擇線訊號的脈衝，從而避免行選擇線訊號的脈衝寬度過短。因此，可避免偽靜態隨機存取記憶體故障或不穩定操作，並產生必要數量的行選擇線訊號。通過本發明，偽靜態隨機存取記憶體可以實現更高的操作頻率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10:偽靜態隨機存取記憶體

110:動態隨機存取記憶體陣列

120:控制電路

130:輸入輸出電路

140:寫入資料判斷電路

150:時脈產生電路

160:位址解碼器

210、220:計數器

230:比較器

310:同步與非同步控制器

320:延遲計數器

330:同步行位址選通時脈控制器

340:非同步行位址選通時脈控 制器

350:單發脈衝產生器

360:時脈調整器

370:同步控制電路

380:非同步控制電路

550、650、660、930、1010:延遲電路

510、520、530、610、620、710、720、730、810、820:邏輯電路

CASASP:非同步基礎訊號

CASP:行位址選通時脈訊號

CASP_t:反相行位址選通時脈訊號

CASPD_t、CASPDB_c、 CASPRP_c、CASSP_t、CLCLWAIT_c、CLKD_c、CLKD_t、CLKD2_t、CLKWDC3_t、CLP、CLPSTP_t、CON1、EN_t、IND_t、PCASP_c、PWRMTC_c、WR_t:控制訊號

CASSP2:同步基礎訊號

CASSPMASK:同步基礎禁止生成訊號

CHRDY_t:晶片上電完成確認訊號

CLK:基準時脈訊號

CLKWDC:寫入計數時脈訊號

CLPTRIG、CLPTRIGSL_t:觸發狀態訊號

CLSYNC:同步決定訊號

CLSYNCD、CLSYNCD2_t:前導訊號

CLSYNCDB:反相前導訊號

CNTDIN<3：0>、CNTDIN<0>、CNTDIN<1>、CNTDIN<2>、CNTDIN<3>:資料輸入次數

CNTDWR<3：0>、CNTDWR<0>、CNTDWR<1>、CNTDWR<2>、CNTDWR<3>:資料實際寫入次數

FLGD_t:旗標訊號

INV1~INV18:反相閘

LTCSTA:計數起始訊號

LTNCY:延遲控制訊號

MODE、MODE1:模式訊號

N+1、N+2、N+3、N+4:脈衝

n01~n04、n08~n09、n19:節點

N1~N4、P1~P4:電晶體

NAND1~NAND11:反及閘

NDIN:資料輸入次數

NDWR:資料實際寫入次數

NOR1~NOR4:反或閘

OR1~OR4:或閘

RCDRDY:延遲就緒訊號

WRFLG:寫入旗標訊號

WRITE:寫入控制訊號

WRMTC:寫入匹配訊號

圖1是本發明實施例的偽靜態隨機存取記憶體的示意圖。

圖2是本發明實施例的寫入資料判斷電路的示意圖。

圖3是本發明實施例的時脈產生電路示意圖。

圖4A~圖4C是本發明實施例的切換非同步模式與同步模式的控制訊號時序圖。

圖5A是本發明實施例的比較器的電路圖。

圖5B是本發明實施例用於比較器的訊號產生電路的電路圖。

圖6A是本發明實施例的同步控制電路的電路圖。

圖6B是本發明實施例的同步控制電路的訊號產生電路的電路圖。

圖7是本發明實施例的非同步控制電路的電路圖。

圖8是本發明實施例的同步行位址選通時脈控制器的電路圖。

圖9是本發明實施例的非同步行位址選通時脈控制器的電路圖。

圖10是本發明實施例的單發脈衝產生器的電路圖。

圖11是本發明另一實施例的控制訊號時序圖。

圖12A~圖12C是本發明再一實施例的控制訊號時序圖。

圖13是本發明一實施例的控制方法的流程圖。

請參照圖1，圖1是依照本發明實施例的偽靜態隨機存取記憶體10的示意圖。偽靜態隨機存取記憶體10包括動態隨機存取記憶體陣列110、控制電路120、輸入輸出電路130。動態隨機存取記憶體陣列110，包括多個字元線與多個記憶胞(未繪示)，用以儲存資料，本發明並未限制動態隨機處理記憶體陣列的架構。控制電路120耦接至動態隨機存取記憶體陣列110，控制電路120包 括寫入資料判斷電路140、時脈產生電路150與位址解碼器160。位址解碼器160耦接寫入資料判斷電路140、動態隨機存取記憶體陣列110與輸入輸出電路130，位址解碼器160可產生對應執行操作的計數起始訊號LTCSTA與寫入旗標訊號WRFLG，並將計數起始訊號LTCSTA與寫入旗標訊號WRFLG提供給寫入資料判斷電路140。寫入資料判斷電路140接收並依據計數起始訊號LTCSTA、寫入旗標訊號WRFLG、寫入控制訊號WRITE、基準時脈訊號CLK與行位址選通時脈訊號CASP來產生寫入匹配訊號WRMTC與寫入計數時脈訊號CLKWDC。時脈產生電路150耦接在寫入資料判斷電路140和輸入輸出電路130之間，時脈產生電路150接收並依據寫入匹配訊號WRMTC與寫入計數時脈訊號CLKWDC產生前導訊號CLSYNCD，並依據該前導訊號產生行位址選通時脈訊號CASP與控制訊號CLP。其中時脈產生電路150依據寫入匹配訊號WRMTC與寫入計數時脈訊號CLKWDC來決定是否動態延遲前導訊號CLSYNCD以延遲或省略行選擇線訊號CSL(未繪示)的脈衝。輸入輸出電路130耦接至動態隨機存取記憶體陣列110與控制電路120，進一步說，輸入輸出電路130耦接在位址解碼器160與時脈產生電路150之間。輸入輸出電路130從控制電路120接收行位址選通時脈訊號CASP與控制訊號CLP以產生行選擇線訊號CSL，並依據行選擇線訊號CSL將寫入資料依序寫入至動態隨機存取記憶體陣列110。

在圖1中，寫入資料判斷電路140用以計數並比較偽靜 態隨機存取記憶體10的資料輸入次數與資料實際寫入次數以產生寫入匹配訊號WRMTC。其中資料輸入次數為依據基準時脈訊號CLK將資料由偽靜態隨機存取記憶體10的外部輸入至偽靜態隨機存取記憶體10的次數，資料實際寫入次數為依據行位址選通時脈訊號CASP將資料由偽靜態隨機存取記憶體10的內部寫入至動態隨機存取記憶體陣列110的次數。寫入資料判斷電路140並依據偽靜態隨機存取記憶體的資料輸入次數的計數操作來產生寫入計數時脈訊號CLKWDC。關於寫入計數時脈訊號CLKWDC的產生方式，如後文所述。當寫入至動態隨機存取記憶體陣列110的資料輸入次數等於從外部輸入至偽靜態隨機存取記憶體100的資料實際寫入次數時，寫入匹配訊號WRMTC為低邏輯準位，以表示將資料寫入至動態隨機存取記憶體陣列110的速度已相當於資料由外部輸入至輸入輸出電路130的速度。

時脈產生電路150配置為在當接收到低邏輯準位的寫入匹配訊號WRMTC時，依據低邏輯準位的寫入匹配訊號WRMTC與寫入計數時脈訊號CLKWDC來動態延遲前導訊號CLSYNCD，以動態調整行位址選通時脈訊號CASP與控制訊號CLP的時序。時脈產生電路150並將行位址選通時脈訊號CASP的週期調整為與基準時脈訊號CLK的週期相同，以便寫入操作可以從非同步模式轉換成同步模式。

在一實施例中，當資料輸入次數大於資料實際寫入次數時，時脈產生電路150調整行位址選通時脈訊號CASP與控制訊 號CLP的時序，而使偽靜態隨機存取記憶體10以比基準時脈訊號CLK更短的周期來進行非同步寫入操作。當該資料輸入次數小於等於資料實際寫入次數時，時脈產生電路150調整行位址選通時脈訊號CASP與控制訊號CLP的時序，而使偽靜態隨機存取記憶體10以相同於基準時脈訊號CLK的週期進行同步寫入操作。圖2是依照本發明實施例的寫入資料判斷電路140的示意圖。請參照圖2，寫入判斷電路140包括計數器210、計數器220與比較器230。

計數器210接收寫入控制訊號WRITE、計數起始訊號LTCSTA與基準時脈訊號CLK。在寫入操作中，計數器210依據寫入控制訊號WRITE、計數起始訊號LTCSTA與基準時脈訊號CLK而計數「將資料由偽靜態隨機存取記憶體10的外部輸入至偽靜態隨機存取記憶體10的次數」，以產生資料輸入次數NDIN。

計數器220接收寫入旗標訊號WRFLG與行位址選通時脈訊號CASP。在寫入操作中，計數器220依據寫入旗標訊號WRFLG與行位址選通時脈訊號CASP而計數「將資料由偽靜態隨機存取記憶體10的內部寫入至動態隨機存取記憶體陣列110的次數」，以產生資料實際寫入次數NDWR。

比較器230耦接計數器210與計數器220，比較器230用以比較資料輸入次數NDIN與資料實際寫入次數NDWR。當資料輸入次數NDIN等於資料實際寫入次數NDWR時，寫入匹配訊號WRMTC為低邏輯準位。當資料輸入次數NDIN大於資料實際寫 入次數NDWR時，寫入匹配訊號WRMTC為高邏輯準位。在一實施例中，計數器210還依據寫入控制訊號WRITE、計數起始訊號LTCSTA與基準時脈訊號CLK而產生寫入計數時脈訊號CLKWDC並提供至時脈產生電路150，以作為時脈產生電路150進行非同步控制的前導控制訊號。

圖3是本發明實施例的時脈產生電路150示意圖。請參照圖3，時脈產生電路150包括同步與非同步控制器310、延遲計數器320、同步行位址選通時脈控制器330、非同步行位址選通時脈控制器340、單發脈衝產生器350與時脈調整器360。其中延遲計數器320與時脈調整器360可分別是傳統計數器與傳統延遲電路，本發明不限於此。

同步與非同步控制器310耦接至寫入資料判斷電路140，同步與非同步控制器310具有同步控制電路370與非同步控制電路380。同步與非同步控制器310接收寫入計數時脈訊號CLKWDC、寫入匹配訊號WRMTC、基準時脈訊號CLK、行位址選通時脈訊號CASP與對應執行操作模式的模式訊號MODE，同步與非同步控制器310依據寫入匹配訊號WRMTC來判斷是否同步以及進行同步控制以產生同步決定訊號CLSYNC與前導訊號CLSYNCD，並依據該寫入計數時脈訊號CLKWDC、同步決定訊號CLSYNC與該前導訊號CLSYNCD來進行非同步控制以產生同步基礎禁止生成訊號CASSPMASK與反相前導訊號CLSYNCDB。

延遲計數器320接收基準時脈訊號CLK、延遲控制訊號 LTNCY、計數起始訊號LTCSTA與模式訊號MODE，延遲計數器320依據延遲控制訊號LTNCY、計數起始訊號LTCSTA與模式訊號MODE來計數以產生觸發狀態訊號CLPTRIG，並提供至同步行位址選通時脈控制器330與非同步行位址選通時脈控制器340。當依據計數起始訊號LTCSTA在開始計數經過預定延遲時間後，延遲計數器320產生具高邏輯準位的觸發狀態訊號CLPTRIG。

同步行位址選通時脈控制器330耦接同步與非同步控制器310以及延遲計數器320，同步行位址選通時脈控制器330接收同步決定訊號CLSYNC、基準時脈訊號CLK與觸發狀態訊號CLPTRIG。當同步決定訊號CLSYNC與觸發狀態訊號CLPTRIG皆為高邏輯準位時，表示已轉換為同步模式，同步行位址選通時脈控制器330可依據基準時脈訊號CLK而對應產生同步基礎訊號CASSP2。

非同步行位址選通時脈控制器340耦接同步與非同步控制器310、同步行位址選通時脈控制器330與單發脈衝產生器350，接收同步基礎禁止生成訊號CASSPMASK、觸發控制訊號CLPTRIGSL_t、延遲就緒訊號RCDRDY與行位址選通時脈訊號CASP。當延遲就緒訊號RCDRDY為高邏輯準位且同步決定訊號CLSYNC為低邏輯準位時，表示目前為非同步模式，因此非同步行位址選通時脈控制器340可對應產生非同步基礎訊號CASASP。進一步說，在非同步模式下，非同步行位址選通時脈控制器340可依據同步基礎禁止生成訊號CASSPMASK、觸發控制訊號 CLPTRIGSL_t、延遲就緒訊號RCDRDY與行位址選通時脈訊號CASP而對應產生非同步基礎訊號CASASP並提供至單發脈衝產生器350。其中當延遲就緒訊號RCDRDY為高邏輯準位時，即表示列位址的系統操作如字元線和感應放大器已驅動就緒完成，行位址的系統操作可準備開始。也就是說，在寫入操作時，可開始將資料由輸入輸出電路130中的緩衝器寫入至動態隨機存取記憶體陣列110的記憶胞中。其中延遲就緒訊號RCDRDY是一種狀態訊號，當內部經過列控制器至行控制器傳輸延時間tRCD(未繪示)且行選擇線訊號CSL的產生就緒時，延遲就緒訊號RCDRDY轉態為高邏輯準位。必須注意的是，當啟動狀態完成後，控制電路120會重置(reset)延遲就緒訊號RCDRDY。

單發脈衝產生器350耦接同步與非同步控制器310、同步行位址選通時脈控制器330與非同步行位址選通時脈控制器340，單發脈衝產生器350並接收同步基礎禁止生成訊號CASSPMASK、延遲就緒訊號RCDRDY、反相前導訊號CLSYNCDB、同步基礎訊號CASSP2、同步決定訊號CLSYNC與非同步基礎訊號CASASP。在一實施例中，單發脈衝產生器350在非同步模式時依據非同步基礎訊號CASASP而對應產生行位址選通時脈訊號CASP，在同步模式時依據同步基礎訊號CASSP2而對應產生行位址選通時脈訊號CASP。在一實施例中，在單發脈衝產生器350中可例如將非同步基礎訊號CASASP與同步基礎訊號CASSP2藉由或運算(OR operation)來進行選擇，並根據所選擇的訊號，在延遲就緒訊號 RCDRDY為高邏輯準位後產生預定脈寬的單發脈衝以形成行位址選通時脈訊號CASP。行位址選通時脈訊號CASP還被回授至非同步行位址選通時脈控制器340，以對後續的非同步基礎訊號CASASP進行調整。

時脈調整器360耦接單發脈衝產生器350，時脈調整器360接收行位址選通時脈訊號CASP，並依據行位址選通時脈訊號CASP在經預定延遲時間後產生控制訊號CLP。

圖4A~圖4C是本發明實施例的切換非同步模式與同步模式的控制訊號時序圖。請同時參照圖1、圖3與圖4A~圖4C，控制電路120藉由行位址選通時脈訊號CASP、同步決定訊號CLSYNC和前導訊號CLSYNCD的操作波形，以在非同步模式和同步模式之間改變操作模式。具體來說，在行位址選通時脈訊號CASP轉態為高邏輯準位時，同步決定訊號CLSYNC轉態為高邏輯準位。前導訊號CLSYNCD的轉態條件例如是在同步決定訊號CLSYNC轉態為高邏輯準位後，當基準時脈訊號CLK為低邏輯準位時，前導訊號CLSYNCD會被轉態為高邏輯準位。舉例來說，在圖4A的情境中，當同步決定訊號CLSYNC轉態為高邏輯準位時，由於此時基準時脈訊號CLK為低邏輯準位，控制電路120經運算後將前導訊號CLSYNCD轉態為高邏輯準位，接著同步基礎訊號CASSP2的脈衝N+1和脈衝N+2將在前導訊號CLSYNCD被轉態為高邏輯準位後依序產生，並分別成為行位址選通時脈訊號CASP的脈衝N+1和脈衝N+2的產生基準。行選擇線訊號CSL的脈衝 N、脈衝N+1和脈衝N+2分別與行位址選通時脈訊號CASP的脈衝N、脈衝N+1和脈衝N+2同步。在圖4B的情境中，當同步決定訊號CLSYNC轉態為高邏輯準位時，由於此時基準時脈訊號CLK為高邏輯準位，控制電路120在經運算後，在基準時脈訊號CLK轉態為低邏輯準位時將前導訊號CLSYNCD轉態為高邏輯準位。接著同步基礎訊號CASSP2的脈衝N+1將在前導訊號CLSYNCD被轉態為高邏輯準位後產生，並成為行位址選通時脈訊號CASP的脈衝N+1的產生基準。行選擇線訊號CSL的脈衝N、脈衝N+1分別與行位址選通時脈訊號CASP的脈衝N、脈衝N+1同步因此，在圖4B的情境中，基於同步基礎訊號CASSP2的脈衝N+1產生的行選擇線訊號CSL的脈衝N+1被延遲，以避免脈衝N+1的脈衝寬度過短而使得偽靜態隨機存取記憶體10故障。在圖4C的情境中，當同步決定訊號CLSYNC轉態為高邏輯準位時，此時基準時脈訊號CLK為高邏輯準位。接著在基準時脈訊號CLK轉態為低邏輯準位時，行位址選通時脈訊號CASP為低邏輯準位。因此控制電路120經運算後，在行位址選通時脈訊號CASP轉態為高邏輯準位時，將前導訊號CLSYNCD轉態為高邏輯準位。接著同步基礎訊號CASSP2的脈衝N+2將在前導訊號CLSYNCD被轉態為高邏輯準位後產生，並成為行位址選通時脈訊號CASP的脈衝N+2的產生基準。因此，在圖4C的情境中，基於同步基礎訊號CASSP2的脈衝N+1產生的行選擇線訊號CSL的脈衝N+1被省略，以避免脈衝N+1的脈衝寬度過短，而使得偽靜態隨機存取 記憶體10故障。

圖5A是本發明實施例的比較器230的電路圖。請同時參照圖2與圖5A，比較器230用以比較資料輸入次數NDIN與資料實際寫入次數NDWR。當資料輸入次數NDIN等於資料實際寫入次數NDWR時，寫入匹配訊號WRMTC被轉態為高邏輯準位。

邏輯電路510耦接計數器210與計數器220，邏輯電路510接收資料輸入次數NDIN與資料實際寫入次數NDWR，經邏輯運算以產生控制訊號PWRMTC_c。具體而言，邏輯電路510包括或閘OR1~OR4、反或閘NOR1~NOR2與反及閘NAND1。資料輸入次數NDIN包括資料輸入次數CNTDIN<3：0>，資料實際寫入次數NDWR包括資料實際寫入次數CNTDWR<3：0>。或閘OR1接收資料輸入次數CNTDIN<0>與資料實際寫入次數CNTDWR<0>，或閘OR2接收資料輸入次數CNTDIN<1>與資料實際寫入次數CNTDWR<1>，或閘OR3接收資料輸入次數CNTDIN<2>與資料實際寫入次數CNTDWR<2>，或閘OR4接收資料輸入次數CNTDIN<3>與資料實際寫入次數CNTDWR<3>。邏輯電路510藉由或閘OR1~OR4、反或閘NOR1~NOR2與反及閘NAND1而進行邏輯運算後，由反及閘NAND1產生控制訊號PWRMTC_c。

邏輯電路520耦接邏輯電路510，邏輯電路520接收控制訊號EN_t與控制訊號PWRMTC_c，經邏輯運算後產生旗標訊號FLGD_t與控制訊號CON1。具體而言，邏輯電路520包括電晶體P1~P2、電晶體N1~N2、反相閘INV1~INV5、反或閘NOR3與反 及閘NAND2。電晶體P1的閘極端接收控制訊號CASPDB_c，反相閘INV1與反相閘INV2的輸入端接收控制訊號EN_t，電晶體N1的閘極端接收控制訊號CASPD_t。電晶體P2的閘極端接收控制訊號CASPD_t，反相閘INV4的輸入端接收控制訊號PWRMTC_c，電晶體N2的閘極端接收控制訊號CASPDB_c。邏輯電路520藉由電晶體P1~P2、電晶體N1~N2、反相閘INV1~INV5、反或閘NOR3與反及閘NAND2進行邏輯運算後，由反或閘NOR3與反及閘NAND2產生旗標訊號FLGD_t與控制訊號CON1。

邏輯電路530耦接邏輯電路520，邏輯電路530接收旗標訊號FLGD_t與控制訊號CON1，經邏輯運算後產生寫入匹配訊號WRMTC。具體而言，邏輯電路530包括反及閘NAND3~NAND5與反相閘INV6。反及閘NAND3的一輸入端接收控制訊號CON1，反及閘NAND4的一輸入端接收旗標訊號FLGD_t、控制訊號EN_t與晶片上電完成確認訊號CHRDY_t。邏輯電路530藉由反及閘NAND3~NAND5與反相閘INV6進行邏輯運算後，由反及閘NAND5產生寫入匹配訊號WRMTC。

參照圖5A，資料輸入次數CNTDIN<3：0>與資料實際寫入次數CNTDWR<3：0>被比較，而比較結果基於控制訊號CASPD_t與控制訊號CASPDB_c的時序被閂鎖，其中控制訊號CASPD_t與控制訊號CASPDB_c藉由延遲行位址選通時脈訊號CASP而產生。值得一提的是，為了產生用以判斷資料輸入次數NDIN是否相等於資料實際寫入次數NDWR的寫入匹配訊號WRMTC，比較器230 具有數位濾波器結構以轉換判斷結果的脈衝，其中脈衝的寬度足夠在寫入匹配訊號WRMTC穩定後執行操作。控制訊號EN_t是狀態訊號，當晶片致能訊號(未繪示)變為高邏輯準位時，控制訊號EN_t變為高邏輯準位。當偽靜態隨機存取記憶體10完成啟動狀態且轉移至預充電狀態時，控制訊號EN_t變為低邏輯準位。

圖5B是本發明實施例用於比較器230的訊號產生電路540的電路圖。參照圖5B，訊號產生電路540包括反相器INV7~INV8與延遲電路550。訊號產生電路540用以接收行位址選通時脈訊號CASP與模式訊號MODE1以產生反相行位址選通時脈訊號CASP_t、控制訊號CASPD_t與控制訊號CASPDB_c。具體而言，反相器INV7接收行位址選通時脈訊號CASP，經反相以產生反相行位址選通時脈訊號CASP_t。延遲電路550接收反相行位址選通時脈訊號CASP_t與模式訊號MODE1，延遲電路550依據模式訊號MODE1決定所選模式例如是測試模式或者熔絲模式以決定延遲時間，並延遲反相行位址選通時脈訊號CASP_t，以產生控制訊號CASPD_t。反相器INV8接收控制訊號CASPD_t，經反相以產生控制訊號CASPDB_c。

圖6A是本發明實施例的同步控制電路370的電路圖。參照圖3與圖6，同步控制電路370接收寫入匹配訊號WRMTC、寫入旗標訊號WRFLG與行位址選通時脈訊號CASP，用以依據寫入匹配訊號WRMTC來判斷以外部時脈(基準時脈訊號CLK)寫入與以內部時脈(行位址選通時脈訊號CASP)寫入是否同步，並進行同 步控制以產生同步決定訊號CLSYNC與前導訊號CLSYNCD。具體而言，同步控制電路370包括邏輯電路610~630。

邏輯電路610包括反及閘NAND6，反及閘NAND6接收寫入匹配訊號WRMTC、寫入旗標訊號WRFLG，經反及運算後產生同步決定訊號CLSYNC。

邏輯電路620耦接邏輯電路610，邏輯電路620接收同步決定訊號CLSYNC，經邏輯運算以產生控制訊號IND_t。邏輯電路620包括電晶體P3、電晶體N3、反相閘INV9~INV10與反及閘NAND7。電晶體P3的閘極接收控制訊號CLKD_t，反相閘INV9的輸入端接收同步決定訊號CLSYNC，電晶體N3的閘極接收控制訊號CLKD_c。反及閘NAND7的一輸入端接收控制訊號EN_t，反及閘NAND7的輸出端提供控制訊號IND_t。反相閘INV10的輸入端接收控制訊號IND_t。

邏輯電路630耦接邏輯電路620，邏輯電路630接收控制訊號IND_t，經邏輯運算以產生前導訊號CLSYNCD。邏輯電路630包括電晶體P4、電晶體N4、反相閘INV11~INV13與反或閘NOR4。電晶體P4的閘極接收反相行位址選通時脈訊號CASP_t，反相閘INV11的輸入端接收控制訊號IND_t，電晶體N4的閘極接收行位址選通時脈訊號CASP。反相閘INV12的輸入端接收同步決定訊號CLSYNC，反或閘的輸出端提供前導訊號CLSYNCD。反相閘INV13的輸入端接收前導訊號CLSYNCD。

參照圖6A，在寫入操作中，寫入旗標訊號WRFLG為高 邏輯準位，且寫入匹配訊號WRMTC在寫入操作的起始也為高邏輯準位，因此經反及閘NAND6進行反及運算後，產生低邏輯準位的同步決定訊號CLSYNC。接著，當寫入匹配訊號WRMTC變為低邏輯準位時，同步決定訊號CLSYNC即轉態為高邏輯準位，其中同步決定訊號CLSYNC被轉態為高邏輯準位的時點落於控制訊號CLKD_t、控制訊號CLKD_c和控制訊號IND_t被產生的時點，且同步決定訊號CLSYNC在行位址選通時脈訊號CASP為高邏輯準位的時期被轉態。

圖6B是本發明實施例的同步控制電路的訊號產生電路640的電路圖。參照圖6B，訊號產生電路640包括延遲電路650、反相器INV14~INV15與延遲電路660。訊號產生電路640用以接收基準時脈訊號CLK與模式訊號MODE1以產生控制訊號CLKD_t、控制訊號CLKD_c與控制訊號CLKD2_t。具體而言，延遲電路650接收基準時脈訊號CLK與模式訊號MODE1，延遲電路650依據模式訊號MODE1決定所選模式例如是測試模式或者熔絲模式以決定延遲時間，並延遲基準時脈訊號CLK，以產生控制訊號CLKD_t。反相器INV14接收控制訊號CLKD_t，經反相以產生控制訊號CLKD_c。反相器INV15的輸入端接收控制訊號CLKD_c。延遲電路660耦接反相器INV15的輸出端，延遲電路660依據模式訊號MODE1決定所選模式例如是測試模式或者熔絲模式以決定延遲時間，並進行延遲操作以產生控制訊號CLKD2_t。圖7是本發明實施例的非同步控制電路380的電路圖。參照圖7， 非同步控制電路380用以依據寫入計數時脈訊號CLKWDC、同步決定訊號CLSYNC與前導訊號CLSYNCD來產生同步基礎禁止生成訊號CASSPMASK與反相前導訊號CLSYNCDB。非同步控制電路380包括邏輯電路710~730。

邏輯電路710耦接寫入資料判斷電路140中的計數器210以接收寫入計數時脈訊號CLKWDC。邏輯電路710依據寫入計數時脈訊號CLKWDC、行位址選通時脈訊號CASP、反相行位址選通時脈訊號CASP_t與前導訊號CLSYNCD，來產生控制訊號CLKWDC3_t。

邏輯電路720耦接邏輯電路710以接收控制訊號CLKWDC3_t，並耦接邏輯電路730以接收控制訊號CASPRP_c。邏輯電路720依據控制訊號CLKWDC3_t、控制訊號CASPRP_c、控制訊號CLKD_t、晶片上電完成確認訊號CHRDY_t、同步決定訊號CLSYNC與控制訊號CLKD2_t，以提供同步基礎禁止生成訊號CASSPMASK至單發脈衝產生器350。其中，當晶片上電仍未結束時，晶片上電完成確認訊號CHRDY_t為低邏輯準位，當晶片上電結束時，晶片上電完成確認訊號CHRDY_t為高邏輯準位。

邏輯電路730耦接邏輯電路720，用以依據控制訊號PCASP_c、同步決定訊號CLSYNC、控制訊號CLKD_t、晶片上電完成確認訊號CHRDY_t、前導訊號CLSYNCD、前導訊號CLSYNCD2_t，以提供反相前導訊號CLSYNCDB至單發脈衝產生器350。

圖8是本發明實施例的同步行位址選通時脈控制器330的電路圖。參照圖8，同步行位址選通時脈控制器330接收基準時脈訊號CLK、該同步決定訊號CLSYNC與觸發狀態訊號CLPTRIG以產生對應的同步基礎訊號CASSP2。同步行位址選通時脈控制器330包括邏輯電路810與邏輯電路820。

邏輯電路810接收觸發狀態訊號CLPTRIG、同步決定訊號CLSYNC與基準時脈訊號CLK。邏輯電路810依據觸發狀態訊號CLPTRIG、控制訊號CLPSTP_t、旗標訊號FLG_t、基準時脈訊號CLK、同步決定訊號CLSYNC、晶片上電完成確認訊號CHRDY_t、與同步基礎禁止生成訊號CASSPMASK_t，以產生控制訊號CASSP_t。其中觸發控制訊號CLPTRIGSL_t為邏輯電路810中產生的訊號。節點n01~n02為邏輯電路810中的電壓節點。控制訊號CLPSTP_t是脈衝訊號，當完成啟動狀態時，控制訊號CLPSTP_t變為高邏輯準位並轉移至預充電狀態。旗標訊號FLG_t是一種狀態訊號，旗標訊號FLG_t在開始進行延遲時間的計數時變為高邏輯準位，在完成啟動狀態時變為低邏輯準位並轉移到預充電狀態。

邏輯電路820耦接邏輯電路810，邏輯電路820接收控制訊號CASSP_t、控制訊號CLCLWAIT_c、晶片上電完成確認訊號CHRDY_t、非同步基礎訊號CASASP以提供同步基礎訊號CASSP2至單發脈衝產生器350。其中訊號CASSPL_t為邏輯電路820中產生的訊號。節點n03~n04為邏輯電路820中的電壓節點。

必須注意的是，當啟動狀態完成後，控制電路120會重 置(reset)晶片上電完成確認訊號CHRDY_t、控制訊號CLPSTP_t、旗標訊號FLG_t、同步基礎禁止生成訊號CASSPMASK與觸發狀態訊號CLPTRIG等訊號。

圖9是本發明實施例的非同步行位址選通時脈控制器340的電路圖。參照圖9，非同步行位址選通時脈控制器340接收行位址選通時脈訊號CASP、同步基礎禁止生成訊號CASSPMASK、延遲就緒訊號RCDRDY與觸發控制訊號CLPTRIGSL_t以產生對應的非同步基礎訊號CASASP。非同步行位址選通時脈控制器340包括邏輯電路910與邏輯電路920。

邏輯電路910依據行位址選通時脈訊號CASP、模式訊號MODE1、控制訊號CHRDY_t以提供控制訊號CLCLWAIT_c至同步行位址選通時脈控制器330中的邏輯電路820。其中節點n05~n07為邏輯電路910中的電壓節點，且延遲電路930接收模式訊號MODE1以決定延遲時間。

邏輯電路920耦接邏輯電路910，用以依據延遲就緒訊號RCDRDY、觸發控制訊號CLPTRIGSL_t、晶片上電完成確認訊號CHRDY_t、同步基礎禁止生成訊號CASSPMASK、控制訊號CLPSTP_t來提供非同步基礎訊號CASASP至單發脈衝產生器350。其中節點n08~n10為邏輯電路920中的電壓節點。

圖10是本發明實施例的單發脈衝產生器350的電路圖。參照圖10，單發脈衝產生器350接收同步基礎禁止生成訊號CASSPMASK、延遲就緒訊號RCDRDY、反相前導訊號CLSYNCDB、 同步基礎訊號CASSP2、前導訊號CLSYNCD與非同步基礎訊號CASASP。單發脈衝產生器350在非同步模式時根據非同步基礎訊號CASASP而產生對應的行位址選通時脈訊號CASP，並在同步模式時根據同步基礎訊號CASSP2而產生對應的行位址選通時脈訊號CASP。

單發脈衝產生器350包括反及閘NAND8~NAND11、反相閘INV16~INV18與延遲電路1010。反及閘NAND8的輸入端接收非同步基礎訊號CASASP、反相前導訊號CLSYNCDB與延遲就緒訊號RCDRDY。反及閘NAND9的輸入端接收同步基礎訊號CASSP2、前導訊號CLSYNCD與延遲就緒訊號RCDRDY。反及閘NAND10耦接反及閘NAND8與反及閘NAND9的輸出端。當非同步基礎訊號CASASP、反相前導訊號CLSYNCDB與延遲就緒訊號RCDRDY皆為高邏輯準位，或同步基礎訊號CASSP2、前導訊號CLSYNCD與延遲就緒訊號RCDRDY皆為高邏輯準位時，反及閘NAND10會輸出高邏輯準位至反及閘NAND11。反相閘INV16接收同步基礎禁止生成訊號CASSPMASK，延遲電路1010接收模式訊號MODE1。反及閘NAND11耦接反相閘INV16、反及閘NAND10與延遲電路1010以產生控制訊號PCASP_c。控制訊號PCASP_c經反相器INV17~INV18緩衝而產生行位址選通時脈訊號CASP。

承上所述，行位址選通時脈訊號CASP是單發脈衝產生器350通過「基於非同步基礎訊號CASASP的非同步產生」與「基於同步基礎訊號CASSP2的同步產生」的「或運算」(OR operation) 而產生。並且，針對「基於非同步基礎訊號CASASP的非同步產生」與「基於同步基礎訊號CASSP2的同步產生」這兩種情況，還需要高邏輯準位的延遲就緒訊號RCDRDY以產生行位址選通時脈訊號CASP。行位址選通時脈訊號CASP的脈衝寬度由圖10中的延遲電路1010所決定。其中，較佳實施例是將圖2中計數器220接收行位址選通時脈訊號CASP後所進行的延遲(未繪示)、圖5B中延遲電路550對訊號產生電路540接收的行位址選通時脈訊號CASP所進行的延遲以及圖9中延遲電路930對非同步行位址選通時脈控制器340所進行的延遲等三個延遲設計為由同種類的延遲元件所產生。因此可以在晶片製程、電壓和溫度方面具有相同的製程偏移(process variation)，並得以在所有製程偏移都能獲得足夠的時間裕度(timing margin)。

回頭參照圖4，當資料輸入次數NDIN等於資料實際寫入次數NDWR之後第一個同步模式的行選擇線訊號CSL被致能時，前導訊號CLSYNCD可能在基準時脈訊號CLK上升之前(圖4A)或基準時脈訊號CLK上升之後(圖4B)被轉態為高邏輯準位。然而，這可能導致行選擇線訊號CSL無法維持足夠的區間(interval)或高邏輯準位時間。因此，本發明提供額外解決方案如下文所述。

圖11是本發明另一實施例的控制訊號時序圖。參照圖11，非同步基礎訊號CASASP在前導訊號CLSYNCD變為高邏輯準位時，藉由同步基礎訊號CASSP2和控制訊號CLCLWAIT_c而進行延遲。從外部時脈(基準時脈訊號CLK)為高邏輯準位和內部時脈 (非同步基礎訊號CASASP)變為高邏輯準位後，行位址選通時脈訊號CASP開始產生。並且，在行位址選通時脈訊號CASP中必要脈衝寬度的延遲時間結束後，完成行位址選通時脈訊號CASP的產生動作。接著，重置(reset)同步基礎訊號CASSP2與非同步基礎訊號CASASP。此外，行位址選通時脈訊號CASP的當前脈衝與下一個脈衝之間的間隔可以藉由控制訊號CLCLWAIT_c為低邏輯準位的時間所維持。通過這種方法，即使當非同步基礎訊號CASASP被延遲到基準時脈訊號CLK轉態為高邏輯準位之前，或延遲到基準時脈訊號CLK為高邏輯準位期間，行選擇線訊號CSL仍可以維持必要的脈衝寬度和間隔。

如圖11所示，在非同步模式下，行位址選通時脈訊號CASP的週期比基準時脈訊號CLK週期短。因此，即使前導訊號CLSYNCD被用於延遲行選擇線訊號CSL中的第一個同步脈衝，隨著行選擇線訊號CSL的脈衝繼續產生，基準時脈訊號CLK和行選擇線訊號CSL之間的延遲會跟著減小，並且延遲會在行選擇線訊號CSL產生的幾個週期之後被完全吸收。接著，行選擇線訊號CSL與基準時脈訊號CLK的產生將會完全同步。

回頭參照圖4和圖11，當基準時脈訊號CLK頻率較低或晶片的製程偏移是快速角(fast corner)的情況下時，會產生比所需數量更多的行選擇線訊號CSL脈衝。針對該情況，本發明提供額外的實現方法如下。

圖12A~圖12C是本發明再一實施例的控制訊號時序圖。 圖12A~圖12C示出了本發明藉由行位址選通時脈訊號CASP、同步決定訊號CLSYNC、前導訊號CLSYNCD、反相前導訊號CLSYNCDB與同步基礎禁止生成訊號CASSPMASK來進行模式改變的另一種方法。當資料輸入次數NDIN相等於資料實際寫入次數NDWR(此時同步決定訊號CLSYNC為高邏輯準位)並產生一個行選擇線訊號CSL脈衝之後，停止下一個行選擇線訊號CSL脈衝的產生直到基準時脈訊號CLK(external CLK)變為低邏輯準位。以下陳述三種情況。

參照圖12A，圖12A為行位址選通時脈訊號CASP並未被停止的示例。在基準時脈訊號CLK變為高邏輯準位且同步決定訊號CLSYNC變為高邏輯準位後，行位址選通時脈訊號CASP變為低邏輯準位，接著基準時脈訊號CLK變為低邏輯準位，行位址選通時脈訊號CASP變為高邏輯準位，因此行位址選通時脈訊號CASP並未被停止。

參照圖12B，圖12B為一種停止行位址選通時脈訊號CASP的示例。在基準時脈訊號CLK變為高邏輯準位且同步決定訊號CLSYNC變為高邏輯準位後，行位址選通時脈訊號CASP變為低邏輯準位(接著行位址選通時脈訊號CASP變為高邏輯準位)，因此可以透過前導訊號CLSYNCD來停止非同步地產生行位址選通時脈訊號CASP，直到基準時脈訊號CLK轉態為低邏輯準位。

參照圖12C，圖12C為另一種停止產生行位址選通時脈訊號CASP的示例。在基準時脈訊號CLK轉態為高邏輯準位且行 位址選通時脈訊號CASP轉態為低邏輯準位後(接著行位址選通時脈訊號CASP變為高邏輯準位)，同步決定訊號CLSYNC轉態為高邏輯準位且基準時脈訊號CLK轉態為低邏輯準位。因此可以透過同步基礎禁止生成訊號CASSPMASK轉變為高邏輯準位來停止同步地產生行位址選通時脈訊號CASP。

圖13是本發明一實施例的控制方法的流程圖。參照圖13，於步驟1310，控制電路計數並比較偽靜態隨機存取記憶體的資料輸入次數與資料實際寫入次數以產生寫入匹配訊號，並依據計數偽靜態隨機存取記憶體的資料輸入次數來產生寫入計數時脈訊號。接著，於步驟1320，控制電路依據該寫入匹配訊號與寫入計數時脈訊號以產生前導訊號，並依據前導訊號產生行位址選通時脈訊號與控制訊號，其中控制電路依據該寫入匹配訊號與該寫入計數時脈訊號決定是否動態延遲前導訊號以延遲或省略偽靜態隨機存取記憶體的行選擇線訊號的脈衝。

綜上所述，本發明的控制電路與控制方法調整前導訊號的時序來生成具有適當時序的行選擇線訊號，以避免偽靜態隨機存取記憶體故障或不穩定操作。本發明藉由計數與比較偽靜態隨機存取記憶體的資料輸入次數與實際寫入次數來產生前導訊號，並以決定是否動態延遲前導訊號以延遲或省略行選擇線訊號的脈衝，以避免行選擇線訊號的脈衝寬度過短，因此可以避免故障或不穩定的操作，並生成必要數量的行選擇線訊號。通過本發明，偽靜態隨機存取記憶體可實現更高的操作頻率，並在製程偏移中具可 靠性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:偽靜態隨機存取記憶體

110:動態隨機存取記憶體陣列

120:控制電路

130:輸入輸出電路

140:寫入資料判斷電路

150:時脈產生電路

160:位址解碼器

CASP:行位址選通時脈訊號

LTCSTA:計數起始訊號

WRFLG:寫入旗標訊號

WRITE:寫入控制訊號

CLK:基準時脈訊號

CLKWDC:寫入計數時脈訊號

CLSYNCD:前導訊號

CLP:控制訊號

WRMTC:寫入匹配訊號

Claims (11)

1. 一種控制電路，適用於偽靜態隨機存取記憶體，該控制電路包括：寫入資料判斷電路，配置為計數並比較該偽靜態隨機存取記憶體的資料輸入次數與資料實際寫入次數以產生寫入匹配訊號，並依據該偽靜態隨機存取記憶體的該資料輸入次數的計數操作來產生寫入計數時脈訊號；以及時脈產生電路，耦接該寫入資料判斷電路，配置為依據該寫入匹配訊號與該寫入計數時脈訊號以產生前導訊號，並依據該前導訊號產生行位址選通時脈訊號與控制訊號，其中該時脈產生電路依據該寫入匹配訊號與該寫入計數時脈訊號決定是否動態延遲該前導訊號以延遲或省略該偽靜態隨機存取記憶體的行選擇線訊號的脈衝，其中該資料輸入次數為將資料由該偽靜態隨機存取記憶體的外部輸入至該偽靜態隨機存取記憶體的次數，且該資料實際寫入次數為將該資料由該偽靜態隨機存取記憶體的內部寫入至該偽靜態隨機存取記憶體的動態隨機存取記憶體陣列的次數。
2. 如申請專利範圍第1項所述的控制電路，其中當該寫入匹配訊號為第一邏輯準位時，該時脈產生電路動態延遲該前導訊號以調整該行位址選通時脈訊號與該控制訊號的時序。
3. 如申請專利範圍第1項所述的控制電路，其中當該資料輸入次數大於該資料實際寫入次數時，該時脈產生電路調整該行位址選通時脈訊號與該控制訊號的時序而使該偽靜態隨機存取記 憶體以比基準時脈訊號更短的周期來進行非同步寫入操作，當該資料輸入次數小於或等於該資料實際寫入次數時，該時脈產生電路調整該行位址選通時脈訊號與該控制訊號的時序而使該偽靜態隨機存取記憶體以相同於該基準時脈訊號的週期進行同步寫入操作。
4. 如申請專利範圍第1項所述的控制電路，其中該控制電路更包括：位址解碼器，耦接該寫入資料判斷電路，該位址解碼器可產生計數起始訊號與寫入旗標訊號，並將該計數起始訊號與該寫入旗標訊號提供給該寫入資料判斷電路。
5. 如申請專利範圍第1項所述的控制電路，其中該偽靜態隨機存取記憶體包括輸入輸出電路，該輸入輸出電路接收該行位址選通時脈訊號與該控制訊號，且該輸入輸出電路依據該行位址選通時脈訊號以及該控制訊號來產生該行選擇線訊號，並依據該行選擇線訊號將資料依序寫入該偽靜態隨機存取記憶體的該動態隨機存取記憶體陣列。
6. 如申請專利範圍第1項所述的控制電路，其中該寫入資料判斷電路包括：第一計數器，在寫入操作中，對由外部以基準時脈訊號輸入至該偽靜態隨機存取記憶體的資料進行計數，以產生該資料輸入次數； 第二計數器，在該寫入操作中，對以該行位址選通時脈訊號而寫入至該動態隨機存取記憶體陣列的資料進行計數，以產生該資料實際寫入次數，其中該行位址選通時脈訊號的初始週期小於該基準時脈訊號的週期；比較器，耦接該第一計數器與該第二計數器，用以比較該資料輸入次數及該資料實際寫入次數，並且當該資料輸入次數等於該資料實際寫入次數時，該寫入匹配訊號轉態為第一邏輯準位。
7. 如申請專利範圍第1項所述的控制電路，其中該時脈產生電路包括：同步與非同步控制器，接收該寫入計數時脈訊號與該寫入匹配訊號，依據該寫入匹配訊號來判斷基準時脈訊號與該行位址選通時脈訊號是否同步並進行同步控制以產生同步決定訊號與該前導訊號，並依據該寫入計數時脈訊號、該同步決定訊號與該前導訊號來進行非同步控制以產生同步基礎禁止生成訊號與反相前導訊號。 同步行位址選通時脈控制器，接收該基準時脈訊號、該同步決定訊號與觸發狀態訊號，依據該基準時脈訊號、該同步決定訊號與該觸發狀態訊號而產生對應的同步基礎訊號；非同步行位址選通時脈控制器，接收該同步基礎禁止生成訊號、觸發控制訊號、延遲就緒訊號以及該行位址選通時脈訊號，並根據該同步基礎禁止生成訊號、該觸發狀態訊號、該延遲就緒訊號以及該行位址選通時脈訊號而產生對應的非同步基礎訊號；以及 單發脈衝產生器，接收該同步基礎禁止生成訊號、該延遲就緒訊號、該反相前導訊號、該同步基礎訊號、該同步決定訊號以及該非同步基礎訊號，該單發脈衝產生器在非同步模式時根據該非同步基礎訊號而產生對應的該行位址選通時脈訊號，並在同步模式時根據該同步基礎訊號而產生對應的該行位址選通時脈訊號。
8. 如申請專利範圍第7項所述的控制電路，其中該時脈產生電路更包括：時脈調整器，耦接該單發脈衝產生器，接收該行位址選通時脈訊號，並經預定延遲時間後根據該行位址選通時脈訊號產生該控制訊號。
9. 一種控制方法，適用於偽靜態隨機存取記憶體，該控制方法包括：計數並比較該偽靜態隨機存取記憶體的資料輸入次數與資料實際寫入次數以產生寫入匹配訊號，並依據該計數該偽靜態隨機存取記憶體的該資料輸入次數來產生寫入計數時脈訊號；以及依據該寫入匹配訊號與該寫入計數時脈訊號以產生前導訊號，並依據該前導訊號產生行位址選通時脈訊號與控制訊號，其中依據該寫入匹配訊號與該寫入計數時脈訊號以產生該前導訊號的步驟包括：依據該寫入匹配訊號與該寫入計數時脈訊號決定是否動態延遲該前導訊號以延遲或省略該偽靜態隨機存取記憶體的行選擇線訊號的脈衝，其中該資料輸入次數為將資料由該偽靜態隨機存取 記憶體的外部輸入至該偽靜態隨機存取記憶體的次數，且該資料實際寫入次數為將該資料由該偽靜態隨機存取記憶體的內部寫入至動態隨機存取記憶體陣列的次數。
10. 如申請專利範圍第9項所述的控制方法，其中當該寫入匹配訊號為第一邏輯準位時，動態延遲該前導訊號以調整該行位址選通時脈訊號與該控制訊號的時序。
11. 如申請專利範圍第9項所述的控制方法，其中當該資料輸入次數大於該資料實際寫入次數時，調整該行位址選通時脈訊號與該控制訊號的時序而使該偽靜態隨機存取記憶體以比基準時脈訊號更短的周期來進行非同步寫入操作，當該資料輸入次數小於或等於該資料實際寫入次數時，調整該行位址選通時脈訊號與該控制訊號的時序而使該偽靜態隨機存取記憶體以相同於該基準時脈訊號的週期進行同步寫入操作。

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