JP6874097B1 - 擬似sramに使用する制御回路及びその制御方法 - Google Patents
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Abstract
【解決手段】制御回路は、書込みデータ判断回路とクロック生成回路を含む。書込みデータ判断回路は、擬似SRAMのデータ入力回数とデータの実際の書き込み回数をカウント並びに比較して、書込みマッチング信号を生成し、擬似SRAMのデータ入力回数のカウント動作に基づき、書込みカウントクロック信号を生成する。クロック生成回路は、書込みマッチング信号と書込みカウントクロック信号に基づき、前置き信号を生成し、前置き信号に基づき、列アドレスストローブクロック信号と制御信号を生成する。クロック生成回路は、書込みマッチング信号と書込みカウントクロック信号に基づき、前置き信号を動的に遅延するか否か決定して、列選択線信号のパルスを遅延するか省略する。
【選択図】図1
Description
図2は、本発明の実施形態による書込みデータ判断回路140の概略図である。図2を参照すると、書込み判断回路140は、カウンタ210、カウンタ220及びコンパレータ230を含む。
110:DRAMアレイ
120:制御回路
130:入出力回路
140:書込みデータ判断回路
150:クロック生成回路
160:アドレスデコーダ
210:カウンタ
220:カウンタ
230:コンパレータ
310:同期・非同期コントローラ
320:遅延カウンタ
330:同期列アドレスストローブクロックコントローラ
340:非同期列アドレスストローブクロックコントローラ
350:シングルショットパルスジェネレータ
360:クロック調整器
370:同期制御回路
380:非同期制御回路
550、650、660、930、1010:遅延回路
P1−P4、N1−N4:トランジスタ
510、520、530、610、620、710、720、730、810、820:論理回路
CNTDIN<3:0>、CNTDIN<0>、CNTDIN<1>、CNTDIN<2>、CNTDIN<3>:データ入力回数
CNTDWR<3:0>、CNTDWR<0>、CNTDWR<1>、CNTDWR<2>、CNTDWR<3>:データの実際の書き込み回数
PWRMTC_c、CASPDB_c、CASPD_t、CASPDB_c、CASPDB_c、EN_t、CON1、IND_t、CLKD_c、CLKD_t、CLKD2_t、CLKWDC3_t、CASPRP_c、CLPSTP_t、CASSP_t、PCACP_c、CLCLWAIT_c:制御信号
CASP_t:反転列アドレスストローブクロック信号
CLPTRIGSL_t:トリガー制御信号
n01、n02、n03、n04、n08、n09、n19:ノード
CHRDY_t:チップ電源投入完了確認信号
FLGD_t:フラグ信号
CASSP2:同期基準信号
CASASP:非同期基準信号
RCDRDY:遅延レディ信号
LTNCY:遅延制御信号
MODE、MODE1:モード信号
CLPTRIG:トリガーステータス信号
CASSPMASK:同期基準禁止生成信号
CLSYNCDB:反転前置き信号
NDIN:データ入力回数
NDWR:データの実際の書き込み回数
LTCSTA:カウント開始信号
WRFLG:書込みフラグ信号
WRITE:書込み制御信号
CLK:基準クロック信号
CASP:列アドレスストローブクロック信号
WRMTC:書込みマッチング信号
CLKWDC:書込みカウントクロック信号
CLSYNC:同期決定信号
CLSYNCD、CLSYNCD2_t:前置き信号
CLP:制御信号
N+1、N+2、N+3、N+4:パルス
OR1−4:ORゲート
NOR1−4:NORゲート
NAND1−11:NANDゲート
INV1−18:NOTゲート
Claims (13)
- 擬似SRAMに適用される制御回路であって、
前記擬似SRAMのデータ入力回数とデータの実際の書き込み回数をカウント並びに比較して、書込みマッチング信号を生成し、前記擬似SRAMの前記データ入力回数のカウント動作に基づき、書込みカウントクロック信号を生成するように配置する書込みデータ判断回路と、
前記書込みデータ判断回路に結合し、前記書込みマッチング信号と前記書込みカウントクロック信号に基づき、前置き信号を生成し、前記前置き信号に基づき、列アドレスストローブクロック信号と制御信号を生成するように配置し、前記書込みマッチング信号と前記書込みカウントクロック信号に基づき、前記前置き信号を動的に遅延するか否か決定して、前記擬似SRAMの列選択線信号のパルスを遅延するか省略するクロック生成回路と、を含む制御回路。 - 前記データ入力回数は、データを前記擬似SRAMの外部から前記擬似SRAMに入力する回数であり、前記データの実際の書き込み回数は、前記データを前記擬似SRAMの内部から前記擬似SRAMのDRAMアレイに書き込む回数である請求項1に記載の制御回路。
- 前記書込みマッチング信号が第一論理レベルである時、前記クロック生成回路は、前記前置き信号を動的に遅延して、前記列アドレスストローブクロック信号と前記制御信号のタイミングを調整する請求項1に記載の制御回路。
- 前記データ入力回数が前記データの実際の書き込み回数より大きい時、クロック生成回路は、前記列アドレスストローブクロック信号と前記制御信号のタイミングを調整して、前記擬似SRAMに基準クロック信号より更に短い周期で非同期書込み動作を実行させ、前記データ入力回数が前記データの実際の書き込み回数以下である時、クロック生成回路は、前記列アドレスストローブクロック信号と前記制御信号のタイミングを調整して、前記擬似SRAMに前記基準クロック信号と同じ周期で同期書込み動作を実行させる請求項1に記載の制御回路。
- 前記制御回路は、
前記書込みデータ判断回路に結合し、カウント開始信号と書込みフラグ信号を生成でき、前記カウント開始信号と前記書込みフラグ信号を前記書込みデータ判断回路に提供するアドレスデコーダを更に含む請求項1に記載の制御回路。 - 前記擬似SRAMは、前記列アドレスストローブクロック信号と前記制御信号を受信し、前記列アドレスストローブクロック信号及び前記制御信号に基づき、前記列選択線信号を生成し、前記列選択線信号に基づき、データを前記擬似SRAMのDRAMアレイに順に書き込む入出力回路を含む請求項1に記載の制御回路。
- 前記書込みデータ判断回路は、
書込み動作中、基準クロック信号により外部から前記擬似SRAMに入力するデータをカウントして、前記データ入力回数を生成する第一カウンタと、
前記書込み動作中、初期周期が前記基準クロック信号の周期より小さい前記列アドレスストローブクロック信号により前記擬似SRAMのDRAMアレイに書き込むデータをカウントして、前記データの実際の書き込み回数を生成する第二カウンタと、
前記第一カウンタと前記第二カウンタに結合し、前記データ入力回数と前記データの実際の書き込み回数を比較して、前記データ入力回数が前記データの実際の書き込み回数に等しい時、前記書込みマッチング信号は第一論理レベルに移行するコンパレータと、を含む請求項1に記載の制御回路。 - 前記クロック生成回路は、
前記書込みカウントクロック信号と前記書込みマッチング信号を受信し、前記書込みマッチング信号に基づき、同期するか否か判断し、同期制御を実行して、同期決定信号と前記前置き信号を生成し、前記書込みカウントクロック信号、前記同期決定信号と前記前置き信号に基づき、非同期制御を実行して、同期基準禁止生成信号と反転前置き信号を生成する同期・非同期コントローラと、
基準クロック信号、前記同期決定信号とトリガーステータス信号を受信し、前記基準クロック信号、前記同期決定信号とトリガーステータス信号に基づき、対応する同期基準信号を生成する同期列アドレスストローブクロックコントローラと、
前記同期基準禁止生成信号、トリガー制御信号、遅延レディ信号及び前記列アドレスストローブクロック信号を受信し、前記同期基準禁止生成信号、前記トリガーステータス信号、前記遅延レディ信号及び前記列アドレスストローブクロック信号に基づき、対応する非同期基準信号を生成する非同期列アドレスストローブクロックコントローラと、
前記同期基準禁止生成信号、前記遅延レディ信号、前記反転前置き信号、前記同期基準信号、前記同期決定信号及び前記非同期基準信号を受信し、非同期モードである時、前記非同期基準信号基づき、対応する前記列アドレスストローブクロック信号を生成し、同期モードである時、前記同期基準信号に基づき、対応する前記列アドレスストローブクロック信号を生成するシングルショットパルスジェネレータと、を含む請求項1に記載の制御回路。 - 前記クロック生成回路は、
前記シングルショットパルスジェネレータに結合し、前記列アドレスストローブクロク信号を受信し、所定の遅延時間を経過した後、前記列アドレスストローブクロック信号に基づき、前記制御信号を生成するクロック調整器を更に含む請求項8に記載の制御回路。 - 擬似SRAMに適用される制御方法であって、
前記擬似SRAMのデータ入力回数とデータの実際の書き込み回数をカウント並びに比較して、書込みマッチング信号を生成し、前記擬似SRAMの前記データ入力回数のカウントに基づき、書込みカウントクロック信号を生成することと、
前記書込みマッチング信号と前記書込みカウントクロック信号に基づき、前置き信号を生成し、前記前置き信号に基づき、列アドレスストローブクロック信号と制御信号を生成することと、を含み、
前記書込みマッチング信号と前記書込みカウントクロック信号に基づき、前記前置き信号を生成するステップは、
前記書込みマッチング信号と前記書込みカウントクロック信号に基づき、前記前置き信号を動的に遅延するか否か決定して、前記擬似SRAMの列選択線信号のパルスを遅延するか省略することを含む制御方法。 - 前記データ入力回数は、データを前記擬似SRAMの外部から前記擬似SRAMに入力する回数であり、前記データの実際の書き込み回数は、前記データを前記擬似SRAMの内部からDRAMアレイに書き込む回数である請求項10に記載の制御方法。
- 前記書込みマッチング信号が第一論理レベルである時、前記前置き信号を動的に遅延して、前記列アドレスストローブクロック信号と前記制御信号のタイミングを調整する請求項10に記載の制御方法。
- 前記データ入力回数が前記データの実際の書き込み回数より大きい時、前記列アドレスストローブクロック信号と前記制御信号のタイミングを調整して、前記擬似SRAMに基準クロック信号より更に短い周期で非同期書込み動作を実行させ、前記データ入力回数が前記データの実際の書き込み回数以下である時、前記列アドレスストローブクロック信号と前記制御信号のタイミングを調整して、前記擬似SRAMに前記基準クロック信号と同じ周期で同期書込み動作を実行させる請求項10に記載の制御方法。
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