JP3695902B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、２ビットプリフェッチ機能を有するシンクロナスＤＲＡＭ（Dynamic Randum Access Memory）等の書き込み動作に関し、特に、書込時間を短くすることができる半導体記憶装置に関する。
【０００２】
【従来の技術】
シンクロナスＤＲＡＭは、メモリをコントロールするシステム側から、アドレスや制御コマンド等をクロックに同期して与えられ、クロックに同期して内部の読み出しや書き込み動作を行う。その結果、メモリの高速動作を可能にしている。
【０００３】
更に、シンクロナスＤＲＡＭには、外部から与えられた列アドレスに対してその列アドレスとそれに連続する列アドレスのメモリセルをアクセスするバーストモード機能を有する。このバーストモードでは、与えられた列アドレスからバースト長に応じた２ビット、４ビット、８ビットの連続する列アドレスのメモリセルをアクセスして、読み出し或いは書き込みを行うことができる。
【０００４】
このバーストモードをより効率的に行う為に、２ビットプリフェッチ機能が設けられる。２ビットプリフェッチ機能は、与えられた列アドレス或いは内部で生成した第一の列アドレスをラッチし、その第一の列アドレスに１ビット加算した第二の列アドレスを生成し、第一及び第二の列アドレスで、メモリセルをアクセスする。メモリセルアレイ側は、奇数側メモリセルアレイとそれに対応する列アドレスデコーダと出力データ保持回路と、偶数側メモリセルアレイとそれに対応する列アドレスデコーダと出力データ保持回路とを有する。第一の列アドレスが偶数の場合は、第一の列アドレスを偶数側の列アドレスデコーダに第二の列アドレスを奇数側の列アドレスデコーダにそれぞれ与える。また、第一の列アドレスが奇数の場合は、第一の列アドレスを奇数側の列アドレスデコーダに第二の列アドレスを偶数側の列アドレスデコーダにそれぞれ与える。そして、偶数側データから奇数側データ、或いは奇数側データから偶数側データを連続して外部に出力する。或いは、書き込みの場合は、偶数の第一の列アドレスとともに偶数側データと奇数側データを順番に、或いは奇数の第一の列アドレスとともに奇数側データと偶数側データを順番に書き込む。
【０００５】
上記した通り、シンクロナスＤＲＡＭでは、一般にクロックに同期して外部から制御信号やアドレス信号が与えられ、内部ではクロックに同期して各種の動作を行う。
【０００６】
【発明が解決しようとする課題】
ところが、書き込み動作の時に外部から書き込みデータをメモリのデータ入出力端子（ＤＱ端子）に与える必要がある。このデータ入出力端子は、コマンド信号やアドレス信号の入力端子と異なり、負荷容量が大きい。その理由は、コマンド信号やアドレス信号の入力端子は、入力専用端子であるので内部回路は入力回路しか接続されない。それに対して、データ入出力端子は、入力回路と共に出力回路も接続し、その負荷容量が大きくなるからである。
【０００７】
従って、システム側は、比較的容易にコマンド信号やアドレス信号をクロックに同期して与えることができる。ところが、負荷容量が大きいデータ入出力端子に対して書き込みデータ信号を与える場合は、そのデータ信号になまりが発生するので、クロックの立ち上がりエッジや立ち下がりエッジに正確に同期してデータ信号をメモリに与えることが困難になる。即ち、入力負荷容量が小さいコマンド信号やアドレス信号の入力端子に対しては、共通のクロックをストローブ信号にしてコマンド信号やアドレス信号を正確に与えることができる。しかし、それらよりは入力負荷容量が大きいデータ入出力端子に対しては、同じクロックをストローブ信号にして書き込みデータ信号を与えることは、スペック上困難である。しかも、書き込みデータ信号はクロックの立ち上がりエッジと立ち下がりエッジに同期して高速に与えられるので、ますます困難になる。
【０００８】
そこで、システム側が、書き込みデータ信号の供給をクロックと非同期のデータストローブ信号に同期させて行うことが提案されている。このデータストローブ信号は、クロックと同程度の周波数を有するが、クロックと位相同期はとられていない。
【０００９】
この様に、クロックと非同期のデータストローブ信号を導入することに伴い、内部での書き込み動作をどの様に制御すべきかの問題を解決する必要がある。外部から与えられるクロックとデータストローブ信号とを利用して最適な書き込み動作を行うことは未だ提案されていない。
【００１０】
そこで、本発明の目的は、上記の従来の課題を解決する為に、クロックとそれに非同期のデータストローブ信号とを利用して最適な書き込み動作を行うことができる半導体記憶装置を提供することにある。
【００１１】
更に、本発明の別の目的は、クロックとそれに非同期のデータストローブ信号とを利用して最短の書き込み動作を行うことができる半導体記憶装置を提供することにある。
【００１２】
更に、本発明の別の目的は、クロックに同期してコマンド、アドレス、及び書き込みデータ信号が供給されるメモリにおいて、書き込み動作を短くすることができる半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、外部から供給される外部クロックに同期して少なくともアドレス信号が供給される半導体記憶装置において、
データを記憶する複数のメモリセルを有するメモリセルアレイと、
外部から供給される外部データストローブ信号に同期して供給される書き込みデータ信号を、前記外部データストローブ信号に応答して生成される内部データストローブ信号に応答して、保持するデータ信号入力回路と、
前記外部データストローブ信号に応答して前記内部データストローブ信号より遅く生成される書き込み信号に応答して、前記データ信号入力回路が保持する書き込みデータ信号を前記メモリセルアレイに供給する書き込み回路とを有することを特徴とする。
【００１４】
上記の発明は、外部データストローブ信号に同期して与えられる書き込みデータ信号を、その外部データストローブ信号に応答して生成される内部データストローブ信号に応答して内部にラッチし、更に、その外部データストローブ信号から生成される書き込み信号に応答して、書き込みアンプ等の書き込み回路からメモリセルアレイに書き込みデータ信号を供給する。一方、アドレス信号は、外部クロックにより内部に取り込まれる。従って、メモリ内部での書き込み動作である、書き込みアンプからのメモリセルアレイにつながるデータバス線等の駆動が、外部データストローブ信号に従って開始されるので、書き込みデータ信号の入力から最短の時間で書き込み動作を終了することができる。
【００１５】
上記の発明は、メモリが２ビットプリフェッチ機能を有する場合に特に効果をもたらす。即ち、外部データストローブ信号に同期して、２ビットの書き込みデータ信号が時系列的に供給される。その２番目の書き込みデータ信号の入力を待って、内部の書き込み動作を開始することができるので、最短の書き込み動作を可能にする。
【００１６】
更に、内部書き込み動作として、列アドレス信号や冗長比較結果信号等を、外部データストローブ信号に応答して生成されるコラム選択信号に応答して、メモリセルアレイの対応するコラムデコーダに与える。
【００１７】
上記の発明に加えて、外部クロックに同期して与えられるアドレス信号に対し、冗長比較回路での比較動作等をその外部クロックに応答して生成されるアドレスラッチ信号に応答して行わせることで、更に書き込み動作の高速化をはかることができる。特に、２ビットプリフェッチ機能を有する場合は、２ビットの書き込みデータ信号を取り込むのに、クロック１周期分の時間を要するので、その間に、冗長比較回路での冗長アドレスとの比較動作を行っておくことで、書き込みデータ信号の取り込みが終了した時点では、既に冗長比較結果信号をコラムデコーダに供給する準備が終了することになる。
【００１８】
上記の目的を達成する為の別の発明は、外部から供給される外部クロックに同期して少なくともコマンド信号及びアドレス信号が供給される半導体記憶装置において、
前記外部クロックの第一のクロックに同期して前記コマンド信号及びアドレス信号が供給され、更に、
データを記憶する複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの不良メモリセルに対応する不良アドレスと与えられるアドレスとを比較する冗長比較回路と、
前記外部クロックの前記第一のクロックの後に供給される第二のクロックに応答して生成される内部データストローブ信号に応答して、外部から与えられる書き込みデータ信号を保持するデータ入力回路と、
前記第二のクロックに応答して前記内部データストローブ信号より遅く生成される書き込み信号に応答して、前記データ入力回路が保持する書き込みデータ信号を、前記メモリセルアレイに供給する書き込み回路と、
前記第一のクロックに応答して生成されるアドレスラッチ信号に応答して、前記冗長比較回路に前記アドレス信号を供給するアドレスラッチ回路とを有することを特徴とする。
【００１９】
上記の発明では、外部クロックに同期してコマンド、アドレス、書き込みデータ信号が供給されるメモリにおいて、コマンドとアドレスが第一のクロックに同期して与えられ、書き込みデータ信号が第一のクロックに続く第二のクロックに同期して与えられる時は、冗長比較回路での冗長比較動作等を第一のクロックに応答して行う。これにより、第二のクロックに同期して与えられた書き込みデータ信号の入力動作が終了するまでに、先行して冗長比較動作を行うことができ、書き込み動作を短縮することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００２１】
図１は、複数のメモリとそれをコントロールする制御部との関係を示した概略図である。システム側である制御部１０に、この例では４つのＳＤＲＡＭ１２，１４，１６，１８が接続されている。この例では、コマンド信号ＣＯＭＭＡＮＤとアドレス信号ＡＤＤＲＥＳＳとは、クロックＣＬＫに同期して与えられる。また、書き込みデータ信号は、データ入出力端子ＤＱに、データストローブ信号ＤＳに同期して与えられる。こうすることで、負荷容量が大きいデータ入出力端子ＤＱに対するストローブ信号ＤＳを、コマンド信号やアドレス信号等に対するストローブ信号であるクロックＣＬＫとは非同期にすることができ、より確実に書き込みデータをメモリ１２〜１８に与えることができる。
【００２２】
図２は、上記したクロックＣＬＫとそれに非同期のデータストローブ信号ＤＳとを利用した書き込み動作の概略タイミングチャートを示す図である。この例では、クロックｃｌｋ１に同期してコマンド信号ＣＯＭＭＡＮＤに書き込みコマンドがアドレス信号ＡＤＤＲＥＳＳに列アドレスがそれぞれ与えられる。それに対して、データストローブ信号ＤＳの立ち上がりと立ち下がりエッジに同期して、書き込みデータＤ０，Ｄ１，Ｄ２，Ｄ３がデータ入出力端子ＤＱに与えられる。
【００２３】
データストローブ信号ＤＳは、クロックＣＬＫと非同期ではあるが、同一周波数であって、位相が早まる方向であればｔDSS 以内、遅くなる方向であればｔDSH 以内になることが規格上決められている。そこで、図中（ａ）は、データストローブ信号ＤＳが、最大ｔDSS だけ位相が早まった場合のデータストローブ信号ＤＳとデータ入出力端子ＤＱの書き込みデータとの関係を示す。また、図中（ｂ）は、データストローブ信号ＤＳが、最大ｔDSH だけ位相が遅くなった場合のデータストローブ信号ＤＳとデータ入出力端子ＤＱの書き込みデータとの関係を示す。
【００２４】
図中（ａ）の場合は、データストローブ信号ＤＳの立ち上がりエッジから所定時間経過したタイミングで、データ入出力端子ＤＱに与えられた書き込みデータＤ０を取り込み、更にデータストローブ信号ＤＳの次の立ち下がりエッジから所定時間経過したタイミングで、データ入出力端子ＤＱに与えられた書き込みデータＤ１を取り込む。同様に、書き込みデータＤ２，Ｄ３もデータストローブ信号ＤＳに同期して取り込まれる。従って、クロックｃｌｋ１．５のタイミングで既に２ビットの書き込みデータＤ０，Ｄ１の取り込みは終了し、更に、アドレスの入力も終了している。従って、何時でも内部の書き込み動作を開始することができることが理解される。
【００２５】
図中には、一例として、クロックｃｌｋ２のタイミングで内部の書き込み動作が開始することが示されている。
【００２６】
一方、図２中（ｂ）の場合は、クロックｃｌｋ１のタイミングより時間ｔDSH 遅れたタイミングでデータストローブ信号ＤＳが立ち上がる。そして、上記（ａ）の場合と同様に、データストローブ信号ＤＳの立ち上がりエッジから所定時間経過したタイミングで、データ入出力端子ＤＱに与えられた書き込みデータＤ０が取り込まれ、更にデータストローブ信号ＤＳの次の立ち下がりエッジから所定時間経過したタイミングで、データ入出力端子ＤＱに与えられた書き込みデータＤ１が取り込まれる。従って、この場合は、クロックｃｌｋ２より少し早いタイミングで、両データＤ０，Ｄ１の入力が終了する。
【００２７】
図３は、内部書き込み動作がクロックＣＬＫに同期して行われる場合のメモリの概略構成図である。この例では、メモリセル領域は、奇数側メモリセルアレイ２０と偶数側メモリセルアレイ２１とから構成される。そして、両メモリセルアレイ２０，２１に対応して、奇数側センスアンプ２２，偶数側センスアンプ２３、及び奇数側列デコーダ２４、偶数側列デコーダ２５がそれぞれ設けられる。
【００２８】
このメモリセルアレイに対して、周辺回路の内、書き込みデータ入力回路部分と、列アドレス信号の処理回路部分とが図３に示される。
【００２９】
また、図４は、データストローブ信号ＤＳが、基準のクロックよりもｔDSS だけ位相が進んでいる場合のタイミングチャート図である。また、図５は、データストローブ信号ＤＳが、基準のクロックよりもｔDSH だけ位相が遅れている場合のタイミングチャート図である。
【００３０】
まず、まず図３に示した、書き込みデータ入力回路部分から説明する。データ入出力端子ＤＱには、入力バッファ３０が接続され、外部から与えられるレファレンスレベルＶｒｅｆを利用して、与えられる書き込みデータ信号Ｄ０，Ｄ１が入力される。この書き込みデータ信号の取り込みは、上記した通り、データストローブ信号ＤＳの立ち上がりエッジまたは立ち下がりエッジで行われる。その為に、外部から与えられたデータストローブ信号ＤＳをバッファ回路４６で入力し、その入力された内部データストローブ信号int.ＤＳは、遅延回路４８で一定時間遅延されて遅延したデータストローブ信号ＤＤＳとなる。そして、その遅延したデータストローブ信号ＤＤＳは、立ち上がりエッジ（Ｈ側エッジ）トリガ回路５０に供給され、立ち上がりエッジトリガ回路５０は、最初の書き込みデータ信号ＤＱを取り込む第一のデータストローブ信号ＤＳＰＺを生成する。その結果、第一のデータストローブ信号ＤＳＰＺのタイミングで、書き込みデータ信号Ｄ０（図中は内部書き込みデータ信号int.ＤＱ）が第一のデータラッチ回路３２に取り込まれる。
【００３１】
更に、データストローブ信号ＤＳの立ち下がりエッジに同期した第二のデータストローブ信号ＤＳＰＸが、立ち下がりエッジ（Ｌ側エッジ）トリガ回路５２により生成され、入力された二番目の書き込みデータ信号Ｄ１がその第二のデータストローブ信号ＤＳＰＸのタイミングで、第二のデータラッチ回路３６に取り込まれる。その時、同時にデータラッチ回路３２内の最初の書き込みデータ信号Ｄ０は、データシフトレジスタ３４にラッチされる。ここまでは、書き込みデータ信号Ｄ０，Ｄ１が、データストローブ信号ＤＳに同期して内部に取り込まれる動作である。
【００３２】
データシフトレジスタ３４とデータラッチ回路３６にそれぞれラッチされた第一と第二の書き込みデータＤＱＥ１とＤＱＯ１とは、トランスファクロック発生回路５６により生成されるクロックに同期したデータトランスファ信号ＤＱＴＺのタイミングで、それぞれのデータトランスファ回路３８，４０にラッチされる。トランスファクロック生成回路５６には、バッファ５４により入力されたクロックＣＬＫ（図中では内部クロックint.ＣＬＫ）が与えられる。従って、データトランスファ信号ＤＱＴＺは、２つの書き込みデータＤ０，Ｄ１の取り込みが確実に終了するクロックｃｌｋ２のタイミングから所定時間後のタイミングで生成される。その結果、データストローブ信号に同期していた書き込みデータ信号が、データトランスファー回路３８，４０でクロックに同期した信号になる。尚、この例では、最初の書き込みデータＤ０は偶数側書き込みデータで、第二の書き込みデータＤ１は奇数側書き込みデータの例である。
【００３３】
そして、書き込みクロック発生回路５８により生成された書き込み信号ＷＲＴＺのタイミングで、偶数側書き込みアンプ４２と奇数側書き込みアンプ４４が活性化され、それぞれのデータバス４３，４５に書き込みデータ信号が出力される。
【００３４】
一方、列アドレスの処理部分は以下の通りである。列アドレス端子ＡＤＤＲＥＳＳに供給された列アドレス信号は、クロックｃｌｋ１の立ち上がりエッジに同期したタイミングで、アドレスバッファ６２により内部に取り込まれる。そして、内部に取り込まれた列アドレス信号ＣＡｘｘＺ（ｘｘは、アドレス番号を意味する。）は、トランスファクロック発生回路５６により、クロックｃｌｋ１のタイミングから所定時間遅延したタイミングで発生されるタイミングコントロール信号６５のタイミングで、内部列アドレスラッチ・カウンタ回路６６に入力される。
【００３５】
この内部列アドレスラッチ・カウンタ回路６６は、与えられた列アドレスをラッチし、それに＋１加算するカウンタ機能により連続する列アドレスを生成する。そして、最初の列アドレスが偶数の場合は、その列アドレスを偶数側のプリデコーダ等に与え、＋１加算された第二の列アドレスを奇数側のプリデコーダ等に与える。
【００３６】
そして、書き込みクロック発生回路５８では、アドレス生成信号ＡＤＬＺを書き込み信号ＷＲＴＺと同様に、クロックｃｌｋ２のタイミングから所定時間経過したタイミングで生成する。その結果、アドレス生成信号ＡＤＬＺに応答して、内部列アドレスラッチ・カウンタ６６は、奇数側列アドレスＣＡｘｘＺ１Ｏと偶数側列アドレスＣＡｘｘＺ１Ｅとを、冗長比較回路６８，８０とプリデコーダ７０，７８にそれぞれ与える。それぞれの回路は、比較結果信号ＣＯＭＺＯ，ＣＯＭＺＥと、プリデコード信号ＰＣＡｘｘＺＯ，ＰＣＡｘｘＺＥとをそれぞれ生成する。
【００３７】
書き込みクロック生成回路５８が生成するタイミング信号ＣＳＺに応答して、コラム選択パルス発生回路６０は、コラム選択信号ＣＳＥＬＺを生成し、書き込み信号ＷＲＴＺとほぼ同じタイミングで、列デコーダ２４，２５にそれぞれの比較結果信号ＣＯＭＺ１Ｏ，ＣＯＭＺ１Ｅとプリデコード信号ＰＣＡｘｘＺ１Ｏ，ＰＣＡｘｘＺ１Ｅとを与える様に、ドライバ７２，７４，８２，８４を駆動させる。即ち、クロックｃｌｋ２のタイミングに同期して、書き込み信号ＷＲＴとコラム選択信号ＣＳＥＬＺとを生成して、データバス４３，４５への書き込みデータの出力と、列アドレスに応じたプリデコード信号や冗長比較結果信号の列デコーダ回路２４，２５への出力とのタイミングが、合わせられる。
【００３８】
従って、図３〜図５で示したメモリでは、書き込みデータ信号はデータストローブ信号ＤＳに同期して取り込まれるが、内部の書き込み動作は、クロックｃｌｋ２のタイミングに応答して生成されるデータトランスファ信号ＤＱＴＺを基準にして制御される。
【００３９】
ところが、上記説明からも理解される通り、第一、第二の書き込みデータ信号の取り込みには、クロックＣＬＫの１サイクルを要する。それは、データストローブ信号ＤＳの立ち上がりエッジと立ち下がりエッジで第一と第二の書き込みデータ信号が取り込まれるからである。かかる理由から、クロックｃｌｋ１から１サイクル後のクロックｃｌｋ２のタイミングで内部の書き込み動作を開始することが適切といえる。
【００４０】
しかし、図４に示した通り、データストローブ信号ＤＳが早いタイミングで入力される場合は、図中のクロックｃｌｋ１．５とｃｌｋ２の中間のタイミングで既に書き込みデータＤ０，Ｄ１の取り込みは終了している。更に、列アドレスもクロックｃｌｋ１に同期して与えられている。その場合は、クロックｃｌｋ２のタイミングまで待機することは、書き込み時間を長くする原因となる。
【００４１】
更に、アドレス生成信号ＡＤＬＺに応答して列アドレスの生成、冗長アドレスとの比較、及びプリデコードが開始されるので、冗長の比較結果信号やプリデコード信号が生成されてからコラム選択信号ＣＳＥＬＺを生成するタイミングが遅くなってしまう。
【００４２】
図６は、本発明にかかる実施の形態例であるデータストローブ信号に同期して内部の書き込み動作が行われるメモリの概略構成図である。図７は、図６において、データストローブ信号ＤＳが、基準のクロックよりもｔDSS だけ位相が進んでいる場合のタイミングチャート図である。また、図８は、図６において、データストローブ信号ＤＳが、基準のクロックよりもｔDSH だけ位相が遅れている場合のタイミングチャート図である。
【００４３】
図６に示したメモリは、図３のメモリの構成と同様に、図中左上半分の書き込みデータ入力回路部と、左下半分の列アドレス処理部とを有する。図中右側のメモリセルアレイ部分は、同様の構成である。従って、図３に対応する部分には、同じ引用番号を付した。
【００４４】
図６のメモリの例では、書き込みデータ信号ＤＱ（Ｄ０，Ｄ１）は、データストローブ信号ＤＳに同期して内部に取り込まれ、更に、内部の書き込みタイミングもデータストローブ信号ＤＳをもとに制御される。具体的には、第一のデータストローブ信号ＤＳＰＺと第二のデータストローブ信号ＤＳＰＸにより、データ入出力端子ＤＱからの書き込みデータ信号Ｄ０，Ｄ１が取り込まれる。更に、第二のデータストローブ信号ＤＳＰＸに基づいて、書き込みクロッック発生回路５８にて、書き込みアンプ４２，４４を活性化する書き込み信号ＷＲＴＺが生成され、更にコラム選択パルス発生回路６０にてコラム選択信号ＣＳＥＬＺが生成される。
【００４５】
更に、図６のメモリの例では、列アドレス信号ＡＤＤＲＥＳＳは、クロックＣＬＫに同期したタイミングで、内部への取り込み、＋１増加したアドレスの生成、及び冗長比較回路６８，７８やプリデコーダ７０，８０での動作が制御される。
【００４６】
従って、概略的な動作は、クロックｃｌｋ１のタイミングで、列アドレスの取り込み、カウンタ動作、プリデコード動作、冗長比較動作等が行われる。その一方で、データストローブ信号ＤＳの立ち上がりエッジと立ち下がりエッジとで書き込みデータ信号を取り込み、更にデータストローブ信号の立ち下がりエッジを起点にしたタイミングで、内部での書き込み動作が行われる。内部での書き込み動作は、書き込みアンプ４２，４４の活性化により、データバス線に書き込みデータ信号を出力し、コラム選択信号ＣＳＥＬＺにより冗長の比較結果信号ＣＯＭＺ３とプリデコード信号ＰＣＡｘｘＺ３とをメモリセルアレイのコラムデコーダ２４、２５に供給する。
【００４７】
上記の動作を行う為に、図６に示したメモリでは、図３と異なり、書き込みクロック発生回路５８は、データストローブ信号ＤＳから生成された第二のデータストローブ信号ＤＳＰＸに応答して、書き込み信号ＷＲＴを生成する。また、コラム選択パルス発生回路６０は、書き込みクロック発生回路５８が生成する信号ＣＳＺによりコラム選択信号ＣＳＥＬＺを生成する。この点でも図３と異なる。従って、図３におけるデータトランスファ回路３８，４０は、図６の例には存在しない。
【００４８】
更に、図６に示したメモリでは、図３と比較して、冗長比較回路６８，８０やプリデコーダ７０，７８は、内部の書き込み動作とは別に、クロックＣＬＫのクロックタイミングｃｌｋ１のタイミングで先行して制御される。そのために、内部列アドレスラッチ・カウンタ６６による列アドレスＣＡｘｘＺ１の出力のタイミングは、内部クロック発生回路９０により生成されるアドレス生成信号ＡＤＬＺにより制御される。
【００４９】
図７を参照しながら、図６の構成と動作について以下に説明する。図７は、データストローブ信号ＤＳがクロックｃｌｋ１よりも時間ｔDDS 早い位相をもつ場合である。データ入出力端子ＤＱから入力される最初の書き込みデータＤ０は、データストローブ信号ＤＳから生成された遅延データストローブ信号ＤＤＳの立ち上がりエッジのタイミングで生成される第一のデータストローブ信号ＤＳＰＺにより、第一のデータラッチ回路３２にラッチされる。更に、その後の遅延データストローブ信号ＤＤＳの立ち下がりエッジのタイミングで生成される第二のデータストローブ信号ＤＳＰＸにより、二番目の書き込みデータＤ１が第二のデータラッチ回路３６にラッチされる。そして、第二のデータストローブ信号ＤＳＰＸのタイミングで、同時に第一のデータラッチ回路３２にラッチされた書き込みデータＤ０が、データシフトレジスタ３４に保持される。
【００５０】
上記した第二のデータストローブ信号ＤＳＰＸのタイミング後に、２つの書き込みデータ信号Ｄ０，Ｄ１はラッチ完了する為、書き込みクロック発生回路５８は、その信号ＤＳＰＸに応答して、書き込み信号ＷＲＴＺを生成する。更に、書き込みクロック発生回路５８により生成される信号ＣＳＺに基づいて、コラム選択パルス発生回路６０が、コラム選択信号ＣＳＥＬＺを生成する。
【００５１】
一方で、クロックｃｌｋ１のタイミングで、内部クロック発生回路９０が生成するアドレスバッファラッチ信号ＡＢＬにより、アドレスバッファ６２は、列アドレスＡＤＤＲＥＳＳを取り込み、内部の列アドレスＣＡｘｘＺが生成される。尚、ここでｘｘとは、複数の列アドレスが存在することを示している。
【００５２】
更に、内部列アドレスラッチ・カウンタ回路６６は、与えられた内部列アドレスＣＡｘｘＺから、＋１増加した次の列アドレスをカウンタにより生成し、例えば、偶数側列アドレスＣＡｘｘＺ１Ｅと奇数側列アドレスＣＡｘｘＺ１Ｏとを生成する。これらの偶数側列アドレスＣＡｘｘＺ１Ｅと奇数側列アドレスＣＡｘｘＺ１Ｏとは、アドレス生成信号ＡＤＬＺのタイミングで、奇数側の冗長比較回路６８とプリデコーダ７０に、及び偶数側の冗長比較回路８０とプリデコーダ７８にそれぞれ与えられる。そして、アドレス生成信号ＡＤＬＺは、クロックｃｌｋ１に基づいて内部クロック発生回路９０により生成される。
【００５３】
従って、列アドレス信号ＡＤＤＲＥＳＳに対する、増加アドレスの生成、冗長アドレスとの比較、プリデコード動作などは、データストローブ信号ＤＳとは無関係に、クロックｃｌｋ１に基づくタイミングで早期に行われる。従って、各ドライバ７２，７４，７６，７８による、比較結果信号ＣＯＭＺＯ，ＣＯＭＺＥとプリデコード信号ＰＣＡｘｘＺＯ，ＰＣＡｘｘＺＥの出力のタイミングは、図３の場合よりも早いタイミングにすることができる。そのタイミングは、コラム選択信号ＣＳＥＬＺのタイミングである。
【００５４】
図７に示される通り、内部書き込み動作は、クロックｃｌｋ１．５から僅かに遅れたｔ１０のタイミングで実質的に開始する。従って、図３の場合にクロックｃｌｋ２から内部の書き込み動作を開始する場合に比較して、図７中中央に示した通り、時間ΔＴだけ早く内部書き込み動作を開始することができる。このような、早いタイミングで内部の書き込み動作を行う為には、上記した通り、列アドレスの処理は、クロックｃｌｋ１のタイミングに従って早期に開始しておくことが必要になる。図３の例では、列アドレスの処理は、クロックｃｌｋ２以降に行われている。
【００５５】
図８は、データストローブ信号ＤＳが、クロックｃｌｋ１より時間ｔDSH だけ位相が遅れる場合のタイミングチャート図である。この場合の図６に示した構成の動作は、図７の場合と同様である。図８に示される通り、クロックｃｌｋ１のタイミングに応じて、列アドレスの処理は先行して行われる。そして、クロックｃｌｋ１より時間ｔDSH 遅れて与えられるデータストローブ信号ＤＳの立ち上がりエッジ（第一のデータストローブ信号ＤＳＰＺ）で最初の書き込みデータ信号Ｄ０がラッチされ、立ち下がりエッジ（第二のデータストローブ信号ＤＳＰＸ）で第二の書き込みデータ信号Ｄ１がラッチされる。そして、その第二のデータストローブ信号ＤＳＰＸを起点にして、時刻ｔ１０から内部の書き込み動作が開始される。
【００５６】
従って、図８の場合は、内部の書き込み動作は、図３の場合と同等の時刻に開始する。但し、図３の場合は、図４，５に示した通り、内部書き込み動作が時刻ｔ１０で開始してから、図中ｔ２０で示した様に冗長比較動作やプリデコード動作が行われるので、それらの結果である比較結果信号ＣＯＭＺＯ，ＣＯＭＺＥやプリデコード信号ＰＣＡｘｘＺＯ，ＰＣＡｘｘＺＥは、その後に生成される。それに対して、図６のメモリの場合は、図８に示される通り、内部の書き込み動作が開始する時刻ｔ１０より前に、図中ｔ２０で示した様に、冗長比較動作やプリデコード動作が行われる。従って、列アドレス信号処理により生成される比較結果信号ＣＯＭＺＯ，ＣＯＭＺＥやプリデコード信号ＰＣＡｘｘＺＯ，ＰＣＡｘｘＺＥが内部の書き込み動作開始の時刻ｔ１０よりも前に既に生成される。従って、全体としては、書き込み完了までの時間は短くなる。
【００５７】
この様に、列アドレス信号は、クロックｃｌｋ１に同期して取り込まれるので、それに引き続いてクロックｃｌｋ１に同期した制御タイミングで、列アドレスに対する冗長比較やプリデコード動作を先行させることで、その後に発生する内部書き込み動作の処理時間を短くすることができる。
【００５８】
図９は、ドライバ７２，７４，８２，８４の回路構成を示す図である。図６に示されたドライバ回路は、３つの制御信号ＴＣＳ１，ＴＣＳ２，ＣＳＥＬＺが与えられる。但し、紙面の都合で、その詳細な構成は示されていない。従って、図９にてその詳細構成と動作を説明する。
【００５９】
図９に示された通り、３つの制御信号ＴＣＳ１，ＴＣＳ２，ＣＳＥＬＺが、ラッチ回路９２、ラッチ回路９４及び最終駆動回路９６の前段のゲートを制御する。内部クロック発生回路９０により生成されたタイミングコントロール信号ＴＣＳ１は、インバータ１０２により反転され、ＣＭＯＳトランスファゲートを構成するＮ型トランジスタ１００とＰ型トランジスタ１０１とを制御する。即ち、タイミングコントロール信号ＴＣＳ１により、冗長比較回路６８、８０からの比較結果信号ＣＯＭＺとプリデコーダ７０，７８からのプリデコード信号ＰＣＡｘｘＺとが取り込まれ、ラッチ回路９２にラッチされる。ラッチ回路９２は、２つのインバータ１０３，１０４にて構成される。これにより、冗長比較動作やプリデコード動作の結果が、クロックｃｌｋ１から生成されたタイミングコントロール信号ＴＣＳ１により、ドライバ回路内にラッチされる。その結果、ノードｎ１には、ラッチされた結果信号ＣＯＭＺ１とプリデコード信号ＰＣＡｘｘＺ１とが保持される。
【００６０】
次に、書き込みクロック発生回路５８により生成される第二のタイミングコントロール信号ＴＣＳ２により、ＣＭＯＳトランスファーゲート１０５，１０６が開かれ、ノードｎ１の信号がラッチ回路９４にラッチされる。この第二のタイミングコントロール信号ＴＣＳ２は、データストローブ信号ＤＳにより生成される信号であり、内部書き込み開始に応じて比較結果信号やプリデコード信号がラッチ回路９４にラッチされる。従って、ラッチ回路９４は、クロックＣＬＫに同期した制御から、データストローブ信号に同期した制御に移行する為のトランスファー回路の機能を有する。ラッチ回路９４は、ＮＡＮＤゲート１０８とインバータ１０９から構成され、ノードｎ２には、ラッチされた結果信号ＣＯＭＺ２とプリデコード信号ＰＣＡｘｘＺ２とが保持される。
【００６１】
ここで、最後に、コラム選択パルス発生回路５８が生成するコラム選択信号ＣＳＥＬＺにより、ＮＡＮＤゲート１１０が開かれ、インバータ１１１により、結果信号ＣＯＭＺ３とプリデコード信号ＰＣＡｘｘＺ３とがメモリセルアレイに設けられたコラムデコーダ２４，２５に供給される。即ち、書き込みアンプ回路４２，４４の動作に整合して、結果信号ＣＯＭＺ３とプリデコード信号ＰＣＡｘｘＺ３とが出力される。従って、内部書き込み動作は、データストローブ信号ＤＳに同期した制御となる。
【００６２】
上記した通り、ドライバ回路７２，７４，８２，８４は、第二のタイミングコントロール信号ＴＣＳ２のＨレベルにより、プリデコード信号ＰＣＡｘｘＺと比較結果信号ＣＯＭＺとがラッチ回路９４に保持される。そして、コラム選択信号ＣＳＥＬＺのＨレベルの期間ラッチ回路９４が保持しているプリデコード信号ＰＣＡｘｘＺ２と比較結果信号ＣＯＭＺ２とがそれぞれプリデコード信号ＰＣＡｘｘＺ３と比較結果信号ＣＯＭＺ３として、コラムデコーダ２４，２５に与えられる。従って、第二のタイミングコントロール信号ＴＣＳ２とコラム選択信号ＣＳＥＬＺとが、データストローブ信号ＤＳに同期した制御タイミングで、内部書き込み動作を可能にする。そして、第一のタイミングコントロール信号ＴＣＳ１は、クロックｃｌｋ１に同期して制御されて、先行して行った冗長比較結果信号ＣＯＭＺなどをラッチ回路９２にラッチする。
【００６３】
尚、読み出し信号ＲＥＡＤがＨレベルの時は、ＮＡＮＤゲート１１２と１０８が開かれ、プリデコード信号と比較結果信号とが直接ＮＡＮＤゲート１１０に供給される。従って、読み出しの時は、タインミングコントロール信号ＴＣＳ１，ＴＣＳ２は利用されず、コラム選択信号ＣＳＥＬＺにより制御されたタイミングで、コラムデコーダに出力されるだけである。
【００６４】
図１０は、図６に示された第一、第二のデータラッチ回路３２，３６とデータシフトレジスタ回路３４の具体的回路の例を示す図である。先に入力される偶数側の書き込みデータＤ０を、第一のデータストローブ信号ＤＳＰＺで取り込む第一のデータラッチ回路３２は、マスタースレーブ型のフリップフロップ回路で構成される。第一のデータストローブ信号ＤＳＰＺのＨレベルによりＣＭＯＳゲート１２０，１２１が導通し、２つのインバータ１２３，１２４で構成されるスレーブ側のラッチ回路に第一の書き込みデータ信号Ｄ０がラッチされる。そして、第一のデータストローブ信号ＤＳＰＺのＬレベルにより、ＣＭＯＳゲート１２５，１２６が導通し、２つのインバータ１２７，１２８で構成されるマスター側ラッチ回路に保持される。
【００６５】
第二のデータラッチ回路３６とデータシフトレジスタ３４とは、第一のデータラッチ回路３２と構成は同等である。データストローブ信号ＤＳの立ち下がりエッジに同期した第二のデータストローブ信号ＤＳＰＸのＨレベルにより、第二の書き込みデータＤ１が、第二のデータラッチ回路３６のインバータ１４３，１４４からなるラッチ回路にラッチされる。同時に、第一のデータラッチ回路３２が保持していたデータ信号ＤＱＥも、データシフトレジスタ３４のインバータ１３３，１３４からなるラッチ回路にラッチされる。そして、第二のデータストローブ信号ＤＳＰＸのＬレベルにより、それぞれの回路３４，３６内のインバータ１３７，１３８からなるラッチ回路と、インバータ１４７，１４８からなるラッチ回路とにそれぞれの書き込みデータＤ０，Ｄ１が保持される。その結果、偶数側の書き込みデータ信号ＤＱＥ１と奇数側書き込みデータ信号ＤＱＯ１とが、それぞれの回路３４，３６で生成されることになる。
【００６６】
図１１は、データラッチ回路３２，３４の具体的回路の別の例を示す図である。この例は、前段のラッチ回路１７６と後段のラッチ回路１７８とから構成される。前段ラッチ回路１７６は、Ｐ型トランジスタ１５０，１５１，１５８，１６１及びＮ型トランジスタ１５２，１５３，１５４，１５９，１６０，１６２，１６３で構成される。また、後段のラッチ回路１７８は、２つのインバータ１７２，１７３により構成される。
【００６７】
その動作を簡単に説明すると、制御信号ＤＳＰＺ、ＤＳＰＸがＬレベルの間は、データラッチ回路は非活性状態であり、電流消費がない。即ち、トランジスタ１５０，１５１が導通し、ノードｎ１０，ｎ１１が共にＨレベルにある。その結果、インバータ１６６によりノードｎ１２はＬレベル、インバータ１６７によりノードｎ１３もＬレベルにある。従って、トランジスタ１６８〜１７１は全て非導通であり、ノードｎ１４，ｎ１５は高インピーダンス状態である。その結果、後段ラッチ回路１７８は、前の状態を保持している。
【００６８】
次に、内部入出力端子int.ＤＱに書き込みデータ信号Ｄ０，Ｄ１が与えられた時に、制御信号ＤＳＰＺ、ＤＳＰＸがＨレベルになると、トランジスタ１５０，１５１が非導通となり、トランジスタ１５４が導通し、書き込みデータＤ０，Ｄ１とその反転信号が与えられるトランジスタ１５２，１５３で構成される差動増幅器が活性化される。今、仮に書き込みデータ信号がＨレベルとすると、トランジスタ１５２が導通し、ノードｎ１０がＬレベル、ノードｎ１１がＨレベルとなる。従って、トランジスタ１６８が導通、トランジスタ１６９が非導通となり、ノードｎ１４がＨレベルとなる。一方、トランジスタ１７１が導通して、ノードｎ１５はＬレベルとなる。これらのノードｎ１２，ｎ１３の信号は、トランジスタ１６０，１６３にフィードバックされ、前段のラッチ回路１７６のラッチを促進する。また、ノードｎ１４とｎ１５により後段ラッチ回路１７８は、そのデータをラッチする。
【００６９】
このデータラッチ回路は、制御信号ＤＳＰＺ、ＤＳＰＸの立ち上がりエッジだけで、書き込みデータ信号Ｄ０，Ｄ１を検出して、後段ラッチ回路１７８にラッチすることができる。従って、図１０で示した制御信号の立ち上がりと立ち下がりによりラッチするマスタスレーブ型の回路よりも高速動作が可能になる。しかも、制御信号がＨレベルの間だけ電流を消費する省エネタイプとなっている。
【００７０】
図１２は、本発明の第二の実施の形態例のメモリの概略構成を示す図である。図１２中、図３，図６に対応する部分には、同じ引用番号を付した。また、図１３は、図１２の動作のフローチャート図である。図１３中も、図７，８に対応する部分には同じ引用番号を付した。
【００７１】
図１２の回路例での特徴的な点は、データストローブ信号に同期して書き込みデータ信号が与えられる仕様ではなく、外部クロックＣＬＫに同期して書き込みデータ信号が与えられる仕様である。
【００７２】
一般に、列アドレス信号ＡＤＤＲＥＳＳは、書き込みコマンド信号と共に、クロックｃｌｋ１の立ち上がりエッジに同期して与えられる。そこで、図１２に示されたメモリでは、その書き込みコマンドをデコードして、書き込みモードであることが認識されてから、次のクロックｃｌｋ２のタイミングで書き込みデータ信号を入出力端子ＤＱに与えることにより、入力バッファ回路３０の消費電流を低く抑えることができる。即ち、書き込みコマンドを認識してから、入力バッファ回路３０をイネーブル信号ＥＮにより活性化して待機すれば良いからである。従って、この例では、書き込みデータ信号Ｄ０，Ｄ１は、データ入出力端子ＤＱに、クロックｃｌｋ２の立ち上がりエッジとクロックｃｌｋ２．５の立ち下がりエッジに同期して、システム側から与えられる。
【００７３】
従って、書き込みデータ信号の取り込みと、それに伴う内部の書き込み動作の開始は、クロックｃｌｋ２を起点にした内部制御信号のタイミングで制御される。ところが、列アドレスＡＤＤＲＥＳＳは、クロックｃｌｋ１の立ち上がりエッジに同期して入力されるので、冗長アドレスの比較動作やプリデコード動作などの列アドレスの処理も先行してクロックｃｌｋ１を起点とする制御信号により行うことで、その後に入力される書き込みデータ信号Ｄ０，Ｄ１がラッチされた時点から、即座に内部での書き込み動作を開始させることができる。
【００７４】
上記の動作を可能にするために、第一のデータストローブ信号ＤＳＰＺと第二のデータストローブ信号ＤＳＰＸとは、外部クロックＣＬＫをバッファ回路４６で取り込んだ内部クロックint.ＣＬＫに応答して、立ち上がりエッジトリガ回路５０と立ち下がりエッジトリガ回路５６により生成される。また、内部の書き込み動作を制御する書き込みクロック発生回路５８は、上記のクロックint.ＣＬＫから生成された第二のデータストローブ信号ＤＳＰＸにより制御される。書き込みクロック生成回路５８により、書き込み信号ＷＲＴやコラム選択信号ＣＳＥＬＺ等が生成されることは、図６の回路の場合と同等である。
【００７５】
更に、列アドレスＡＤＤＲＥＳＳが与えられるクロックｃｌｋ１を起点として内部クロック発生回路９０は、アドレスバッファラッチ信号ＡＢＬ、第一のタイミングコントロール信号ＴＣＳ１，及び内部列アドレスラッチ・カウンタ回路から偶数側と奇数側の列アドレスＣＡｘｘＺ１Ｏ，ＣＡｘｘＺ１Ｅを出力させるアドレスラッチ信号ＡＤＬＺを生成する。この構成により、クロックｃｌｋ１を起点として、先行して冗長アドレスの比較動作を冗長比較回路６８，８０に行わせ、プリデコード動作をプリデコーダ７０，７８に行わせることが可能になる。
【００７６】
ドライバ７２，７４，８２，８４の動作は、図６、図９の場合と同様であり、第一のタイミングコントロール信号ＴＣＳ２で、冗長比較結果信号ＣＯＭＺＯ，ＣＯＭＺＥとプリデコード信号ＰＣＡｘｘＺＯ，ＰＣＡｘｘＺＥとをラッチし、第二のタイミングコントロール信号ＴＣＳ２で、同信号を更にラッチし、そして、コラム選択信号ＣＳＥＬＺのタイミングで、それらの信号ＣＯＭＺ３Ｏ，ＣＯＭＺ３ＥとＰＣＡｘｘＺ３Ｏ，ＰＣＡｘｘＺ３Ｅが、コラムデコーダ２４，２５に出力される。
【００７７】
図１３の動作タイミングチャート図に示される通り、クロックｃｌｋ１のタイミングで列アドレス信号が取り込まれ、図中ｔ２０で示した時刻に、冗長比較回路６８，７８やプリデコーダ７０，８０での動作が先行して行われる。そして、クロックｃｌｋ２のタイミングで、書き込みデータ信号Ｄ０，Ｄ１がシーケンシャルに取り込まれ、時刻ｔ１０から内部の書き込み動作が開始される。具体的には、書き込みアンプ４２，４４に書き込み信号ＷＲＴが与えられ、コラム選択信号ＣＳＥＬＺがドライバ７２、７４，８２．８４に与えられる。冗長比較動作などが先行して行われているので、書き込みデータ信号を取り込んだ直後のコラム選択信号ＣＳＥＬＺにより、内部書き込み動作を開始することができる。
【００７８】
図１４は、データ入出力端子ＤＱに接続された入力バッファ回路３０の具体的回路を示す図である。この入力バアッファ回路は、外部から与えられる書き込みデータ信号Ｄ０，Ｄ１とレファレンス信号Ｖｒｅｆにより、書き込みデータ信号のＨレベル又はＬレベルを検出し、ＣＭＯＳレベルに変換する回路である。Ｐ型トランジスタ１８０，１８１によりカレントミラー回路が構成され、それを負荷とするトランジスタ１８２，１８３により差動増幅回路が構成される。そして、電流源トランジスタ１８４は、コマンドデコーダ１８９により生成されたイネーブル信号ＥＮにより導通し、差動増幅回路を活性化する。コマンドデコーダ１８９には、制御信号／ＲＡＳ，／ＣＡＳ，／ＣＳ１，／ＷＥが与えられ、それらの制御信号の組み合わせにより、書き込みコマンドが与えられる。
【００７９】
コマンドデコーダ１８９は、制御信号の組み合わせから書き込みコマンドが与えられたことを検出すると、イネーブル信号ＥＮをＨレベルにして、入力バッファ回路３０を活性化し、書き込みデータ信号を受信する為に待機する。従って、入力バッファ３０は、書き込みの時のみ活性化されるので、消費電力を大幅に節約できる。
【００８０】
尚、インバータ１８５，１８６，１８７により波形整形されて、ＣＭＯＳレベルに変換された内部書き込みデータ信号int.ＤＱが生成される。
【００８１】
図１５は、上記図１２に示した第二の実施の形態例の改良例を示す図である。この例は、外部クロックＣＬＫから内部クロックint.ＣＬＫを生成する為に、ディレイド・ロック・ループ回路１９４を利用した例である。
【００８２】
このディレイド・ロック・ループ回路１９４は、入力バッファ４６から入力されたクロックＣＬＫと同期し且つ位相が一致する内部クロックint.ＣＬＫを生成する回路である。ディレイド・ロック・ループ回路１９４は、遅延回路１９６と、その遅延回路１９６の遅延量を制御する遅延制御回路１９８と、位相比較回路１９９とを有する。そして、擬似的にバッファ回路２００を更に有する。
【００８３】
このディレイド・ロック・ループ回路１９４は、良く知られているが、基本的な動作原理は、外部クロックＣＬＫと内部クロックint.ＣＬＫとの位相を位相比較回路で比較し、両クロックの位相が一致する様に、遅延制御回路１９８が遅延回路１９６の遅延量を制御する。擬似的なバッファ回路２００は、入力バッファ４６と同等の遅延特性を有しているので、例えば、内部クロックint.ＣＬＫは、外部クロックＣＬＫから１周期遅れて位相が一致するクロックとなる。クロックは、次々にＨレベルとＬレベルを繰り返すので、外部クロックＣＬＫと内部クロックint.ＣＬＫとは、見かけ上全く同じ位相をもったクロックになる。即ち、図１３中の内部クロックint.ＣＬＫの破線にて示した通り、外部クロックと同じクロックになる。
【００８４】
かかる内部クロックを使用して、クロックの立ち上がりエッジに同期したデータストローブ信号ＤＳＰＺや、クロックの立ち下がりエッジに同期したデータストローブ信号ＤＳＰＸを生成すると、データラッチ回路１９０でのラッチのタイミングを図１３の場合よりも早くすることができる。その分、図１５の例では、データ入出力端子ＤＱは、図１２の例の如く入力バッファ３０を経てデータラッチ回路に接続されるのではなく、直接データラッチ回路１９０，１９２に接続される。従って、これらのラッチ回路は、入力バッファの機能も併せ持つ。
【００８５】
図１５の例は、それ以外の点では、図１２の場合と同じであり、対応する回路には同じ引用番号を付した。即ち、クロックｃｌｋ１のタイミングで、列アドレスを取り込み冗長比較動作まで行う。一方、クロックｃｌｋ２のタイミングから書き込みデータＤ０，Ｄ１をデータ入出力端子ＤＱから取り込み、内部書き込み動作を行う。
【００８６】
図１６は、図１５におけるデータラッチ回路１９０、１９２の回路例を示す図である。このデータラッチ回路には、外部クロックＣＬＫと外部からのレファレンス電圧Ｖｒｅｆも与えられる。そして、制御クロックとして、データストローブ信号ＤＳＰＺ、ＤＳＰＸが与えられる。制御クロックがＬレベルの間は、Ｐ型トランジスタ２１４，２１５が導通状態にあり、ノードｎ２０，ｎ２１が共にＨレベルに維持される。それにより、トランジスタ２２８〜２３１が非道通となり、ノードｎ２２，ｎ２３は高いインピーダンス状態となる。
【００８７】
そこで、制御クロックＤＳＰＺ、ＤＳＰＸがＨレベルになると、トランジスタ２１４，２１５が非導通になり、Ｎ型トランジスタ２１８，２１９が導通状態になり、トランジスタ２１６，２１７から構成される差動回路により、書き込みデータ信号Ｄ０，Ｄ１が、レファレンス電圧Ｖｒｅｆよりも高いか、低いかのバッファ動作が行われる。それに応じて、ノードｎ２０，ｎ２１の一方がＨレベルからＬレベルに下がる。例えば、書き込みデータ信号がＨレベルとすると、トランジスタ２１６が導通し、ノードｎ２０がＬレベルに下がる。
【００８８】
それに従って、トランジスタ２２８が導通し、ノードｎ２２はＨレベルになり、トランジスタ２３１が導通してノードｎ２３はＬレベルになる。それらのノーードの状態が、インバータ２３２，２３３からなるラッチ回路によりラッチされる。
【００８９】
即ち、図１６に示したデータラッチ回路は、外部クロックＣＬＫと同位相の内部クロックから生成される早いタイミングのデータストローブ信号ＤＳＰＺ、ＤＳＰＸにより制御されるので、バッファ機能を有するとともに、制御クロックＤＳＰＺ、ＤＳＰＸの立ち上がりエッジだけで、入力された書き込みデータ信号を高速にラッチする機能を有する。従って、図１５のデータラッチ回路として適切である。
【００９０】
図１７は、上記図１２に示した第二の実施の形態例の別の改良例を示す図である。この例も、外部クロックＣＬＫから内部クロックint.ＣＬＫを生成する為に、ディレイド・ロック・ループ回路１９４を利用している。更に、この例では、データ入出力端子ＤＱに対して１つのデータラッチ回路１９０を設け、データストローブ信号ＤＳＰＺ、ＤＳＰＸにより、時系列に書き込みデータ信号Ｄ０，Ｄ１が取り込まれ、デマルチプレクサ２０２により、偶数側の書き込みデータ信号ＤＱＥ１と奇数側の書き込みデータ信号ＤＱＯ１とに分けられる。
【００９１】
データラッチ回路１９０は、図１５のデータラッチ回路と同等の構成を持つ。そして、デマルチプレクサ回路２０２では、データストローブ信号ＤＳＰＺ、ＤＳＰＸをそれぞれ遅延した制御信号ＤＤＳＰＺ，ＤＤＳＰＸに応答して、データラッチ回路１９０がラッチしたデータを、偶数及び奇数側の書き込みデータＤＱＥ１とＤＱＯ１とに振り分ける。
【００９２】
図１８は、そのデマルチプレクサ回路の例を示す図である。この回路は、３つのラッチ回路２５０，２６０，２７０を有する。このデマルチプレクサ回路では、データラッチ回路１９０によりラッチされた内部のデータＩＤＱが、第一のデータストローブ信号ＤＳＰＺを遅延させた制御信号ＤＤＳＰＺによりラッチ回路２５０内のインバータ２５５，２５６からなるラッチ部にラッチされる。そして、第二のデータストローブ信号ＤＳＰＸを遅延させた制御信号ＤＤＳＰＸにより、ＣＭＯＳゲート２６２，２６３，及び２７２，２７４が導通し、第二の書き込みデータ信号Ｄ２がラッチ回路２７０内のインバータ２７５，２７６のラッチ部にラッチされ、ラッチ回路２５０にラッチされていたデータＤＱＥ（Ｄ１）がラッチ回路２６０内のインバータ２６５，２６６からなるラッチ部にラッチされる。
【００９３】
図１７に示したメモリは、上記したデマルチプレクサ回路を設けた他は、図１５のメモリの構成と同様である。したがって、対応する箇所には同じ引用番号を付した。尚、図１７及び図１８に示したデータラッチ回路１９０とデマルチプレクサ回路２０２とは、図１２の第二の実施の形態例に限らず、図６の第一の実施の形態例のバッファ回路３０、データシフトレジスタ３４，３６の代わりにも適用することができる。
【００９４】
上記の実施の形態例は、シンクロナスＤＲＡＭを例にして説明したが、シンクロナスＤＲＡＭに限らず、外部クロックに同期してアドレス等が与えられるメモリに広く本発明は適用することができる。
【００９５】
【発明の効果】
以上説明した通り、本発明によれば、外部クロックとそれに非同期の外部データストローブ信号を利用したメモリにおいて、外部データストローブ信号に応答して書き込みデータ信号の入力後直ちに内部書き込み動作を開始するので、書き込み動作を高速化することができる。更に、外部クロックに同期して与えられるアドレス信号に対して内部の書き込み動作を待たずに冗長比較動作等を行うことで、更に書き込み動作を高速化することができる。
【００９６】
また、第一の外部クロックに同期してアドレスとコマンドが供給され、第一の外部クロックに続く第二の外部クロックに同期して書き込みデータ信号が供給されるメモリにおいて、第一の外部クロックに同期してアドレス信号が入力されるのに続いて冗長比較動作等を行うので、内部書き込み動作に要する時間を短くすることができる。
【図面の簡単な説明】
【図１】複数のメモリとそれをコントロールする制御部との関係を示した概略図である。
【図２】クロックＣＬＫとそれに非同期のデータストローブ信号ＤＳとを利用した書き込み動作の概略タイミングチャートを示す図である。
【図３】内部書き込み動作がクロックＣＬＫに同期して行われる場合のメモリの概略構成図である。
【図４】データストローブ信号ＤＳが、基準のクロックよりもｔDSS だけ位相が進んでいる場合のタイミングチャート図である。
【図５】データストローブ信号ＤＳが、基準のクロックよりもｔDSH だけ位相が遅れている場合のタイミングチャート図である。
【図６】データストローブ信号に同期して内部の書き込み動作が行われるメモリの概略構成図である。
【図７】図６において、データストローブ信号ＤＳが、基準のクロックよりもｔDSS だけ位相が進んでいる場合のタイミングチャート図である。
【図８】図６において、データストローブ信号ＤＳが、基準のクロックよりもｔDSH だけ位相が遅れている場合のタイミングチャート図である。
【図９】ドライバの回路構成を示す図である。
【図１０】第一、第二のデータラッチ回路とデータシフトレジスタ回路の具体的回路の例を示す図である。
【図１１】データラッチ回路の具体的回路の別の例を示す図である。
【図１２】本発明の第二の実施の形態例のメモリの概略構成を示す図である。
【図１３】図１２の動作のフローチャート図である。
【図１４】データ入出力端子ＤＱに接続された入力バッファ回路の具体的回路を示す図である。
【図１５】図１２に示した第二の実施の形態例の改良例を示す図である。
【図１６】図１５におけるデータラッチ回路１９０、１９２の回路例を示す図である。
【図１７】図１２に示した第二の実施の形態例の別の改良例を示す図である。
【図１８】デマルチプレクサ回路の例を示す図である。
【符号の説明】
ＣＬＫ 外部クロック
ＳＤ 外部データストローブ信号
Ｄ０，Ｄ１ 書き込みデータ信号
ＤＱ データ入出力端子
ＡＤＤＲＥＳＳ アドレス信号
２０，２１ メモリセルアレイ
２４，２５ コラムデコーダ
３２，３４，３６ 書き込みデータ信号入力回路
４２，４４ 書き込み回路、書き込みアンプ
ＷＲＴＺ 書き込み信号
７２，７４，８２，８４ ドライバ回路
ＣＳＥＬＺ コラム選択信号
【発明の属する技術分野】
本発明は、２ビットプリフェッチ機能を有するシンクロナスＤＲＡＭ（Dynamic Randum Access Memory）等の書き込み動作に関し、特に、書込時間を短くすることができる半導体記憶装置に関する。
【０００２】
【従来の技術】
シンクロナスＤＲＡＭは、メモリをコントロールするシステム側から、アドレスや制御コマンド等をクロックに同期して与えられ、クロックに同期して内部の読み出しや書き込み動作を行う。その結果、メモリの高速動作を可能にしている。
【０００３】
更に、シンクロナスＤＲＡＭには、外部から与えられた列アドレスに対してその列アドレスとそれに連続する列アドレスのメモリセルをアクセスするバーストモード機能を有する。このバーストモードでは、与えられた列アドレスからバースト長に応じた２ビット、４ビット、８ビットの連続する列アドレスのメモリセルをアクセスして、読み出し或いは書き込みを行うことができる。
【０００４】
このバーストモードをより効率的に行う為に、２ビットプリフェッチ機能が設けられる。２ビットプリフェッチ機能は、与えられた列アドレス或いは内部で生成した第一の列アドレスをラッチし、その第一の列アドレスに１ビット加算した第二の列アドレスを生成し、第一及び第二の列アドレスで、メモリセルをアクセスする。メモリセルアレイ側は、奇数側メモリセルアレイとそれに対応する列アドレスデコーダと出力データ保持回路と、偶数側メモリセルアレイとそれに対応する列アドレスデコーダと出力データ保持回路とを有する。第一の列アドレスが偶数の場合は、第一の列アドレスを偶数側の列アドレスデコーダに第二の列アドレスを奇数側の列アドレスデコーダにそれぞれ与える。また、第一の列アドレスが奇数の場合は、第一の列アドレスを奇数側の列アドレスデコーダに第二の列アドレスを偶数側の列アドレスデコーダにそれぞれ与える。そして、偶数側データから奇数側データ、或いは奇数側データから偶数側データを連続して外部に出力する。或いは、書き込みの場合は、偶数の第一の列アドレスとともに偶数側データと奇数側データを順番に、或いは奇数の第一の列アドレスとともに奇数側データと偶数側データを順番に書き込む。
【０００５】
上記した通り、シンクロナスＤＲＡＭでは、一般にクロックに同期して外部から制御信号やアドレス信号が与えられ、内部ではクロックに同期して各種の動作を行う。
【０００６】
【発明が解決しようとする課題】
ところが、書き込み動作の時に外部から書き込みデータをメモリのデータ入出力端子（ＤＱ端子）に与える必要がある。このデータ入出力端子は、コマンド信号やアドレス信号の入力端子と異なり、負荷容量が大きい。その理由は、コマンド信号やアドレス信号の入力端子は、入力専用端子であるので内部回路は入力回路しか接続されない。それに対して、データ入出力端子は、入力回路と共に出力回路も接続し、その負荷容量が大きくなるからである。
【０００７】
従って、システム側は、比較的容易にコマンド信号やアドレス信号をクロックに同期して与えることができる。ところが、負荷容量が大きいデータ入出力端子に対して書き込みデータ信号を与える場合は、そのデータ信号になまりが発生するので、クロックの立ち上がりエッジや立ち下がりエッジに正確に同期してデータ信号をメモリに与えることが困難になる。即ち、入力負荷容量が小さいコマンド信号やアドレス信号の入力端子に対しては、共通のクロックをストローブ信号にしてコマンド信号やアドレス信号を正確に与えることができる。しかし、それらよりは入力負荷容量が大きいデータ入出力端子に対しては、同じクロックをストローブ信号にして書き込みデータ信号を与えることは、スペック上困難である。しかも、書き込みデータ信号はクロックの立ち上がりエッジと立ち下がりエッジに同期して高速に与えられるので、ますます困難になる。
【０００８】
そこで、システム側が、書き込みデータ信号の供給をクロックと非同期のデータストローブ信号に同期させて行うことが提案されている。このデータストローブ信号は、クロックと同程度の周波数を有するが、クロックと位相同期はとられていない。
【０００９】
この様に、クロックと非同期のデータストローブ信号を導入することに伴い、内部での書き込み動作をどの様に制御すべきかの問題を解決する必要がある。外部から与えられるクロックとデータストローブ信号とを利用して最適な書き込み動作を行うことは未だ提案されていない。
【００１０】
そこで、本発明の目的は、上記の従来の課題を解決する為に、クロックとそれに非同期のデータストローブ信号とを利用して最適な書き込み動作を行うことができる半導体記憶装置を提供することにある。
【００１１】
更に、本発明の別の目的は、クロックとそれに非同期のデータストローブ信号とを利用して最短の書き込み動作を行うことができる半導体記憶装置を提供することにある。
【００１２】
更に、本発明の別の目的は、クロックに同期してコマンド、アドレス、及び書き込みデータ信号が供給されるメモリにおいて、書き込み動作を短くすることができる半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、外部から供給される外部クロックに同期して少なくともアドレス信号が供給される半導体記憶装置において、
データを記憶する複数のメモリセルを有するメモリセルアレイと、
外部から供給される外部データストローブ信号に同期して供給される書き込みデータ信号を、前記外部データストローブ信号に応答して生成される内部データストローブ信号に応答して、保持するデータ信号入力回路と、
前記外部データストローブ信号に応答して前記内部データストローブ信号より遅く生成される書き込み信号に応答して、前記データ信号入力回路が保持する書き込みデータ信号を前記メモリセルアレイに供給する書き込み回路とを有することを特徴とする。
【００１４】
上記の発明は、外部データストローブ信号に同期して与えられる書き込みデータ信号を、その外部データストローブ信号に応答して生成される内部データストローブ信号に応答して内部にラッチし、更に、その外部データストローブ信号から生成される書き込み信号に応答して、書き込みアンプ等の書き込み回路からメモリセルアレイに書き込みデータ信号を供給する。一方、アドレス信号は、外部クロックにより内部に取り込まれる。従って、メモリ内部での書き込み動作である、書き込みアンプからのメモリセルアレイにつながるデータバス線等の駆動が、外部データストローブ信号に従って開始されるので、書き込みデータ信号の入力から最短の時間で書き込み動作を終了することができる。
【００１５】
上記の発明は、メモリが２ビットプリフェッチ機能を有する場合に特に効果をもたらす。即ち、外部データストローブ信号に同期して、２ビットの書き込みデータ信号が時系列的に供給される。その２番目の書き込みデータ信号の入力を待って、内部の書き込み動作を開始することができるので、最短の書き込み動作を可能にする。
【００１６】
更に、内部書き込み動作として、列アドレス信号や冗長比較結果信号等を、外部データストローブ信号に応答して生成されるコラム選択信号に応答して、メモリセルアレイの対応するコラムデコーダに与える。
【００１７】
上記の発明に加えて、外部クロックに同期して与えられるアドレス信号に対し、冗長比較回路での比較動作等をその外部クロックに応答して生成されるアドレスラッチ信号に応答して行わせることで、更に書き込み動作の高速化をはかることができる。特に、２ビットプリフェッチ機能を有する場合は、２ビットの書き込みデータ信号を取り込むのに、クロック１周期分の時間を要するので、その間に、冗長比較回路での冗長アドレスとの比較動作を行っておくことで、書き込みデータ信号の取り込みが終了した時点では、既に冗長比較結果信号をコラムデコーダに供給する準備が終了することになる。
【００１８】
上記の目的を達成する為の別の発明は、外部から供給される外部クロックに同期して少なくともコマンド信号及びアドレス信号が供給される半導体記憶装置において、
前記外部クロックの第一のクロックに同期して前記コマンド信号及びアドレス信号が供給され、更に、
データを記憶する複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの不良メモリセルに対応する不良アドレスと与えられるアドレスとを比較する冗長比較回路と、
前記外部クロックの前記第一のクロックの後に供給される第二のクロックに応答して生成される内部データストローブ信号に応答して、外部から与えられる書き込みデータ信号を保持するデータ入力回路と、
前記第二のクロックに応答して前記内部データストローブ信号より遅く生成される書き込み信号に応答して、前記データ入力回路が保持する書き込みデータ信号を、前記メモリセルアレイに供給する書き込み回路と、
前記第一のクロックに応答して生成されるアドレスラッチ信号に応答して、前記冗長比較回路に前記アドレス信号を供給するアドレスラッチ回路とを有することを特徴とする。
【００１９】
上記の発明では、外部クロックに同期してコマンド、アドレス、書き込みデータ信号が供給されるメモリにおいて、コマンドとアドレスが第一のクロックに同期して与えられ、書き込みデータ信号が第一のクロックに続く第二のクロックに同期して与えられる時は、冗長比較回路での冗長比較動作等を第一のクロックに応答して行う。これにより、第二のクロックに同期して与えられた書き込みデータ信号の入力動作が終了するまでに、先行して冗長比較動作を行うことができ、書き込み動作を短縮することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００２１】
図１は、複数のメモリとそれをコントロールする制御部との関係を示した概略図である。システム側である制御部１０に、この例では４つのＳＤＲＡＭ１２，１４，１６，１８が接続されている。この例では、コマンド信号ＣＯＭＭＡＮＤとアドレス信号ＡＤＤＲＥＳＳとは、クロックＣＬＫに同期して与えられる。また、書き込みデータ信号は、データ入出力端子ＤＱに、データストローブ信号ＤＳに同期して与えられる。こうすることで、負荷容量が大きいデータ入出力端子ＤＱに対するストローブ信号ＤＳを、コマンド信号やアドレス信号等に対するストローブ信号であるクロックＣＬＫとは非同期にすることができ、より確実に書き込みデータをメモリ１２〜１８に与えることができる。
【００２２】
図２は、上記したクロックＣＬＫとそれに非同期のデータストローブ信号ＤＳとを利用した書き込み動作の概略タイミングチャートを示す図である。この例では、クロックｃｌｋ１に同期してコマンド信号ＣＯＭＭＡＮＤに書き込みコマンドがアドレス信号ＡＤＤＲＥＳＳに列アドレスがそれぞれ与えられる。それに対して、データストローブ信号ＤＳの立ち上がりと立ち下がりエッジに同期して、書き込みデータＤ０，Ｄ１，Ｄ２，Ｄ３がデータ入出力端子ＤＱに与えられる。
【００２３】
データストローブ信号ＤＳは、クロックＣＬＫと非同期ではあるが、同一周波数であって、位相が早まる方向であればｔDSS 以内、遅くなる方向であればｔDSH 以内になることが規格上決められている。そこで、図中（ａ）は、データストローブ信号ＤＳが、最大ｔDSS だけ位相が早まった場合のデータストローブ信号ＤＳとデータ入出力端子ＤＱの書き込みデータとの関係を示す。また、図中（ｂ）は、データストローブ信号ＤＳが、最大ｔDSH だけ位相が遅くなった場合のデータストローブ信号ＤＳとデータ入出力端子ＤＱの書き込みデータとの関係を示す。
【００２４】
図中（ａ）の場合は、データストローブ信号ＤＳの立ち上がりエッジから所定時間経過したタイミングで、データ入出力端子ＤＱに与えられた書き込みデータＤ０を取り込み、更にデータストローブ信号ＤＳの次の立ち下がりエッジから所定時間経過したタイミングで、データ入出力端子ＤＱに与えられた書き込みデータＤ１を取り込む。同様に、書き込みデータＤ２，Ｄ３もデータストローブ信号ＤＳに同期して取り込まれる。従って、クロックｃｌｋ１．５のタイミングで既に２ビットの書き込みデータＤ０，Ｄ１の取り込みは終了し、更に、アドレスの入力も終了している。従って、何時でも内部の書き込み動作を開始することができることが理解される。
【００２５】
図中には、一例として、クロックｃｌｋ２のタイミングで内部の書き込み動作が開始することが示されている。
【００２６】
一方、図２中（ｂ）の場合は、クロックｃｌｋ１のタイミングより時間ｔDSH 遅れたタイミングでデータストローブ信号ＤＳが立ち上がる。そして、上記（ａ）の場合と同様に、データストローブ信号ＤＳの立ち上がりエッジから所定時間経過したタイミングで、データ入出力端子ＤＱに与えられた書き込みデータＤ０が取り込まれ、更にデータストローブ信号ＤＳの次の立ち下がりエッジから所定時間経過したタイミングで、データ入出力端子ＤＱに与えられた書き込みデータＤ１が取り込まれる。従って、この場合は、クロックｃｌｋ２より少し早いタイミングで、両データＤ０，Ｄ１の入力が終了する。
【００２７】
図３は、内部書き込み動作がクロックＣＬＫに同期して行われる場合のメモリの概略構成図である。この例では、メモリセル領域は、奇数側メモリセルアレイ２０と偶数側メモリセルアレイ２１とから構成される。そして、両メモリセルアレイ２０，２１に対応して、奇数側センスアンプ２２，偶数側センスアンプ２３、及び奇数側列デコーダ２４、偶数側列デコーダ２５がそれぞれ設けられる。
【００２８】
このメモリセルアレイに対して、周辺回路の内、書き込みデータ入力回路部分と、列アドレス信号の処理回路部分とが図３に示される。
【００２９】
また、図４は、データストローブ信号ＤＳが、基準のクロックよりもｔDSS だけ位相が進んでいる場合のタイミングチャート図である。また、図５は、データストローブ信号ＤＳが、基準のクロックよりもｔDSH だけ位相が遅れている場合のタイミングチャート図である。
【００３０】
まず、まず図３に示した、書き込みデータ入力回路部分から説明する。データ入出力端子ＤＱには、入力バッファ３０が接続され、外部から与えられるレファレンスレベルＶｒｅｆを利用して、与えられる書き込みデータ信号Ｄ０，Ｄ１が入力される。この書き込みデータ信号の取り込みは、上記した通り、データストローブ信号ＤＳの立ち上がりエッジまたは立ち下がりエッジで行われる。その為に、外部から与えられたデータストローブ信号ＤＳをバッファ回路４６で入力し、その入力された内部データストローブ信号int.ＤＳは、遅延回路４８で一定時間遅延されて遅延したデータストローブ信号ＤＤＳとなる。そして、その遅延したデータストローブ信号ＤＤＳは、立ち上がりエッジ（Ｈ側エッジ）トリガ回路５０に供給され、立ち上がりエッジトリガ回路５０は、最初の書き込みデータ信号ＤＱを取り込む第一のデータストローブ信号ＤＳＰＺを生成する。その結果、第一のデータストローブ信号ＤＳＰＺのタイミングで、書き込みデータ信号Ｄ０（図中は内部書き込みデータ信号int.ＤＱ）が第一のデータラッチ回路３２に取り込まれる。
【００３１】
更に、データストローブ信号ＤＳの立ち下がりエッジに同期した第二のデータストローブ信号ＤＳＰＸが、立ち下がりエッジ（Ｌ側エッジ）トリガ回路５２により生成され、入力された二番目の書き込みデータ信号Ｄ１がその第二のデータストローブ信号ＤＳＰＸのタイミングで、第二のデータラッチ回路３６に取り込まれる。その時、同時にデータラッチ回路３２内の最初の書き込みデータ信号Ｄ０は、データシフトレジスタ３４にラッチされる。ここまでは、書き込みデータ信号Ｄ０，Ｄ１が、データストローブ信号ＤＳに同期して内部に取り込まれる動作である。
【００３２】
データシフトレジスタ３４とデータラッチ回路３６にそれぞれラッチされた第一と第二の書き込みデータＤＱＥ１とＤＱＯ１とは、トランスファクロック発生回路５６により生成されるクロックに同期したデータトランスファ信号ＤＱＴＺのタイミングで、それぞれのデータトランスファ回路３８，４０にラッチされる。トランスファクロック生成回路５６には、バッファ５４により入力されたクロックＣＬＫ（図中では内部クロックint.ＣＬＫ）が与えられる。従って、データトランスファ信号ＤＱＴＺは、２つの書き込みデータＤ０，Ｄ１の取り込みが確実に終了するクロックｃｌｋ２のタイミングから所定時間後のタイミングで生成される。その結果、データストローブ信号に同期していた書き込みデータ信号が、データトランスファー回路３８，４０でクロックに同期した信号になる。尚、この例では、最初の書き込みデータＤ０は偶数側書き込みデータで、第二の書き込みデータＤ１は奇数側書き込みデータの例である。
【００３３】
そして、書き込みクロック発生回路５８により生成された書き込み信号ＷＲＴＺのタイミングで、偶数側書き込みアンプ４２と奇数側書き込みアンプ４４が活性化され、それぞれのデータバス４３，４５に書き込みデータ信号が出力される。
【００３４】
一方、列アドレスの処理部分は以下の通りである。列アドレス端子ＡＤＤＲＥＳＳに供給された列アドレス信号は、クロックｃｌｋ１の立ち上がりエッジに同期したタイミングで、アドレスバッファ６２により内部に取り込まれる。そして、内部に取り込まれた列アドレス信号ＣＡｘｘＺ（ｘｘは、アドレス番号を意味する。）は、トランスファクロック発生回路５６により、クロックｃｌｋ１のタイミングから所定時間遅延したタイミングで発生されるタイミングコントロール信号６５のタイミングで、内部列アドレスラッチ・カウンタ回路６６に入力される。
【００３５】
この内部列アドレスラッチ・カウンタ回路６６は、与えられた列アドレスをラッチし、それに＋１加算するカウンタ機能により連続する列アドレスを生成する。そして、最初の列アドレスが偶数の場合は、その列アドレスを偶数側のプリデコーダ等に与え、＋１加算された第二の列アドレスを奇数側のプリデコーダ等に与える。
【００３６】
そして、書き込みクロック発生回路５８では、アドレス生成信号ＡＤＬＺを書き込み信号ＷＲＴＺと同様に、クロックｃｌｋ２のタイミングから所定時間経過したタイミングで生成する。その結果、アドレス生成信号ＡＤＬＺに応答して、内部列アドレスラッチ・カウンタ６６は、奇数側列アドレスＣＡｘｘＺ１Ｏと偶数側列アドレスＣＡｘｘＺ１Ｅとを、冗長比較回路６８，８０とプリデコーダ７０，７８にそれぞれ与える。それぞれの回路は、比較結果信号ＣＯＭＺＯ，ＣＯＭＺＥと、プリデコード信号ＰＣＡｘｘＺＯ，ＰＣＡｘｘＺＥとをそれぞれ生成する。
【００３７】
書き込みクロック生成回路５８が生成するタイミング信号ＣＳＺに応答して、コラム選択パルス発生回路６０は、コラム選択信号ＣＳＥＬＺを生成し、書き込み信号ＷＲＴＺとほぼ同じタイミングで、列デコーダ２４，２５にそれぞれの比較結果信号ＣＯＭＺ１Ｏ，ＣＯＭＺ１Ｅとプリデコード信号ＰＣＡｘｘＺ１Ｏ，ＰＣＡｘｘＺ１Ｅとを与える様に、ドライバ７２，７４，８２，８４を駆動させる。即ち、クロックｃｌｋ２のタイミングに同期して、書き込み信号ＷＲＴとコラム選択信号ＣＳＥＬＺとを生成して、データバス４３，４５への書き込みデータの出力と、列アドレスに応じたプリデコード信号や冗長比較結果信号の列デコーダ回路２４，２５への出力とのタイミングが、合わせられる。
【００３８】
従って、図３〜図５で示したメモリでは、書き込みデータ信号はデータストローブ信号ＤＳに同期して取り込まれるが、内部の書き込み動作は、クロックｃｌｋ２のタイミングに応答して生成されるデータトランスファ信号ＤＱＴＺを基準にして制御される。
【００３９】
ところが、上記説明からも理解される通り、第一、第二の書き込みデータ信号の取り込みには、クロックＣＬＫの１サイクルを要する。それは、データストローブ信号ＤＳの立ち上がりエッジと立ち下がりエッジで第一と第二の書き込みデータ信号が取り込まれるからである。かかる理由から、クロックｃｌｋ１から１サイクル後のクロックｃｌｋ２のタイミングで内部の書き込み動作を開始することが適切といえる。
【００４０】
しかし、図４に示した通り、データストローブ信号ＤＳが早いタイミングで入力される場合は、図中のクロックｃｌｋ１．５とｃｌｋ２の中間のタイミングで既に書き込みデータＤ０，Ｄ１の取り込みは終了している。更に、列アドレスもクロックｃｌｋ１に同期して与えられている。その場合は、クロックｃｌｋ２のタイミングまで待機することは、書き込み時間を長くする原因となる。
【００４１】
更に、アドレス生成信号ＡＤＬＺに応答して列アドレスの生成、冗長アドレスとの比較、及びプリデコードが開始されるので、冗長の比較結果信号やプリデコード信号が生成されてからコラム選択信号ＣＳＥＬＺを生成するタイミングが遅くなってしまう。
【００４２】
図６は、本発明にかかる実施の形態例であるデータストローブ信号に同期して内部の書き込み動作が行われるメモリの概略構成図である。図７は、図６において、データストローブ信号ＤＳが、基準のクロックよりもｔDSS だけ位相が進んでいる場合のタイミングチャート図である。また、図８は、図６において、データストローブ信号ＤＳが、基準のクロックよりもｔDSH だけ位相が遅れている場合のタイミングチャート図である。
【００４３】
図６に示したメモリは、図３のメモリの構成と同様に、図中左上半分の書き込みデータ入力回路部と、左下半分の列アドレス処理部とを有する。図中右側のメモリセルアレイ部分は、同様の構成である。従って、図３に対応する部分には、同じ引用番号を付した。
【００４４】
図６のメモリの例では、書き込みデータ信号ＤＱ（Ｄ０，Ｄ１）は、データストローブ信号ＤＳに同期して内部に取り込まれ、更に、内部の書き込みタイミングもデータストローブ信号ＤＳをもとに制御される。具体的には、第一のデータストローブ信号ＤＳＰＺと第二のデータストローブ信号ＤＳＰＸにより、データ入出力端子ＤＱからの書き込みデータ信号Ｄ０，Ｄ１が取り込まれる。更に、第二のデータストローブ信号ＤＳＰＸに基づいて、書き込みクロッック発生回路５８にて、書き込みアンプ４２，４４を活性化する書き込み信号ＷＲＴＺが生成され、更にコラム選択パルス発生回路６０にてコラム選択信号ＣＳＥＬＺが生成される。
【００４５】
更に、図６のメモリの例では、列アドレス信号ＡＤＤＲＥＳＳは、クロックＣＬＫに同期したタイミングで、内部への取り込み、＋１増加したアドレスの生成、及び冗長比較回路６８，７８やプリデコーダ７０，８０での動作が制御される。
【００４６】
従って、概略的な動作は、クロックｃｌｋ１のタイミングで、列アドレスの取り込み、カウンタ動作、プリデコード動作、冗長比較動作等が行われる。その一方で、データストローブ信号ＤＳの立ち上がりエッジと立ち下がりエッジとで書き込みデータ信号を取り込み、更にデータストローブ信号の立ち下がりエッジを起点にしたタイミングで、内部での書き込み動作が行われる。内部での書き込み動作は、書き込みアンプ４２，４４の活性化により、データバス線に書き込みデータ信号を出力し、コラム選択信号ＣＳＥＬＺにより冗長の比較結果信号ＣＯＭＺ３とプリデコード信号ＰＣＡｘｘＺ３とをメモリセルアレイのコラムデコーダ２４、２５に供給する。
【００４７】
上記の動作を行う為に、図６に示したメモリでは、図３と異なり、書き込みクロック発生回路５８は、データストローブ信号ＤＳから生成された第二のデータストローブ信号ＤＳＰＸに応答して、書き込み信号ＷＲＴを生成する。また、コラム選択パルス発生回路６０は、書き込みクロック発生回路５８が生成する信号ＣＳＺによりコラム選択信号ＣＳＥＬＺを生成する。この点でも図３と異なる。従って、図３におけるデータトランスファ回路３８，４０は、図６の例には存在しない。
【００４８】
更に、図６に示したメモリでは、図３と比較して、冗長比較回路６８，８０やプリデコーダ７０，７８は、内部の書き込み動作とは別に、クロックＣＬＫのクロックタイミングｃｌｋ１のタイミングで先行して制御される。そのために、内部列アドレスラッチ・カウンタ６６による列アドレスＣＡｘｘＺ１の出力のタイミングは、内部クロック発生回路９０により生成されるアドレス生成信号ＡＤＬＺにより制御される。
【００４９】
図７を参照しながら、図６の構成と動作について以下に説明する。図７は、データストローブ信号ＤＳがクロックｃｌｋ１よりも時間ｔDDS 早い位相をもつ場合である。データ入出力端子ＤＱから入力される最初の書き込みデータＤ０は、データストローブ信号ＤＳから生成された遅延データストローブ信号ＤＤＳの立ち上がりエッジのタイミングで生成される第一のデータストローブ信号ＤＳＰＺにより、第一のデータラッチ回路３２にラッチされる。更に、その後の遅延データストローブ信号ＤＤＳの立ち下がりエッジのタイミングで生成される第二のデータストローブ信号ＤＳＰＸにより、二番目の書き込みデータＤ１が第二のデータラッチ回路３６にラッチされる。そして、第二のデータストローブ信号ＤＳＰＸのタイミングで、同時に第一のデータラッチ回路３２にラッチされた書き込みデータＤ０が、データシフトレジスタ３４に保持される。
【００５０】
上記した第二のデータストローブ信号ＤＳＰＸのタイミング後に、２つの書き込みデータ信号Ｄ０，Ｄ１はラッチ完了する為、書き込みクロック発生回路５８は、その信号ＤＳＰＸに応答して、書き込み信号ＷＲＴＺを生成する。更に、書き込みクロック発生回路５８により生成される信号ＣＳＺに基づいて、コラム選択パルス発生回路６０が、コラム選択信号ＣＳＥＬＺを生成する。
【００５１】
一方で、クロックｃｌｋ１のタイミングで、内部クロック発生回路９０が生成するアドレスバッファラッチ信号ＡＢＬにより、アドレスバッファ６２は、列アドレスＡＤＤＲＥＳＳを取り込み、内部の列アドレスＣＡｘｘＺが生成される。尚、ここでｘｘとは、複数の列アドレスが存在することを示している。
【００５２】
更に、内部列アドレスラッチ・カウンタ回路６６は、与えられた内部列アドレスＣＡｘｘＺから、＋１増加した次の列アドレスをカウンタにより生成し、例えば、偶数側列アドレスＣＡｘｘＺ１Ｅと奇数側列アドレスＣＡｘｘＺ１Ｏとを生成する。これらの偶数側列アドレスＣＡｘｘＺ１Ｅと奇数側列アドレスＣＡｘｘＺ１Ｏとは、アドレス生成信号ＡＤＬＺのタイミングで、奇数側の冗長比較回路６８とプリデコーダ７０に、及び偶数側の冗長比較回路８０とプリデコーダ７８にそれぞれ与えられる。そして、アドレス生成信号ＡＤＬＺは、クロックｃｌｋ１に基づいて内部クロック発生回路９０により生成される。
【００５３】
従って、列アドレス信号ＡＤＤＲＥＳＳに対する、増加アドレスの生成、冗長アドレスとの比較、プリデコード動作などは、データストローブ信号ＤＳとは無関係に、クロックｃｌｋ１に基づくタイミングで早期に行われる。従って、各ドライバ７２，７４，７６，７８による、比較結果信号ＣＯＭＺＯ，ＣＯＭＺＥとプリデコード信号ＰＣＡｘｘＺＯ，ＰＣＡｘｘＺＥの出力のタイミングは、図３の場合よりも早いタイミングにすることができる。そのタイミングは、コラム選択信号ＣＳＥＬＺのタイミングである。
【００５４】
図７に示される通り、内部書き込み動作は、クロックｃｌｋ１．５から僅かに遅れたｔ１０のタイミングで実質的に開始する。従って、図３の場合にクロックｃｌｋ２から内部の書き込み動作を開始する場合に比較して、図７中中央に示した通り、時間ΔＴだけ早く内部書き込み動作を開始することができる。このような、早いタイミングで内部の書き込み動作を行う為には、上記した通り、列アドレスの処理は、クロックｃｌｋ１のタイミングに従って早期に開始しておくことが必要になる。図３の例では、列アドレスの処理は、クロックｃｌｋ２以降に行われている。
【００５５】
図８は、データストローブ信号ＤＳが、クロックｃｌｋ１より時間ｔDSH だけ位相が遅れる場合のタイミングチャート図である。この場合の図６に示した構成の動作は、図７の場合と同様である。図８に示される通り、クロックｃｌｋ１のタイミングに応じて、列アドレスの処理は先行して行われる。そして、クロックｃｌｋ１より時間ｔDSH 遅れて与えられるデータストローブ信号ＤＳの立ち上がりエッジ（第一のデータストローブ信号ＤＳＰＺ）で最初の書き込みデータ信号Ｄ０がラッチされ、立ち下がりエッジ（第二のデータストローブ信号ＤＳＰＸ）で第二の書き込みデータ信号Ｄ１がラッチされる。そして、その第二のデータストローブ信号ＤＳＰＸを起点にして、時刻ｔ１０から内部の書き込み動作が開始される。
【００５６】
従って、図８の場合は、内部の書き込み動作は、図３の場合と同等の時刻に開始する。但し、図３の場合は、図４，５に示した通り、内部書き込み動作が時刻ｔ１０で開始してから、図中ｔ２０で示した様に冗長比較動作やプリデコード動作が行われるので、それらの結果である比較結果信号ＣＯＭＺＯ，ＣＯＭＺＥやプリデコード信号ＰＣＡｘｘＺＯ，ＰＣＡｘｘＺＥは、その後に生成される。それに対して、図６のメモリの場合は、図８に示される通り、内部の書き込み動作が開始する時刻ｔ１０より前に、図中ｔ２０で示した様に、冗長比較動作やプリデコード動作が行われる。従って、列アドレス信号処理により生成される比較結果信号ＣＯＭＺＯ，ＣＯＭＺＥやプリデコード信号ＰＣＡｘｘＺＯ，ＰＣＡｘｘＺＥが内部の書き込み動作開始の時刻ｔ１０よりも前に既に生成される。従って、全体としては、書き込み完了までの時間は短くなる。
【００５７】
この様に、列アドレス信号は、クロックｃｌｋ１に同期して取り込まれるので、それに引き続いてクロックｃｌｋ１に同期した制御タイミングで、列アドレスに対する冗長比較やプリデコード動作を先行させることで、その後に発生する内部書き込み動作の処理時間を短くすることができる。
【００５８】
図９は、ドライバ７２，７４，８２，８４の回路構成を示す図である。図６に示されたドライバ回路は、３つの制御信号ＴＣＳ１，ＴＣＳ２，ＣＳＥＬＺが与えられる。但し、紙面の都合で、その詳細な構成は示されていない。従って、図９にてその詳細構成と動作を説明する。
【００５９】
図９に示された通り、３つの制御信号ＴＣＳ１，ＴＣＳ２，ＣＳＥＬＺが、ラッチ回路９２、ラッチ回路９４及び最終駆動回路９６の前段のゲートを制御する。内部クロック発生回路９０により生成されたタイミングコントロール信号ＴＣＳ１は、インバータ１０２により反転され、ＣＭＯＳトランスファゲートを構成するＮ型トランジスタ１００とＰ型トランジスタ１０１とを制御する。即ち、タイミングコントロール信号ＴＣＳ１により、冗長比較回路６８、８０からの比較結果信号ＣＯＭＺとプリデコーダ７０，７８からのプリデコード信号ＰＣＡｘｘＺとが取り込まれ、ラッチ回路９２にラッチされる。ラッチ回路９２は、２つのインバータ１０３，１０４にて構成される。これにより、冗長比較動作やプリデコード動作の結果が、クロックｃｌｋ１から生成されたタイミングコントロール信号ＴＣＳ１により、ドライバ回路内にラッチされる。その結果、ノードｎ１には、ラッチされた結果信号ＣＯＭＺ１とプリデコード信号ＰＣＡｘｘＺ１とが保持される。
【００６０】
次に、書き込みクロック発生回路５８により生成される第二のタイミングコントロール信号ＴＣＳ２により、ＣＭＯＳトランスファーゲート１０５，１０６が開かれ、ノードｎ１の信号がラッチ回路９４にラッチされる。この第二のタイミングコントロール信号ＴＣＳ２は、データストローブ信号ＤＳにより生成される信号であり、内部書き込み開始に応じて比較結果信号やプリデコード信号がラッチ回路９４にラッチされる。従って、ラッチ回路９４は、クロックＣＬＫに同期した制御から、データストローブ信号に同期した制御に移行する為のトランスファー回路の機能を有する。ラッチ回路９４は、ＮＡＮＤゲート１０８とインバータ１０９から構成され、ノードｎ２には、ラッチされた結果信号ＣＯＭＺ２とプリデコード信号ＰＣＡｘｘＺ２とが保持される。
【００６１】
ここで、最後に、コラム選択パルス発生回路５８が生成するコラム選択信号ＣＳＥＬＺにより、ＮＡＮＤゲート１１０が開かれ、インバータ１１１により、結果信号ＣＯＭＺ３とプリデコード信号ＰＣＡｘｘＺ３とがメモリセルアレイに設けられたコラムデコーダ２４，２５に供給される。即ち、書き込みアンプ回路４２，４４の動作に整合して、結果信号ＣＯＭＺ３とプリデコード信号ＰＣＡｘｘＺ３とが出力される。従って、内部書き込み動作は、データストローブ信号ＤＳに同期した制御となる。
【００６２】
上記した通り、ドライバ回路７２，７４，８２，８４は、第二のタイミングコントロール信号ＴＣＳ２のＨレベルにより、プリデコード信号ＰＣＡｘｘＺと比較結果信号ＣＯＭＺとがラッチ回路９４に保持される。そして、コラム選択信号ＣＳＥＬＺのＨレベルの期間ラッチ回路９４が保持しているプリデコード信号ＰＣＡｘｘＺ２と比較結果信号ＣＯＭＺ２とがそれぞれプリデコード信号ＰＣＡｘｘＺ３と比較結果信号ＣＯＭＺ３として、コラムデコーダ２４，２５に与えられる。従って、第二のタイミングコントロール信号ＴＣＳ２とコラム選択信号ＣＳＥＬＺとが、データストローブ信号ＤＳに同期した制御タイミングで、内部書き込み動作を可能にする。そして、第一のタイミングコントロール信号ＴＣＳ１は、クロックｃｌｋ１に同期して制御されて、先行して行った冗長比較結果信号ＣＯＭＺなどをラッチ回路９２にラッチする。
【００６３】
尚、読み出し信号ＲＥＡＤがＨレベルの時は、ＮＡＮＤゲート１１２と１０８が開かれ、プリデコード信号と比較結果信号とが直接ＮＡＮＤゲート１１０に供給される。従って、読み出しの時は、タインミングコントロール信号ＴＣＳ１，ＴＣＳ２は利用されず、コラム選択信号ＣＳＥＬＺにより制御されたタイミングで、コラムデコーダに出力されるだけである。
【００６４】
図１０は、図６に示された第一、第二のデータラッチ回路３２，３６とデータシフトレジスタ回路３４の具体的回路の例を示す図である。先に入力される偶数側の書き込みデータＤ０を、第一のデータストローブ信号ＤＳＰＺで取り込む第一のデータラッチ回路３２は、マスタースレーブ型のフリップフロップ回路で構成される。第一のデータストローブ信号ＤＳＰＺのＨレベルによりＣＭＯＳゲート１２０，１２１が導通し、２つのインバータ１２３，１２４で構成されるスレーブ側のラッチ回路に第一の書き込みデータ信号Ｄ０がラッチされる。そして、第一のデータストローブ信号ＤＳＰＺのＬレベルにより、ＣＭＯＳゲート１２５，１２６が導通し、２つのインバータ１２７，１２８で構成されるマスター側ラッチ回路に保持される。
【００６５】
第二のデータラッチ回路３６とデータシフトレジスタ３４とは、第一のデータラッチ回路３２と構成は同等である。データストローブ信号ＤＳの立ち下がりエッジに同期した第二のデータストローブ信号ＤＳＰＸのＨレベルにより、第二の書き込みデータＤ１が、第二のデータラッチ回路３６のインバータ１４３，１４４からなるラッチ回路にラッチされる。同時に、第一のデータラッチ回路３２が保持していたデータ信号ＤＱＥも、データシフトレジスタ３４のインバータ１３３，１３４からなるラッチ回路にラッチされる。そして、第二のデータストローブ信号ＤＳＰＸのＬレベルにより、それぞれの回路３４，３６内のインバータ１３７，１３８からなるラッチ回路と、インバータ１４７，１４８からなるラッチ回路とにそれぞれの書き込みデータＤ０，Ｄ１が保持される。その結果、偶数側の書き込みデータ信号ＤＱＥ１と奇数側書き込みデータ信号ＤＱＯ１とが、それぞれの回路３４，３６で生成されることになる。
【００６６】
図１１は、データラッチ回路３２，３４の具体的回路の別の例を示す図である。この例は、前段のラッチ回路１７６と後段のラッチ回路１７８とから構成される。前段ラッチ回路１７６は、Ｐ型トランジスタ１５０，１５１，１５８，１６１及びＮ型トランジスタ１５２，１５３，１５４，１５９，１６０，１６２，１６３で構成される。また、後段のラッチ回路１７８は、２つのインバータ１７２，１７３により構成される。
【００６７】
その動作を簡単に説明すると、制御信号ＤＳＰＺ、ＤＳＰＸがＬレベルの間は、データラッチ回路は非活性状態であり、電流消費がない。即ち、トランジスタ１５０，１５１が導通し、ノードｎ１０，ｎ１１が共にＨレベルにある。その結果、インバータ１６６によりノードｎ１２はＬレベル、インバータ１６７によりノードｎ１３もＬレベルにある。従って、トランジスタ１６８〜１７１は全て非導通であり、ノードｎ１４，ｎ１５は高インピーダンス状態である。その結果、後段ラッチ回路１７８は、前の状態を保持している。
【００６８】
次に、内部入出力端子int.ＤＱに書き込みデータ信号Ｄ０，Ｄ１が与えられた時に、制御信号ＤＳＰＺ、ＤＳＰＸがＨレベルになると、トランジスタ１５０，１５１が非導通となり、トランジスタ１５４が導通し、書き込みデータＤ０，Ｄ１とその反転信号が与えられるトランジスタ１５２，１５３で構成される差動増幅器が活性化される。今、仮に書き込みデータ信号がＨレベルとすると、トランジスタ１５２が導通し、ノードｎ１０がＬレベル、ノードｎ１１がＨレベルとなる。従って、トランジスタ１６８が導通、トランジスタ１６９が非導通となり、ノードｎ１４がＨレベルとなる。一方、トランジスタ１７１が導通して、ノードｎ１５はＬレベルとなる。これらのノードｎ１２，ｎ１３の信号は、トランジスタ１６０，１６３にフィードバックされ、前段のラッチ回路１７６のラッチを促進する。また、ノードｎ１４とｎ１５により後段ラッチ回路１７８は、そのデータをラッチする。
【００６９】
このデータラッチ回路は、制御信号ＤＳＰＺ、ＤＳＰＸの立ち上がりエッジだけで、書き込みデータ信号Ｄ０，Ｄ１を検出して、後段ラッチ回路１７８にラッチすることができる。従って、図１０で示した制御信号の立ち上がりと立ち下がりによりラッチするマスタスレーブ型の回路よりも高速動作が可能になる。しかも、制御信号がＨレベルの間だけ電流を消費する省エネタイプとなっている。
【００７０】
図１２は、本発明の第二の実施の形態例のメモリの概略構成を示す図である。図１２中、図３，図６に対応する部分には、同じ引用番号を付した。また、図１３は、図１２の動作のフローチャート図である。図１３中も、図７，８に対応する部分には同じ引用番号を付した。
【００７１】
図１２の回路例での特徴的な点は、データストローブ信号に同期して書き込みデータ信号が与えられる仕様ではなく、外部クロックＣＬＫに同期して書き込みデータ信号が与えられる仕様である。
【００７２】
一般に、列アドレス信号ＡＤＤＲＥＳＳは、書き込みコマンド信号と共に、クロックｃｌｋ１の立ち上がりエッジに同期して与えられる。そこで、図１２に示されたメモリでは、その書き込みコマンドをデコードして、書き込みモードであることが認識されてから、次のクロックｃｌｋ２のタイミングで書き込みデータ信号を入出力端子ＤＱに与えることにより、入力バッファ回路３０の消費電流を低く抑えることができる。即ち、書き込みコマンドを認識してから、入力バッファ回路３０をイネーブル信号ＥＮにより活性化して待機すれば良いからである。従って、この例では、書き込みデータ信号Ｄ０，Ｄ１は、データ入出力端子ＤＱに、クロックｃｌｋ２の立ち上がりエッジとクロックｃｌｋ２．５の立ち下がりエッジに同期して、システム側から与えられる。
【００７３】
従って、書き込みデータ信号の取り込みと、それに伴う内部の書き込み動作の開始は、クロックｃｌｋ２を起点にした内部制御信号のタイミングで制御される。ところが、列アドレスＡＤＤＲＥＳＳは、クロックｃｌｋ１の立ち上がりエッジに同期して入力されるので、冗長アドレスの比較動作やプリデコード動作などの列アドレスの処理も先行してクロックｃｌｋ１を起点とする制御信号により行うことで、その後に入力される書き込みデータ信号Ｄ０，Ｄ１がラッチされた時点から、即座に内部での書き込み動作を開始させることができる。
【００７４】
上記の動作を可能にするために、第一のデータストローブ信号ＤＳＰＺと第二のデータストローブ信号ＤＳＰＸとは、外部クロックＣＬＫをバッファ回路４６で取り込んだ内部クロックint.ＣＬＫに応答して、立ち上がりエッジトリガ回路５０と立ち下がりエッジトリガ回路５６により生成される。また、内部の書き込み動作を制御する書き込みクロック発生回路５８は、上記のクロックint.ＣＬＫから生成された第二のデータストローブ信号ＤＳＰＸにより制御される。書き込みクロック生成回路５８により、書き込み信号ＷＲＴやコラム選択信号ＣＳＥＬＺ等が生成されることは、図６の回路の場合と同等である。
【００７５】
更に、列アドレスＡＤＤＲＥＳＳが与えられるクロックｃｌｋ１を起点として内部クロック発生回路９０は、アドレスバッファラッチ信号ＡＢＬ、第一のタイミングコントロール信号ＴＣＳ１，及び内部列アドレスラッチ・カウンタ回路から偶数側と奇数側の列アドレスＣＡｘｘＺ１Ｏ，ＣＡｘｘＺ１Ｅを出力させるアドレスラッチ信号ＡＤＬＺを生成する。この構成により、クロックｃｌｋ１を起点として、先行して冗長アドレスの比較動作を冗長比較回路６８，８０に行わせ、プリデコード動作をプリデコーダ７０，７８に行わせることが可能になる。
【００７６】
ドライバ７２，７４，８２，８４の動作は、図６、図９の場合と同様であり、第一のタイミングコントロール信号ＴＣＳ２で、冗長比較結果信号ＣＯＭＺＯ，ＣＯＭＺＥとプリデコード信号ＰＣＡｘｘＺＯ，ＰＣＡｘｘＺＥとをラッチし、第二のタイミングコントロール信号ＴＣＳ２で、同信号を更にラッチし、そして、コラム選択信号ＣＳＥＬＺのタイミングで、それらの信号ＣＯＭＺ３Ｏ，ＣＯＭＺ３ＥとＰＣＡｘｘＺ３Ｏ，ＰＣＡｘｘＺ３Ｅが、コラムデコーダ２４，２５に出力される。
【００７７】
図１３の動作タイミングチャート図に示される通り、クロックｃｌｋ１のタイミングで列アドレス信号が取り込まれ、図中ｔ２０で示した時刻に、冗長比較回路６８，７８やプリデコーダ７０，８０での動作が先行して行われる。そして、クロックｃｌｋ２のタイミングで、書き込みデータ信号Ｄ０，Ｄ１がシーケンシャルに取り込まれ、時刻ｔ１０から内部の書き込み動作が開始される。具体的には、書き込みアンプ４２，４４に書き込み信号ＷＲＴが与えられ、コラム選択信号ＣＳＥＬＺがドライバ７２、７４，８２．８４に与えられる。冗長比較動作などが先行して行われているので、書き込みデータ信号を取り込んだ直後のコラム選択信号ＣＳＥＬＺにより、内部書き込み動作を開始することができる。
【００７８】
図１４は、データ入出力端子ＤＱに接続された入力バッファ回路３０の具体的回路を示す図である。この入力バアッファ回路は、外部から与えられる書き込みデータ信号Ｄ０，Ｄ１とレファレンス信号Ｖｒｅｆにより、書き込みデータ信号のＨレベル又はＬレベルを検出し、ＣＭＯＳレベルに変換する回路である。Ｐ型トランジスタ１８０，１８１によりカレントミラー回路が構成され、それを負荷とするトランジスタ１８２，１８３により差動増幅回路が構成される。そして、電流源トランジスタ１８４は、コマンドデコーダ１８９により生成されたイネーブル信号ＥＮにより導通し、差動増幅回路を活性化する。コマンドデコーダ１８９には、制御信号／ＲＡＳ，／ＣＡＳ，／ＣＳ１，／ＷＥが与えられ、それらの制御信号の組み合わせにより、書き込みコマンドが与えられる。
【００７９】
コマンドデコーダ１８９は、制御信号の組み合わせから書き込みコマンドが与えられたことを検出すると、イネーブル信号ＥＮをＨレベルにして、入力バッファ回路３０を活性化し、書き込みデータ信号を受信する為に待機する。従って、入力バッファ３０は、書き込みの時のみ活性化されるので、消費電力を大幅に節約できる。
【００８０】
尚、インバータ１８５，１８６，１８７により波形整形されて、ＣＭＯＳレベルに変換された内部書き込みデータ信号int.ＤＱが生成される。
【００８１】
図１５は、上記図１２に示した第二の実施の形態例の改良例を示す図である。この例は、外部クロックＣＬＫから内部クロックint.ＣＬＫを生成する為に、ディレイド・ロック・ループ回路１９４を利用した例である。
【００８２】
このディレイド・ロック・ループ回路１９４は、入力バッファ４６から入力されたクロックＣＬＫと同期し且つ位相が一致する内部クロックint.ＣＬＫを生成する回路である。ディレイド・ロック・ループ回路１９４は、遅延回路１９６と、その遅延回路１９６の遅延量を制御する遅延制御回路１９８と、位相比較回路１９９とを有する。そして、擬似的にバッファ回路２００を更に有する。
【００８３】
このディレイド・ロック・ループ回路１９４は、良く知られているが、基本的な動作原理は、外部クロックＣＬＫと内部クロックint.ＣＬＫとの位相を位相比較回路で比較し、両クロックの位相が一致する様に、遅延制御回路１９８が遅延回路１９６の遅延量を制御する。擬似的なバッファ回路２００は、入力バッファ４６と同等の遅延特性を有しているので、例えば、内部クロックint.ＣＬＫは、外部クロックＣＬＫから１周期遅れて位相が一致するクロックとなる。クロックは、次々にＨレベルとＬレベルを繰り返すので、外部クロックＣＬＫと内部クロックint.ＣＬＫとは、見かけ上全く同じ位相をもったクロックになる。即ち、図１３中の内部クロックint.ＣＬＫの破線にて示した通り、外部クロックと同じクロックになる。
【００８４】
かかる内部クロックを使用して、クロックの立ち上がりエッジに同期したデータストローブ信号ＤＳＰＺや、クロックの立ち下がりエッジに同期したデータストローブ信号ＤＳＰＸを生成すると、データラッチ回路１９０でのラッチのタイミングを図１３の場合よりも早くすることができる。その分、図１５の例では、データ入出力端子ＤＱは、図１２の例の如く入力バッファ３０を経てデータラッチ回路に接続されるのではなく、直接データラッチ回路１９０，１９２に接続される。従って、これらのラッチ回路は、入力バッファの機能も併せ持つ。
【００８５】
図１５の例は、それ以外の点では、図１２の場合と同じであり、対応する回路には同じ引用番号を付した。即ち、クロックｃｌｋ１のタイミングで、列アドレスを取り込み冗長比較動作まで行う。一方、クロックｃｌｋ２のタイミングから書き込みデータＤ０，Ｄ１をデータ入出力端子ＤＱから取り込み、内部書き込み動作を行う。
【００８６】
図１６は、図１５におけるデータラッチ回路１９０、１９２の回路例を示す図である。このデータラッチ回路には、外部クロックＣＬＫと外部からのレファレンス電圧Ｖｒｅｆも与えられる。そして、制御クロックとして、データストローブ信号ＤＳＰＺ、ＤＳＰＸが与えられる。制御クロックがＬレベルの間は、Ｐ型トランジスタ２１４，２１５が導通状態にあり、ノードｎ２０，ｎ２１が共にＨレベルに維持される。それにより、トランジスタ２２８〜２３１が非道通となり、ノードｎ２２，ｎ２３は高いインピーダンス状態となる。
【００８７】
そこで、制御クロックＤＳＰＺ、ＤＳＰＸがＨレベルになると、トランジスタ２１４，２１５が非導通になり、Ｎ型トランジスタ２１８，２１９が導通状態になり、トランジスタ２１６，２１７から構成される差動回路により、書き込みデータ信号Ｄ０，Ｄ１が、レファレンス電圧Ｖｒｅｆよりも高いか、低いかのバッファ動作が行われる。それに応じて、ノードｎ２０，ｎ２１の一方がＨレベルからＬレベルに下がる。例えば、書き込みデータ信号がＨレベルとすると、トランジスタ２１６が導通し、ノードｎ２０がＬレベルに下がる。
【００８８】
それに従って、トランジスタ２２８が導通し、ノードｎ２２はＨレベルになり、トランジスタ２３１が導通してノードｎ２３はＬレベルになる。それらのノーードの状態が、インバータ２３２，２３３からなるラッチ回路によりラッチされる。
【００８９】
即ち、図１６に示したデータラッチ回路は、外部クロックＣＬＫと同位相の内部クロックから生成される早いタイミングのデータストローブ信号ＤＳＰＺ、ＤＳＰＸにより制御されるので、バッファ機能を有するとともに、制御クロックＤＳＰＺ、ＤＳＰＸの立ち上がりエッジだけで、入力された書き込みデータ信号を高速にラッチする機能を有する。従って、図１５のデータラッチ回路として適切である。
【００９０】
図１７は、上記図１２に示した第二の実施の形態例の別の改良例を示す図である。この例も、外部クロックＣＬＫから内部クロックint.ＣＬＫを生成する為に、ディレイド・ロック・ループ回路１９４を利用している。更に、この例では、データ入出力端子ＤＱに対して１つのデータラッチ回路１９０を設け、データストローブ信号ＤＳＰＺ、ＤＳＰＸにより、時系列に書き込みデータ信号Ｄ０，Ｄ１が取り込まれ、デマルチプレクサ２０２により、偶数側の書き込みデータ信号ＤＱＥ１と奇数側の書き込みデータ信号ＤＱＯ１とに分けられる。
【００９１】
データラッチ回路１９０は、図１５のデータラッチ回路と同等の構成を持つ。そして、デマルチプレクサ回路２０２では、データストローブ信号ＤＳＰＺ、ＤＳＰＸをそれぞれ遅延した制御信号ＤＤＳＰＺ，ＤＤＳＰＸに応答して、データラッチ回路１９０がラッチしたデータを、偶数及び奇数側の書き込みデータＤＱＥ１とＤＱＯ１とに振り分ける。
【００９２】
図１８は、そのデマルチプレクサ回路の例を示す図である。この回路は、３つのラッチ回路２５０，２６０，２７０を有する。このデマルチプレクサ回路では、データラッチ回路１９０によりラッチされた内部のデータＩＤＱが、第一のデータストローブ信号ＤＳＰＺを遅延させた制御信号ＤＤＳＰＺによりラッチ回路２５０内のインバータ２５５，２５６からなるラッチ部にラッチされる。そして、第二のデータストローブ信号ＤＳＰＸを遅延させた制御信号ＤＤＳＰＸにより、ＣＭＯＳゲート２６２，２６３，及び２７２，２７４が導通し、第二の書き込みデータ信号Ｄ２がラッチ回路２７０内のインバータ２７５，２７６のラッチ部にラッチされ、ラッチ回路２５０にラッチされていたデータＤＱＥ（Ｄ１）がラッチ回路２６０内のインバータ２６５，２６６からなるラッチ部にラッチされる。
【００９３】
図１７に示したメモリは、上記したデマルチプレクサ回路を設けた他は、図１５のメモリの構成と同様である。したがって、対応する箇所には同じ引用番号を付した。尚、図１７及び図１８に示したデータラッチ回路１９０とデマルチプレクサ回路２０２とは、図１２の第二の実施の形態例に限らず、図６の第一の実施の形態例のバッファ回路３０、データシフトレジスタ３４，３６の代わりにも適用することができる。
【００９４】
上記の実施の形態例は、シンクロナスＤＲＡＭを例にして説明したが、シンクロナスＤＲＡＭに限らず、外部クロックに同期してアドレス等が与えられるメモリに広く本発明は適用することができる。
【００９５】
【発明の効果】
以上説明した通り、本発明によれば、外部クロックとそれに非同期の外部データストローブ信号を利用したメモリにおいて、外部データストローブ信号に応答して書き込みデータ信号の入力後直ちに内部書き込み動作を開始するので、書き込み動作を高速化することができる。更に、外部クロックに同期して与えられるアドレス信号に対して内部の書き込み動作を待たずに冗長比較動作等を行うことで、更に書き込み動作を高速化することができる。
【００９６】
また、第一の外部クロックに同期してアドレスとコマンドが供給され、第一の外部クロックに続く第二の外部クロックに同期して書き込みデータ信号が供給されるメモリにおいて、第一の外部クロックに同期してアドレス信号が入力されるのに続いて冗長比較動作等を行うので、内部書き込み動作に要する時間を短くすることができる。
【図面の簡単な説明】
【図１】複数のメモリとそれをコントロールする制御部との関係を示した概略図である。
【図２】クロックＣＬＫとそれに非同期のデータストローブ信号ＤＳとを利用した書き込み動作の概略タイミングチャートを示す図である。
【図３】内部書き込み動作がクロックＣＬＫに同期して行われる場合のメモリの概略構成図である。
【図４】データストローブ信号ＤＳが、基準のクロックよりもｔDSS だけ位相が進んでいる場合のタイミングチャート図である。
【図５】データストローブ信号ＤＳが、基準のクロックよりもｔDSH だけ位相が遅れている場合のタイミングチャート図である。
【図６】データストローブ信号に同期して内部の書き込み動作が行われるメモリの概略構成図である。
【図７】図６において、データストローブ信号ＤＳが、基準のクロックよりもｔDSS だけ位相が進んでいる場合のタイミングチャート図である。
【図８】図６において、データストローブ信号ＤＳが、基準のクロックよりもｔDSH だけ位相が遅れている場合のタイミングチャート図である。
【図９】ドライバの回路構成を示す図である。
【図１０】第一、第二のデータラッチ回路とデータシフトレジスタ回路の具体的回路の例を示す図である。
【図１１】データラッチ回路の具体的回路の別の例を示す図である。
【図１２】本発明の第二の実施の形態例のメモリの概略構成を示す図である。
【図１３】図１２の動作のフローチャート図である。
【図１４】データ入出力端子ＤＱに接続された入力バッファ回路の具体的回路を示す図である。
【図１５】図１２に示した第二の実施の形態例の改良例を示す図である。
【図１６】図１５におけるデータラッチ回路１９０、１９２の回路例を示す図である。
【図１７】図１２に示した第二の実施の形態例の別の改良例を示す図である。
【図１８】デマルチプレクサ回路の例を示す図である。
【符号の説明】
ＣＬＫ 外部クロック
ＳＤ 外部データストローブ信号
Ｄ０，Ｄ１ 書き込みデータ信号
ＤＱ データ入出力端子
ＡＤＤＲＥＳＳ アドレス信号
２０，２１ メモリセルアレイ
２４，２５ コラムデコーダ
３２，３４，３６ 書き込みデータ信号入力回路
４２，４４ 書き込み回路、書き込みアンプ
ＷＲＴＺ 書き込み信号
７２，７４，８２，８４ ドライバ回路
ＣＳＥＬＺ コラム選択信号
Claims (23)
- ストローブ信号に応答してデータ信号を取り込み、外部クロック信号に応答して前記データ信号を出力するデータ入力回路と、
前記外部クロック信号に応答してアドレス信号を取り込み、該アドレス信号を取り込む前記外部クロック信号より１クロックサイクル以上遅れて、該外部クロック信号に応答して前記アドレス信号を出力するアドレス入力回路と、
該データ入力回路から出力されたデータ信号を、前記アドレス入力回路から出力されたアドレス信号に対応するメモリセルに書き込む内部回路と
を有することを特徴とする半導体記憶装置。 - 前記データ入力回路は、前記ストローブ信号の立上がりに応答して前記データ信号を取り込む第１のデータラッチ回路と、該第１のデータラッチ回路と並列に設けられ、前記ストローブ信号の立下りに応答して前記データ信号を取り込む第２のデータラッチ回路とを有することを特徴とする請求項１に記載の半導体記憶装置。
- 前記データ入力回路は、前記第１のデータラッチ回路からの第１のデータ及び前記第２のデータラッチ回路からの第２のデータを、前記外部クロック信号に応答したデータ転送信号にしたがって取り込むデータ転送回路をさらに有することを特徴とする請求項２記載の半導体記憶装置。
- 前記外部クロック信号に応答して、前記データ転送信号を生成する転送クロック生成回路をさらに有し、該転送クロック生成回路は、前記アドレス信号を受取る前記外部クロック信号より１クロックサイクル以上遅れて前記データ転送信号を出力することを特徴とする請求項３記載の半導体記憶装置。
- 前記データ転送回路から第１及び第２のデータが並列に入力され、前記外部クロック信号に応答した書き込みタイミング信号に応答して、前記第１及び第２のデータをデータバスに転送するライトアンプをさらに有することを特徴とする請求項３又は４記載の半導体記憶装置。
- 前記アドレス入力回路は、前記アドレス信号を受けるアドレスバッファ回路及び、アドレスバッファ回路からのアドレス信号を前記外部クロック信号に応答して取り込むアドレスラッチ回路を有することを特徴とする請求項１記載の半導体記憶装置。
- 前記アドレス入力回路からのアドレス信号をデコードするアドレスプリデコード回路と、前記外部クロック信号に応答して、前記アドレスプリデコード回路からのアドレス信号を出力するアドレスドライバ回路とをさらに有することを特徴とする請求項１又は６記載の半導体記憶装置。
- 前記外部クロック信号に応答して、前記アドレス信号を取り込む前記外部クロック信号より１クロックサイクル以上遅れたアドレス転送信号を生成するアドレス転送信号生成回路をさらに有し、前記アドレス入力回路は前記アドレス転送信号に応答して、前記アドレスプリデコード回路へ前記アドレス信号を出力することを特徴とする請求項７記載の半導体記憶装置。
- 前記データ入力回路からのデータ信号を、前記外部クロック信号に応答してデータバスに転送するライトアンプと、
奇数セルアレイ及び偶数セルアレイからなるメモリセルアレイとをさらに有し、
前記ライトアンプ及び前記アドレスドライバ回路は、前記奇数セルアレイ及び偶数セルアレイに対応してそれぞれ設けられ、データ信号及びアドレス信号を前記奇数セルアレイ及び偶数セルアレイに同時に供給することを特徴とする請求項７記載の半導体記憶装置。 - 前記アドレス信号は前記外部クロック信号の立上がりに応答して取り込まれ、前記データ信号は前記ストローブ信号の立上がり及び立ち下がりに応答して取り込まれることを特徴とする請求項1乃至９のいずれか記載の半導体記憶装置。
- 前記ストローブ信号は、前記外部クロック信号と同一周波数で、所定値以内の位相差を有することを特徴とする請求項1乃至１０のいずれか記載の半導体記憶装置。
- 外部ストローブ信号に応答してデータ信号を取り込む半導体記憶装置において、
外部クロック信号に応答してアドレス信号を取り込むアドレス入力回路と、
前記外部ストローブ信号に応答して前記アドレス入力回路からのアドレス信号を出力するアドレスドライバ回路と、
該アドレスドライバ回路から出力されたアドレス信号に対応するメモリセルに、前記データ信号を書き込む内部回路と
を有することを特徴とする半導体記憶装置。 - 前記外部ストローブ信号に応答して前記データ信号を取り込み、前記外部ストローブ信号に応答して前記データ信号を出力するデータ入力回路をさらに有することを特徴とする請求項１２記載の半導体記憶装置。
- 前記データ入力回路は、前記外部ストローブ信号の立上がりに応答して前記データ信号を取り込む第１のデータラッチ回路と、該第１のデータラッチ回路と並列に設けられ、前記外部ストローブ信号の立下りに応答して前記データ信号を取り込む第２のデータラッチ回路とを有することを特徴とする請求項１３記載の半導体記憶装置。
- 前記第１及び第２のデータラッチ回路は、マスタースレーブ・フリップフロップ回路で構成されていることを特徴とする請求項１４記載の半導体記憶装置。
- 前記第１及び第２のデータラッチ回路は、差動増幅回路で構成されていることを特徴とする請求項１４記載の半導体記憶装置。
- 前記アドレス入力回路は、前記アドレス信号を受けるアドレスバッファ回路及び、アドレスバッファ回路からのアドレス信号を前記外部クロック信号に応答して取り込むアドレスラッチ回路を有することを特徴とする請求項１２乃至１６のいずれか記載の半導体記憶装置。
- 前記アドレス入力回路からのアドレス信号をデコードするアドレスプリデコード回路を更に有し、前記アドレスドライバ回路は、前記外部クロック信号に応答して前記アドレスプリデコード回路からのアドレス信号を取り込むことを特徴とする請求項１２乃至１６のいずれか記載の半導体記憶装置。
- 前記アドレスドライバ回路は、前記外部ストローブ信号の立下りに応答して出力動作することを特徴とする請求項１８記載の半導体記憶装置。
- 前記データ入力回路からのデータ信号を、前記外部ストローブ信号に応答してデータバスに転送するライトアンプと、
奇数セルアレイ及び偶数セルアレイからなるメモリセルアレイとをさらに有し、
前記ライトアンプ及び前記アドレスドライバ回路は、前記奇数セルアレイ及び偶数セルアレイに対応してそれぞれ設けられ、データ信号及びアドレス信号を前記奇数セルアレイ及び偶数セルアレイに同時に供給することを特徴とする請求項１８又は１９記載の半導体記憶装置。 - 前記アドレスドライバ回路は、前記外部クロック信号に応答して前記アドレス入力回路からのアドレス信号を取り込む第１のラッチ回路と、前記外部ストローブ信号に応答して前記第１のラッチ回路が保持しているアドレス信号を取り込む第２のラッチ回路とを有することを特徴とする請求項１８乃至２０のいずれか記載の半導体記憶装置。
- 前記アドレスドライバ回路は、読出し動作時に前記第１のラッチ回路をバイパスするバイパス回路を有することを特徴とする請求項２１記載の半導体記憶装置。
- 前記外部ストローブ信号は、前記外部クロック信号と同一周波数で、所定値以内の位相差を有することを特徴とする請求項１２乃至２２のいずれか記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16745197A JP3695902B2 (ja) | 1997-06-24 | 1997-06-24 | 半導体記憶装置 |
| US09/001,460 US6064625A (en) | 1997-06-24 | 1997-12-31 | Semiconductor memory device having a short write time |
| KR1019980005277A KR100282692B1 (ko) | 1997-06-24 | 1998-02-20 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16745197A JP3695902B2 (ja) | 1997-06-24 | 1997-06-24 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004087111A Division JP4139791B2 (ja) | 2004-03-24 | 2004-03-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1116346A JPH1116346A (ja) | 1999-01-22 |
| JP3695902B2 true JP3695902B2 (ja) | 2005-09-14 |
Family
ID=15849946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16745197A Expired - Lifetime JP3695902B2 (ja) | 1997-06-24 | 1997-06-24 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6064625A (ja) |
| JP (1) | JP3695902B2 (ja) |
| KR (1) | KR100282692B1 (ja) |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838631A (en) * | 1996-04-19 | 1998-11-17 | Integrated Device Technology, Inc. | Fully synchronous pipelined ram |
| TW400635B (en) | 1998-02-03 | 2000-08-01 | Fujitsu Ltd | Semiconductor device reconciling different timing signals |
| US6198688B1 (en) * | 1998-04-02 | 2001-03-06 | Hyundai Electronics Industries, Co., Ltd. | Interface for synchronous semiconductor memories |
| JP3522116B2 (ja) * | 1998-08-04 | 2004-04-26 | 富士通株式会社 | 複数ビットのデータプリフェッチ機能をもつメモリデバイス |
| KR100301047B1 (ko) * | 1998-10-02 | 2001-09-06 | 윤종용 | 2비트프리페치용칼럼어드레스디코더를갖는반도체메모리장치 |
| EP1031988A1 (en) | 1999-02-26 | 2000-08-30 | Texas Instruments Incorporated | Method and apparatus for accessing a memory core |
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| KR100306883B1 (ko) * | 1998-12-22 | 2001-11-02 | 박종섭 | 반도체메모리장치의입력버퍼 |
| JP2000268565A (ja) | 1999-03-16 | 2000-09-29 | Toshiba Corp | 同期型半導体記憶装置 |
| JP2000285694A (ja) | 1999-03-30 | 2000-10-13 | Mitsubishi Electric Corp | 半導体記憶装置および半導体記憶装置を搭載する半導体集積回路装置 |
| JP3289701B2 (ja) * | 1999-04-12 | 2002-06-10 | 日本電気株式会社 | 半導体記憶装置 |
| JP4216415B2 (ja) | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
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| KR20080114359A (ko) * | 2007-06-27 | 2008-12-31 | 주식회사 하이닉스반도체 | 반도체 집적 회로 및 그의 불량 경로 검출 방법 |
| JP4771432B2 (ja) * | 2007-09-25 | 2011-09-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| JP5687412B2 (ja) * | 2009-01-16 | 2015-03-18 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置及びそのリード待ち時間調整方法、メモリシステム、並びに半導体装置 |
| US8380680B2 (en) | 2010-06-23 | 2013-02-19 | International Business Machines Corporation | Piecemeal list prefetch |
| JP5311507B2 (ja) * | 2010-09-30 | 2013-10-09 | ルネサスエレクトロニクス株式会社 | 同期型半導体記憶装置 |
| JP5344657B2 (ja) * | 2012-11-19 | 2013-11-20 | ルネサスエレクトロニクス株式会社 | Ｄｄｒ型半導体記憶装置 |
| US10326257B2 (en) | 2014-04-25 | 2019-06-18 | Sumitomo Electric Device Innovations, Inc. | Semiconductor laser device and manufacturing method of the same |
| JP6697521B2 (ja) | 2018-09-27 | 2020-05-20 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリデバイス |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2875476B2 (ja) * | 1993-12-06 | 1999-03-31 | 松下電器産業株式会社 | 半導体メモリ装置 |
| JPH08221981A (ja) * | 1994-12-15 | 1996-08-30 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JPH0963262A (ja) * | 1995-08-17 | 1997-03-07 | Fujitsu Ltd | シンクロナスｄｒａｍ |
-
1997
- 1997-06-24 JP JP16745197A patent/JP3695902B2/ja not_active Expired - Lifetime
- 1997-12-31 US US09/001,460 patent/US6064625A/en not_active Expired - Lifetime
-
1998
- 1998-02-20 KR KR1019980005277A patent/KR100282692B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6064625A (en) | 2000-05-16 |
| JPH1116346A (ja) | 1999-01-22 |
| KR100282692B1 (ko) | 2001-02-15 |
| KR19990006349A (ko) | 1999-01-25 |
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| JP4139791B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040127 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041109 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080708 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090708 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100708 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100708 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110708 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110708 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110708 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120708 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120708 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130708 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |