JPH1040678A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH1040678A
JPH1040678A JP8192246A JP19224696A JPH1040678A JP H1040678 A JPH1040678 A JP H1040678A JP 8192246 A JP8192246 A JP 8192246A JP 19224696 A JP19224696 A JP 19224696A JP H1040678 A JPH1040678 A JP H1040678A
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Abstract

(57)【要約】 【課題】 従来、２ビットプリフェッチ動作方式におい
て書き込み動作後のリードコマンドはバースト終了後１
クロックあけた後入れる必要がある。 【解決手段】 センスアンプ１１１、１１２への書き込
みは、１クロック周期遅れて始まるが、信号発生回路１
２１により発生される信号Ｗ０とＷＡＥを、このときの
内部クロック信号ＩＣＬＫにより、データインバッファ
１１８とライトアンプ１１４及び１１６をディスエーブ
ルとして、この間に書き込みデータを交換し、次に信号
Ｗ０とＷＡＥ信号がハイレベルとなることにより、連続
する２つのアドレスにデータを書き込む。読み出し動作
時もＣＬＫ信号からの内部アドレスの発生時間及びＣＳ
Ｌの制御方法を書き込み動作時と同じにし、書き込み動
作時のみＤＩＮ１１８メモリセル１１０、１１３までの
書き込み動作のみ外部クロック信号ＣＬＫの１クロック
周期分遅らせ、ＣＳＬの選択動作は遅らせない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に外部クロックに同期して動作する半導体記憶装
置に関する。
【０００２】
【従来の技術】近年、中央処理装置（ＣＰＵ）の高速化
にダイナミック・ランダム・アクセス（ＤＲＡＭ）も対
応するために、外部システムクロックに同期したＤＲＡ
Ｍ、すなわちＳＤＲＡＭ（シンクロナスＤＲＡＭ）と呼
ばれるＤＲＡＭが登場してきた。
【０００３】このＳＤＲＡＭとは、外部クロック（ＣＬ
Ｋ）の立ち上がりエッジで各ピンに印加されたアドレス
やコマンドをラッチし、更に外部クロックに同期して内
部動作するＤＲＡＭのことを指す。非同期式の汎用ＤＲ
ＡＭとの比較で、簡単な動作説明を行うと、ＳＤＲＡＭ
では外部クロックＣＬＫのクロックエッジでアクティブ
コマンドが与えられる。これは汎用ＤＲＡＭで／ＲＡＳ
（ロウアドレスストローブ）をハイレベルからローレベ
ルにすることに相当する。すなわち、アクティブコマン
ドによりアドレスピンに印加されたロウアドレスに対応
するワード線が選択される。逆に、ＳＤＲＡＭでは外部
クロックＣＬＫのクロックエッジで、プリチャージコマ
ンドが与えられたときは、汎用ＤＲＡＭで／ＲＡＳをロ
ーレベルからハイレベルにすることに相当し、これによ
りメモリセルにデータがリストアされ、選択されていた
ワード線が非選択になり、各部の節点がプリチャージさ
れる。
【０００４】ＳＤＲＡＭの動作モードの１つとして、Ｃ
ＡＳ（カラムアドレスストローブ）レイテンシがあり、
これはリードコマンドから最初のデータが出力してラッ
チできるまでのクロック数で定義される。連続するアド
レスの読み出しや書き込みはバーストと呼ばれるが、連
続するアドレスを発生する回路をバーストカウンタと呼
ぶ。
【０００５】ＳＤＲＡＭでは、外部クロックＣＬＫに同
期して、如何に高速に連続するアドレスの読み出しや書
き込みができるか、つまり如何に外部クロックＣＬＫの
周波数を高められるかが性能アップのために重要であ
る。動作周波数を上げる方法として、２ビットプリフェ
ッチ方式と呼ばれるものがあり、偶数アドレスのメモリ
セルアレイ（ＥＶＥＮ）を奇数アドレスのメモリセルア
レイ（ＯＤＤ）の２つのセルアレイを用意し、セルへの
アクセスは連続するアドレスの２ビットずつ同時にし、
外部入出力ピンとのアクセスはシリアルに行うことで、
動作周波数を上げる方式がある。
【０００６】図６は従来の２ビットプリフェッチ方式の
半導体記憶装置の一例の回路構成図を示す。同図におい
て、この半導体記憶装置は、カラムアドレス入力バッフ
ァ６０１、カラムアドレスバッファ及びバーストカウン
タ６０２、偶数アドレスメモリセルアレイ６０３、奇数
アドレスメモリセルアレイ６０８、カラムデコーダ（Ｃ
ＤＥＣ）６０４及び６０７、カラムプリデコーダ（ＣＰ
ＤＥＣ）６０５及び６０６、ＰＹＥ信号発生回路６０
９、メモリセル６１０及び６１２、センスアンプ（Ｓ
Ａ）６１１及び６１３、ライトアンプ（ＷＡ）６１４及
び６１６、データアンプ（ＤＡ）６１５及び６１７、デ
ータインバッファ（ＤＩＮ）６１８、データラッチとセ
レクタ６１９、データアウトバッファ（ＤＯＵＴ）６２
０、第１の信号発生回路６２１、第２の信号発生回路６
２２などから構成されている。
【０００７】また、メモリセルアレイ６０３及び６０８
内のＱＮ６０１〜ＱＮ６０４はＮチャンネルトランジス
タである。第１の信号発生回路６２１は内部クロック信
号ＩＣＬＫＷ及びＩＣＬＫＲをそれぞれ発生する回路
で、図７にその詳細回路図を示す。第２の信号発生回路
６２２は、これらの内部クロック信号ＩＣＬＫＷ及びＩ
ＣＬＫＲに基づいて、信号ＷＯ、ＷＡＥ及びＤＥをそれ
ぞれ発生する回路で、図８にその詳細回路図を示す。ま
た、カラムプリデコーダ６０５（６０６）とＰＹＥ信号
発生回路６０９の一例の詳細回路図を図９に、データイ
ンバッファ６１８の詳細回路図を図１０に、データラッ
チとセレクタ６１９及びデータアウトバッファ６２０の
詳細回路図を図１１にそれぞれ示す。
【０００８】第１の信号発生回路６２１は図７に示すよ
うに、内部クロック信号ＩＣＬＫが入力されて信号Ｎ７
０２を出力する直列接続された反転回路ＩＮＶ７０１及
び７０２と、４入力のＮＡＮＤ回路ＮＡ７０１と、ＮＡ
７０１の出力信号Ｎ７０３の極性を反転して信号ＩＣＬ
ＫＷを出力する反転回路ＩＮＶ７０３と、内部クロック
信号が入力されて信号Ｎ７０５を出力する直列接続され
た反転回路ＩＮＶ７０４及び７０５と、反転回路ＩＮＶ
７０６及びＩＮＶ７０７と、４入力ＮＡＮＤ回路ＮＡ７
０２と、ＮＡ７０２の出力信号Ｎ７０８を極性反転して
信号ＩＣＬＫＲを出力する反転回路ＩＮＶ７０８とから
構成されている。
【０００９】また、第２の信号発生回路６２２は図８に
示すように、クロック信号ＩＣＬＫＷが入力され、信号
Ｗ０を出力する反転回路ＩＮＶ８０１〜８１３及びＮＡ
ＮＤ回路ＮＡ８０１〜ＮＡ８０３からなる回路部と、Ｎ
ＡＮＤ回路ＮＡ８０３の出力信号Ｎ８１４と反転回路Ｉ
ＮＶ８１３の出力信号Ｗ０が入力されるＮＡＮＤ回路Ｎ
Ａ８０４と、このＮＡＮＤ回路８０４の出力信号Ｎ８１
６を極性反転してライトアンプ活性化信号ＷＡＥを出力
する反転回路ＩＮＶ８１４と、クロック信号ＩＣＬＫＲ
が入力され、信号ＤＥを出力する反転回路ＩＮＶ８１５
〜８３１及びＮＡＮＤ回路ＮＡ８０５〜ＮＡ８０７から
なる回路部とから構成されている。
【００１０】カラムプリデコーダ６０５（６０６）とＰ
ＹＥ信号発生回路６０９は図９に示すように、クロック
信号ＩＣＬＫＷ及びＩＣＬＫＲをそれぞれ入力信号とし
て受け、信号Ｎ９０１を出力するＮＯＲ回路ＮＯ９０１
と、信号Ｎ９０１を入力信号として受け、信号Ｎ９１４
を出力する反転回路ＩＮＶ９０１〜９１０及びＮＡＮＤ
回路ＮＡ９０１〜ＮＡ９０３と、信号９１４から信号Ｐ
ＹＥを出力する直列接続された反転回路ＩＮＶ９１１及
び９１２とから構成されている。また、カラムプリデコ
ーダ６０５（６０９）は上記の信号ＰＹＥと信号ＹＡ３
Ｎ及びＹＡ４Ｎに基づいて、カラムアドレスＰＹＡ３Ｎ
４Ｎ、ＰＹＡ３Ｔ４Ｎ、ＰＹＡ３Ｎ４Ｔ及びＰＹＡ３Ｔ
４Ｔをそれぞれ出力する反転回路ＩＮＶ９１３〜ＩＮＶ
９１８及び３入力ＮＡＮＤ回路ＮＡ９０４〜ＮＡ９０７
から構成されている。
【００１１】また、データインバッファ６１８は図１０
に示すように、内部クロック信号ＩＣＬＫと外部データ
信号ＤＱと信号ＳＷＷ及びＰＦＥＮを入力信号として受
け、レシーバＡ０１、反転回路ＩＮＶＡ０１〜ＩＮＶＡ
１８、トランスファゲートＴＧＡ０１〜ＴＧＡ０８、Ｎ
ＡＮＤ回路ＮＡＡ０１〜ＮＡＡ０２、データラッチ及び
ドライバＡ０２とＡ０３とから構成され、信号ＲＷＢＳ
Ｔ（Ｅ）、信号ＲＷＢＳＮ（Ｅ）、信号ＲＷＢＳＴ
（Ｏ）、信号ＲＷＢＳＮ（Ｏ）を出力する。
【００１２】更に、データラッチとセレクタ６１９は図
１１に示すように、信号ＤＬＡ及びＳＷＲと信号ＲＷＢ
ＳＴ（Ｅ）、信号ＲＷＢＳＮ（Ｅ）、信号ＲＷＢＳＴ
（Ｏ）、信号ＲＷＢＳＮ（Ｏ）を入力信号として受け、
反転回路ＩＮＶＢ０１〜ＩＮＶＢ１０とトランスファゲ
ートＴＧＢ０１〜ＴＧＢ０８からなる構成により、信号
ＯＵＴＴとＯＵＴＮを出力する。また、データアウトバ
ッファ６２０は、図１１に示すように、上記の信号ＯＵ
ＴＴ及びＯＵＴＮと信号ＯＥを入力信号として受け、Ｎ
ＡＮＤ回路ＮＡＢ０１、ＮＡＢ０２、反転回路ＩＮＶＢ
０１、ＩＮＶＢ０２及びＮチャンネルトランジスタＮＢ
０１及びＮＢ０２から構成され、データ信号ＤＱを出力
する。
【００１３】次に、図１２のタイミングチャートを参照
して動作説明する。簡単のため、ＣＡＳレイテンシ（Ｃ
ＬＴ）＝３、バースト長（ＢＬ）＝４のときについて説
明する。まず、ライトサイクルから説明するに、このと
きは外部クロック信号ＣＬＫに対してライトコマンドが
入力されると、書き込み動作が始まり、同時にそのとき
の外部アドレス（この場合、Ａａ０の偶数アドレス）が
取り込まれ、バーストの最初のアドレスが決まり、更に
最初の書き込みアドレスであるＡａ０用の書き込みデー
タもＤＱピンから取り込まれる。書き込み動作時はＷＢ
ＳＴ信号がローレベルからハイレベルとなり、バースト
動作状態であることを示すＰＥＮ信号もローレベルから
ハイレベルとなる。
【００１４】一方、プリフェッチ方法の場合、書き込
み、読み出し動作は、ある最初のアドレスと連続する２
つのアドレスに対して、同時に行われる。従って、書き
込み動作は連続する２つのアドレスに対する２つの書き
込みデータを取り込んだ後でなければ、実際の書き込み
動作は始まらない。この場合のＡａ０とそれに連続する
Ａａ１のアドレスの書き込みデータの取り込みは、図６
及び図１０のデータインバッファ６１８で行われる。偶
数（ＥＶＥＮ）アドレスか奇数（ＯＤＤ）アドレスでス
タートするかでＳＷＷ信号の状態が決まる。つまり、最
初に取り込んだデータをどちらに使うかが決まる。この
場合、偶数アドレスなので、ＳＷＷ信号はハイレベルと
なる。
【００１５】また、外部クロック信号ＣＬＫによる毎回
のデータ信号ＤＱの取り込みは、内部クロック信号ＩＣ
ＬＫに同期して行われ、最初のデータ信号ＤＱの取り込
みを図１０に示したＩＮＶＡ１２とＩＮＶＡ１３で作ら
れたフリップフロップにラッチさせ、その次はＩＮＶＡ
１６とＩＮＶＡ１７で作られたフリップフロップにラッ
チさせる。このラッチは、バーストスタート時に必ずＰ
ＦＥＮ信号をローレベルにすることで行われる。
【００１６】ＰＦＥＮ信号は、バースト動作中は外部ク
ロック信号ＣＬＫがローレベルからハイレベルになる度
に、内部クロック信号ＩＣＬＫにより状態を変化するよ
うに動く。従って、書き込み動作はバースト動作をスタ
ートした次のクロックサイクル（Ｃ２サイクル）から始
まり、２クロックおきに連続する２つのアドレスに対し
て同時に書き込み動作が行われる。
【００１７】図１２では２番目の外部クロック信号ＣＬ
ＫによりＰＦＥＮ信号がローレベルからハイレベルにな
り、ＷＢＳＴ信号とＰＥＮ信号もハイレベルになってい
るので、内部クロック信号ＩＣＬＫがローレベルからハ
イレベルのワンショット信号となる。これにより、内部
のバーストスタートアドレスが発生され、図９の回路図
よりＰＹＥ信号がローレベルからハイレベルのワンショ
ット幅の長い信号となり、連続する２つのアドレス（Ｅ
ＶＥＮ／ＯＤＤ）に対するプリデコード信号が発生さ
れ、これにより奇数と偶数の２つのＣＳＬ（カラムセレ
クトライン）信号もローレベルからハイレベルのワンシ
ョットパルスとなる。
【００１８】これと同時に、図８に示した第１の信号発
生回路により、Ｗ０信号とライトアンプ活性化信号ＷＡ
Ｅもローレベルからハイレベルのワンショットパルスと
なる。Ｗ０信号により図１０に示したデータインバッフ
ァ６１８が偶数／奇数両方のＲＷＢＳＴ／Ｎを駆動し、
ライトアンプ活性化信号ＷＡＥによりライトアンプ６１
４、６１６を動作させ、ＩＯＴ／Ｎを使って、空いてい
る２つのＣＳＬ（偶数／奇数）を通して２つのセンスア
ンプ６１１及び６１２に同時に書き込まれる。よって、
ＤＬＴ／Ｎを通じて２のメモリセルにデータが書き込ま
れる。
【００１９】書き込み動作は、ＣＳＬ信号がワンショッ
トで空いている間に行われる。つまり、２つのＣＬＫサ
イクルの間、書き込み動作をしていることを意味する。
次の連続する２つのアドレス（Ａａ２とＡａ３）に対す
る書き込みは、次にＰＦＥＮ信号がローレベルからハイ
レベルになる時、つまり、図１２でのサイクルＣ４の時
に内部クロック信号ＩＣＬＫがワンショットとなり行わ
れる。前記と同様に、２つの連続する内部アドレス（Ａ
ａ２とＡａ３）が発生され、ＰＹＥ、Ｗ０、ＷＡＥの各
信号がローレベルからハイレベルのワンショットになる
ことにより行われる。前記のアドレス（Ａａ０とＡａ
１）の時と同様に、２つのＣＬＫサイクルを使って行わ
れる。
【００２０】以上説明したように、２ビットプリフェッ
チ方式を使った書き込み動作は、この例では、２つの書
き込みデータを取り込んだ後、内部アドレスを発生する
ため、ＣＳＬ信号の立ち上がりが読み出し動作に対し１
ＣＬＫサイクル分遅れ、実際の書き込み動作も１ＣＬＫ
サイクル分遅れる。従って、バースト長が「４」の場
合、バーストの書き込み動作を続けて行うときは、４つ
のＣＬＫサイクルを入れた後、続けて次のアドレス群に
対するライトコマンドを入れることはできるが、バース
トの書き込み動作の後、すぐにリードコマンドを入れる
ことはできない。つまり、１ＣＬＫサイクルあけた後、
読み出し動作のコマンドを入れなければならない。
【００２１】これは、読み出し動作はリードコマンドが
入力されると、同時に読み出しに対応するアドレスが入
力され、内部にそれに対する偶数／奇数アドレスが発生
し、２つのＣＳＬ信号が立ち上がるため、書き込み時よ
り１ＣＬＫサイクル分早いので、書き込み時の立ち上が
りが遅いＣＳＬと重なる可能性があるためである。
【００２２】図１２のリードコマンドを入れた外部クロ
ック信号ＩＣＬＫのサイクルＣ６は、この状況を表して
いる。次に、この後の読み出し動作について説明する。
リードコマンドが入力されると、図１２に示すように、
ＷＢＳＴ信号はローレベル、ＰＥＮ信号はハイレベルに
変化する。従って、図７に示した第１の信号発生回路６
２１が出力する内部クロック信号ＩＣＬＫＲは、図１２
に示すようにローレベルからハイレベルのワンショット
パルスとなり、ライト時と同様にＰＹＥ信号が比較的長
いワンショットパルスとなる。
【００２３】これにより、内部プリデコードアドレスが
発生され、連続する２つのアドレス（この場合、Ａｂ０
とＡｂ１）のＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）が図１２に
示すようにローレベルからハイレベルとなる。従って、
偶数と奇数アドレスのメモリセルのデータがＤＬＴ／Ｎ
からＩＯＴ／Ｎを通って、図６のデータアンプ（ＤＡ）
６１５、６１７に送られる。
【００２４】一方、内部クロック信号ＩＣＬＫＲのワン
ショットにより、図８に示した第２の信号発生回路６２
２により発生されるデータアンプイネーブル（ＤＥ）信
号も図１２に示すように、ローレベルからハイレベルと
なり、ＤＡ６１５、６１７を動作状態とするから、先の
ＩＯＴ／Ｎを通って入力されるＣＳＬ（Ｅ）及びＣＳＬ
（Ｏ）が増幅されてＲＷＢＳＴ／Ｎ（Ｅ）とＲＷＢＳＴ
／Ｎ（Ｏ）を駆動する。
【００２５】従って、連続する２つのアドレスＡｂ０と
Ａｂ１のデータが同時に図１２に示すように、ＲＷＢＳ
Ｔ／Ｎ（Ｅ）とＲＷＢＳＴ／Ｎ（Ｏ）に伝わり、これよ
り図１１に示した回路構成のデータラッチとセレクタ６
１９へ供給され、その後信号ＤＬＡが図１２に示すよう
にワンショットパルスとなることにより、反転回路ＩＮ
ＶＢ０２とＩＮＶＢ０３、反転回路ＩＮＶＢ０４とＩＮ
ＶＢ０５、反転回路ＩＮＶＢ０６とＩＮＶＢ０７、反転
回路ＩＮＶＢ０８とＩＮＶＢ０９で構成された各フリッ
プフロップにラッチされる。
【００２６】この場合、ＣＡＳレイテンシ（ＣＬＴ）＝
３なので、リードコマンドを入力した外部クロック信号
ＣＬＫから３つ目のＣＬＫがローレベルからハイレベル
（図１２のＣ８サイクル）になると、ＳＷＲ信号がロー
レベルとなり、反転回路ＩＮＶＢ０２とＩＮＶＢ０３、
反転回路ＩＮＶＢ０４とＩＮＶＢ０５にラッチされてい
た最初のアドレスＡｂ０（偶数）のデータをＯＵＴＴ／
Ｎへ出力し、更に出力イネーブル（ＯＥ）信号がローレ
ベルからハイレベルに変化することによりデータアウト
バッファ６２０を通してＤＱピンから外部へ出力され
る。
【００２７】次のクロックＣＬＫ（図１２のＣ９サイク
ル）でＳＷＲ信号がハイレベルとなり、図１１の反転回
路ＩＮＶＢ０６とＩＮＶＢ０７、反転回路ＩＮＶＢ０８
とＩＮＶＢ０９にラッチされていた次のアドレスＡｂ１
（奇数）のデータがＯＵＴＴ／Ｎへ出力され、更にデー
タアウトバッファ６２０を通してＤＱピンから外部へ出
力される。以下、上記と同様にして、アドレスＡｂ２、
Ａｂ３のデータが順次外部へ出力され、バースト長４の
読み出し動作が完了する。
【００２８】
【発明が解決しようとする課題】しかるに、この従来の
半導体記憶装置は、図１２のタイミングチャートに示し
たように、書き込み時はライトコマンドが入力されてか
ら２ビット分の書き込みデータが確定した後、つまり、
２クロック目から内部アドレスを発生させ、連続する２
つのアドレスに対するＣＳＬを選択した後、書き込み動
作を行うため、読み出し時と比較してＣＳＬ信号を立ち
上げるタイミングがリード／ライトコマンドから数える
と１クロック分遅い。従って、従来の半導体記憶装置で
は、書き込み動作後のリードコマンドはバースト終了後
１クロックあけた後入れる必要があった。
【００２９】本発明は上記の点に鑑みなされたもので、
２ビットプリフェッチ方式において書き込みバースト後
の読み出しを１クロック遅らせることなくできる半導体
記憶装置を提供することを目的とする。
【００３０】
【課題を解決するための手段】本発明は上記の目的を達
成するため、外部クロック信号に同期して動作し、メモ
リセルへのアクセスは連続するアドレスの２ビットずつ
同時にし、外部入出力ピンとのアクセスはシリアルに行
う２ビットプリフェッチ方式が可能な半導体記憶装置に
おいて、２ビットプリフェッチ方式動作時の内部アドレ
スの発生時間とカラムセレクトラインの制御方法とを、
書き込み動作時と読み出し動作時とで同じにしたことを
特徴とする。
【００３１】このため、本発明は外部入力データをデー
タインバッファを介してライトアンプに供給し、更にカ
ラムセレクトラインにより選択されたメモリセルにセン
スアンプを通して書き込む書き込み動作時に、データイ
ンバッファからセンスアンプ及びメモリセルへの書き込
み動作のみ外部クロック信号の１クロック周期分遅ら
せ、カラムセレクトラインの選択動作は遅らせないこと
を特徴とする。これにより、本発明では、実際の書き込
み動作のみが１クロック周期分遅らさせ、書き込み動作
から読み出し動作の切り換わりの際にリードコマンドの
入力を１クロック周期遅らせる必要がなくなる。
【００３２】また、本発明は、書き込み動作時と読み出
し動作時のそれぞれにおいて、使用されるイネーブル信
号等の各種制御信号は外部クロック信号に基づき、アク
ティブ期間と非アクティブ期間のうち非アクティブ期間
のみワンショットパルスに制御されることを特徴とす
る。
【００３３】更に、本発明は書き込み動作時において、
カラムセレクトラインの切換中は書き込み動作を一時中
断することを特徴とする。
【００３４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になる半導体記憶
装置の一実施の形態の回路構成図を示す。同図に示すよ
うに、この半導体記憶装置は、カラムアドレス入力バッ
ファ１０１、カラムアドレスバッファ及びバーストカウ
ンタ１０２、偶数アドレスメモリセルアレイ１０３、奇
数アドレスメモリセルアレイ１０８、カラムデコーダ
（ＣＤＥＣ）１０４及び１０７、カラムプリデコーダ
（ＣＰＤＥＣ）１０５及び１０６、ＰＹＥ信号発生回路
１０９、メモリセル１１０及び１１２、センスアンプ
（ＳＡ）１１１及び１１３、ライトアンプ（ＷＡ）１１
４及び１１６、データアンプ（ＤＡ）１１５及び１１
７、データインバッファ（ＤＩＮ）１１８、データラッ
チとセレクタ１１９、データアウトバッファ（ＤＯＵ
Ｔ）１２０、信号発生回路１２１などから構成されてい
る。
【００３５】また、メモリセルアレイ１０３及び１０８
内のＱＮ１０１〜ＱＮ１０４はＮチャンネルトランジス
タである。この実施の形態は信号発生回路１２１の構成
とカラムプリデコーダ１０５（１０６）とＰＹＥ信号発
生回路１０９の構成に特徴があり、それ以外は図６に示
した従来の半導体装置と同様である。図２は信号発生回
路１２１の一例の詳細回路図、図３はＰＹＥ信号発生回
路１０９の一例の詳細回路図を示す。データインバッフ
ァ（ＤＩＮ）１１８は従来と同様の図１０に示す回路構
成であり、データラッチとセレクタ１１９、データアウ
トバッファ（ＤＯＵＴ）１２０は従来と同様の図１１に
示す回路構成である。
【００３６】信号発生回路１２１は、図２に示すよう
に、内部クロック信号ＩＣＬＫが入力されて信号Ｎ２０
２を出力する直列接続された反転回路ＩＮＶ２０１及び
２０２と、信号ＰＦＥＮの極性を反転する反転回路ＩＮ
Ｖ２０３と、信号ＰＥＮ、Ｎ２０２及び反転回路ＩＮＶ
２０３の出力信号Ｎ２０３が入力される３入力ＮＡＮＤ
回路ＮＡ２０１と、ＮＡＮＤ回路ＮＡ２０１の出力信号
Ｎ２０４を極性反転してクロック信号ＩＣＬＫＡを出力
する反転回路ＩＮＶ２０４を有する。
【００３７】また、信号発生回路１２１は、内部クロッ
ク信号ＩＣＬＫが入力されて信号Ｎ２０８を出力する４
段直列接続された反転回路ＩＮＶ２０５〜ＩＮＶ２０８
と、信号Ｎ２０８及び信号ＰＦＥＮが入力されるＡＮＤ
回路及びＮＯＲ回路ＮＡＮＯ２０１と、信号ＰＥＮ及び
信号ＷＢＳＴが入力されて信号Ｎ２１２を出力するＮＡ
ＮＤ回路ＮＡ２０６と、信号Ｎ２１２が入力されて信号
Ｎ２１６を出力する４段直列接続された反転回路ＩＮＶ
２１２〜ＩＮＶ２１５と、内部クロック信号ＩＣＬＫに
基づいて信号Ｎ２２０を出力する反転回路ＩＮＶ２１６
〜ＩＮＶ２１８及びトランスファゲートＴＧ２０１〜Ｔ
Ｇ２０２と、信号Ｎ２１６及びＮ２２０に基づいて信号
Ｎ２２２を出力するＮＯＲ回路ＮＯ２０１と、ＮＡＮＯ
２０１の出力信号に基づいて信号Ｗ０と信号ＷＡＥとを
出力する反転回路ＩＮＶ２０９〜２１１及びＮＡＮＤ回
路ＮＡ２０２を有する。
【００３８】更に、信号発生回路１２１は、クロック信
号ＩＣＬＫ２、信号ＰＦＥＮ、信号ＰＥＮ及び信号ＷＢ
ＳＴを入力信号として受け、データイネーブル信号ＤＥ
を出力する反転回路ＩＮＶ２１９〜ＩＮＶ２２４と、Ｎ
ＡＮＤ回路ＮＡ２０３〜ＮＡ２０５とからなる回路部を
有する。
【００３９】一方、ＰＹＥ信号発生回路１０９は図３に
示すように、バースト期間ハイレベルのＰＥＮ信号を入
力信号として受け、ＰＹＥ信号を出力する４段直列接続
された反転回路ＩＮＶ３０１〜ＩＮＶ３０４とから構成
されている。また、カラムプリデコーダ１０５（１０
６）は図３に示すように、上記ＰＹＥ信号が３つの入力
端子のうちの一の入力端子にそれぞれ入力され、他の二
つの入力端子にカラムアドレスＹＡ３Ｎ、ＹＡ４Ｎが直
接に又は反転回路ＩＮＶ３０５又は３０６を介して入力
される３入力ＮＡＮＤ回路ＮＡ３０１〜３０４と、ＮＡ
ＮＤ回路ＮＡ３０１〜３０４の各出力信号Ｎ３０６〜Ｎ
３０９の極性を反転してカラムアドレスＰＹＡ３Ｎ４Ｎ
〜ＰＹＡ３Ｔ４Ｔを出力する反転回路ＩＮＶ３０７〜Ｉ
ＮＶ３１０とから構成されている。
【００４０】次に、この実施の形態の動作について、図
４に示すタイミングチャートを併せ参照して説明する。
ここでは、簡単のため、ＣＡＳレイテンシ（ＣＬＴ）が
「３」、バースト長（ＢＬ）が「４」のときについて説
明する。まず、ライトサイクルの動作について説明す
る。外部クロック信号ＣＬＫに同期してライトコマンド
が入力されると、書き込み動作が開始され、同時にその
時の外部アドレス（この場合Ａａ０（偶数アドレス）と
する）が取り込まれ、バーストの最初のアドレスが決ま
り、最初の書き込みアドレスであるＡａ０用の書き込み
データをＤＱピンから取り込む。
【００４１】すなわち、外部クロック信号ＣＬＫに同期
してライトコマンドが図４にＣ１で示すサイクルでライ
トコマンドが入力されたものとすると、図４に示すよう
にＷＢＳＴ信号がローレベルからハイレベルに変化し、
バースト動作状態であることを示すＰＥＮ信号もローレ
ベルからハイレベルに変化する。このときＰＦＥＮ信号
は図４に示すようにローレベルであり、ローレベルから
バーストスタートとなる。ＰＥＮ信号がハイレベル、Ｐ
ＦＥＮ信号がローレベルになると、図２に示した信号発
生回路１２１の反転回路ＩＮＶ２０４から外部クロック
信号ＩＣＬＫに同期した、ハイレベルのワンショットパ
ルスの内部クロック信号ＩＣＬＫＡが図４に示すように
発生する。
【００４２】図４にＡｉで示すようにカラムアドレス入
力バッファ１０１に既に取り込まれていた外部アドレス
Ａａ０は、この内部クロック信号ＩＣＬＫＡでカラムア
ドレスバッファ及びバーストカウンタ１０２に図４にＹ
Ａｉで示すように取り込まれる。ＰＥＮ信号がハイレベ
ルになると、図３に示した反転回路ＩＮＶ３０１〜ＩＮ
Ｖ３０４による遅延時間経過後、ＰＹＥ信号も図４に示
すようにローレベルからハイレベルに変化し、カラムデ
コーダ（ＣＤＥＣ）１０４及び１０７から出力される連
続する２つのアドレスに対するＣＳＬ（Ｅ）及びＣＳＬ
（Ｏ）も図４に示すように変化する。この内部アドレス
ＹＡｉの発生からＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）の立ち
上がりまでは、書き込み動作時も後述の読み出し動作時
も同じである。
【００４３】一方、プリフェッチ方法なので、従来例と
同様に実際のメモリセルへの書き込み動作は２つ目の書
き込みデータを取り込んだ後、つまり、２クロック目の
外部クロック信号ＣＬＫの立ち上がりから偶数アドレス
と奇数アドレスの両方のＲＷＢＳＴ／Ｎの駆動からＩＯ
Ｔ／Ｎの駆動、センスアンプ、つまりメモリセルへの書
き込みが開始される。これは図２に示した信号生成回路
１２１において、内部クロック信号ＩＣＬＫによって制
御されたトランスファゲートＴＧ２０１、ＴＧ２０２、
反転回路ＩＮＶ２１７からなる回路部により、信号Ｗ０
及び信号ＷＡＥの立ち上がりを図４に示すように１クロ
ック周期遅らせることによる。
【００４４】書き込み動作を２クロック目から行うの
は、従来例と同じであるが、この実施の形態の場合、Ｃ
ＳＬ（Ｅ）及びＣＳＬ（Ｏ）信号の立ち上がりが１クロ
ック周期分早いので、従来例のようにＣＳＬ（Ｅ）及び
ＣＳＬ（Ｏ）信号の立ち上がりを待つ必要がないので、
２クロック目からの書き込み動作の開始を従来例に比較
し、高速に行うことができるので、ＣＳＬ（Ｅ）及びＣ
ＳＬ（Ｏ）信号の立ち上がり及び切り換わり時間を読み
出し動作と同様にすることができる。ここで、この場合
のアドレスＡａ０とそれに連続するアドレスＡａ１のア
ドレス書き込みデータの取り込みは、従来例と同様に図
１０のデータインバッファ１１８で行われる。
【００４５】次の連続する２つのアドレス（Ａａ２とＡ
ａ３）に対する書き込みは、最初と同様に、ＰＦＥＮ信
号が図４のＣ４サイクルでハイレベルからローレベルと
なり、内部クロック信号ＩＣＬＫＡのワンショットパル
スが発生され、連続する２つのアドレス（Ａａ２とＡａ
３）に対する内部アドレスに切り換わるので、それに対
するＣＳＬ信号に切り換わる。この時ＣＳＬ信号は従来
例のようなワンショット信号ではなく、図４にＣＳＬ
（Ｅ）及びＣＳＬ（Ｏ）で示すように連続的に切り換わ
っていく。
【００４６】ＲＷＢＳＴ／Ｎ〜ＩＯＴ／Ｎ〜センスアン
プ１１１、１１２への書き込みは、１クロック周期遅れ
て始まるが、図２の信号発生回路１２１により発生され
る信号Ｗ０とＷＡＥを、このときの内部クロック信号Ｉ
ＣＬＫによりハイレベルからローレベルにすることによ
り、データインバッファ１１８とライトアンプ（ＷＡ）
１１４及び１１６をディスエーブルとして、この間に書
き込みデータを交換し、次に信号Ｗ０とＷＡＥ信号がロ
ーレベルからハイレベルとなることにより、アドレスＡ
ａ２及びＡａ３の２つのアドレスにデータを書き込む。
【００４７】また、書き込み動作は、従来例と同様に、
２クロックサイクル間行われる。ここでのＢＬ（バース
ト長）が「４」のときの書き込みは、ＷＢＳＴ信号がハ
イレベルに立ち上がってから４クロック後ＰＥＮ信号が
ハイレベルからローレベルになり、Ｗ０信号とＷＡＥ信
号がハイレベルからローレベルになることで終わる。し
かし、この場合、すぐ次のクロックサイクル（図４のＣ
５サイクル）で読み出し動作が始まったので、図４に示
すように、ＰＥＮ信号はハイレベルのままでＷＢＳＴ信
号がハイレベルからローレベルになることでＷ０信号、
ＷＡＥ信号がハイレベルからローレベルとなり終了す
る。
【００４８】書き込み動作から読み出し動作への切り換
えにより、新しいバーストのスタートアドレスが取り込
まれるが、書き込み動作の時と同様に、内部クロック信
号ＩＣＬＫＡにより連続する２つのアドレス（Ａｂ０と
Ａｂ１）が内部で生成され、最終的に２つのＣＳＬ
（Ｅ）及びＣＳＬ（Ｏ）がそれぞれ図４に示すように、
ハイレベルに立ち上がる。
【００４９】この２つのＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）
の切り換わりは、書き込み時の切り換わりと同様に行わ
れる。読み出し時も２つのＣＳＬ（Ｅ）及びＣＳＬ
（Ｏ）は１ショット制御していない。２つのＣＳＬ
（Ｅ）及びＣＳＬ（Ｏ）の立ち上がりを見計らって、ク
ロック信号ＩＣＬＫ２がハイレベルとなり、図２の信号
発生回路１２１において反転回路ＩＮＶ２２４から取り
出されるＤＥ信号がローレベルからハイレベルとなる。
これにより、図１に示したデータアンプ（ＤＡ）１１５
及び１１７がそれぞれ動作状態とされ、メモリセルのデ
ータを増幅し、ＲＷＢＳＴ／Ｎ（Ｅ／Ｏ）信号を駆動す
る。
【００５０】その後、信号ＤＬＡが図４に示すように、
ワンショット信号として発生され、これにより図１１に
示したデータラッチとセレクタ１１９の反転回路ＩＮＶ
Ｂ０２とＩＮＶＢ０３、反転回路ＩＮＶＢ０４とＩＮＶ
Ｂ０５、反転回路ＩＮＶＢ０６とＩＮＶＢ０７、反転回
路ＩＮＶＢ０８とＩＮＶＢ０９で構成された各フリップ
フロップにラッチされる。
【００５１】その後、外部クロック信号ＣＬＫから２つ
目のＣＬＫがローレベルからハイレベル（図４のＣ７サ
イクル）になると、ＳＷＲ信号がローレベルとなり、反
転回路ＩＮＶＢ０２とＩＮＶＢ０３、反転回路ＩＮＶＢ
０４とＩＮＶＢ０５にラッチされていた最初のアドレス
Ａｂ０（偶数）のデータをＯＵＴＴ／Ｎへ出力し、更に
出力イネーブル（ＯＥ）信号が図４に示すように、ロー
レベルからハイレベルに変化することによりデータアウ
トバッファ１２０を通してＤＱピンから外部へ出力され
る。
【００５２】次のクロックＣＬＫでＳＷＲ信号がハイレ
ベルとなり、図１１の反転回路ＩＮＶＢ０６とＩＮＶＢ
０７、反転回路ＩＮＶＢ０８とＩＮＶＢ０９にラッチさ
れていた次のアドレスＡｂ１（奇数）のデータが図４に
示すようにＯＵＴＴ／Ｎへ出力され、更にデータアウト
バッファ１２０を通してＤＱピンから外部へ出力され
る。
【００５３】このように、同時に読み出した２ビット分
のデータを２クロック使って読み出しながら、次の連続
する２つのアドレス（Ａｂ２とＡｂ３）のＣＳＬ（Ｅ）
及びＣＳＬ（Ｏ）信号と前のＣＳＬ（Ｅ）及びＣＳＬ
（Ｏ）信号とが切り換えられる。この時を見計らって、
図２に示した信号発生回路１２１によりＤＥ信号ディス
エーブルにすることで読み出しデータ、つまりＲＷＢＳ
Ｔ（Ｅ）及びＲＷＢＳＴ（Ｏ）とを切り換える。以下、
上記と同様にして、アドレスＡｂ２、Ａｂ３のデータが
順次外部へ出力され、バースト長４の読み出し動作が完
了する。
【００５４】次に、本発明の第２の実施の形態について
説明する。図５は本発明になる半導体記憶装置の要部の
信号発生回路の第２の実施の形態の回路図を示す。この
信号発生回路は図１の信号発生回路１２１に相当し、こ
の第２の実施の形態は信号発生回路以外は図１の全体構
成図と同じである。図５に示す信号発生回路は、内部ク
ロック信号ＩＣＬＫが入力されて信号Ｎ５０２を出力す
る直列接続された反転回路ＩＮＶ５０１及び５０２と、
信号ＰＦＥＮの極性を反転する反転回路ＩＮＶ５０３
と、信号ＰＥＮ、Ｎ５０２及び反転回路ＩＮＶ５０３の
出力信号Ｎ５０３が入力される３入力ＮＡＮＤ回路ＮＡ
５０１と、ＮＡＮＤ回路ＮＡ５０１の出力信号Ｎ５０４
を極性反転してクロック信号ＩＣＬＫＡを出力する反転
回路ＩＮＶ５０４を有する。
【００５５】また、図５に示す信号発生回路は、内部ク
ロック信号ＩＣＬＫが入力されて信号Ｎ５０８を出力す
る４段直列接続された反転回路ＩＮＶ５０５〜ＩＮＶ５
０８と、信号Ｎ５０８及び信号ＰＦＥＮが入力されるＡ
ＮＤ回路及びＮＯＲ回路ＮＡＮＯ５０１と、信号ＰＥＮ
及び信号ＷＢＳＴが入力されて信号Ｎ５１２を出力する
ＮＡＮＤ回路ＮＡ５０６と、信号Ｎ５１２が入力されて
信号Ｎ５１６を出力する４段直列接続された反転回路Ｉ
ＮＶ５１２〜ＩＮＶ５１５と、内部クロック信号ＩＣＬ
Ｋに基づいて信号Ｎ５２０を出力する反転回路ＩＮＶ５
１６〜ＩＮＶ５１８及びトランスファゲートＴＧ５０１
〜ＴＧ５０２と、信号Ｎ５１６及びＮ５２０に基づいて
信号Ｎ５２２を出力するＮＯＲ回路ＮＯ５０１と、ＮＡ
ＮＯ５０１の出力信号に基づいて信号Ｗ０と信号ＷＡＥ
とを出力する反転回路ＩＮＶ５０９〜５１１及びＮＡＮ
Ｄ回路ＮＡ５０２を有する。
【００５６】更に、図５に示す信号発生回路は、クロッ
ク信号ＩＣＬＫ２、信号ＰＦＥＮ、信号ＰＥＮ及び信号
ＷＢＳＴを入力信号として受け、データイネーブル信号
ＤＥを出力する反転回路ＩＮＶ５１９〜ＩＮＶ５２４
と、ＮＡＮＤ回路ＮＡ５０３〜ＮＡ５０５とからなる回
路部を有する。更に、ＮＡＮＤ回路ＮＡ５０３の出力信
号Ｎ５２４は、反転回路ＩＮＶ５２５及びＩＮＶ５２６
をそれぞれ介して信号ＤＥＯとして取り出され、ＮＡＮ
Ｄ回路５０２に供給される。
【００５７】すなわち、上記の図５に示す信号発生回路
は、図２に示した信号発生回路１２１と比較すると、内
部クロック信号ＩＣＬＫＡ、信号Ｗ０及び信号ＤＥを発
生する回路部分は同一であるが、ライトアンプ活性化信
号ＷＡＥを発生する回路部が異なる。
【００５８】第１の実施の形態では、書き込み動作時、
バースト長４のときの最初の２つのアドレス（Ａａ０と
Ａａ１）への書き込みの後、次の２つのアドレス（Ａａ
２とＡａ３）のＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）は、図４
のタイミングチャートでＣ３サイクルのクロック信号Ｃ
ＬＫの立ち上がりで切り換わり、これらのアドレスへの
実際の書き込み動作はＣ４サイクルのクロック信号ＣＬ
Ｋの立ち上がりで行われる。
【００５９】従って、クロック信号ＣＬＫのクロックサ
イクルが伸びてくると、ＣＳＬの切り換わりから書き込
みデータの切り換わりまで間が空くので、前のサイクル
の書き込み動作を行っている最中にＣＳＬ（Ｅ）及びＣ
ＳＬ（Ｏ）の切り換わりがおきる。つまり、新しいアド
レスに対して、古いデータを一度書いた後、書き込みデ
ータが新しくなり、正しいデータを書き込むこととな
る。この動作自体は間違っていないのだが、ＣＳＬ
（Ｅ）及びＣＳＬ（Ｏ）の切り換わりのときに複数のＣ
ＳＬ、つまり関係のないＣＳＬが一瞬立ち上がる可能性
があり、最悪の場合、この関係のないアドレスのセンス
アンプにデータを書き込む可能性がある。
【００６０】そこで、図５に示した第２の実施の形態の
信号発生回路は、ＣＳＬ（Ｅ）及びＣＳＬ（Ｏ）信号が
切り換わるのを見計らって、信号ＷＡＥをワンショット
パルスとしディスエーブルにすることで、書き込み動作
を停止させるようにしている。つまり、複数のＣＳＬが
上がる可能性があるときは、書き込み動作を一時中断こ
とで誤書き込みを防止するものである。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
２ビットプリフェッチ方式の動作時に、実際の書き込み
動作（つまり、データインバッファ〜ＲＷＢＳＴ／Ｎ〜
ＩＯＴ／Ｎ〜センスアンプ〜メモリセルまで）のみを１
クロック周期分遅らせるようにしたため、書き込み動作
から読み出し動作の切り換わりの際にリードコマンドの
入力を１クロック周期遅らせる必要がなくなり、従来に
比べて書き込み動作後に高速に読み出しができる。
【００６２】また、本発明によれば、書き込み動作時と
読み出し動作時のそれぞれにおいて、使用されるイネー
ブル信号等の各種制御信号は外部クロック信号に基づ
き、アクティブ期間（ハイレベル期間）と非アクティブ
期間（ローレベル期間）のうち非アクティブ期間のみワ
ンショットパルスに制御することにより、サイクルを伸
ばすとアクティブ期間がのびていくようにできるため、
動作限界サイクルを短くするためにアクティブ期間を短
くする必要がなく、タイミング設定が簡単となり、回路
の動作マージンを大きくできる。
【００６３】更に、本発明によれば、書き込み動作時に
おいて、カラムセレクトラインの切換中は書き込み動作
を一時中断するようにしたため、複数のカラムセレクト
ラインが立ち上がる可能性があるカラムセレクトライン
の切換中の誤書き込みを防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の回路構成図である。
【図２】図１中の信号発生回路の第１の実施の形態の詳
細回路図である。
【図３】図１中のＰＹＥ信号発生回路の一例の詳細回路
図である。
【図４】本発明の第１の実施の形態の動作説明用タイミ
ングチャートである。
【図５】本発明の要部の第２の実施の形態の詳細回路図
である。
【図６】従来の一例の回路構成図である。
【図７】図６中の第１の信号発生回路の一例の詳細回路
図である。
【図８】図６中の第２の信号発生回路の一例の詳細回路
図である。
【図９】図６中のカラムプリデコーダとＰＹＥ信号発生
回路の一例の詳細説明図である。
【図１０】図６中のデータインバッファの一例の詳細説
明図である。
【図１１】図６中のデータアウトバッファ及びデータラ
ッチとセレクタの一例の詳細説明図である。
【図１２】図６の動作説明用タイミングチャートであ
る。
【符号の説明】
１０１カラムアドレス入力バッファ １０２ カラムアドレスバッファ及びバーストカウンタ １０３ 偶数アドレスメモリセルアレイ １０４、１０７ カラムデコーダ（ＣＤＥＣ） １０５、１０６ カラムプリデコーダ（ＣＰＤＥＣ） １０８ 奇数アドレスメモリセルアレイ １０９ ＰＹＥ信号発生回路 １１０、１１２ メモリセル １１１、１１３ センスアンプ（ＳＡ） １１４、１１６ ライトアンプ（ＷＡ） １１５、１１７ データアンプ（ＤＡ） １１８ データインバッファ（ＤＩＮ） １１９ データラッチとセレクタ １２０ データアウトバッファ（ＤＯＵＴ） １２１ 信号発生回路 ＩＮＶ２０１〜ＩＮＶ２２４、ＩＮＶ３０１〜ＩＮＶ３
１０、ＩＮＶ５０１〜ＩＮＶ５２４ 反転回路 ＮＡ２０１〜ＮＡ２０６、ＮＡ３０１〜ＮＡ３０４、Ｎ
Ａ５０１〜ＮＡ５０６ＮＡＮＤ回路 ＮＯ２０１、ＮＯ５０１ ＮＯＲ回路 ＮＡＮＯ２０１、ＮＡＮＯ５０１ ＮＡＮＤ及びＮＯＲ
回路 ＴＧ２０１、ＴＧ２０２ トランスファゲート

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 外部クロック信号に同期して動作し、メ
    モリセルへのアクセスは連続するアドレスの２ビットず
    つ同時にし、外部入出力ピンとのアクセスはシリアルに
    行う２ビットプリフェッチ方式が可能な半導体記憶装置
    において、 前記２ビットプリフェッチ方式動作時の内部アドレスの
    発生時間とカラムセレクトラインの制御方法とを、書き
    込み動作時と読み出し動作時とで同じにしたことを特徴
    とする半導体記憶装置。
  2. 【請求項２】 外部入力データをデータインバッファを
    介してライトアンプに供給し、更にカラムセレクトライ
    ンにより選択されたメモリセルにセンスアンプを通して
    書き込む書き込み動作時に、前記データインバッファか
    らセンスアンプ及びメモリセルへの書き込み動作のみ前
    記外部クロック信号の１クロック周期分遅らせ、前記カ
    ラムセレクトラインの選択動作は遅らせないことを特徴
    とする請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記書き込み動作時と読み出し動作時の
    それぞれにおいて、使用されるイネーブル信号等の各種
    制御信号は前記外部クロック信号に基づき、アクティブ
    期間と非アクティブ期間のうち非アクティブ期間のみワ
    ンショットパルスに制御されることを特徴とする請求項
    １記載の半導体記憶装置。
  4. 【請求項４】 前記書き込み動作時において、前記カラ
    ムセレクトラインの切換中は書き込み動作を一時中断す
    ることを特徴とする請求項１記載の半導体記憶装置。
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