JP3266127B2 - 同期式半導体記憶装置 - Google Patents
同期式半導体記憶装置Info
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- 230000001360 synchronised effect Effects 0.000 title claims description 15
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims description 12
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 241001024304 Mino Species 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 34
- 230000008859 change Effects 0.000 description 9
- 238000013461 design Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 102100033029 Carbonic anhydrase-related protein 11 Human genes 0.000 description 2
- 101000867841 Homo sapiens Carbonic anhydrase-related protein 11 Proteins 0.000 description 2
- 101001075218 Homo sapiens Gastrokine-1 Proteins 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101100532856 Arabidopsis thaliana SDRA gene Proteins 0.000 description 1
- 102100032982 CCR4-NOT transcription complex subunit 9 Human genes 0.000 description 1
- 101710152866 CCR4-NOT transcription complex subunit 9 Proteins 0.000 description 1
- 102100032566 Carbonic anhydrase-related protein 10 Human genes 0.000 description 1
- 101000867836 Homo sapiens Carbonic anhydrase-related protein 10 Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- QUOVSBFFBCDNHK-UHFFFAOYSA-N n-[(4-fluorophenyl)methyl]-5-hydroxy-2-methyl-4-oxo-1h-pyrimidine-6-carboxamide Chemical compound CC1=NC(O)=C(O)C(C(=O)NCC=2C=CC(F)=CC=2)=N1 QUOVSBFFBCDNHK-UHFFFAOYSA-N 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2281—Timing of a read operation
Description
【０００１】
【発明の属する技術分野】本発明は、外部から与えられ
るクロック信号に同期して動作するアドレスマルチプレ
クス方式の同期式半導体記憶装置に関するものである。
るクロック信号に同期して動作するアドレスマルチプレ
クス方式の同期式半導体記憶装置に関するものである。
【０００２】
【従来の技術】コンピュータの主記憶などに用いられる
ダイナミックＲＡＭ（ランダム・アクセス・メモリ）
〔以下、「ＤＲＡＭ」と略記する〕は絶えず高速化が図
られてきているが、マイクロプロセッサの性能がますま
す向上していることもあり、その動作速度は依然として
マイクロプロセッサの動作速度に追随するまでには至っ
ていない。そのため、ＤＲＡＭのアクセスタイムやサイ
クルタイムがボトルネックとなって、コンピュータシス
テム全体の性能が低下するという問題が生じてきてい
る。こうしたことから、近年、高速動作するマイクロプ
ロセッサに適用するＤＲＡＭとして、クロック信号に同
期して動作するシンクロナスＤＲＡＭ（以下、「ＳＤＲ
ＡＭ」と略記する）が用いられてきている。こうしたＳ
ＤＲＡＭは、例えば、特表平１０−５０４１２９号公報
（以下、「先行技術文献」という）に開示されているも
のが挙げられる。
ダイナミックＲＡＭ（ランダム・アクセス・メモリ）
〔以下、「ＤＲＡＭ」と略記する〕は絶えず高速化が図
られてきているが、マイクロプロセッサの性能がますま
す向上していることもあり、その動作速度は依然として
マイクロプロセッサの動作速度に追随するまでには至っ
ていない。そのため、ＤＲＡＭのアクセスタイムやサイ
クルタイムがボトルネックとなって、コンピュータシス
テム全体の性能が低下するという問題が生じてきてい
る。こうしたことから、近年、高速動作するマイクロプ
ロセッサに適用するＤＲＡＭとして、クロック信号に同
期して動作するシンクロナスＤＲＡＭ（以下、「ＳＤＲ
ＡＭ」と略記する）が用いられてきている。こうしたＳ
ＤＲＡＭは、例えば、特表平１０−５０４１２９号公報
（以下、「先行技術文献」という）に開示されているも
のが挙げられる。
【０００３】図７はこの先行技術文献によるＳＤＲＡＭ
の構成を示した機能ブロック図であって、その構成を後
述する本発明の実施形態の構成に合わせてある。同図に
示した各部の詳細に関しては本発明の実施形態で説明す
ることとし、ここでは従来技術の問題点を明らかにする
のに必要な部分について触れるにとどめる。ここで、図
８および図９は図７に示したＳＤＲＡＭの読み出し動作
のタイミングを示した図であって、図７に示されている
ものと同じ信号については同一の名称を付してある。な
お、図７では「／ＣＳ」や「ｎＡＣＴ」等の信号が示さ
れており、本明細書では負論理の信号の先頭に記号
「／」又は文字「ｎ」を付けて表すことにしている。
の構成を示した機能ブロック図であって、その構成を後
述する本発明の実施形態の構成に合わせてある。同図に
示した各部の詳細に関しては本発明の実施形態で説明す
ることとし、ここでは従来技術の問題点を明らかにする
のに必要な部分について触れるにとどめる。ここで、図
８および図９は図７に示したＳＤＲＡＭの読み出し動作
のタイミングを示した図であって、図７に示されている
ものと同じ信号については同一の名称を付してある。な
お、図７では「／ＣＳ」や「ｎＡＣＴ」等の信号が示さ
れており、本明細書では負論理の信号の先頭に記号
「／」又は文字「ｎ」を付けて表すことにしている。
【０００４】これら図８，図９において、クロックＣＬ
ＫはＳＤＲＡＭの外部から与えられるクロック信号，
「Ｃｏｍ．」はＳＤＲＡＭに各種の命令を指示するため
にＳＤＲＡＭ外部から与えられるコマンド，アドレスＡ
ｊ（ｊ：０以上の整数）はＳＤＲＡＭの外部から供給さ
れるアドレス信号，制御信号φ２はメモリセルアレイ２
２にアクセスするための列アドレスＹｊが生成される度
に有効となる信号，列アドレス制御信号φ３は列アドレ
スバッファ１８に対して列アドレスＹｊを列デコーダ２
３に出力するように指示するためのタイミングを規定し
た信号，信号Ｃ４７は制御信号φ２をそのまま列アドレ
ス制御信号φ３として出力するか，あるいは，制御信号
φ２を所定時間だけ遅延させて列アドレス制御信号φ３
を生成するか指示するための信号，データＤＱｋはＳＤ
ＲＡＭから読み出される出力データである。ちなみに、
書き込み動作の場合にはＳＤＲＡＭに入力されるデータ
がデータＤＱｋとして与えられる。そして図示したコマ
ンドのうち、「ＲＥＡＤ」はメモリセルアレイ２２から
のバースト読み出しを指示するためのリードコマンド
（以下、「ＲＥＡＤ」と略記する），「ＡＣＴ」はアド
レスＡｊで指定される行アドレスを持つロウ（行）を活
性化するためのアクティブコマンド（以下、「ＡＣＴ」
と略記する）である。
ＫはＳＤＲＡＭの外部から与えられるクロック信号，
「Ｃｏｍ．」はＳＤＲＡＭに各種の命令を指示するため
にＳＤＲＡＭ外部から与えられるコマンド，アドレスＡ
ｊ（ｊ：０以上の整数）はＳＤＲＡＭの外部から供給さ
れるアドレス信号，制御信号φ２はメモリセルアレイ２
２にアクセスするための列アドレスＹｊが生成される度
に有効となる信号，列アドレス制御信号φ３は列アドレ
スバッファ１８に対して列アドレスＹｊを列デコーダ２
３に出力するように指示するためのタイミングを規定し
た信号，信号Ｃ４７は制御信号φ２をそのまま列アドレ
ス制御信号φ３として出力するか，あるいは，制御信号
φ２を所定時間だけ遅延させて列アドレス制御信号φ３
を生成するか指示するための信号，データＤＱｋはＳＤ
ＲＡＭから読み出される出力データである。ちなみに、
書き込み動作の場合にはＳＤＲＡＭに入力されるデータ
がデータＤＱｋとして与えられる。そして図示したコマ
ンドのうち、「ＲＥＡＤ」はメモリセルアレイ２２から
のバースト読み出しを指示するためのリードコマンド
（以下、「ＲＥＡＤ」と略記する），「ＡＣＴ」はアド
レスＡｊで指定される行アドレスを持つロウ（行）を活
性化するためのアクティブコマンド（以下、「ＡＣＴ」
と略記する）である。
【０００５】ここで、ＳＤＲＡＭにおいては、ＡＣＴか
らデータＤＱｋ上にデータが出力されるまでの時間をク
ロックＣＬＫのサイクル数を単位として表したものを
「ＲＡＳ（ロウ・アドレス・ストローブ）レイテンシ」
と呼び、ＲＥＡＤからデータＤＱｋ上にデータが出力さ
れるまでの時間をクロックＣＬＫのサイクル数を単位と
して表したものを「ＣＡＳ（カラム・アドレス・ストロ
ーブ）レイテンシ」と呼んでいる。ＳＤＲＡＭの仕様で
は、ＣＡＳレイテンシを“Ｎ”（Ｎ：自然数）としたと
きにＲＡＳレイテンシは“２Ｎ”となる。これは、ＳＤ
ＲＡＭ内部においては、ＡＣＴを印加してからＲＥＡＤ
を印加できるまでの時間と、ＲＥＡＤからデータが出力
されるまでの時間が同程度であることによるものであ
る。なお、前者の時間をさらに詳しく説明すると、ＡＣ
Ｔを印加して特定のワード線Ｗｏｒｄを選択し、当該ワ
ード線Ｗｏｒｄに関するメモリセルアレイ２２のデータ
をセンスアンプ２４で増幅して読み出せる状態になるま
での時間ということになる。そしてこれ以後の説明で
は、前者の時間を「ｔＲＣＤ」と呼び、後者の時間を
「ｔＡＡ」と呼ぶことにする。このほか、時間ｔＲＡＣ
＝ｔＲＣＤ＋ｔＡＡと定義することにする。
らデータＤＱｋ上にデータが出力されるまでの時間をク
ロックＣＬＫのサイクル数を単位として表したものを
「ＲＡＳ（ロウ・アドレス・ストローブ）レイテンシ」
と呼び、ＲＥＡＤからデータＤＱｋ上にデータが出力さ
れるまでの時間をクロックＣＬＫのサイクル数を単位と
して表したものを「ＣＡＳ（カラム・アドレス・ストロ
ーブ）レイテンシ」と呼んでいる。ＳＤＲＡＭの仕様で
は、ＣＡＳレイテンシを“Ｎ”（Ｎ：自然数）としたと
きにＲＡＳレイテンシは“２Ｎ”となる。これは、ＳＤ
ＲＡＭ内部においては、ＡＣＴを印加してからＲＥＡＤ
を印加できるまでの時間と、ＲＥＡＤからデータが出力
されるまでの時間が同程度であることによるものであ
る。なお、前者の時間をさらに詳しく説明すると、ＡＣ
Ｔを印加して特定のワード線Ｗｏｒｄを選択し、当該ワ
ード線Ｗｏｒｄに関するメモリセルアレイ２２のデータ
をセンスアンプ２４で増幅して読み出せる状態になるま
での時間ということになる。そしてこれ以後の説明で
は、前者の時間を「ｔＲＣＤ」と呼び、後者の時間を
「ｔＡＡ」と呼ぶことにする。このほか、時間ｔＲＡＣ
＝ｔＲＣＤ＋ｔＡＡと定義することにする。
【０００６】時間ｔＲＣＤの期間内におけるＳＤＲＡＭ
の動作の概略は次のようになる。まず、行アドレスバッ
ファ１７から出力される行アドレスＸｊはプリデコーダ
・ラッチ２０を介して行デコーダ２１でデコードされ、
当該行アドレスＸｊに相当する何れかのワード線Ｗｏｒ
ｄが活性化され、メモリセルアレイ２２から当該ワード
線Ｗｏｒｄのデータがセンスアンプ２４に取り込まれて
増幅される。一方、この後の時間ｔＡＡの期間内におけ
るＳＤＲＡＭの動作はおおむね次のようになる。すなわ
ち、列アドレスバッファ１８から出力される列アドレス
Ｙｊは列デコーダ２３でデコードされて、当該列アドレ
スＹｊに相当する列スイッチＹＳＷが活性化される。そ
の結果、センスアンプ２４で増幅されたデータのうち列
スイッチＹＳＷで活性化されたデータが、読み出し用の
バス（図７に示したバスＲＢｕｓ）を経てデータアンプ
２５で増幅され、図中のバスＲ／Ｗｂｕｓで示されるデ
ータバスを介してデータアンプ２８でさらに増幅され、
信号Ｃ２７が有効化された時点でデータラッチ２９に転
送される。この後、出力用クロック信号ＩＣＬＫＯＥが
有効化されると、データラッチ２９に取り込まれたデー
タがデータ出力バッファ３０を介してデータＤＱｋとし
て出力される。
の動作の概略は次のようになる。まず、行アドレスバッ
ファ１７から出力される行アドレスＸｊはプリデコーダ
・ラッチ２０を介して行デコーダ２１でデコードされ、
当該行アドレスＸｊに相当する何れかのワード線Ｗｏｒ
ｄが活性化され、メモリセルアレイ２２から当該ワード
線Ｗｏｒｄのデータがセンスアンプ２４に取り込まれて
増幅される。一方、この後の時間ｔＡＡの期間内におけ
るＳＤＲＡＭの動作はおおむね次のようになる。すなわ
ち、列アドレスバッファ１８から出力される列アドレス
Ｙｊは列デコーダ２３でデコードされて、当該列アドレ
スＹｊに相当する列スイッチＹＳＷが活性化される。そ
の結果、センスアンプ２４で増幅されたデータのうち列
スイッチＹＳＷで活性化されたデータが、読み出し用の
バス（図７に示したバスＲＢｕｓ）を経てデータアンプ
２５で増幅され、図中のバスＲ／Ｗｂｕｓで示されるデ
ータバスを介してデータアンプ２８でさらに増幅され、
信号Ｃ２７が有効化された時点でデータラッチ２９に転
送される。この後、出力用クロック信号ＩＣＬＫＯＥが
有効化されると、データラッチ２９に取り込まれたデー
タがデータ出力バッファ３０を介してデータＤＱｋとし
て出力される。
【０００７】現在量産されているＳＤＲＡＭの実力は時
間ｔＲＣＤ＝２０ｎｓ，時間ｔＡＡ＝１６ｎｓを満足し
ているので、ＳＤＲＡＭが適用されるシステムのセット
アップ時間を４ｎｓとすれば、クロックＣＬＫの周波数
が１００ＭＨｚ（即ち、クロックサイクル１０ｎｓ）の
ときに、ＲＡＳレイテンシは“４”〔＝（２０＋１６＋
４）／１０〕，ＣＡＳレイテンシは“２”〔＝（１６＋
４）／２〕となる。また、最先端プロセスを用いた性能
向上によって、これと同じレイテンシでクロックＣＬＫ
の周波数が１３３ＭＨｚ（即ち、クロックサイクルが約
７．５ｎｓ）にて動作する製品も開発されている。図８
はこの製品の動作タイミング例を示したものであって、
その実力は時間ｔＲＡＣ＝２７ｎｓ，時間ｔＲＣＤ＝１
５ｎｓ，時間ｔＡＡ＝１２ｎｓに相当している。同図に
示したように、時刻ｔ１０１でＡＣＴ及び行アドレスＲ
１が印加され、その後の時刻ｔ１０２でＲＥＡＤ及び列
アドレスＣ１-1が印加される。その結果、これら行アド
レス及び列アドレスで指定されるメモリセルアレイ２上
のデータＱ１-1が時刻ｔ１０１（ＡＣＴ）から４サイク
ル後の時刻ｔ１１０に出力され、ＲＡＳレイテンシは
“４”となる。また、このデータＱ１-1は時刻ｔ１０２
（ＲＥＡＤ）から２サイクル後に出力されることから、
ＣＡＳレイテンシは“２”となる。
間ｔＲＣＤ＝２０ｎｓ，時間ｔＡＡ＝１６ｎｓを満足し
ているので、ＳＤＲＡＭが適用されるシステムのセット
アップ時間を４ｎｓとすれば、クロックＣＬＫの周波数
が１００ＭＨｚ（即ち、クロックサイクル１０ｎｓ）の
ときに、ＲＡＳレイテンシは“４”〔＝（２０＋１６＋
４）／１０〕，ＣＡＳレイテンシは“２”〔＝（１６＋
４）／２〕となる。また、最先端プロセスを用いた性能
向上によって、これと同じレイテンシでクロックＣＬＫ
の周波数が１３３ＭＨｚ（即ち、クロックサイクルが約
７．５ｎｓ）にて動作する製品も開発されている。図８
はこの製品の動作タイミング例を示したものであって、
その実力は時間ｔＲＡＣ＝２７ｎｓ，時間ｔＲＣＤ＝１
５ｎｓ，時間ｔＡＡ＝１２ｎｓに相当している。同図に
示したように、時刻ｔ１０１でＡＣＴ及び行アドレスＲ
１が印加され、その後の時刻ｔ１０２でＲＥＡＤ及び列
アドレスＣ１-1が印加される。その結果、これら行アド
レス及び列アドレスで指定されるメモリセルアレイ２上
のデータＱ１-1が時刻ｔ１０１（ＡＣＴ）から４サイク
ル後の時刻ｔ１１０に出力され、ＲＡＳレイテンシは
“４”となる。また、このデータＱ１-1は時刻ｔ１０２
（ＲＥＡＤ）から２サイクル後に出力されることから、
ＣＡＳレイテンシは“２”となる。
【０００８】一方、図８に示したものよりもクロック周
波数の低いシステムでは小さなＣＡＳレイテンシをプロ
グラミングすることで時間ｔＡＡを最適化するようにし
ている。例えば上述した最先端プロセスによるＳＤＲＡ
Ｍをクロック周波数１００ＭＨｚ（クロックサイクル１
０ｎｓ）で動作させるとした場合、図９に示したよう
に、その実力は時間ｔＲＡＣ＝２６ｎｓ，時間ｔＡＡ＝
１６ｎｓであることから、ＲＡＳレイテンシを“３”，
ＣＡＳレイテンシを“２”とするのが最適となる。しか
しながらこの場合、時間ｔＲＣＤ＝１０ｎｓ，時間ｔＡ
Ａ＝１６ｎｓとなり、時間ｔＡＡに余裕があるにもかか
わらず時間ｔＲＣＤが厳しくなるため、スピード派生率
を著しく悪化させてしまうことになる。
波数の低いシステムでは小さなＣＡＳレイテンシをプロ
グラミングすることで時間ｔＡＡを最適化するようにし
ている。例えば上述した最先端プロセスによるＳＤＲＡ
Ｍをクロック周波数１００ＭＨｚ（クロックサイクル１
０ｎｓ）で動作させるとした場合、図９に示したよう
に、その実力は時間ｔＲＡＣ＝２６ｎｓ，時間ｔＡＡ＝
１６ｎｓであることから、ＲＡＳレイテンシを“３”，
ＣＡＳレイテンシを“２”とするのが最適となる。しか
しながらこの場合、時間ｔＲＣＤ＝１０ｎｓ，時間ｔＡ
Ａ＝１６ｎｓとなり、時間ｔＡＡに余裕があるにもかか
わらず時間ｔＲＣＤが厳しくなるため、スピード派生率
を著しく悪化させてしまうことになる。
【０００９】
【発明が解決しようとする課題】こうした問題を回避す
るために、上述した先行技術文献では、時間ｔＲＣＤが
臨界パラメータであるときに、列アドレスＹｊの出現を
遅らせて時間ｔＡＡを時間ｔＲＣＤで補償する手法を提
案している。すなわち、図８に示したようにクロックＣ
ＬＫの周波数が１３３ＭＨｚでＲＡＳレイテンシが
“４”，ＣＡＳレイテンシが“２”の場合、時間ｔＲＣ
Ｄが十分長いことから、バースト制御回路４９は制御信
号φ２に対して列アドレス制御信号φ３を遅らせること
はしない。したがって、図８に示したように、例えば時
刻ｔ１０３で制御信号φ２が生成されると、その直後の
時刻ｔ１０４には列アドレス制御信号φ３が出力され
る。これに対し、図９に示したように、クロックＣＬＫ
の周波数が１００ＭＨｚでＲＡＳレイテンシが“３”，
ＣＡＳレイテンシが“２”の場合には、時間ｔＡＡを時
間ｔＲＣＤで補償するために、バースト制御回路４９内
に設けられた待ち時間遅延回路（図示省略）を用いて制
御信号φ２に対して列アドレス制御信号φ３を遅延させ
ている。したがって、図９に示したように、時刻ｔ１３
２で制御信号φ２が生成されると所定時間の遅延を経た
時刻ｔ１３３になって初めて列アドレス制御信号φ３が
生成されることになる。
るために、上述した先行技術文献では、時間ｔＲＣＤが
臨界パラメータであるときに、列アドレスＹｊの出現を
遅らせて時間ｔＡＡを時間ｔＲＣＤで補償する手法を提
案している。すなわち、図８に示したようにクロックＣ
ＬＫの周波数が１３３ＭＨｚでＲＡＳレイテンシが
“４”，ＣＡＳレイテンシが“２”の場合、時間ｔＲＣ
Ｄが十分長いことから、バースト制御回路４９は制御信
号φ２に対して列アドレス制御信号φ３を遅らせること
はしない。したがって、図８に示したように、例えば時
刻ｔ１０３で制御信号φ２が生成されると、その直後の
時刻ｔ１０４には列アドレス制御信号φ３が出力され
る。これに対し、図９に示したように、クロックＣＬＫ
の周波数が１００ＭＨｚでＲＡＳレイテンシが“３”，
ＣＡＳレイテンシが“２”の場合には、時間ｔＡＡを時
間ｔＲＣＤで補償するために、バースト制御回路４９内
に設けられた待ち時間遅延回路（図示省略）を用いて制
御信号φ２に対して列アドレス制御信号φ３を遅延させ
ている。したがって、図９に示したように、時刻ｔ１３
２で制御信号φ２が生成されると所定時間の遅延を経た
時刻ｔ１３３になって初めて列アドレス制御信号φ３が
生成されることになる。
【００１０】上述した先行技術文献には待ち時間遅延回
路の活性化・非活性化を切り替えるための手段は何ら開
示されていないが、図７に示したような構成を用いた場
合、制御信号φ２に対して列アドレス制御信号φ３を遅
らせるか否かはＳＤＲＡＭ自体では判別できない。した
がって、こうした指定を行うためにはＳＤＲＡＭの外部
からプログラミングする必要がある。すなわち、先行技
術文献では、制御信号φ２から直接に列アドレス制御信
号φ３を出すのか或いは制御信号φ２を遅らせて列アド
レス制御信号φ３を出すかをＳＤＲＡＭ外部からモード
レジスタ４６に設定している。そして、このモードレジ
スタ４６からバースト制御回路４９に対して信号Ｃ４６
を送出して、バースト制御回路４９がこの信号Ｃ４６に
従って制御信号φ２を遅延させるか否かかを決定して列
アドレス制御信号φ３を生成している。すなわち、図８
の場合には制御信号Ｃ４６を“Ｌ”レベル（ローレベ
ル）に固定し、制御信号φ２を遅らせることなく列アド
レス制御信号φ３を生成し、図９の場合には制御信号Ｃ
４６を“Ｈ”レベル（ハイレベル）に固定し、制御信号
φ２を遅延させて列アドレス制御信号φ３を生成してい
る。
路の活性化・非活性化を切り替えるための手段は何ら開
示されていないが、図７に示したような構成を用いた場
合、制御信号φ２に対して列アドレス制御信号φ３を遅
らせるか否かはＳＤＲＡＭ自体では判別できない。した
がって、こうした指定を行うためにはＳＤＲＡＭの外部
からプログラミングする必要がある。すなわち、先行技
術文献では、制御信号φ２から直接に列アドレス制御信
号φ３を出すのか或いは制御信号φ２を遅らせて列アド
レス制御信号φ３を出すかをＳＤＲＡＭ外部からモード
レジスタ４６に設定している。そして、このモードレジ
スタ４６からバースト制御回路４９に対して信号Ｃ４６
を送出して、バースト制御回路４９がこの信号Ｃ４６に
従って制御信号φ２を遅延させるか否かかを決定して列
アドレス制御信号φ３を生成している。すなわち、図８
の場合には制御信号Ｃ４６を“Ｌ”レベル（ローレベ
ル）に固定し、制御信号φ２を遅らせることなく列アド
レス制御信号φ３を生成し、図９の場合には制御信号Ｃ
４６を“Ｈ”レベル（ハイレベル）に固定し、制御信号
φ２を遅延させて列アドレス制御信号φ３を生成してい
る。
【００１１】以上の通り、先行技術文献では、現時点に
おけるＳＤＲＡＭの規格には無いＲＡＳレイテンシのプ
ログラミングをシステムに対して要求することになる。
言い換えるならば、先行技術文献によればＳＤＲＡＭの
外部から特殊な規格を設定する必要が生じるということ
である。また、先行技術文献では、時間ｔＲＣＤが十分
な場合とそうでない場合の各々について予めＲＡＳレイ
テンシにおけるクロック周波数を想定して、時間ｔＲＣ
Ｄと時間ｔＡＡの実力差からバースト制御回路４９内に
設けた待ち時間遅延回路の遅延時間を設計する必要があ
る。さらに、先行技術文献では、図８や図９に示した周
波数よりも高いクロック周波数に対応する場合（例え
ば、ＲＡＳレイテンシが“５”，ＣＡＳレイテンシが
“３”の場合）には時間ｔＲＣＤと時間ｔＡＡの比率が
これら両図の場合とは異なってくるため、必然的に遅延
時間も上記の場合とは違ってくる。要するに、先行技術
文献は時間ｔＲＣＤと時間ｔＡＡの時間関係を検出する
ための手段を欠いているため、レイテンシ毎に遅延時間
を設計しなければならず設計作業がきわめて煩雑になっ
てしまう。
おけるＳＤＲＡＭの規格には無いＲＡＳレイテンシのプ
ログラミングをシステムに対して要求することになる。
言い換えるならば、先行技術文献によればＳＤＲＡＭの
外部から特殊な規格を設定する必要が生じるということ
である。また、先行技術文献では、時間ｔＲＣＤが十分
な場合とそうでない場合の各々について予めＲＡＳレイ
テンシにおけるクロック周波数を想定して、時間ｔＲＣ
Ｄと時間ｔＡＡの実力差からバースト制御回路４９内に
設けた待ち時間遅延回路の遅延時間を設計する必要があ
る。さらに、先行技術文献では、図８や図９に示した周
波数よりも高いクロック周波数に対応する場合（例え
ば、ＲＡＳレイテンシが“５”，ＣＡＳレイテンシが
“３”の場合）には時間ｔＲＣＤと時間ｔＡＡの比率が
これら両図の場合とは異なってくるため、必然的に遅延
時間も上記の場合とは違ってくる。要するに、先行技術
文献は時間ｔＲＣＤと時間ｔＡＡの時間関係を検出する
ための手段を欠いているため、レイテンシ毎に遅延時間
を設計しなければならず設計作業がきわめて煩雑になっ
てしまう。
【００１２】また、時間ｔＲＣＤはプロセス依存性，電
源電圧依存性，温度依存性を持っているため、ＲＡＳレ
イテンシやＣＡＳレイテンシを設計する際に実施するシ
ミュレーションでは、時間ｔＲＣＤの持つ温度係数など
を含む様々なパラメータを考慮することになる。ここ
で、例えば時間ｔＲＣＤを“２”サイクル（図８）から
“１”サイクル（図９）に短縮するようにした場合、先
行技術文献の手法では、「時間ｔＲＣＤ−１クロックサ
イクル」分の時間に基づいて遅延時間を設計することに
なる。しかしながら、実際に時間ｔＲＣＤにかかるのと
同じ遅延時間の温度係数を設定するのは比較的容易であ
るのに対して、時間ｔＲＣＤから１クロックサイクル分
の固定時間を減じた時間に合わせて温度係数を設定する
のは困難であることが分かっている。こうしたことが原
因となって、シミュレーションに要する時間が余計にか
かってしまうほか、シミュレーションを精度良く実施す
ることも難しくなってくる。
源電圧依存性，温度依存性を持っているため、ＲＡＳレ
イテンシやＣＡＳレイテンシを設計する際に実施するシ
ミュレーションでは、時間ｔＲＣＤの持つ温度係数など
を含む様々なパラメータを考慮することになる。ここ
で、例えば時間ｔＲＣＤを“２”サイクル（図８）から
“１”サイクル（図９）に短縮するようにした場合、先
行技術文献の手法では、「時間ｔＲＣＤ−１クロックサ
イクル」分の時間に基づいて遅延時間を設計することに
なる。しかしながら、実際に時間ｔＲＣＤにかかるのと
同じ遅延時間の温度係数を設定するのは比較的容易であ
るのに対して、時間ｔＲＣＤから１クロックサイクル分
の固定時間を減じた時間に合わせて温度係数を設定する
のは困難であることが分かっている。こうしたことが原
因となって、シミュレーションに要する時間が余計にか
かってしまうほか、シミュレーションを精度良く実施す
ることも難しくなってくる。
【００１３】本発明は上記の点に鑑みてなされたもので
あり、その目的は、規格に無いＲＡＳレイテンシのプロ
グラミングをシステムに要求することのない同期式半導
体記憶装置を提供することにある。また、本発明の目的
は、レイテンシ毎に遅延時間を設計する必要の無い同期
式半導体記憶装置を提供することにある。さらに、本発
明の目的は、時間ｔＲＣＤの測定値とＡＣＴからセンス
完了までの時間との間でプロセス特性・電源電圧特性・
温度特性を合わせることによって、動作マージンを最小
にした最適化設計を可能ならしめる同期式半導体記憶装
置を提供することにある。
あり、その目的は、規格に無いＲＡＳレイテンシのプロ
グラミングをシステムに要求することのない同期式半導
体記憶装置を提供することにある。また、本発明の目的
は、レイテンシ毎に遅延時間を設計する必要の無い同期
式半導体記憶装置を提供することにある。さらに、本発
明の目的は、時間ｔＲＣＤの測定値とＡＣＴからセンス
完了までの時間との間でプロセス特性・電源電圧特性・
温度特性を合わせることによって、動作マージンを最小
にした最適化設計を可能ならしめる同期式半導体記憶装
置を提供することにある。
【００１４】
【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、メモリセルアレイ上のメ
モリセルを特定する行アドレス及び列アドレスを指定す
る命令が時分割されて順に供給される同期式半導体記憶
装置において、前記行アドレスを指定する命令にしたが
って行われる前記メモリセルアレイのセンス動作の完了
に相当するときから第１の制御信号を生成する第１の信
号生成手段と、前記列アドレスを指定すると共に読み出
しまたは書き込みの動作を指定する命令が供給されたと
きから第２の制御信号を生成する第２の信号生成手段
と、前記第１の制御信号及び前記第２の制御信号のうち
何れか遅い信号によって第３の制御信号を生成する第３
の信号生成手段とを有し、前記第３の制御信号によって
前記列アドレスを前記メモリセルアレイに供給すること
を特徴としている。
めに、請求項１記載の発明は、メモリセルアレイ上のメ
モリセルを特定する行アドレス及び列アドレスを指定す
る命令が時分割されて順に供給される同期式半導体記憶
装置において、前記行アドレスを指定する命令にしたが
って行われる前記メモリセルアレイのセンス動作の完了
に相当するときから第１の制御信号を生成する第１の信
号生成手段と、前記列アドレスを指定すると共に読み出
しまたは書き込みの動作を指定する命令が供給されたと
きから第２の制御信号を生成する第２の信号生成手段
と、前記第１の制御信号及び前記第２の制御信号のうち
何れか遅い信号によって第３の制御信号を生成する第３
の信号生成手段とを有し、前記第３の制御信号によって
前記列アドレスを前記メモリセルアレイに供給すること
を特徴としている。
【００１５】また、請求項２記載の発明は、請求項１記
載の発明において、前記第３の信号生成手段は、前記第
１の制御信号から前記第３の制御信号を生成していると
きに、前記メモリセルアレイに対する読み出し動作又は
書き込み動作にギャップが生じたことを検出して、前記
第３の制御信号の生成元となる信号を前記第１の制御信
号から前記第２の制御信号に切り替えることを特徴とし
ている。また、請求項３記載の発明は、請求項１又は２
記載の発明において、前記第１の信号生成手段は、前記
第３の信号生成手段が前記第２の制御信号をもとに前記
第３の制御信号を生成している間は、前記第１の制御信
号の生成動作を停止させることを特徴としている。
載の発明において、前記第３の信号生成手段は、前記第
１の制御信号から前記第３の制御信号を生成していると
きに、前記メモリセルアレイに対する読み出し動作又は
書き込み動作にギャップが生じたことを検出して、前記
第３の制御信号の生成元となる信号を前記第１の制御信
号から前記第２の制御信号に切り替えることを特徴とし
ている。また、請求項３記載の発明は、請求項１又は２
記載の発明において、前記第１の信号生成手段は、前記
第３の信号生成手段が前記第２の制御信号をもとに前記
第３の制御信号を生成している間は、前記第１の制御信
号の生成動作を停止させることを特徴としている。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。以下に示す各実施形態では、
同期式半導体記憶装置の一例として従来技術と同様にＳ
ＤＲＡＭを取り上げることにする。
施形態について説明する。以下に示す各実施形態では、
同期式半導体記憶装置の一例として従来技術と同様にＳ
ＤＲＡＭを取り上げることにする。
【００１７】〔第１実施形態〕図１は本実施形態による
ＳＤＲＡＭの構成を示す機能ブロック図であって、図７
に示したものと同じ構成要素については同一の符号を付
してある。図１において、ＳＤＲＡＭ外部から入力され
る信号のうち、クロックＣＬＫはシステムクロック信号
であって、この他の入力信号は何れもクロックＣＬＫの
タイミングに同期している。符号ＣＫＥはクロックＣＬ
Ｋに対するクロックイネーブル信号である。アドレスＡ
ｊはＳＤＲＡＭの外部から供給されるアドレス信号であ
って、行アドレス，列アドレス等が時分割で入力され
る。なお、アドレスＡｊの一部のビットはメモリバンク
の選択やプリチャージの制御などに使用される。符号／
ＣＳはチップセレクト信号であって、チップセレクト信
号／ＣＳが“Ｌ”レベルになることでコマンド入力サイ
クルが開始される。符号／ＲＡＳはロウ・アドレス・ス
トローブ信号，符号／ＣＡＳはカラム・アドレス・スト
ローブ信号，符号／ＷＥはライトイネーブル信号であっ
て、これら信号については必要に応じて随時説明する。
ＳＤＲＡＭの構成を示す機能ブロック図であって、図７
に示したものと同じ構成要素については同一の符号を付
してある。図１において、ＳＤＲＡＭ外部から入力され
る信号のうち、クロックＣＬＫはシステムクロック信号
であって、この他の入力信号は何れもクロックＣＬＫの
タイミングに同期している。符号ＣＫＥはクロックＣＬ
Ｋに対するクロックイネーブル信号である。アドレスＡ
ｊはＳＤＲＡＭの外部から供給されるアドレス信号であ
って、行アドレス，列アドレス等が時分割で入力され
る。なお、アドレスＡｊの一部のビットはメモリバンク
の選択やプリチャージの制御などに使用される。符号／
ＣＳはチップセレクト信号であって、チップセレクト信
号／ＣＳが“Ｌ”レベルになることでコマンド入力サイ
クルが開始される。符号／ＲＡＳはロウ・アドレス・ス
トローブ信号，符号／ＣＡＳはカラム・アドレス・スト
ローブ信号，符号／ＷＥはライトイネーブル信号であっ
て、これら信号については必要に応じて随時説明する。
【００１８】ゲート１〜ゲート７はいま説明した各種の
入力信号を整形して出力するためのものである。これら
ゲートのうち、ゲート３は実際にはアドレスＡｊの本数
だけ設けられており、ＳＤＲＡＭに入力されたアドレス
ＡｊをアドレスＣＡｊとして出力する。クロック発生器
８はクロックＣＬＫ及びクロックイネーブル信号ＣＫＥ
に従って、内部クロックであるクロックＩＣＬＫを生成
してＳＤＲＡＭ内の各部に分配する。クロック発生器９
はクロックＣＬＫ及びクロックイネーブル信号ＣＫＥと
バースト読出制御回路１５（後述）から出力される制御
信号φ２とに基づいて、後述するデータラッチ２９及び
データ出力バッファ３０を活性化するための出力用クロ
ック信号ＩＣＬＫＯＥを生成する。アドレスバッファ１
０はクロックＩＣＬＫに同期してゲート３から出力され
るアドレスＣＡｊを取り込み、これを内部アドレスであ
るアドレスＩＡｊとして出力する。
入力信号を整形して出力するためのものである。これら
ゲートのうち、ゲート３は実際にはアドレスＡｊの本数
だけ設けられており、ＳＤＲＡＭに入力されたアドレス
ＡｊをアドレスＣＡｊとして出力する。クロック発生器
８はクロックＣＬＫ及びクロックイネーブル信号ＣＫＥ
に従って、内部クロックであるクロックＩＣＬＫを生成
してＳＤＲＡＭ内の各部に分配する。クロック発生器９
はクロックＣＬＫ及びクロックイネーブル信号ＣＫＥと
バースト読出制御回路１５（後述）から出力される制御
信号φ２とに基づいて、後述するデータラッチ２９及び
データ出力バッファ３０を活性化するための出力用クロ
ック信号ＩＣＬＫＯＥを生成する。アドレスバッファ１
０はクロックＩＣＬＫに同期してゲート３から出力され
るアドレスＣＡｊを取り込み、これを内部アドレスであ
るアドレスＩＡｊとして出力する。
【００１９】コマンドデコーダ１１は、／ＣＳ，／ＲＡ
Ｓ，／ＣＡＳ，／ＷＥの各入力信号のレベルならびにア
ドレスＣＡｊのうちのアドレスＣＡ１０及びＣＡ１１の
組み合わせによって予め決められているコマンドをデコ
ードし、それぞれのコマンドに対応した信号を出力す
る。すなわち、信号ＲＥＦはオートリフレッシュコマン
ド，信号ｎＡＣＴは前述したアクティブコマンド，信号
ｎＰＲＥは特定のメモリバンクのプリチャージ動作を開
始させるプリチャージコマンド，信号ｎＷＲＴは列アド
レスで指定されるバースト開始アドレスから書き込み動
作を指示するためのライトコマンド，信号ｎＲＥＤは列
アドレスで指定されるバースト開始アドレスからデータ
を読み出すためのリードコマンド（上述したＲＥＡＤに
相当），信号ＢＳＴＰは実行中のバースト動作を終了さ
せるためのバーストストップコマンド，信号ＭＲＳは後
述するモードレジスタ１６にモード設定を行うためのモ
ードレジスタ設定コマンドがそれぞれ指定されたときに
有効となる。
Ｓ，／ＣＡＳ，／ＷＥの各入力信号のレベルならびにア
ドレスＣＡｊのうちのアドレスＣＡ１０及びＣＡ１１の
組み合わせによって予め決められているコマンドをデコ
ードし、それぞれのコマンドに対応した信号を出力す
る。すなわち、信号ＲＥＦはオートリフレッシュコマン
ド，信号ｎＡＣＴは前述したアクティブコマンド，信号
ｎＰＲＥは特定のメモリバンクのプリチャージ動作を開
始させるプリチャージコマンド，信号ｎＷＲＴは列アド
レスで指定されるバースト開始アドレスから書き込み動
作を指示するためのライトコマンド，信号ｎＲＥＤは列
アドレスで指定されるバースト開始アドレスからデータ
を読み出すためのリードコマンド（上述したＲＥＡＤに
相当），信号ＢＳＴＰは実行中のバースト動作を終了さ
せるためのバーストストップコマンド，信号ＭＲＳは後
述するモードレジスタ１６にモード設定を行うためのモ
ードレジスタ設定コマンドがそれぞれ指定されたときに
有効となる。
【００２０】オートリフレッシュ制御回路１２は、信号
ＲＥＦが有効になると、内部でリフレッシュアドレスＲ
Ａを自動的に生成し、これを後述する行アドレスバッフ
ァ１７に供給してオートリフレッシュ動作を実行させ
る。行アドレス制御回路１３は、信号ＲＥＦ、信号ｎＡ
ＣＴ，信号ｎＰＲＥ，クロックＩＣＬＫおよび切替信号
φＳＥＬに基づいて、バースト制御回路１９に送出すべ
き制御信号φ１を生成するとともに、後述する行アドレ
スバッファ１７の動作を制御するための制御信号Ｃ１３
を生成する。ここで、ＡＣＴが印加されてワード線が選
択されてセンスアンプ２４でメモリセルアレイ２２のデ
ータが増幅されて読み出せる状態（即ち、センス完了）
となるまでの時間を直接的に精度良く測定するための有
効な方法がないことから、制御信号φ１はＡＣＴが入力
された時点を基準として、時間ｔＲＣＤに相当する予め
設定された遅延時間の後に生成するようにしている。ま
た、いったん制御信号φ１が生成されると、以後、切替
信号φＳＥＬが“Ｌ”レベルにされるまで、クロックＣ
ＬＫのサイクル毎に制御信号φ１が順次生成されてゆ
く。この遅延時間を得るために、行アドレス制御回路１
３は従来技術で説明したのと同様の待ち時間遅延回路を
内蔵している。そして、行アドレス制御回路１３はバー
スト制御回路１９から切替信号φＳＥＬとして“Ｌ”レ
ベルの信号が送られた場合には制御信号φ１の生成動作
を停止させる。なお、制御信号φ１ならびに前述した制
御信号φ２及び列アドレス制御信号φ３の間の関係につ
いては後に詳述する。
ＲＥＦが有効になると、内部でリフレッシュアドレスＲ
Ａを自動的に生成し、これを後述する行アドレスバッフ
ァ１７に供給してオートリフレッシュ動作を実行させ
る。行アドレス制御回路１３は、信号ＲＥＦ、信号ｎＡ
ＣＴ，信号ｎＰＲＥ，クロックＩＣＬＫおよび切替信号
φＳＥＬに基づいて、バースト制御回路１９に送出すべ
き制御信号φ１を生成するとともに、後述する行アドレ
スバッファ１７の動作を制御するための制御信号Ｃ１３
を生成する。ここで、ＡＣＴが印加されてワード線が選
択されてセンスアンプ２４でメモリセルアレイ２２のデ
ータが増幅されて読み出せる状態（即ち、センス完了）
となるまでの時間を直接的に精度良く測定するための有
効な方法がないことから、制御信号φ１はＡＣＴが入力
された時点を基準として、時間ｔＲＣＤに相当する予め
設定された遅延時間の後に生成するようにしている。ま
た、いったん制御信号φ１が生成されると、以後、切替
信号φＳＥＬが“Ｌ”レベルにされるまで、クロックＣ
ＬＫのサイクル毎に制御信号φ１が順次生成されてゆ
く。この遅延時間を得るために、行アドレス制御回路１
３は従来技術で説明したのと同様の待ち時間遅延回路を
内蔵している。そして、行アドレス制御回路１３はバー
スト制御回路１９から切替信号φＳＥＬとして“Ｌ”レ
ベルの信号が送られた場合には制御信号φ１の生成動作
を停止させる。なお、制御信号φ１ならびに前述した制
御信号φ２及び列アドレス制御信号φ３の間の関係につ
いては後に詳述する。
【００２１】バースト書込制御回路１４は信号ｎＷＲ
Ｔ，信号ｎＲＥＤ，信号ＢＳＴＰ及びクロックＩＣＬＫ
に基づいて制御信号Ｃ１４を生成し、それによってメモ
リセルアレイ２２に対するバースト書き込み動作を実行
させる。同様に、バースト読出制御回路１５は信号ｎＷ
ＲＴ，信号ｎＲＥＤ，信号ＢＳＴＰ及びクロックＩＣＬ
Ｋに基づいて制御信号φ２および制御信号Ｃ１５を生成
し、それらによってメモリセルアレイ２２からのバース
ト読み出し動作を実行させる。モードレジスタ１６は信
号ＭＲＳが出力された時点でアドレスＩＡｊ上に載せら
れているモード指定データを取り込む。ＳＤＲＡＭ内の
各部はモードレジスタ１６に設定されたモードに応じて
対応する動作を行うが、煩雑になるため図１ではこれら
各部とモードレジスタ１６の間の接続を図示していな
い。行アドレスバッファ１７は、行アドレス制御回路１
３から送出される制御信号Ｃ１３に従ってアドレスＩＡ
ｊ又はリフレッシュアドレスＲＡを取り込み、これを行
アドレスＸｊとして出力する。
Ｔ，信号ｎＲＥＤ，信号ＢＳＴＰ及びクロックＩＣＬＫ
に基づいて制御信号Ｃ１４を生成し、それによってメモ
リセルアレイ２２に対するバースト書き込み動作を実行
させる。同様に、バースト読出制御回路１５は信号ｎＷ
ＲＴ，信号ｎＲＥＤ，信号ＢＳＴＰ及びクロックＩＣＬ
Ｋに基づいて制御信号φ２および制御信号Ｃ１５を生成
し、それらによってメモリセルアレイ２２からのバース
ト読み出し動作を実行させる。モードレジスタ１６は信
号ＭＲＳが出力された時点でアドレスＩＡｊ上に載せら
れているモード指定データを取り込む。ＳＤＲＡＭ内の
各部はモードレジスタ１６に設定されたモードに応じて
対応する動作を行うが、煩雑になるため図１ではこれら
各部とモードレジスタ１６の間の接続を図示していな
い。行アドレスバッファ１７は、行アドレス制御回路１
３から送出される制御信号Ｃ１３に従ってアドレスＩＡ
ｊ又はリフレッシュアドレスＲＡを取り込み、これを行
アドレスＸｊとして出力する。
【００２２】列アドレスバッファ１８はリードコマンド
又はライトコマンドが与えられたときに、制御信号Ｃ１
５に従ってアドレスＩＡｊ上に載せられた列アドレスを
取り込み、次に述べるバースト制御回路１９が生成する
列アドレス制御信号φ３のタイミングで先に取り込んで
おいた列アドレスを列アドレスＹｊとして出力する。こ
のほか、列アドレスバッファ１８は、制御信号Ｃ１５に
従って、取り込んでおいた列アドレスから次にアクセス
する列アドレスを生成する。バースト制御回路１９は制
御信号φ１，制御信号φ２，制御信号Ｃ１４及びクロッ
クＩＣＬＫに基づいて、切替信号φＳＥＬおよび列アド
レス制御信号φ３を生成する。本実施形態において、列
アドレス制御信号φ３は制御信号φ１と制御信号φ２の
うちの何れか遅い方の信号で生成される。そのために、
バースト制御回路１９はこれら両信号を選択するための
切替信号φＳＥＬを生成している。図２はこの切替信号
φＳＥＬを生成するためにバースト制御回路１９内に設
けられた回路ブロックであって、バースト制御回路１９
は切替信号φＳＥＬが“Ｈ”レベルであれば制御信号φ
１側を選択して列アドレス制御信号φ３を生成し、切替
信号φＳＥＬが“Ｌ”レベルであれば制御信号φ２側を
選択して列アドレス制御信号φ３を生成する。バースト
制御回路１９は、制御信号φ２を選択することに決定し
た場合に切替信号φＳＥＬを“Ｌ”レベルに落とし、行
アドレス制御回路１３はこれに応じて制御信号φ１の生
成を中止させている。なお、図２に示す選択論理の詳細
についてはＳＤＲＡＭの動作を説明したのちに詳述す
る。
又はライトコマンドが与えられたときに、制御信号Ｃ１
５に従ってアドレスＩＡｊ上に載せられた列アドレスを
取り込み、次に述べるバースト制御回路１９が生成する
列アドレス制御信号φ３のタイミングで先に取り込んで
おいた列アドレスを列アドレスＹｊとして出力する。こ
のほか、列アドレスバッファ１８は、制御信号Ｃ１５に
従って、取り込んでおいた列アドレスから次にアクセス
する列アドレスを生成する。バースト制御回路１９は制
御信号φ１，制御信号φ２，制御信号Ｃ１４及びクロッ
クＩＣＬＫに基づいて、切替信号φＳＥＬおよび列アド
レス制御信号φ３を生成する。本実施形態において、列
アドレス制御信号φ３は制御信号φ１と制御信号φ２の
うちの何れか遅い方の信号で生成される。そのために、
バースト制御回路１９はこれら両信号を選択するための
切替信号φＳＥＬを生成している。図２はこの切替信号
φＳＥＬを生成するためにバースト制御回路１９内に設
けられた回路ブロックであって、バースト制御回路１９
は切替信号φＳＥＬが“Ｈ”レベルであれば制御信号φ
１側を選択して列アドレス制御信号φ３を生成し、切替
信号φＳＥＬが“Ｌ”レベルであれば制御信号φ２側を
選択して列アドレス制御信号φ３を生成する。バースト
制御回路１９は、制御信号φ２を選択することに決定し
た場合に切替信号φＳＥＬを“Ｌ”レベルに落とし、行
アドレス制御回路１３はこれに応じて制御信号φ１の生
成を中止させている。なお、図２に示す選択論理の詳細
についてはＳＤＲＡＭの動作を説明したのちに詳述す
る。
【００２３】次に、図１において符号Ｂａ，Ｂｂは何れ
もメモリバンクであって、本実施形態ではＳＤＲＡＭが
２個のメモリバンクを備えている場合を例示してあり、
これらのうちのメモリバンクＢａについてのみその詳細
な構成を示している。各メモリバンクにおいて、プリデ
コーダ・ラッチ２０は行アドレスバッファ１７の出力す
る行アドレスＸｊをラッチするとともに、当該行アドレ
スＸｊに含まれるメモリバンクの指定をもとに自身のメ
モリバンクが選択されているかどうかを判別する。行デ
コーダ２１は、当該判別によって自身のメモリバンクが
指定されている場合に、プリデコーダ・ラッチ２０が出
力する行アドレスに従って、メモリセルアレイ２２内の
ワード線Ｗｏｒｄの何れか一つを活性化させる。列デコ
ーダ２３は、列アドレスバッファ１８が出力する列アド
レスＹｊに従って、メモリセルアレイ２２の列毎に設け
られている列スイッチＹＳＷの何れかを活性化させる。
センスアンプ２４は行デコーダ２１で活性化されたワー
ド線Ｗｏｒｄ上のデータを取り込んで増幅し、これらの
うち活性化された列スイッチＹＳＷに対応するデータを
バスＲｂｕｓ上に読み出す。
もメモリバンクであって、本実施形態ではＳＤＲＡＭが
２個のメモリバンクを備えている場合を例示してあり、
これらのうちのメモリバンクＢａについてのみその詳細
な構成を示している。各メモリバンクにおいて、プリデ
コーダ・ラッチ２０は行アドレスバッファ１７の出力す
る行アドレスＸｊをラッチするとともに、当該行アドレ
スＸｊに含まれるメモリバンクの指定をもとに自身のメ
モリバンクが選択されているかどうかを判別する。行デ
コーダ２１は、当該判別によって自身のメモリバンクが
指定されている場合に、プリデコーダ・ラッチ２０が出
力する行アドレスに従って、メモリセルアレイ２２内の
ワード線Ｗｏｒｄの何れか一つを活性化させる。列デコ
ーダ２３は、列アドレスバッファ１８が出力する列アド
レスＹｊに従って、メモリセルアレイ２２の列毎に設け
られている列スイッチＹＳＷの何れかを活性化させる。
センスアンプ２４は行デコーダ２１で活性化されたワー
ド線Ｗｏｒｄ上のデータを取り込んで増幅し、これらの
うち活性化された列スイッチＹＳＷに対応するデータを
バスＲｂｕｓ上に読み出す。
【００２４】データアンプ２５はバスＲｂｕｓ上に読み
出されたデータをバスＲ／Ｗｂｕｓのレベルに合わせて
増幅し、各メモリバンクに共通するバスＲ／Ｗｂｕｓに
送り出す。一方、書込アンプ２６はバスＲ／Ｗｂｕｓ上
のデータをバスＷｂｕｓのレベルに合わせて変換してか
らセンスアンプ２４に出力して、メモリセルアレイ２２
上のセルに書き込みを行わせる。パイプライン制御回路
２７はバースト読み出し・バースト書き込みを行うため
に必要となるＳＤＲＡＭ内部のパイプライン動作を司る
ものであって、列アドレス制御信号φ３に従ってデータ
アンプ２５からのデータ出力タイミングを決定して、当
該タイミングを示す制御信号Ｃ２７を生成する。データ
アンプ２８は制御信号Ｃ２７に従ってＲ／Ｗｂｕｓ上に
出力されているデータ信号を取り込み、このデータ信号
をデータラッチ２９の入力レベルに合わせて増幅して当
該データラッチ２９に送出する。データラッチ２９は制
御信号Ｃ２７及び出力用クロック信号ＩＣＬＫＯＥに従
って、データアンプ２８から出力されるデータ信号を取
り込んでデータ出力バッファ３０に転送する。データ出
力バッファ３０は出力用クロック信号ＩＣＬＫＯＥに従
って、データラッチ２９から出力されるデータ信号をバ
ッファリングしてデータＤＱｋ（ｋ：０以上の整数）か
らＳＤＲＡＭの外部に送出する。一方、ゲート３１はデ
ータＤＱｋに入力されるデータ信号を整形してデータ入
力バースト３２に出力する。データ入力バッファ３２は
ゲート３１から入力されるデータ信号をバッファリング
し、制御信号Ｃ１４およびクロックＩＣＬＫに従って、
入力されたデータ信号をＲ／Ｗｂｕｓを経由させて書込
アンプ２６に送出する。
出されたデータをバスＲ／Ｗｂｕｓのレベルに合わせて
増幅し、各メモリバンクに共通するバスＲ／Ｗｂｕｓに
送り出す。一方、書込アンプ２６はバスＲ／Ｗｂｕｓ上
のデータをバスＷｂｕｓのレベルに合わせて変換してか
らセンスアンプ２４に出力して、メモリセルアレイ２２
上のセルに書き込みを行わせる。パイプライン制御回路
２７はバースト読み出し・バースト書き込みを行うため
に必要となるＳＤＲＡＭ内部のパイプライン動作を司る
ものであって、列アドレス制御信号φ３に従ってデータ
アンプ２５からのデータ出力タイミングを決定して、当
該タイミングを示す制御信号Ｃ２７を生成する。データ
アンプ２８は制御信号Ｃ２７に従ってＲ／Ｗｂｕｓ上に
出力されているデータ信号を取り込み、このデータ信号
をデータラッチ２９の入力レベルに合わせて増幅して当
該データラッチ２９に送出する。データラッチ２９は制
御信号Ｃ２７及び出力用クロック信号ＩＣＬＫＯＥに従
って、データアンプ２８から出力されるデータ信号を取
り込んでデータ出力バッファ３０に転送する。データ出
力バッファ３０は出力用クロック信号ＩＣＬＫＯＥに従
って、データラッチ２９から出力されるデータ信号をバ
ッファリングしてデータＤＱｋ（ｋ：０以上の整数）か
らＳＤＲＡＭの外部に送出する。一方、ゲート３１はデ
ータＤＱｋに入力されるデータ信号を整形してデータ入
力バースト３２に出力する。データ入力バッファ３２は
ゲート３１から入力されるデータ信号をバッファリング
し、制御信号Ｃ１４およびクロックＩＣＬＫに従って、
入力されたデータ信号をＲ／Ｗｂｕｓを経由させて書込
アンプ２６に送出する。
【００２５】次に、上記構成によるＳＤＲＡＭの全体動
作について説明する。ここで、図３，図４に示したタイ
ミングチャートは従来技術の説明で参照した図８，図９
のタイミングチャートにそれぞれ対応している。つま
り、図３はクロックＣＬＫの周波数が１３３ＭＨｚに設
定されたＲＡＳレイテンシ“４”，ＣＡＳレイテンシ
“２”の場合であり、図４はクロックＣＬＫの周波数が
１００ＭＨｚに設定されたＲＡＳレイテンシ“３”，Ｃ
ＡＳレイテンシ“２”の場合である。そこでまず図３に
示すタイミングに関してＳＤＲＡＭの動作を説明し、次
いで、図４に示すタイミングチャートに関してＳＤＲＡ
Ｍの動作を説明するものとする。
作について説明する。ここで、図３，図４に示したタイ
ミングチャートは従来技術の説明で参照した図８，図９
のタイミングチャートにそれぞれ対応している。つま
り、図３はクロックＣＬＫの周波数が１３３ＭＨｚに設
定されたＲＡＳレイテンシ“４”，ＣＡＳレイテンシ
“２”の場合であり、図４はクロックＣＬＫの周波数が
１００ＭＨｚに設定されたＲＡＳレイテンシ“３”，Ｃ
ＡＳレイテンシ“２”の場合である。そこでまず図３に
示すタイミングに関してＳＤＲＡＭの動作を説明し、次
いで、図４に示すタイミングチャートに関してＳＤＲＡ
Ｍの動作を説明するものとする。
【００２６】まず時刻ｔ１では、クロックＣＬＫの立ち
上がりに同期してＡＣＴが印加されて信号ｎＡＣＴが有
効化され、このとき、ＡＣＴの印加に並行して活性化す
べきメモリセルアレイ２２上のロウに対応する行アドレ
スの値（図中の「Ｒ１」）がアドレスＡｊとして与えら
れる。行アドレス制御回路１３は信号ｎＡＣＴが有効化
されたことで制御信号Ｃ１３を生成し、行アドレスバッ
ファ１７に対してアドレスＩＡｊ上のアドレス信号の取
り込みを指示する。行アドレスバッファ１７はアドレス
ＩＡｊから行アドレスの値「Ｒ１」を取り込んでこれを
行アドレスＸｊとしてプリデコーダ・ラッチ２０に出力
する。これにより、行アドレスＸｊで指定されたメモリ
バンク内に設けられた行デコーダ２１がプリデコーダ・
ラッチ２０から出力される行アドレスに対応するワード
線Ｗｏｒｄを活性化させる。一方、ＡＣＴが印加された
ことを契機として、バースト制御回路１９は切替信号φ
ＳＥＬを“Ｈ”レベルに変化させて、制御信号φ１から
列アドレス制御信号φ３を生成させる状態に切り替え
る。
上がりに同期してＡＣＴが印加されて信号ｎＡＣＴが有
効化され、このとき、ＡＣＴの印加に並行して活性化す
べきメモリセルアレイ２２上のロウに対応する行アドレ
スの値（図中の「Ｒ１」）がアドレスＡｊとして与えら
れる。行アドレス制御回路１３は信号ｎＡＣＴが有効化
されたことで制御信号Ｃ１３を生成し、行アドレスバッ
ファ１７に対してアドレスＩＡｊ上のアドレス信号の取
り込みを指示する。行アドレスバッファ１７はアドレス
ＩＡｊから行アドレスの値「Ｒ１」を取り込んでこれを
行アドレスＸｊとしてプリデコーダ・ラッチ２０に出力
する。これにより、行アドレスＸｊで指定されたメモリ
バンク内に設けられた行デコーダ２１がプリデコーダ・
ラッチ２０から出力される行アドレスに対応するワード
線Ｗｏｒｄを活性化させる。一方、ＡＣＴが印加された
ことを契機として、バースト制御回路１９は切替信号φ
ＳＥＬを“Ｈ”レベルに変化させて、制御信号φ１から
列アドレス制御信号φ３を生成させる状態に切り替え
る。
【００２７】この後、行アドレス制御回路１３はＡＣＴ
が印加された時刻ｔ１から固定時間ｔＲＣＤが経過した
時刻ｔ２で制御信号φ１を“Ｈ”レベルに変化させる。
ここで、制御信号φ１が“Ｈ”レベルになることはセン
ス完了に相当するものであり、しかも、この場合は制御
信号φ１が“Ｈ”レベルとなった時点で未だＲＥＡＤが
印加されておらず制御信号φ２が生成されていない。こ
うしたことから、バースト制御回路１９は時間ｔＲＣＤ
が十分であると見なし、列アドレス制御信号φ３を制御
信号φ２から生成することに決定して切替信号φＳＥＬ
を“Ｌ”レベルに変化させる。この切替信号φＳＥＬは
バースト制御回路１９から行アドレス制御回路１３に出
力されているので、これを受けた行アドレス制御回路１
３は制御信号φ１の生成を停止させ、それによって、待
ち時間遅延回路によって消費される電流量を低減させる
ようにする。
が印加された時刻ｔ１から固定時間ｔＲＣＤが経過した
時刻ｔ２で制御信号φ１を“Ｈ”レベルに変化させる。
ここで、制御信号φ１が“Ｈ”レベルになることはセン
ス完了に相当するものであり、しかも、この場合は制御
信号φ１が“Ｈ”レベルとなった時点で未だＲＥＡＤが
印加されておらず制御信号φ２が生成されていない。こ
うしたことから、バースト制御回路１９は時間ｔＲＣＤ
が十分であると見なし、列アドレス制御信号φ３を制御
信号φ２から生成することに決定して切替信号φＳＥＬ
を“Ｌ”レベルに変化させる。この切替信号φＳＥＬは
バースト制御回路１９から行アドレス制御回路１３に出
力されているので、これを受けた行アドレス制御回路１
３は制御信号φ１の生成を停止させ、それによって、待
ち時間遅延回路によって消費される電流量を低減させる
ようにする。
【００２８】次に、時刻ｔ３になるとクロックＣＬＫの
立ち上がりに同期してＲＥＡＤが印加されて信号ｎＲＥ
Ｄが有効になり、同時に、アドレスＡｊには選択すべき
カラム（列）に対応する列アドレスの値（図中の「Ｃ１
-1」）が与えられる。列アドレスバッファ１８は、ゲー
ト３，アドレスバッファ１０を介してアドレスＩＡｊ上
に載せられた列アドレスの値を制御信号Ｃ１５に従って
内部に取り込む。一方、ＲＥＡＤが印加されたことを契
機として、バースト読出制御回路１５は時刻ｔ４におい
て制御信号φ２を“Ｈ”レベルに変化させる。前述した
ように、この時点でバースト制御回路１９は制御信号φ
２から列アドレス制御信号φ３を生成するため、時刻ｔ
４から図２に示した論理回路による遅延を経た時刻ｔ５
でバースト制御回路１９は列アドレス制御信号φ３を
“Ｈ”レベルに変化させる。すると時刻ｔ６において、
列アドレスバッファ１８は時刻ｔ３で内部に取り込んで
おいた列アドレス「Ｃ１-1」を列アドレスＹｊとして列
デコーダ２３に出力する。この結果、列アドレス「Ｃ１
-1」に相当する列スイッチＹＳＷが活性化される。
立ち上がりに同期してＲＥＡＤが印加されて信号ｎＲＥ
Ｄが有効になり、同時に、アドレスＡｊには選択すべき
カラム（列）に対応する列アドレスの値（図中の「Ｃ１
-1」）が与えられる。列アドレスバッファ１８は、ゲー
ト３，アドレスバッファ１０を介してアドレスＩＡｊ上
に載せられた列アドレスの値を制御信号Ｃ１５に従って
内部に取り込む。一方、ＲＥＡＤが印加されたことを契
機として、バースト読出制御回路１５は時刻ｔ４におい
て制御信号φ２を“Ｈ”レベルに変化させる。前述した
ように、この時点でバースト制御回路１９は制御信号φ
２から列アドレス制御信号φ３を生成するため、時刻ｔ
４から図２に示した論理回路による遅延を経た時刻ｔ５
でバースト制御回路１９は列アドレス制御信号φ３を
“Ｈ”レベルに変化させる。すると時刻ｔ６において、
列アドレスバッファ１８は時刻ｔ３で内部に取り込んで
おいた列アドレス「Ｃ１-1」を列アドレスＹｊとして列
デコーダ２３に出力する。この結果、列アドレス「Ｃ１
-1」に相当する列スイッチＹＳＷが活性化される。
【００２９】この後はバースト読み出し動作が行われる
ため、時刻ｔ７におけるクロックＣＬＫの立ち上がりを
契機としてバースト読出制御回路１５は制御信号Ｃ１５
を出力し、列アドレスバッファ１８は出力された制御信
号Ｃ１５に従って次の列アドレスの値「Ｃ１-2」をその
内部で生成する。次に、時刻ｔ８で制御信号φ２が生成
され、その結果として時刻ｔ９で列アドレス制御信号φ
３が生成され、その後の時刻ｔ１０で列アドレスＹｊと
して列アドレス「Ｃ１-2」が出力される。この後、時刻
ｔ１１においてセンスアンプ２４から行アドレス「Ｒ
１」及び列アドレス「Ｃ１-1」で特定されるメモリセル
のデータ（図３中の「Ｑ１-1」）が出力され、このデー
タはバスＲｂｕｓを介してデータアンプ２５からバスＲ
／Ｗｂｕｓ上に出力される。このとき、パイプライン制
御回路２７は時刻ｔ４で生成された列アドレス制御信号
φ３に従って制御信号Ｃ２７を有効化している。このた
め、Ｒ／Ｗｂｕｓ上のデータ「Ｑ１-1」はデータアンプ
２８を経てデータラッチ２９に取り込まれる。この後、
クロック発生器９がクロックＣＬＫ及びクロックイネー
ブル信号ＣＫＥに従って出力用クロック信号ＩＣＬＫＯ
Ｅを有効化させると、データラッチ２９に取り込まれた
データはデータ出力バッファ３０を経てデータＤＱｋと
してＳＤＲＡＭ外部に出力される。
ため、時刻ｔ７におけるクロックＣＬＫの立ち上がりを
契機としてバースト読出制御回路１５は制御信号Ｃ１５
を出力し、列アドレスバッファ１８は出力された制御信
号Ｃ１５に従って次の列アドレスの値「Ｃ１-2」をその
内部で生成する。次に、時刻ｔ８で制御信号φ２が生成
され、その結果として時刻ｔ９で列アドレス制御信号φ
３が生成され、その後の時刻ｔ１０で列アドレスＹｊと
して列アドレス「Ｃ１-2」が出力される。この後、時刻
ｔ１１においてセンスアンプ２４から行アドレス「Ｒ
１」及び列アドレス「Ｃ１-1」で特定されるメモリセル
のデータ（図３中の「Ｑ１-1」）が出力され、このデー
タはバスＲｂｕｓを介してデータアンプ２５からバスＲ
／Ｗｂｕｓ上に出力される。このとき、パイプライン制
御回路２７は時刻ｔ４で生成された列アドレス制御信号
φ３に従って制御信号Ｃ２７を有効化している。このた
め、Ｒ／Ｗｂｕｓ上のデータ「Ｑ１-1」はデータアンプ
２８を経てデータラッチ２９に取り込まれる。この後、
クロック発生器９がクロックＣＬＫ及びクロックイネー
ブル信号ＣＫＥに従って出力用クロック信号ＩＣＬＫＯ
Ｅを有効化させると、データラッチ２９に取り込まれた
データはデータ出力バッファ３０を経てデータＤＱｋと
してＳＤＲＡＭ外部に出力される。
【００３０】これ以降は時刻ｔ３〜ｔ１１について説明
したのと同様の動作がなされる。すなわち、時刻ｔ１２
において新たな列アドレス「Ｃ２-1」を指定したＲＥＡ
Ｄが印加されると、時刻ｔ１３で制御信号φ２が生成さ
れ、これに伴って時刻ｔ１４で列アドレス制御信号φ３
が生成され、その後の時刻ｔ１５で列アドレスＹｊとし
て列アドレス「Ｃ２-1」が出力される。次に、時刻ｔ１
６になると列アドレス「Ｃ１-2」に対応するデータ「Ｑ
１-2」がデータＤＱｋとして出力される。この後、時刻
ｔ１７において列アドレス「Ｃ２-1」に続く列アドレス
「Ｃ２-2」が列アドレスバッファ１８内部で生成され
る。また、時刻ｔ１８，時刻ｔ１９においては制御信号
φ２，列アドレス制御信号φ３が順次生成されたのち、
時刻ｔ２０になると列アドレスＹｊとして列アドレス
「Ｃ２-2」が出力される。さらに、時刻ｔ２１になると
列アドレス「Ｃ２-1」に対応するデータ「Ｑ２-1」がデ
ータＤＱｋとして出力される。
したのと同様の動作がなされる。すなわち、時刻ｔ１２
において新たな列アドレス「Ｃ２-1」を指定したＲＥＡ
Ｄが印加されると、時刻ｔ１３で制御信号φ２が生成さ
れ、これに伴って時刻ｔ１４で列アドレス制御信号φ３
が生成され、その後の時刻ｔ１５で列アドレスＹｊとし
て列アドレス「Ｃ２-1」が出力される。次に、時刻ｔ１
６になると列アドレス「Ｃ１-2」に対応するデータ「Ｑ
１-2」がデータＤＱｋとして出力される。この後、時刻
ｔ１７において列アドレス「Ｃ２-1」に続く列アドレス
「Ｃ２-2」が列アドレスバッファ１８内部で生成され
る。また、時刻ｔ１８，時刻ｔ１９においては制御信号
φ２，列アドレス制御信号φ３が順次生成されたのち、
時刻ｔ２０になると列アドレスＹｊとして列アドレス
「Ｃ２-2」が出力される。さらに、時刻ｔ２１になると
列アドレス「Ｃ２-1」に対応するデータ「Ｑ２-1」がデ
ータＤＱｋとして出力される。
【００３１】以上のように、図３に示した「ＲＡＳレイ
テンシ＝ＣＡＳレイテンシ×２」なる動作モードでは、
制御信号φ１が制御信号φ２に先行して検出され、制御
信号φ１が生成された時点で切替信号φＳＥＬが“Ｌ”
レベルに切り替わって制御信号φ１の生成が停止され、
これ以降は列アドレス制御信号φ３が制御信号φ２の生
成に合わせて生成されるようになる。
テンシ＝ＣＡＳレイテンシ×２」なる動作モードでは、
制御信号φ１が制御信号φ２に先行して検出され、制御
信号φ１が生成された時点で切替信号φＳＥＬが“Ｌ”
レベルに切り替わって制御信号φ１の生成が停止され、
これ以降は列アドレス制御信号φ３が制御信号φ２の生
成に合わせて生成されるようになる。
【００３２】次に、図４に示すタイミングに関してＳＤ
ＲＡＭの動作を説明する。まず時刻ｔ３１において、行
アドレス「Ｒ１」を指定したＡＣＴが印加されると、バ
ースト制御回路１９はこれに同期して切替信号φＳＥＬ
を“Ｈ”レベルに変化させ、制御信号φ１から列アドレ
ス制御信号φ３を生成する状態に初期設定する。この
後、時刻ｔ３２にて列アドレス「Ｃ１-1」を指定したＲ
ＥＡＤが印加されると、バースト読出制御回路１５はこ
の後の時刻ｔ３３で制御信号φ２を生成させる。この制
御信号φ２が生成された時点では、未だ時刻ｔ３１から
時間ｔＲＣＤが経過しておらずセンス完了には至ってい
ない。すなわち、時刻ｔ３１〜時間ｔ３３の期間内にお
いて制御信号φ１は未だ生成されていない。こうしたこ
とからバースト制御回路１９は、センス完了の状態にな
るまで列アドレスＹｊの生成を待たせるために、切替信
号φＳＥＬを“Ｈ”レベルのままとして、制御信号φ１
から列アドレス制御信号φ３を生成させる状態を維持す
る。
ＲＡＭの動作を説明する。まず時刻ｔ３１において、行
アドレス「Ｒ１」を指定したＡＣＴが印加されると、バ
ースト制御回路１９はこれに同期して切替信号φＳＥＬ
を“Ｈ”レベルに変化させ、制御信号φ１から列アドレ
ス制御信号φ３を生成する状態に初期設定する。この
後、時刻ｔ３２にて列アドレス「Ｃ１-1」を指定したＲ
ＥＡＤが印加されると、バースト読出制御回路１５はこ
の後の時刻ｔ３３で制御信号φ２を生成させる。この制
御信号φ２が生成された時点では、未だ時刻ｔ３１から
時間ｔＲＣＤが経過しておらずセンス完了には至ってい
ない。すなわち、時刻ｔ３１〜時間ｔ３３の期間内にお
いて制御信号φ１は未だ生成されていない。こうしたこ
とからバースト制御回路１９は、センス完了の状態にな
るまで列アドレスＹｊの生成を待たせるために、切替信
号φＳＥＬを“Ｈ”レベルのままとして、制御信号φ１
から列アドレス制御信号φ３を生成させる状態を維持す
る。
【００３３】その後、時刻ｔ３１から固定時間ｔＲＣＤ
が経過した時刻ｔ３４において制御信号φ１が生成され
ると、図２に示した論理回路による遅延を経た時刻ｔ３
５において、バースト制御回路１９は制御信号φ１から
列アドレス制御信号φ３を生成させる。この列アドレス
制御信号φ３の生成によって、列アドレスバッファ１８
は時刻ｔ３６において列アドレスＹｊとして列アドレス
「Ｃ１-1」を出力する。この後、時刻ｔ３７におけるク
ロックの立ち上がりにおいて、列アドレスバッファ１８
の内部では列アドレス「Ｃ１-1」に続く列アドレス「Ｃ
１-2」が生成される。次に、時刻ｔ３２におけるクロッ
クＣＬＫの立ち上がりから時間ｔＲＣＤが経過した時刻
ｔ３８では制御信号φ１が再び生成される。このため、
時刻ｔ３９において制御信号φ１から列アドレス制御信
号φ３が生成され、その後、時刻ｔ４０において列アド
レスＹｊとして列アドレス「Ｃ１-2」が出力される。ま
た、時刻ｔ４１になると、列アドレス「Ｃ１-1」に対応
するデータ「Ｑ１-1」がデータＤＱｋとして出力され
る。
が経過した時刻ｔ３４において制御信号φ１が生成され
ると、図２に示した論理回路による遅延を経た時刻ｔ３
５において、バースト制御回路１９は制御信号φ１から
列アドレス制御信号φ３を生成させる。この列アドレス
制御信号φ３の生成によって、列アドレスバッファ１８
は時刻ｔ３６において列アドレスＹｊとして列アドレス
「Ｃ１-1」を出力する。この後、時刻ｔ３７におけるク
ロックの立ち上がりにおいて、列アドレスバッファ１８
の内部では列アドレス「Ｃ１-1」に続く列アドレス「Ｃ
１-2」が生成される。次に、時刻ｔ３２におけるクロッ
クＣＬＫの立ち上がりから時間ｔＲＣＤが経過した時刻
ｔ３８では制御信号φ１が再び生成される。このため、
時刻ｔ３９において制御信号φ１から列アドレス制御信
号φ３が生成され、その後、時刻ｔ４０において列アド
レスＹｊとして列アドレス「Ｃ１-2」が出力される。ま
た、時刻ｔ４１になると、列アドレス「Ｃ１-1」に対応
するデータ「Ｑ１-1」がデータＤＱｋとして出力され
る。
【００３４】これ以降の動作は上述した動作に準じる。
すなわち、時刻ｔ４２で列アドレス「Ｃ２-1」を指定し
たＲＥＡＤが印加されたのち、時刻ｔ３７におけるクロ
ックＣＬＫの立ち上がりに対応して時刻ｔ４３において
制御信号φ１が生成される。これによって時刻ｔ４４で
は、制御信号φ１から列アドレス制御信号φ３が生成さ
れ、その後の時刻ｔ４５では時刻ｔ４２で与えられた列
アドレス「Ｃ２-1」が列アドレスＹｊとして出力され
る。そして時刻ｔ４６になると列アドレス「Ｃ１-2」に
対応するデータ「Ｑ１-2」がデータＤＱｋとして出力さ
れる。その後、時刻ｔ４７になる列アドレス「Ｃ２-1」
に続く列アドレス「Ｃ２-2」が列アドレスバッファ１８
内部で生成される。そして時刻ｔ４８になると、時刻ｔ
４２におけるクロックＣＬＫの立ち上がりに対応して制
御信号φ１が生成され、この制御信号φ１から列アドレ
ス制御信号φ３が時刻ｔ４９で生成される。その後、時
刻ｔ５０では時刻ｔ４７に生成された列アドレス「Ｃ２
-2」が列アドレスＹｊとして出力され、時刻ｔ５１にな
ると列アドレス「Ｃ２-2」に対応するデータ「Ｑ２-1」
がデータＤＱｋとして出力される。
すなわち、時刻ｔ４２で列アドレス「Ｃ２-1」を指定し
たＲＥＡＤが印加されたのち、時刻ｔ３７におけるクロ
ックＣＬＫの立ち上がりに対応して時刻ｔ４３において
制御信号φ１が生成される。これによって時刻ｔ４４で
は、制御信号φ１から列アドレス制御信号φ３が生成さ
れ、その後の時刻ｔ４５では時刻ｔ４２で与えられた列
アドレス「Ｃ２-1」が列アドレスＹｊとして出力され
る。そして時刻ｔ４６になると列アドレス「Ｃ１-2」に
対応するデータ「Ｑ１-2」がデータＤＱｋとして出力さ
れる。その後、時刻ｔ４７になる列アドレス「Ｃ２-1」
に続く列アドレス「Ｃ２-2」が列アドレスバッファ１８
内部で生成される。そして時刻ｔ４８になると、時刻ｔ
４２におけるクロックＣＬＫの立ち上がりに対応して制
御信号φ１が生成され、この制御信号φ１から列アドレ
ス制御信号φ３が時刻ｔ４９で生成される。その後、時
刻ｔ５０では時刻ｔ４７に生成された列アドレス「Ｃ２
-2」が列アドレスＹｊとして出力され、時刻ｔ５１にな
ると列アドレス「Ｃ２-2」に対応するデータ「Ｑ２-1」
がデータＤＱｋとして出力される。
【００３５】そして時刻ｔ５２においてＰＲＥが印加さ
れて信号ｎＰＲＥが有効化されると、バースト制御回路
１９は時刻ｔ５３において切替信号φＳＥＬを“Ｌ”レ
ベルに切り替える。この切替信号φＳＥＬが行アドレス
制御回路１３に伝達されると、行アドレス制御回路１３
制御信号φ１の生成動作を停止させて消費電流の低減を
図る。この後、時刻ｔ５４になると、列アドレス「Ｃ２
-2」に対応するデータ「Ｑ２-2」がデータＤＱｋとして
出力され、これをもってバースト読み出し動作が完了す
る。
れて信号ｎＰＲＥが有効化されると、バースト制御回路
１９は時刻ｔ５３において切替信号φＳＥＬを“Ｌ”レ
ベルに切り替える。この切替信号φＳＥＬが行アドレス
制御回路１３に伝達されると、行アドレス制御回路１３
制御信号φ１の生成動作を停止させて消費電流の低減を
図る。この後、時刻ｔ５４になると、列アドレス「Ｃ２
-2」に対応するデータ「Ｑ２-2」がデータＤＱｋとして
出力され、これをもってバースト読み出し動作が完了す
る。
【００３６】以上のように、図４に示した「ＲＡＳレイ
テンシ＜ＣＡＳレイテンシ×２」なる動作モードでは、
制御信号φ２が制御信号φ１に先行して検出される。こ
のため、ＡＣＴから時間ｔＲＣＤ後に生成される制御信
号φ１に従って列アドレス制御信号φ３を生成するとと
もに、それ以降の列アドレスについても、ＡＣＴに続く
クロックＣＬＫの立ち上がりからそれぞれ時間ｔＲＣＤ
だけ遅延したタイミングにて制御信号φ１を生成するよ
うにしている。
テンシ＜ＣＡＳレイテンシ×２」なる動作モードでは、
制御信号φ２が制御信号φ１に先行して検出される。こ
のため、ＡＣＴから時間ｔＲＣＤ後に生成される制御信
号φ１に従って列アドレス制御信号φ３を生成するとと
もに、それ以降の列アドレスについても、ＡＣＴに続く
クロックＣＬＫの立ち上がりからそれぞれ時間ｔＲＣＤ
だけ遅延したタイミングにて制御信号φ１を生成するよ
うにしている。
【００３７】最後に、図２に示した切替信号φＳＥＬの
生成するための回路ブロックについて説明する。同図に
おいて、符号５１〜５３は何れもインバータ，符号５４
〜６０は何れもＮＡＮＤゲートである。このうち、ＮＡ
ＮＤゲート５６，５７はフリップフロップ（以下、「Ｆ
Ｆ」と略記する）６１を構成している。また、「ＰＲ
Ｅ」は図１に示した信号ｎＰＲＥの反転信号，「ＡＣ
Ｔ」は図１に示した信号ｎＡＣＴの反転信号である。最
初に図３のタイミングチャートに沿って図２に示した回
路の動きを説明する。まず、図３には示していないがＡ
ＣＴを印加する前にはＰＲＥを印加してプリチャージを
行うようにしている。ＰＲＥが印加されると信号ＰＲＥ
が“Ｈ”レベルとなるため、信号Ｃ５２が“Ｌ”レベル
となったのに伴って信号Ｃ５９が“Ｈ”レベルとなる。
このときＡＣＴは印加されていないので信号Ｃ５３は
“Ｈ”レベルとなるため、切替信号φＳＥＬは“Ｌ”レ
ベルに初期化される。また、信号Ｃ５２が“Ｌ”レベル
となったことでＦＦ６１がセットされ、信号Ｃ５７が
“Ｈ”レベルとなる。
生成するための回路ブロックについて説明する。同図に
おいて、符号５１〜５３は何れもインバータ，符号５４
〜６０は何れもＮＡＮＤゲートである。このうち、ＮＡ
ＮＤゲート５６，５７はフリップフロップ（以下、「Ｆ
Ｆ」と略記する）６１を構成している。また、「ＰＲ
Ｅ」は図１に示した信号ｎＰＲＥの反転信号，「ＡＣ
Ｔ」は図１に示した信号ｎＡＣＴの反転信号である。最
初に図３のタイミングチャートに沿って図２に示した回
路の動きを説明する。まず、図３には示していないがＡ
ＣＴを印加する前にはＰＲＥを印加してプリチャージを
行うようにしている。ＰＲＥが印加されると信号ＰＲＥ
が“Ｈ”レベルとなるため、信号Ｃ５２が“Ｌ”レベル
となったのに伴って信号Ｃ５９が“Ｈ”レベルとなる。
このときＡＣＴは印加されていないので信号Ｃ５３は
“Ｈ”レベルとなるため、切替信号φＳＥＬは“Ｌ”レ
ベルに初期化される。また、信号Ｃ５２が“Ｌ”レベル
となったことでＦＦ６１がセットされ、信号Ｃ５７が
“Ｈ”レベルとなる。
【００３８】次に、時刻ｔ１でＡＣＴが印加されて信号
ＡＣＴが“Ｈ”レベルになると、信号Ｃ５３が“Ｌ”レ
ベルとなり、その結果、切替信号φＳＥＬが“Ｈ”レベ
ルに変化して制御信号φ１側が選択されるようになる。
次に、時刻ｔ２で制御信号φ１が“Ｈ”レベルとなると
信号Ｃ５１が“Ｌ”レベルとなって信号Ｃ５４が“Ｈ”
レベルとなる。また、信号Ｃ５１が“Ｌ”レベルとなる
ため信号Ｃ５５も“Ｈ”レベルとなり、このとくＰＲＥ
は印加されていないため信号Ｃ５２も“Ｈ”レベルとな
る。このため、ＦＦ６１の状態に変化はなく信号Ｃ５７
は“Ｈ”レベルのままとなって、信号Ｃ５８は“Ｌ”レ
ベルとなる。その結果、信号Ｃ５９が“Ｈ”レベルとな
るが、この時点でＡＣＴは印加されていないので信号Ｃ
５３は“Ｈ”レベルであるため、切替信号φＳＥＬが
“Ｌ”レベルに切り替わって制御信号φ２側が選択され
るようになる。この後、時刻ｔ４にて制御信号φ２が
“Ｈ”レベルとなるが、切替信号φＳＥＬが“Ｌ”レベ
ルであることから、信号Ｃ５４が“Ｈ”レベルが維持さ
れるとともに信号Ｃ５５も制御信号φ２のレベルに依ら
ず“Ｈ”レベルとなる。この結果、図２に示した回路に
おける状態に変化はなく、切替信号φＳＥＬは“Ｌ”レ
ベルに維持される。これ以後の動作も同様であって切替
信号φＳＥＬは“Ｌ”レベルのままとなる。
ＡＣＴが“Ｈ”レベルになると、信号Ｃ５３が“Ｌ”レ
ベルとなり、その結果、切替信号φＳＥＬが“Ｈ”レベ
ルに変化して制御信号φ１側が選択されるようになる。
次に、時刻ｔ２で制御信号φ１が“Ｈ”レベルとなると
信号Ｃ５１が“Ｌ”レベルとなって信号Ｃ５４が“Ｈ”
レベルとなる。また、信号Ｃ５１が“Ｌ”レベルとなる
ため信号Ｃ５５も“Ｈ”レベルとなり、このとくＰＲＥ
は印加されていないため信号Ｃ５２も“Ｈ”レベルとな
る。このため、ＦＦ６１の状態に変化はなく信号Ｃ５７
は“Ｈ”レベルのままとなって、信号Ｃ５８は“Ｌ”レ
ベルとなる。その結果、信号Ｃ５９が“Ｈ”レベルとな
るが、この時点でＡＣＴは印加されていないので信号Ｃ
５３は“Ｈ”レベルであるため、切替信号φＳＥＬが
“Ｌ”レベルに切り替わって制御信号φ２側が選択され
るようになる。この後、時刻ｔ４にて制御信号φ２が
“Ｈ”レベルとなるが、切替信号φＳＥＬが“Ｌ”レベ
ルであることから、信号Ｃ５４が“Ｈ”レベルが維持さ
れるとともに信号Ｃ５５も制御信号φ２のレベルに依ら
ず“Ｈ”レベルとなる。この結果、図２に示した回路に
おける状態に変化はなく、切替信号φＳＥＬは“Ｌ”レ
ベルに維持される。これ以後の動作も同様であって切替
信号φＳＥＬは“Ｌ”レベルのままとなる。
【００３９】次に、図４のタイミングチャートに沿って
図２に示した回路の動きを説明するが、時刻ｔ３３で制
御信号φ２が“Ｈ”レベルとなるまでは図３のタイミン
グチャートの場合と同様である。すなわち、ＡＣＴが印
加される前にＰＲＥが印加されることで切替信号φＳＥ
Ｌが“Ｌ”レベルに初期化されるとともに、信号Ｃ５２
が“Ｌ”レベルとなってＦＦ６１がセットされて信号Ｃ
５７が“Ｈ”レベルとなる。また時刻ｔ３１でＡＣＴが
印加されると、信号Ｃ５３が“Ｌ”レベルとなって切替
信号φＳＥＬが“Ｈ”レベルに変化する。そして、時刻
ｔ３３で制御信号φ２が“Ｈ”レベルになるが、このと
き制御信号φ１は“Ｌ”レベルであるため信号Ｃ５１は
“Ｈ”レベルとなるほか、切替信号φＳＥＬも“Ｈ”レ
ベルであるため、信号Ｃ５５が“Ｌ”レベルとなる。こ
のとき、ＰＲＥは印加されておらず信号Ｃ５２は“Ｈ”
レベルであるため、信号Ｃ５５が“Ｌ”レベルとなった
ことでＦＦ６１がリセットされて信号Ｃ５７は“Ｌ”レ
ベルとなる。このため、信号Ｃ５８は“Ｈ”レベルとな
り、このとき信号Ｃ５２，信号Ｃ５３は何れも“Ｈ”レ
ベルであるため、切替信号φＳＥＬは“Ｈ”レベルが維
持される。
図２に示した回路の動きを説明するが、時刻ｔ３３で制
御信号φ２が“Ｈ”レベルとなるまでは図３のタイミン
グチャートの場合と同様である。すなわち、ＡＣＴが印
加される前にＰＲＥが印加されることで切替信号φＳＥ
Ｌが“Ｌ”レベルに初期化されるとともに、信号Ｃ５２
が“Ｌ”レベルとなってＦＦ６１がセットされて信号Ｃ
５７が“Ｈ”レベルとなる。また時刻ｔ３１でＡＣＴが
印加されると、信号Ｃ５３が“Ｌ”レベルとなって切替
信号φＳＥＬが“Ｈ”レベルに変化する。そして、時刻
ｔ３３で制御信号φ２が“Ｈ”レベルになるが、このと
き制御信号φ１は“Ｌ”レベルであるため信号Ｃ５１は
“Ｈ”レベルとなるほか、切替信号φＳＥＬも“Ｈ”レ
ベルであるため、信号Ｃ５５が“Ｌ”レベルとなる。こ
のとき、ＰＲＥは印加されておらず信号Ｃ５２は“Ｈ”
レベルであるため、信号Ｃ５５が“Ｌ”レベルとなった
ことでＦＦ６１がリセットされて信号Ｃ５７は“Ｌ”レ
ベルとなる。このため、信号Ｃ５８は“Ｈ”レベルとな
り、このとき信号Ｃ５２，信号Ｃ５３は何れも“Ｈ”レ
ベルであるため、切替信号φＳＥＬは“Ｈ”レベルが維
持される。
【００４０】この後、時刻ｔ３４で制御信号φ１が
“Ｈ”レベルとなると、信号Ｃ５１が“Ｌ”レベルとな
って信号Ｃ５４，信号Ｃ５５はいずれも“Ｈ”レベルと
なる。このときＰＲＥは印加されていないため、ＦＦ６
１の状態に変化はなく信号Ｃ５７は“Ｌ”レベルのまま
であるため、信号Ｃ５８は“Ｈ”レベルとなる。このと
き、信号Ｃ５２，信号Ｃ５３はやはり“Ｈ”レベルであ
るため、切替信号φＳＥＬは“Ｈ”レベルのままとな
る。この後、時刻ｔ５２までは同じ動作の繰り返しとな
る。そして時刻ｔ５２に至ってＰＲＥが印加されると、
信号Ｃ５２が“Ｌ”レベルとなり、ＦＦ６１がセットさ
れて信号Ｃ５７が“Ｈ”レベルに変化する。また、信号
Ｃ５２が“Ｌ”レベルとなったことで、信号Ｃ５８のレ
ベルに依らず信号Ｃ５９が“Ｈ”レベルとなる。このと
きＡＣＴは印加されていないため信号Ｃ５３は“Ｈ”レ
ベルであることから、切替信号φＳＥＬは“Ｌ”レベル
に変化して、ＡＣＴが印加される前にＰＲＥが印加され
たときと同様の状態となる。
“Ｈ”レベルとなると、信号Ｃ５１が“Ｌ”レベルとな
って信号Ｃ５４，信号Ｃ５５はいずれも“Ｈ”レベルと
なる。このときＰＲＥは印加されていないため、ＦＦ６
１の状態に変化はなく信号Ｃ５７は“Ｌ”レベルのまま
であるため、信号Ｃ５８は“Ｈ”レベルとなる。このと
き、信号Ｃ５２，信号Ｃ５３はやはり“Ｈ”レベルであ
るため、切替信号φＳＥＬは“Ｈ”レベルのままとな
る。この後、時刻ｔ５２までは同じ動作の繰り返しとな
る。そして時刻ｔ５２に至ってＰＲＥが印加されると、
信号Ｃ５２が“Ｌ”レベルとなり、ＦＦ６１がセットさ
れて信号Ｃ５７が“Ｈ”レベルに変化する。また、信号
Ｃ５２が“Ｌ”レベルとなったことで、信号Ｃ５８のレ
ベルに依らず信号Ｃ５９が“Ｈ”レベルとなる。このと
きＡＣＴは印加されていないため信号Ｃ５３は“Ｈ”レ
ベルであることから、切替信号φＳＥＬは“Ｌ”レベル
に変化して、ＡＣＴが印加される前にＰＲＥが印加され
たときと同様の状態となる。
【００４１】以上の通り、本実施形態では、切替信号φ
ＳＥＬに従って制御信号φ１，制御信号φ２のうちの遅
い方の信号を選択して列アドレス制御信号φ３を生成し
ている。こうすることで、図３に示す動作モードと図４
に示す動作モードをＳＤＲＡＭ外部から意識してプログ
ラミングすることなく動作させられるようになる。ま
た、ＳＤＲＡＭ内部でもＡＣＴからＲＥＡＤまでのサイ
クル数をカウントすることなく動作できるようになって
いる。さらに、固定時間ｔＲＣＤそのものを行アドレス
制御回路１３内の待ち時間遅延回路に対する遅延時間と
して設定しているため、先行技術文献のように「時間ｔ
ＲＣＤ−１サイクル」の時間を設定する必要がない。こ
のため、ｔＲＣＤの測定時間とＡＣＴからセンス完了ま
での時間との間でプロセス特性・電源電圧特性・温度特
性を合わせることができる。したがって、動作マージン
を最小にした最適化設計が可能となる。
ＳＥＬに従って制御信号φ１，制御信号φ２のうちの遅
い方の信号を選択して列アドレス制御信号φ３を生成し
ている。こうすることで、図３に示す動作モードと図４
に示す動作モードをＳＤＲＡＭ外部から意識してプログ
ラミングすることなく動作させられるようになる。ま
た、ＳＤＲＡＭ内部でもＡＣＴからＲＥＡＤまでのサイ
クル数をカウントすることなく動作できるようになって
いる。さらに、固定時間ｔＲＣＤそのものを行アドレス
制御回路１３内の待ち時間遅延回路に対する遅延時間と
して設定しているため、先行技術文献のように「時間ｔ
ＲＣＤ−１サイクル」の時間を設定する必要がない。こ
のため、ｔＲＣＤの測定時間とＡＣＴからセンス完了ま
での時間との間でプロセス特性・電源電圧特性・温度特
性を合わせることができる。したがって、動作マージン
を最小にした最適化設計が可能となる。
【００４２】〔第２実施形態〕本実施形態によるＳＤＲ
ＡＭの構成は基本的に第１実施形態と同じであって、バ
ースト制御回路１９内における切替信号φＳＥＬの生成
条件だけが第１実施形態と異なっている。こうしたこと
から、本実施形態によるＳＤＲＡＭの構成を機能ブロッ
ク図は示していない。本実施形態では、制御信号φ１が
制御信号φ２よりも遅い場合（即ち、図４に示したよう
に制御信号φ１をもとに列アドレス制御信号φ３が生成
される場合）において、読み出し動作にギャップが生じ
たときに制御信号φ１をもとに列アドレス制御信号φ３
を生成していたところを制御信号φ２をもとに列アドレ
ス制御信号φ３を生成するように切り替えるものであ
る。図５は本実施形態において切替信号φＳＥＬを生成
するためにバースト制御回路１９内に設けられた回路ブ
ロックであって、第１実施形態と同じく、同図の詳細に
ついてはＳＤＲＡＭの全体動作を説明してから詳述する
ことにする。
ＡＭの構成は基本的に第１実施形態と同じであって、バ
ースト制御回路１９内における切替信号φＳＥＬの生成
条件だけが第１実施形態と異なっている。こうしたこと
から、本実施形態によるＳＤＲＡＭの構成を機能ブロッ
ク図は示していない。本実施形態では、制御信号φ１が
制御信号φ２よりも遅い場合（即ち、図４に示したよう
に制御信号φ１をもとに列アドレス制御信号φ３が生成
される場合）において、読み出し動作にギャップが生じ
たときに制御信号φ１をもとに列アドレス制御信号φ３
を生成していたところを制御信号φ２をもとに列アドレ
ス制御信号φ３を生成するように切り替えるものであ
る。図５は本実施形態において切替信号φＳＥＬを生成
するためにバースト制御回路１９内に設けられた回路ブ
ロックであって、第１実施形態と同じく、同図の詳細に
ついてはＳＤＲＡＭの全体動作を説明してから詳述する
ことにする。
【００４３】次に、図６に示すタイミングチャートを参
照して本実施形態によるＳＤＲＡＭの全体動作を説明す
る。まず、同図に示す時刻ｔ６１〜時刻ｔ６５における
ＳＤＲＡＭの動作は、図４（第１実施形態）の時刻ｔ３
１〜時刻ｔ４２におけるＳＤＲＡＭの動作と同じであっ
て、これ以後の動作が第１実施形態と異なっている。す
なわち、第１実施形態ではＡＣＴ後に最初にＲＥＡＤが
印加されてから２クロックサイクル後に２番目のＲＥＡ
Ｄが印加されていた。これに対し、本実施形態では最初
にＲＥＡＤが印加されてから３クロックサイクル後に２
番目のＲＥＡＤが印加されるタイミングとなっている。
つまり本実施形態では、１個のＲＥＡＤにつき２ビット
のバースト読み出しを行う場合に、ＲＥＡＤが印加され
てから次のＲＥＡＤが印加されるまでに３クロックサイ
クルあるために、読み出し動作において１クロックサイ
クル分のギャップが生じることになる。このため、第１
実施形態のように時刻ｔ６５でＲＥＡＤが印加されてい
れば制御信号φ２が時刻ｔ６６で生成されるはずのとこ
ろが、本実施形態では時刻ｔ６６で制御信号φ２が生成
されることはない。
照して本実施形態によるＳＤＲＡＭの全体動作を説明す
る。まず、同図に示す時刻ｔ６１〜時刻ｔ６５における
ＳＤＲＡＭの動作は、図４（第１実施形態）の時刻ｔ３
１〜時刻ｔ４２におけるＳＤＲＡＭの動作と同じであっ
て、これ以後の動作が第１実施形態と異なっている。す
なわち、第１実施形態ではＡＣＴ後に最初にＲＥＡＤが
印加されてから２クロックサイクル後に２番目のＲＥＡ
Ｄが印加されていた。これに対し、本実施形態では最初
にＲＥＡＤが印加されてから３クロックサイクル後に２
番目のＲＥＡＤが印加されるタイミングとなっている。
つまり本実施形態では、１個のＲＥＡＤにつき２ビット
のバースト読み出しを行う場合に、ＲＥＡＤが印加され
てから次のＲＥＡＤが印加されるまでに３クロックサイ
クルあるために、読み出し動作において１クロックサイ
クル分のギャップが生じることになる。このため、第１
実施形態のように時刻ｔ６５でＲＥＡＤが印加されてい
れば制御信号φ２が時刻ｔ６６で生成されるはずのとこ
ろが、本実施形態では時刻ｔ６６で制御信号φ２が生成
されることはない。
【００４４】その後、時刻ｔ６７になると、時刻ｔ６４
におけるクロックＣＬＫの立ち上がりから時間ｔＲＣＤ
が経過したことによって制御信号φ１が生成される。こ
のため、制御信号φ１が制御信号φ２よりも先行して検
出されることになり、バースト制御回路１９は時刻ｔ６
８で切替信号φＳＥＬを“Ｌ”レベルに変化させて、制
御信号φ２をもとに列アドレス制御信号φ３を生成する
ように切り替えを行う。このとき、バースト制御回路１
９からの切替信号φＳＥＬが行アドレス制御回路１３に
伝達されると、行アドレス制御回路１３は内部の待ち時
間遅延回路の動作を停止させるので、制御信号φ１はこ
れ以後生成されなくなる。その後、時刻ｔ６９において
２番目のＲＥＡＤが印加されたならば、これ以降の時刻
ｔ６９〜時刻ｔ７３における動作タイミングは、図３
（第１実施形態）における時刻ｔ１２〜時刻ｔ２２にお
けるのと同様であって、制御信号φ２をもとに列アドレ
ス制御信号φ３を生成しつつバースト読み出し動作が行
われてゆく。
におけるクロックＣＬＫの立ち上がりから時間ｔＲＣＤ
が経過したことによって制御信号φ１が生成される。こ
のため、制御信号φ１が制御信号φ２よりも先行して検
出されることになり、バースト制御回路１９は時刻ｔ６
８で切替信号φＳＥＬを“Ｌ”レベルに変化させて、制
御信号φ２をもとに列アドレス制御信号φ３を生成する
ように切り替えを行う。このとき、バースト制御回路１
９からの切替信号φＳＥＬが行アドレス制御回路１３に
伝達されると、行アドレス制御回路１３は内部の待ち時
間遅延回路の動作を停止させるので、制御信号φ１はこ
れ以後生成されなくなる。その後、時刻ｔ６９において
２番目のＲＥＡＤが印加されたならば、これ以降の時刻
ｔ６９〜時刻ｔ７３における動作タイミングは、図３
（第１実施形態）における時刻ｔ１２〜時刻ｔ２２にお
けるのと同様であって、制御信号φ２をもとに列アドレ
ス制御信号φ３を生成しつつバースト読み出し動作が行
われてゆく。
【００４５】最後に、図５に示した切替信号φＳＥＬの
生成するための回路ブロックについて説明する。同図に
おいて、符号７１〜７７は何れもインバータ，符号７８
〜８４は何れもＮＡＮＤゲート，符号８５〜８７はいず
れもＯＲゲートである。このうち、ＮＡＮＤゲート７
８，７９はＦＦ９０を構成し、ＮＡＮＤゲート８１，８
２はＦＦ９１を構成し、ＮＡＮＤゲート８３，８４はＦ
Ｆ９２を構成している。まず、初期化時点では図示しな
いリセット信号によってＦＦ９０〜ＦＦ９２が何れもリ
セットされているものとする。そして、第１実施形態で
も説明したようにＡＣＴを印加する前にＰＲＥを印加す
ると、信号Ｃ７１が“Ｌ”レベルになるとともに、この
時点ではＡＣＴが印加されていないことから信号Ｃ７２
は“Ｈ”レベルであり、さらにＦＦ９１はリセットされ
ていて信号Ｃ７６が“Ｈ”レベルであることから、ＦＦ
９０がリセットされて切替信号φＳＥＬが“Ｌ”レベル
に維持される。
生成するための回路ブロックについて説明する。同図に
おいて、符号７１〜７７は何れもインバータ，符号７８
〜８４は何れもＮＡＮＤゲート，符号８５〜８７はいず
れもＯＲゲートである。このうち、ＮＡＮＤゲート７
８，７９はＦＦ９０を構成し、ＮＡＮＤゲート８１，８
２はＦＦ９１を構成し、ＮＡＮＤゲート８３，８４はＦ
Ｆ９２を構成している。まず、初期化時点では図示しな
いリセット信号によってＦＦ９０〜ＦＦ９２が何れもリ
セットされているものとする。そして、第１実施形態で
も説明したようにＡＣＴを印加する前にＰＲＥを印加す
ると、信号Ｃ７１が“Ｌ”レベルになるとともに、この
時点ではＡＣＴが印加されていないことから信号Ｃ７２
は“Ｈ”レベルであり、さらにＦＦ９１はリセットされ
ていて信号Ｃ７６が“Ｈ”レベルであることから、ＦＦ
９０がリセットされて切替信号φＳＥＬが“Ｌ”レベル
に維持される。
【００４６】次に、時刻ｔ６１でＡＣＴが印加されて信
号Ｃ７２が“Ｌ”レベルになると、ＦＦ９０がセットさ
れて切替信号φＳＥＬが“Ｈ”レベルに変化する。この
とき、ＦＦ９２はリセットされているため信号Ｃ７７は
“Ｈ”レベルとなることからＯＲゲート８５の出力が
“Ｈ”レベルとなり、また、制御信号φ２が生成されて
いないので信号Ｃ８０が“Ｈ”レベルとなることから、
ＦＦ９１の状態に変化はなくリセットされたままであ
る。また、制御信号φ１も生成されていないために信号
Ｃ７３は“Ｈ”レベルであるとともに、制御信号φ２が
生成されていないため信号Ｃ７４は“Ｈ”レベルである
ことからＯＲゲート８６の信号は“Ｈ”レベルであり、
さらに、ＦＦ９１がリセットされたままであることから
信号Ｃ７６は“Ｈ”レベルになってＯＲゲート８７の出
力が“Ｈ”レベルとなる。これらの条件によって、結果
的にＦＦ９２がセットされることになる。
号Ｃ７２が“Ｌ”レベルになると、ＦＦ９０がセットさ
れて切替信号φＳＥＬが“Ｈ”レベルに変化する。この
とき、ＦＦ９２はリセットされているため信号Ｃ７７は
“Ｈ”レベルとなることからＯＲゲート８５の出力が
“Ｈ”レベルとなり、また、制御信号φ２が生成されて
いないので信号Ｃ８０が“Ｈ”レベルとなることから、
ＦＦ９１の状態に変化はなくリセットされたままであ
る。また、制御信号φ１も生成されていないために信号
Ｃ７３は“Ｈ”レベルであるとともに、制御信号φ２が
生成されていないため信号Ｃ７４は“Ｈ”レベルである
ことからＯＲゲート８６の信号は“Ｈ”レベルであり、
さらに、ＦＦ９１がリセットされたままであることから
信号Ｃ７６は“Ｈ”レベルになってＯＲゲート８７の出
力が“Ｈ”レベルとなる。これらの条件によって、結果
的にＦＦ９２がセットされることになる。
【００４７】次に、時刻ｔ６２で制御信号φ２が“Ｈ”
レベルとなると、このとき切替信号φＳＥＬは“Ｈ”レ
ベルであるほか、制御信号φ１が生成されていないため
信号Ｃ７３は“Ｈ”レベルであるから、信号Ｃ８０が
“Ｌ”レベルとなってＦＦ９１はセットされることにな
る。この結果、信号Ｃ７６が“Ｌ”レベルとなるため、
ＦＦ９０が再びセットされて切替信号φＳＥＬは“Ｈ”
レベルに維持される。また、制御信号φ２が“Ｈ”レベ
ルであるため信号Ｃ７４は“Ｌ”レベルとなり、切替信
号φＳＥＬが“Ｈ”レベルであるため信号Ｃ７５も
“Ｌ”レベルとなる。このためＯＲゲート８６の出力は
“Ｌ”レベルなるほか、このとき制御信号φ１が生成さ
れておらず信号Ｃ７３が“Ｈ”レベルであるから、結果
的にＦＦ９２はリセットされる。
レベルとなると、このとき切替信号φＳＥＬは“Ｈ”レ
ベルであるほか、制御信号φ１が生成されていないため
信号Ｃ７３は“Ｈ”レベルであるから、信号Ｃ８０が
“Ｌ”レベルとなってＦＦ９１はセットされることにな
る。この結果、信号Ｃ７６が“Ｌ”レベルとなるため、
ＦＦ９０が再びセットされて切替信号φＳＥＬは“Ｈ”
レベルに維持される。また、制御信号φ２が“Ｈ”レベ
ルであるため信号Ｃ７４は“Ｌ”レベルとなり、切替信
号φＳＥＬが“Ｈ”レベルであるため信号Ｃ７５も
“Ｌ”レベルとなる。このためＯＲゲート８６の出力は
“Ｌ”レベルなるほか、このとき制御信号φ１が生成さ
れておらず信号Ｃ７３が“Ｈ”レベルであるから、結果
的にＦＦ９２はリセットされる。
【００４８】次に、時刻ｔ６３で制御信号φ１が生成さ
れて信号Ｃ７３が“Ｌ”レベルとなるとＦＦ９２がセッ
トされる。また、信号Ｃ７３が“Ｌ”レベルとなるため
信号Ｃ８０が“Ｈ”レベルになるとともに、制御信号φ
１が“Ｈ”レベルであるためにＯＲゲート８５の出力も
“Ｈ”レベルとなって、ＦＦ９１の状態に変化はなくセ
ットされたままとなる。このため、信号Ｃ７６も“Ｌ”
レベルが維持されてＦＦ９０はセットされたままとな
り、切替信号φＳＥＬは“Ｈ”レベルに保たれる。この
後、制御信号φ１が“Ｈ”レベルから“Ｌ”レベルに戻
ると、例えば時刻ｔ６４におけるように、制御信号φ
１，制御信号φ２，信号ＰＲＥ，信号ＡＣＴが何れも
“Ｌ”レベルとなる。
れて信号Ｃ７３が“Ｌ”レベルとなるとＦＦ９２がセッ
トされる。また、信号Ｃ７３が“Ｌ”レベルとなるため
信号Ｃ８０が“Ｈ”レベルになるとともに、制御信号φ
１が“Ｈ”レベルであるためにＯＲゲート８５の出力も
“Ｈ”レベルとなって、ＦＦ９１の状態に変化はなくセ
ットされたままとなる。このため、信号Ｃ７６も“Ｌ”
レベルが維持されてＦＦ９０はセットされたままとな
り、切替信号φＳＥＬは“Ｈ”レベルに保たれる。この
後、制御信号φ１が“Ｈ”レベルから“Ｌ”レベルに戻
ると、例えば時刻ｔ６４におけるように、制御信号φ
１，制御信号φ２，信号ＰＲＥ，信号ＡＣＴが何れも
“Ｌ”レベルとなる。
【００４９】この場合、制御信号φ２が“Ｌ”レベルで
あるため、信号Ｃ７４が“Ｈ”レベルとなってＯＲゲー
ト８６の出力が“Ｈ”レベルとなるほか、この時点では
ＦＦ９１がセットされているため信号Ｃ７６は“Ｌ”レ
ベルであり、さらに制御信号φ１が“Ｌ”レベルである
ため信号Ｃ７３が“Ｈ”レベルであることから、ＦＦ９
２の状態に変化はなくセットされたままの状態となる。
その一方で、制御信号φ１が“Ｌ”レベルになってお
り、また、ＦＦ９２がセットされているため信号Ｃ７７
も“Ｌ”レベルとなっている。こうしたことからＯＲゲ
ート８５の出力が“Ｌ”レベルとなり、このとき制御信
号φ２は“Ｌ”レベルであるため信号Ｃ８０は“Ｈ”レ
ベルであるため、結果的にＦＦ９１はリセットされる。
あるため、信号Ｃ７４が“Ｈ”レベルとなってＯＲゲー
ト８６の出力が“Ｈ”レベルとなるほか、この時点では
ＦＦ９１がセットされているため信号Ｃ７６は“Ｌ”レ
ベルであり、さらに制御信号φ１が“Ｌ”レベルである
ため信号Ｃ７３が“Ｈ”レベルであることから、ＦＦ９
２の状態に変化はなくセットされたままの状態となる。
その一方で、制御信号φ１が“Ｌ”レベルになってお
り、また、ＦＦ９２がセットされているため信号Ｃ７７
も“Ｌ”レベルとなっている。こうしたことからＯＲゲ
ート８５の出力が“Ｌ”レベルとなり、このとき制御信
号φ２は“Ｌ”レベルであるため信号Ｃ８０は“Ｈ”レ
ベルであるため、結果的にＦＦ９１はリセットされる。
【００５０】なお、ＦＦ９１がリセットされたことで信
号Ｃ７６が“Ｈ”レベルとなるが、このとき先に述べた
ようにＯＲゲート８６の出力は“Ｈ”レベルであるた
め、ＮＡＮＤゲート８３の出力は“Ｌ”レベルであるか
ら、ＦＦ９２はセットされたままの状態で変化はない。
他方で、信号Ｃ７１，信号Ｃ７２，信号Ｃ７３は何れも
“Ｈ”レベルであり、ＦＦ９１がリセットされたため信
号Ｃ７６も“Ｈ”レベルとなることから、ＦＦ９１の状
態に変化はなくセットされたままとなって切替出力φＳ
ＥＬは“Ｈ”レベルのまま維持される。この後、制御信
号φ２，制御信号φ１が順次“Ｈ”レベルとなったのち
に両信号が“Ｌ”レベルの状態に戻るが、この場合の動
作は時刻ｔ６２〜時刻ｔ６４におけるのと同じである。
号Ｃ７６が“Ｈ”レベルとなるが、このとき先に述べた
ようにＯＲゲート８６の出力は“Ｈ”レベルであるた
め、ＮＡＮＤゲート８３の出力は“Ｌ”レベルであるか
ら、ＦＦ９２はセットされたままの状態で変化はない。
他方で、信号Ｃ７１，信号Ｃ７２，信号Ｃ７３は何れも
“Ｈ”レベルであり、ＦＦ９１がリセットされたため信
号Ｃ７６も“Ｈ”レベルとなることから、ＦＦ９１の状
態に変化はなくセットされたままとなって切替出力φＳ
ＥＬは“Ｈ”レベルのまま維持される。この後、制御信
号φ２，制御信号φ１が順次“Ｈ”レベルとなったのち
に両信号が“Ｌ”レベルの状態に戻るが、この場合の動
作は時刻ｔ６２〜時刻ｔ６４におけるのと同じである。
【００５１】次に、時刻ｔ６６で制御信号φ２が生成さ
れなければ、時刻ｔ６７で制御信号φ１が“Ｈ”レベル
となって制御信号φ１が２回連続して生成されたことに
なる。この場合、信号Ｃ７３が“Ｌ”レベルとなるため
ＦＦ９２は再びセットされることになる。一方、制御信
号φ１が“Ｈ”レベルであるためＯＲゲート８５の出力
は“Ｈ”レベルとなり、また、制御信号φ２が“Ｌ”レ
ベルであることから信号Ｃ８０は“Ｈ”レベルとなるこ
とから、ＦＦ９１の状態に変化はなくリセットされたま
まとなる。この結果、信号Ｃ７６は“Ｈ”レベルとな
り、このとき信号Ｃ７１，信号Ｃ７２は何れも“Ｈ”レ
ベルであるものの、信号Ｃ７３が“Ｌ”レベルであるた
め、結果的にＦＦ９０がリセットされて切替信号φＳＥ
Ｌは時刻ｔ６８で“Ｌ”レベルに切り替わる。
れなければ、時刻ｔ６７で制御信号φ１が“Ｈ”レベル
となって制御信号φ１が２回連続して生成されたことに
なる。この場合、信号Ｃ７３が“Ｌ”レベルとなるため
ＦＦ９２は再びセットされることになる。一方、制御信
号φ１が“Ｈ”レベルであるためＯＲゲート８５の出力
は“Ｈ”レベルとなり、また、制御信号φ２が“Ｌ”レ
ベルであることから信号Ｃ８０は“Ｈ”レベルとなるこ
とから、ＦＦ９１の状態に変化はなくリセットされたま
まとなる。この結果、信号Ｃ７６は“Ｈ”レベルとな
り、このとき信号Ｃ７１，信号Ｃ７２は何れも“Ｈ”レ
ベルであるものの、信号Ｃ７３が“Ｌ”レベルであるた
め、結果的にＦＦ９０がリセットされて切替信号φＳＥ
Ｌは時刻ｔ６８で“Ｌ”レベルに切り替わる。
【００５２】この後、時刻ｔ７０で制御信号φ２が生成
されることになる。このとき、切替信号φＳＥＬが
“Ｌ”レベルであるため信号Ｃ７５は“Ｈ”レベルであ
るからＯＲゲート８６の信号は“Ｈ”レベルとなり、ま
た、ＦＦ９１はリセットされているため信号Ｃ７６が
“Ｈ”レベルとなってＯＲゲート８７の信号も“Ｈ”レ
ベルとなる。このため、ＦＦ９２は再びセットされて信
号Ｃ７７は変わらず“Ｌ”レベルとなる。一方、切替信
号φＳＥＬが“Ｌ”レベルであることから信号Ｃ８０は
“Ｈ”レベルとなり、また、制御信号φ１が“Ｌ”レベ
ルであることと信号Ｃ７７が“Ｌ”レベルであることか
らＯＲゲート８５の出力が“Ｌ”レベルとなり、結果的
にＦＦ９１は再びリセットされる。これらの結果、信号
Ｃ７１，信号Ｃ７２，信号Ｃ７３，信号Ｃ７６が何れも
“Ｈ”レベルとなってＦＦ９０はリセットされたままと
なり、切替信号φＳＥＬは“Ｌ”レベルのまま維持され
る。この後、さらに制御信号φ２が生成されるが、その
場合の動作はいま述べた通りであって切替信号φＳＥＬ
は“Ｌ”レベルのままとなる。
されることになる。このとき、切替信号φＳＥＬが
“Ｌ”レベルであるため信号Ｃ７５は“Ｈ”レベルであ
るからＯＲゲート８６の信号は“Ｈ”レベルとなり、ま
た、ＦＦ９１はリセットされているため信号Ｃ７６が
“Ｈ”レベルとなってＯＲゲート８７の信号も“Ｈ”レ
ベルとなる。このため、ＦＦ９２は再びセットされて信
号Ｃ７７は変わらず“Ｌ”レベルとなる。一方、切替信
号φＳＥＬが“Ｌ”レベルであることから信号Ｃ８０は
“Ｈ”レベルとなり、また、制御信号φ１が“Ｌ”レベ
ルであることと信号Ｃ７７が“Ｌ”レベルであることか
らＯＲゲート８５の出力が“Ｌ”レベルとなり、結果的
にＦＦ９１は再びリセットされる。これらの結果、信号
Ｃ７１，信号Ｃ７２，信号Ｃ７３，信号Ｃ７６が何れも
“Ｈ”レベルとなってＦＦ９０はリセットされたままと
なり、切替信号φＳＥＬは“Ｌ”レベルのまま維持され
る。この後、さらに制御信号φ２が生成されるが、その
場合の動作はいま述べた通りであって切替信号φＳＥＬ
は“Ｌ”レベルのままとなる。
【００５３】ちなみに、制御信号φ１，制御信号φ２，
信号ＰＲＥ，信号ＡＣＴが何れも“Ｌ”レベルとなった
場合であるが、上述したようにＦＦ９１，ＦＦ９２が共
にセットされていた場合にはＦＦ９１がリセットされる
が、上述した説明のように、ＦＦ９１，ＦＦ９２の一方
がセットされて他方がリセットされている場合にはＦＦ
９０〜ＦＦ９２の状態に変化はないため、上述した説明
では敢えて説明していない。また、図３（第１実施形
態）に示した場合の動きは図６における時刻ｔ６５以降
と同じとなる。
信号ＰＲＥ，信号ＡＣＴが何れも“Ｌ”レベルとなった
場合であるが、上述したようにＦＦ９１，ＦＦ９２が共
にセットされていた場合にはＦＦ９１がリセットされる
が、上述した説明のように、ＦＦ９１，ＦＦ９２の一方
がセットされて他方がリセットされている場合にはＦＦ
９０〜ＦＦ９２の状態に変化はないため、上述した説明
では敢えて説明していない。また、図３（第１実施形
態）に示した場合の動きは図６における時刻ｔ６５以降
と同じとなる。
【００５４】以上説明したように、本実施形態では、読
み出しの無いサイクルが生じた場合には、この空きのサ
イクルを詰めてやるために、制御信号φ２から制御信号
φ１に切り替えを行っている。また、制御信号φ２へ切
り替えた後は、制御信号φ１を生成するための待ち時間
遅延回路を動作させておく必要がなくなるため、待ち時
間遅延回路の動作を停止させて消費電流を低減させてい
る。なお、図４に示したようにＲＥＡＤが２クロックサ
イクル毎に印加される場合には、本実施形態によるＳＤ
ＲＡＭの動作は第１実施形態のものと全く同じになる。
また、図３に示した場合については第１実施形態でも本
実施形態でも同じ動作となる。
み出しの無いサイクルが生じた場合には、この空きのサ
イクルを詰めてやるために、制御信号φ２から制御信号
φ１に切り替えを行っている。また、制御信号φ２へ切
り替えた後は、制御信号φ１を生成するための待ち時間
遅延回路を動作させておく必要がなくなるため、待ち時
間遅延回路の動作を停止させて消費電流を低減させてい
る。なお、図４に示したようにＲＥＡＤが２クロックサ
イクル毎に印加される場合には、本実施形態によるＳＤ
ＲＡＭの動作は第１実施形態のものと全く同じになる。
また、図３に示した場合については第１実施形態でも本
実施形態でも同じ動作となる。
【００５５】なお、上述した各実施形態では、リードコ
マンドに関するタイミングについてのみ説明したが、ラ
イトコマンドについても同様に本発明を適用することが
可能である。また、上述した各実施形態では本発明をＳ
ＤＲＡＭへ適用した事例について説明したが、本発明は
ＳＤＲＡＭのみに限定されるものではなく、アドレスマ
ルチプレクス方式の同期型メモリ全般に本発明を適用す
ることができる。特に、ダブルデータレートＳＤＲＡＭ
（ＤＤＲ−ＳＤＲＡＭ）ではデータ速度がクロックの速
度の倍となることから、クロック周波数が相対的に低く
かつレイテンシも小さくなるため、本発明を適用するこ
とによる効果はいっそう顕著なものとなる。
マンドに関するタイミングについてのみ説明したが、ラ
イトコマンドについても同様に本発明を適用することが
可能である。また、上述した各実施形態では本発明をＳ
ＤＲＡＭへ適用した事例について説明したが、本発明は
ＳＤＲＡＭのみに限定されるものではなく、アドレスマ
ルチプレクス方式の同期型メモリ全般に本発明を適用す
ることができる。特に、ダブルデータレートＳＤＲＡＭ
（ＤＤＲ−ＳＤＲＡＭ）ではデータ速度がクロックの速
度の倍となることから、クロック周波数が相対的に低く
かつレイテンシも小さくなるため、本発明を適用するこ
とによる効果はいっそう顕著なものとなる。
【００５６】
【発明の効果】以上説明したように、本発明では、行ア
ドレスを指定する命令にしたがって行われるメモリセル
アレイのセンス動作の完了に相当するときから生成され
る第１の制御信号と、列アドレスを指定すると共に読み
出しまたは書き込みの動作を指定する命令が供給された
ときから生成される第２の制御信号のうちの何れか遅い
信号によって第３の制御信号を生成し、該第３の制御信
号によって列アドレスをメモリセルアレイに供給してい
る。また、請求項２記載の発明では、第１の制御信号か
ら第３の制御信号を生成している場合であっても、読み
出し動作や書き込み動作にギャップが生じたときには第
１の制御信号から第２の制御信号に切り替えて、第３の
制御信号を生成するようにしている。これにより、ＲＡ
Ｓレイテンシのプログラミングをシステムに要求せずに
済むのに加えて、レイテンシ毎に遅延時間を設計する必
要が無くなるという効果がある。また、ｔＲＣＤの測定
時間とアクティブコマンドからアクセス完了に要するま
での時間との間でプロセス特性・電源電圧特性・温度特
性を合わせることができるため、動作マージンを最小と
した最適化設計が可能になる効果もある。また、請求項
３記載の発明では、第２の制御信号から第３の制御信号
を生成している間は第１の制御信号を生成させないよう
に制御している。これにより、第１の制御信号を予め設
定された時間だけ遅延させるのに必要となる遅延回路の
動作を停止させることができるため、その分、消費電流
を低減することができるという効果がある。
ドレスを指定する命令にしたがって行われるメモリセル
アレイのセンス動作の完了に相当するときから生成され
る第１の制御信号と、列アドレスを指定すると共に読み
出しまたは書き込みの動作を指定する命令が供給された
ときから生成される第２の制御信号のうちの何れか遅い
信号によって第３の制御信号を生成し、該第３の制御信
号によって列アドレスをメモリセルアレイに供給してい
る。また、請求項２記載の発明では、第１の制御信号か
ら第３の制御信号を生成している場合であっても、読み
出し動作や書き込み動作にギャップが生じたときには第
１の制御信号から第２の制御信号に切り替えて、第３の
制御信号を生成するようにしている。これにより、ＲＡ
Ｓレイテンシのプログラミングをシステムに要求せずに
済むのに加えて、レイテンシ毎に遅延時間を設計する必
要が無くなるという効果がある。また、ｔＲＣＤの測定
時間とアクティブコマンドからアクセス完了に要するま
での時間との間でプロセス特性・電源電圧特性・温度特
性を合わせることができるため、動作マージンを最小と
した最適化設計が可能になる効果もある。また、請求項
３記載の発明では、第２の制御信号から第３の制御信号
を生成している間は第１の制御信号を生成させないよう
に制御している。これにより、第１の制御信号を予め設
定された時間だけ遅延させるのに必要となる遅延回路の
動作を停止させることができるため、その分、消費電流
を低減することができるという効果がある。
【図１】 本発明の各実施形態によるＳＤＲＡＭの構成
を示すブロック図である。
を示すブロック図である。
【図２】 本発明の第１実施形態によるＳＤＲＡＭに設
けられたバースト制御回路において、列アドレス制御信
号φ３を制御信号φ１，制御信号φ２のいずれに基づい
て生成するかを決定するための切替信号φＳＥＬを生成
する回路ブロックの回路図である。
けられたバースト制御回路において、列アドレス制御信
号φ３を制御信号φ１，制御信号φ２のいずれに基づい
て生成するかを決定するための切替信号φＳＥＬを生成
する回路ブロックの回路図である。
【図３】 同実施形態において、制御信号φ１が制御信
号φ２に先行して検出される場合の動作を示すタイミン
グチャートである。
号φ２に先行して検出される場合の動作を示すタイミン
グチャートである。
【図４】 同実施形態において、制御信号φ２が制御信
号φ１に先行して検出される場合の動作を示すタイミン
グチャートである。
号φ１に先行して検出される場合の動作を示すタイミン
グチャートである。
【図５】 本発明の第２実施形態によるＳＤＲＡＭに設
けられたバースト制御回路において、切替信号φＳＥＬ
を生成する回路ブロックの回路図である。
けられたバースト制御回路において、切替信号φＳＥＬ
を生成する回路ブロックの回路図である。
【図６】 同実施形態において、制御信号φ１をもとに
列アドレス制御信号φ３が生成されていた状態で、読み
出しギャップが生じたために、制御信号φ２をもとに列
アドレス制御信号φ３が生成される状態に切り替わった
場合の動作を示すタイミングチャートである。
列アドレス制御信号φ３が生成されていた状態で、読み
出しギャップが生じたために、制御信号φ２をもとに列
アドレス制御信号φ３が生成される状態に切り替わった
場合の動作を示すタイミングチャートである。
【図７】 従来の技術によるＳＤＲＡＭの構成を示すブ
ロック図である。
ロック図である。
【図８】 従来の技術において、ＲＡＳレイテンシが
“４”，ＣＡＳレイテンシが“２”の場合の動作を示す
タイミングチャートである。
“４”，ＣＡＳレイテンシが“２”の場合の動作を示す
タイミングチャートである。
【図９】 従来の技術において、ＲＡＳレイテンシが
“３”，ＣＡＳレイテンシが“２”の場合の動作を示す
タイミングチャートである。
“３”，ＣＡＳレイテンシが“２”の場合の動作を示す
タイミングチャートである。
１〜７，３１…ゲート、８，９…クロック発生器、１０
…アドレスバッファ、１１…コマンドデコーダ、１２…
オートリフレッシュ制御回路、１３…行アドレス制御回
路、１４…バースト書込制御回路、１５…バースト読出
制御回路、１６…モードレジスタ、１７…行アドレスバ
ッファ、１８…列アドレスバッファ、１９…バースト制
御回路、２０…プリデコーダ・ラッチ、２１…行デコー
ダ、２２…メモリセルアレイ、２３…列デコーダ、２４
…センスアンプ、２５，２８…データアンプ、２６…書
込アンプ、２７…パイプライン制御回路、２９…データ
ラッチ、３０…データ出力バッファ、３２…データ入力
バッファ、φＳＥＬ…切替信号、φ１，φ２…制御信
号、φ３…列アドレス制御信号、Ａｊ，ＣＡｊ，ＣＡ１
０，ＣＡ１１，ＩＡｊ…アドレス、ＣＬＫ，ＩＣＬＫ…
クロック、ＣＫＥ…クロックイネーブル信号、ＤＱｋ…
データ、ＩＣＬＫＯＥ…出力用クロック信号、ＲＡ…リ
フレッシュアドレス、Ｒｂｕｓ，Ｒ／Ｗｂｕｓ，Ｗｂｕ
ｓ…バス、Ｗｏｒｄ…ワード線、Ｘｊ…行アドレス、Ｙ
ｊ…列アドレス、ＹＳＷ…列スイッチ
…アドレスバッファ、１１…コマンドデコーダ、１２…
オートリフレッシュ制御回路、１３…行アドレス制御回
路、１４…バースト書込制御回路、１５…バースト読出
制御回路、１６…モードレジスタ、１７…行アドレスバ
ッファ、１８…列アドレスバッファ、１９…バースト制
御回路、２０…プリデコーダ・ラッチ、２１…行デコー
ダ、２２…メモリセルアレイ、２３…列デコーダ、２４
…センスアンプ、２５，２８…データアンプ、２６…書
込アンプ、２７…パイプライン制御回路、２９…データ
ラッチ、３０…データ出力バッファ、３２…データ入力
バッファ、φＳＥＬ…切替信号、φ１，φ２…制御信
号、φ３…列アドレス制御信号、Ａｊ，ＣＡｊ，ＣＡ１
０，ＣＡ１１，ＩＡｊ…アドレス、ＣＬＫ，ＩＣＬＫ…
クロック、ＣＫＥ…クロックイネーブル信号、ＤＱｋ…
データ、ＩＣＬＫＯＥ…出力用クロック信号、ＲＡ…リ
フレッシュアドレス、Ｒｂｕｓ，Ｒ／Ｗｂｕｓ，Ｗｂｕ
ｓ…バス、Ｗｏｒｄ…ワード線、Ｘｊ…行アドレス、Ｙ
ｊ…列アドレス、ＹＳＷ…列スイッチ
Claims (3)
- 【請求項１】 メモリセルアレイ上のメモリセルを特定
する行アドレス及び列アドレスを指定する命令が時分割
されて順に供給される同期式半導体記憶装置において、 前記行アドレスを指定する命令にしたがって行われる前
記メモリセルアレイのセンス動作の完了に相当するとき
から第１の制御信号を生成する第１の信号生成手段と、前記列アドレスを指定すると共に読み出しまたは書き込
みの動作を指定する命令が供給されたときから 第２の制
御信号を生成する第２の信号生成手段と、 前記第１の制御信号及び前記第２の制御信号のうち何れ
か遅い信号によって第３の制御信号を生成する第３の信
号生成手段とを有し、 前記第３の制御信号によって前記列アドレスを前記メモ
リセルアレイに供給 することを特徴とする同期式半導体
記憶装置。 - 【請求項２】 前記第３の信号生成手段は、前記第１の
制御信号から前記第３の制御信号を生成しているとき
に、前記メモリセルアレイに対する読み出し動作又は書
き込み動作にギャップが生じたことを検出して、前記第
３の制御信号の生成元となる信号を前記第１の制御信号
から前記第２の制御信号に切り替えることを特徴とする
請求項１記載の同期式半導体記憶装置。 - 【請求項３】 前記第１の信号生成手段は、前記第３の
信号生成手段が前記第２の制御信号をもとに前記第３の
制御信号を生成している間は、前記第１の制御信号の生
成動作を停止させることを特徴とする請求項１又は２記
載の同期式半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01627399A JP3266127B2 (ja) | 1999-01-25 | 1999-01-25 | 同期式半導体記憶装置 |
| US09/489,943 US6144617A (en) | 1999-01-25 | 2000-01-24 | Synchronous semiconductor storage device |
| KR10-2000-0003456A KR100368778B1 (ko) | 1999-01-25 | 2000-01-25 | 동기식반도체저장장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01627399A JP3266127B2 (ja) | 1999-01-25 | 1999-01-25 | 同期式半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000215663A JP2000215663A (ja) | 2000-08-04 |
| JP3266127B2 true JP3266127B2 (ja) | 2002-03-18 |
Family
ID=11911951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01627399A Expired - Fee Related JP3266127B2 (ja) | 1999-01-25 | 1999-01-25 | 同期式半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6144617A (ja) |
| JP (1) | JP3266127B2 (ja) |
| KR (1) | KR100368778B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000163965A (ja) | 1998-11-27 | 2000-06-16 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| KR100324821B1 (ko) * | 1999-06-29 | 2002-02-28 | 박종섭 | 반도체 메모리 소자의 자동 리프레쉬 방법 및 장치 |
| US6826104B2 (en) * | 2000-03-24 | 2004-11-30 | Kabushiki Kaisha Toshiba | Synchronous semiconductor memory |
| US6327209B1 (en) * | 2000-08-30 | 2001-12-04 | Micron Technology, Inc. | Multi stage refresh control of a memory device |
| JP2002328744A (ja) * | 2001-04-27 | 2002-11-15 | Fujitsu Ltd | 半導体集積回路装置 |
| JP2003007056A (ja) | 2001-06-18 | 2003-01-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100445062B1 (ko) * | 2001-11-02 | 2004-08-21 | 주식회사 하이닉스반도체 | 반도체메모리장치의 클럭발생회로 |
| US6597628B1 (en) * | 2002-01-08 | 2003-07-22 | 3Dlabs, Inc., Ltd | Auto-disable receive control for DDR receive strobes |
| JP3800164B2 (ja) * | 2002-10-18 | 2006-07-26 | ソニー株式会社 | 情報処理装置、情報記憶装置、情報処理方法、及び情報処理プログラム |
| WO2004088667A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | 半導体メモリ |
| KR100766372B1 (ko) | 2005-11-29 | 2007-10-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 뱅크 제어장치 및 방법 |
| KR100881133B1 (ko) * | 2007-06-27 | 2009-02-02 | 주식회사 하이닉스반도체 | 컬럼 어드레스 제어 회로 |
| CN102257571A (zh) | 2009-01-12 | 2011-11-23 | 拉姆伯斯公司 | 具有多个功率模式的均步信号传输系统 |
| JP6493062B2 (ja) | 2015-07-24 | 2019-04-03 | ソニー株式会社 | メモリコントローラ、メモリシステムおよび情報処理システム |
| KR20190012571A (ko) * | 2017-07-27 | 2019-02-11 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE278984T1 (de) * | 1994-02-02 | 2004-10-15 | Advanced Micro Devices Inc | Leistungssteuerung in einem asynchronen sender/empfänger |
| US5544124A (en) * | 1995-03-13 | 1996-08-06 | Micron Technology, Inc. | Optimization circuitry and control for a synchronous memory device with programmable latency period |
| JPH1011966A (ja) * | 1996-06-27 | 1998-01-16 | Mitsubishi Electric Corp | 同期型半導体記憶装置および同期型メモリモジュール |
| JP3789173B2 (ja) * | 1996-07-22 | 2006-06-21 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置及び半導体記憶装置のアクセス方法 |
| JPH10228772A (ja) * | 1997-02-18 | 1998-08-25 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
-
1999
- 1999-01-25 JP JP01627399A patent/JP3266127B2/ja not_active Expired - Fee Related
-
2000
- 2000-01-24 US US09/489,943 patent/US6144617A/en not_active Expired - Lifetime
- 2000-01-25 KR KR10-2000-0003456A patent/KR100368778B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000215663A (ja) | 2000-08-04 |
| US6144617A (en) | 2000-11-07 |
| KR20000053606A (ko) | 2000-08-25 |
| KR100368778B1 (ko) | 2003-01-24 |
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