JP2001332090A - 半導体メモリ装置及びデータ伝送方法 - Google Patents
半導体メモリ装置及びデータ伝送方法Info
- Publication number
- JP2001332090A JP2001332090A JP2001090891A JP2001090891A JP2001332090A JP 2001332090 A JP2001332090 A JP 2001332090A JP 2001090891 A JP2001090891 A JP 2001090891A JP 2001090891 A JP2001090891 A JP 2001090891A JP 2001332090 A JP2001332090 A JP 2001332090A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cell
- semiconductor memory
- sense amplifier
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/107—Serial-parallel conversion of data or prefetch
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】メインデータラインの数を最小化することがで
きる先取り動作モード型同期半導体メモリ装置を提供す
るにある。 【解決手段】本発明は、データ伝送のためブロックセン
スアンプアレイとデータ出力バッファとの間に連結され
た複数のメインデータラインを持ち、一つの入出力ポー
トに対応して複数のメモリセルからリーとされた複数個
のセルデータを先取る半導体メモリ装置に関する。この
半導体メモリ装置は、パス及びラッチ部を有し、該パス
及びラッチ部は、前記メインデータラインの必要個数を
減らすため、前記ブロックセンスアンプアレイ内の対応
するブロックセンスアンプと連結されており、前記ブロ
ックセンスアンプからそれぞれ提供される前記複数個の
セルデータを並列に受信し、対応する一つのメインデー
タラインに時分割的に直列伝送する。
きる先取り動作モード型同期半導体メモリ装置を提供す
るにある。 【解決手段】本発明は、データ伝送のためブロックセン
スアンプアレイとデータ出力バッファとの間に連結され
た複数のメインデータラインを持ち、一つの入出力ポー
トに対応して複数のメモリセルからリーとされた複数個
のセルデータを先取る半導体メモリ装置に関する。この
半導体メモリ装置は、パス及びラッチ部を有し、該パス
及びラッチ部は、前記メインデータラインの必要個数を
減らすため、前記ブロックセンスアンプアレイ内の対応
するブロックセンスアンプと連結されており、前記ブロ
ックセンスアンプからそれぞれ提供される前記複数個の
セルデータを並列に受信し、対応する一つのメインデー
タラインに時分割的に直列伝送する。
Description
【０００１】
【発明の属する技術の分野】本発明は、半導体メモリ装
置に係り、例えば、メインデータラインの数を減らすこ
とができる先取り動作モード型同期半導体メモリ装置に
関する。
置に係り、例えば、メインデータラインの数を減らすこ
とができる先取り動作モード型同期半導体メモリ装置に
関する。
【０００２】
【従来の技術】コンピューター、通信及び産業部門に用
いられるコンピューターなどの電子的システムが大容量
化及び高速化されるのに伴って、より貯蔵能力が大きく
且つ高速動作機能をもつメモリが必要とされる。したが
って、そのような電子的システムに用いられる半導体メ
モリは、より高い集積率とデータ伝送率を有するべきで
ある。データ伝送率を高めるために本分野ではダブルデ
ータレート(double datarate)方式及びパイプラインバ
ースト(pipelined burst)方式が提案されてある。半導
体メモリにおいてそのような方式を実現するためには、
データの出力タイミングに先立って予めメモリセルから
データを内部的に読み取る先取り動作が必要である。例
えば、図５のようにシングルデータレートで動作する場
合とは異なって、図４のようにダブルデータレートで動
作する半導体メモリの場合は、一つの入出力I/Oポート
を通して少なくとも２個或いは４個以上のデータが一つ
のリード周期に連続的に出力されなければならない。そ
のためには一度に２個或いは４個以上のデータがメモリ
セルから予め読み取られて内部のラッチ回路にラッチさ
れてあるべきで、これらのデータはその出力のためのク
ロックが提供されたときに直ちに入出力ポートを通して
出力されるべきである。即ち、一つのリード周期に２個
のデータが出力されるダブルデータレートの場合、一つ
の周期の間に２度のリード動作を行うのは難しいため、
一つのI/O当たり数個のデータが先取りされる。
いられるコンピューターなどの電子的システムが大容量
化及び高速化されるのに伴って、より貯蔵能力が大きく
且つ高速動作機能をもつメモリが必要とされる。したが
って、そのような電子的システムに用いられる半導体メ
モリは、より高い集積率とデータ伝送率を有するべきで
ある。データ伝送率を高めるために本分野ではダブルデ
ータレート(double datarate)方式及びパイプラインバ
ースト(pipelined burst)方式が提案されてある。半導
体メモリにおいてそのような方式を実現するためには、
データの出力タイミングに先立って予めメモリセルから
データを内部的に読み取る先取り動作が必要である。例
えば、図５のようにシングルデータレートで動作する場
合とは異なって、図４のようにダブルデータレートで動
作する半導体メモリの場合は、一つの入出力I/Oポート
を通して少なくとも２個或いは４個以上のデータが一つ
のリード周期に連続的に出力されなければならない。そ
のためには一度に２個或いは４個以上のデータがメモリ
セルから予め読み取られて内部のラッチ回路にラッチさ
れてあるべきで、これらのデータはその出力のためのク
ロックが提供されたときに直ちに入出力ポートを通して
出力されるべきである。即ち、一つのリード周期に２個
のデータが出力されるダブルデータレートの場合、一つ
の周期の間に２度のリード動作を行うのは難しいため、
一つのI/O当たり数個のデータが先取りされる。
【０００３】このような先取り動作の実現における幾つ
かの問題を説明するため、図６に従来の半導体メモリ装
置のリード関連部がブロック図として図示されている。
即ち、メモリセルアレイはブロック単位に分けられ、そ
れぞれのメモリセルアレイブロック10〜10nにはブロッ
クセンスアンプアレイ20〜20nがそれぞれ対応して連結
される。一つのブロックセンスアンプアレイ20〜20nの
各々の複数の出力ラインはそれに対応する本数の複数の
メインデータラインL1〜Lnに順に連結される。そして、
一つのメインデータライン（例えば、L1）は複数のブロ
ックセンスアンプアレイ20〜20nの各々の１つの対応す
る出力ラインに連結される。複数のメインデータライン
L1〜Lnは複数のデータ出力バッファ30〜30nのうち対応
するデータ出力バッファに連結される。
かの問題を説明するため、図６に従来の半導体メモリ装
置のリード関連部がブロック図として図示されている。
即ち、メモリセルアレイはブロック単位に分けられ、そ
れぞれのメモリセルアレイブロック10〜10nにはブロッ
クセンスアンプアレイ20〜20nがそれぞれ対応して連結
される。一つのブロックセンスアンプアレイ20〜20nの
各々の複数の出力ラインはそれに対応する本数の複数の
メインデータラインL1〜Lnに順に連結される。そして、
一つのメインデータライン（例えば、L1）は複数のブロ
ックセンスアンプアレイ20〜20nの各々の１つの対応す
る出力ラインに連結される。複数のメインデータライン
L1〜Lnは複数のデータ出力バッファ30〜30nのうち対応
するデータ出力バッファに連結される。
【０００４】図６に示した構成によるデータリード動作
は以下の通りである。選択されたメモリセルアレイブロ
ック内のメモリセルから読み取られたデータは対応する
ブロックセンスアンプを通して増幅される。例えば、ブ
ロックセンスアンプアレイ20〜20nの一番目のセンスア
ンプ20が動作する場合、ブロックセンスアンプアレイ20
で増幅されたデータはメインデータラインL1を通してデ
ータ出力バッファ30に供給される。ダブルデータレート
方式では、データ出力のためのクロックが提供される以
前に他の経路を通してデータ出力バッファにデータが供
給されなければならない。しかし、図６の構造では使用
中のメインデータラインL1を通してはデータを伝送する
ことができないので、他のメインデータラインがさらに
必要とされることが分かる。
は以下の通りである。選択されたメモリセルアレイブロ
ック内のメモリセルから読み取られたデータは対応する
ブロックセンスアンプを通して増幅される。例えば、ブ
ロックセンスアンプアレイ20〜20nの一番目のセンスア
ンプ20が動作する場合、ブロックセンスアンプアレイ20
で増幅されたデータはメインデータラインL1を通してデ
ータ出力バッファ30に供給される。ダブルデータレート
方式では、データ出力のためのクロックが提供される以
前に他の経路を通してデータ出力バッファにデータが供
給されなければならない。しかし、図６の構造では使用
中のメインデータラインL1を通してはデータを伝送する
ことができないので、他のメインデータラインがさらに
必要とされることが分かる。
【０００５】
【発明が解決しようとする課題】このように、先取り方
式によりデータを取るためには、一つのI/O当たりの必
要なメインデータラインの個数が２倍或いは４倍とな
る。結局、先取り方式の実現のために増加されるメイン
データラインに起因して、チップ内の占有面積は大きく
なるという問題点があった。従って、これは製品原価を
上昇させる要因として作用する。また、２倍或いは４倍
のメインデータラインが一挙にハイまたはローレベルに
駆動されるように充電及び放電が行われなければならな
いので、ピーク電流が増加する。
式によりデータを取るためには、一つのI/O当たりの必
要なメインデータラインの個数が２倍或いは４倍とな
る。結局、先取り方式の実現のために増加されるメイン
データラインに起因して、チップ内の占有面積は大きく
なるという問題点があった。従って、これは製品原価を
上昇させる要因として作用する。また、２倍或いは４倍
のメインデータラインが一挙にハイまたはローレベルに
駆動されるように充電及び放電が行われなければならな
いので、ピーク電流が増加する。
【０００６】したがって、データラインの数を増加させ
ずに先取り方式の動作を実現して、チップサイズの増加
問題を解決し、ピーク電流を少なくするための適切な技
術が本分野で切実に要望されている。
ずに先取り方式の動作を実現して、チップサイズの増加
問題を解決し、ピーク電流を少なくするための適切な技
術が本分野で切実に要望されている。
【０００７】本発明の第１の目的は、このような問題を
解消することができる半導体装置を提供することにあ
る。
解消することができる半導体装置を提供することにあ
る。
【０００８】本発明の第２の目的は、先取り動作モード
をもつ同期半導体メモリ装置及びメインデータライン数
を減らすためのデータ伝送方法を提供することにある。
をもつ同期半導体メモリ装置及びメインデータライン数
を減らすためのデータ伝送方法を提供することにある。
【０００９】本発明の第３の目的は、先取り動作モード
を持ちながらメインデータライン数を最適に維持するこ
とができる同期半導体メモリ装置及びそれによるデータ
伝送方法を提供することにある。
を持ちながらメインデータライン数を最適に維持するこ
とができる同期半導体メモリ装置及びそれによるデータ
伝送方法を提供することにある。
【００１０】本発明の第４の目的は、チップのサイズ増
加及びピーク電流を最小化するダブルデータレート型半
導体メモリ装置及びその方法を提供することにある。
加及びピーク電流を最小化するダブルデータレート型半
導体メモリ装置及びその方法を提供することにある。
【００１１】本発明の第５の目的は、データラインの個
数を増加させずにも先取り方式の動作を具現できるステ
ーティックランダムアクセスメモリを提供することにあ
る。
数を増加させずにも先取り方式の動作を具現できるステ
ーティックランダムアクセスメモリを提供することにあ
る。
【００１２】
【課題を解決するための手段】このような目的を達成す
るため、データ伝送のためブロックセンスアンプアレイ
とデータ出力バッファとの間に連結された複数のメイン
データラインを有し、一つの入出力ポートについて複数
のメモリセルからリードされた複数個のセルデータを先
取りする半導体メモリ装置は、前記メインデータライン
の必要数を減らすため、前記ブロックセンスアンプアレ
イ内の対応するブロックセンスアンプと連結されてお
り、前記ブロックセンスアンプからそれぞれ提供される
前記複数個のセルデータを並列で受信し、対応する一つ
のメインデータラインに時分割的に直列伝送するパス及
びラッチ部を具備することを特徴とする。
るため、データ伝送のためブロックセンスアンプアレイ
とデータ出力バッファとの間に連結された複数のメイン
データラインを有し、一つの入出力ポートについて複数
のメモリセルからリードされた複数個のセルデータを先
取りする半導体メモリ装置は、前記メインデータライン
の必要数を減らすため、前記ブロックセンスアンプアレ
イ内の対応するブロックセンスアンプと連結されてお
り、前記ブロックセンスアンプからそれぞれ提供される
前記複数個のセルデータを並列で受信し、対応する一つ
のメインデータラインに時分割的に直列伝送するパス及
びラッチ部を具備することを特徴とする。
【００１３】本発明の構成によると、ブロックセンスア
ンプの後段に備えられたパス及びラッチ部により複数の
データは複数の回数に分けられて同一のメインデータラ
インに伝送される。
ンプの後段に備えられたパス及びラッチ部により複数の
データは複数の回数に分けられて同一のメインデータラ
インに伝送される。
【００１４】従って、一つのメインデータラインを通し
て複数のデータを時分割的に伝送することができるの
で、先取り方式の動作のときにもメインデータラインの
個数を増加させる必要がない。
て複数のデータを時分割的に伝送することができるの
で、先取り方式の動作のときにもメインデータラインの
個数を増加させる必要がない。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳しく説明する。図面において互いに同
一または類似した構成要素は説明及び理解の便意上同一
または類似した符号で記載する。
て図面を用いて詳しく説明する。図面において互いに同
一または類似した構成要素は説明及び理解の便意上同一
または類似した符号で記載する。
【００１６】図１は、本発明の一実施形態による半導体
メモリ装置のリード関連部のブロック図である。即ち、
図１に示すように、メモリセルアレイブロック10〜10
n、ブロックセンスアンプアレイ20〜20n、及びデータ出
力バッファ30〜30nは図６に示した構成と同一である
が、ブロックセンスアンプアレイ20〜20nの後段に設置
されたパス/ラッチ部40〜40nとそれに連結された複数の
メインデータラインL1〜Lnの構成が図６の構成と異な
る。ここで、パス/ラッチ部40〜40nはブロックセンスア
ンプアレイ20〜20n内の対応するブロックセンスアンプ
とそれぞれ連結される。パス/ラッチ部40〜40nはブロッ
クセンスアンプ20〜20nからそれぞれ提供される複数個
のセルデータを並列で受信し、対応する一つのメインデ
ータラインに時分割的に直列伝送する機能を行う。従っ
て、先取り方式の動作のときにもメインデータラインの
個数を増加する必要がない。
メモリ装置のリード関連部のブロック図である。即ち、
図１に示すように、メモリセルアレイブロック10〜10
n、ブロックセンスアンプアレイ20〜20n、及びデータ出
力バッファ30〜30nは図６に示した構成と同一である
が、ブロックセンスアンプアレイ20〜20nの後段に設置
されたパス/ラッチ部40〜40nとそれに連結された複数の
メインデータラインL1〜Lnの構成が図６の構成と異な
る。ここで、パス/ラッチ部40〜40nはブロックセンスア
ンプアレイ20〜20n内の対応するブロックセンスアンプ
とそれぞれ連結される。パス/ラッチ部40〜40nはブロッ
クセンスアンプ20〜20nからそれぞれ提供される複数個
のセルデータを並列で受信し、対応する一つのメインデ
ータラインに時分割的に直列伝送する機能を行う。従っ
て、先取り方式の動作のときにもメインデータラインの
個数を増加する必要がない。
【００１７】パス/ラッチ部40〜40nの各々の代表的な詳
細図を図２に示す。図２は、図１の各パス及びラッチ部
の詳細回路図で、２個のデータパスをもつ場合について
の構成例を示す。即ち、図２に示すように、パス及びラ
ッチ部40は、複数個のセルデータのうち対応するセルデ
ータをパス制御信号PASS1の第１論理に応じてそれぞれ
伝送する第1,2伝送ゲートPG1,PG2と、前記対応するセル
データをパス制御信号PASS1の第２論理に応じてそれぞ
れ伝送する第3,4伝送ゲートPG3,PG4と、第２または第３
伝送ゲートPG2,PG3に連結されて、これらから選択的に
供給さされるセルデータをラッチするラッチL1と、第１
及び第４伝送ゲートPG1,PG4から選択的に供給されるセ
ルデータを、制御信号として印加されるセル信号CELLの
第１論理に応じて、メインデータラインMDL（L1〜Lnの
うち該当するメインデータライン）に伝送する第５伝送
ゲートPG5と、セル信号CELLが第２論理状態を維持する
場合に、ラッチL1から出力されるラッチされたセルデー
タを、制御信号として印加されるラッチ信号LATCHの第
１論理に応じて、メインデータラインMDLに伝送する第
６伝送ゲートPG6と、から構成される。
細図を図２に示す。図２は、図１の各パス及びラッチ部
の詳細回路図で、２個のデータパスをもつ場合について
の構成例を示す。即ち、図２に示すように、パス及びラ
ッチ部40は、複数個のセルデータのうち対応するセルデ
ータをパス制御信号PASS1の第１論理に応じてそれぞれ
伝送する第1,2伝送ゲートPG1,PG2と、前記対応するセル
データをパス制御信号PASS1の第２論理に応じてそれぞ
れ伝送する第3,4伝送ゲートPG3,PG4と、第２または第３
伝送ゲートPG2,PG3に連結されて、これらから選択的に
供給さされるセルデータをラッチするラッチL1と、第１
及び第４伝送ゲートPG1,PG4から選択的に供給されるセ
ルデータを、制御信号として印加されるセル信号CELLの
第１論理に応じて、メインデータラインMDL（L1〜Lnの
うち該当するメインデータライン）に伝送する第５伝送
ゲートPG5と、セル信号CELLが第２論理状態を維持する
場合に、ラッチL1から出力されるラッチされたセルデー
タを、制御信号として印加されるラッチ信号LATCHの第
１論理に応じて、メインデータラインMDLに伝送する第
６伝送ゲートPG6と、から構成される。
【００１８】図２において、ブロックセンスアンプアレ
イから出力された後にパス及びラッチ部40に印加される
２個のデータのうちで真っ直ぐに出力されるデータは第
１伝送ゲートPG1と第５伝送ゲートPG5を経由する第１パ
スAを通してメインデータラインMDLに伝送され、その次
の半周期或いは次の周期に出力されるデータは第２伝送
ゲートPG2、ラッチL1及び第６伝送ゲートPG6を経由する
第２パスBを通してメインデータラインMDLに伝送され
る。より具体的には、ハイレベルのパス制御信号PASS1
が印加されると共にハイレベルの制御信号CELLが印加さ
れると、ブロックセンスアンプから出力されたデータIO
x-1は第１パスゲートPG1及び第５パスゲートPG5を順次
通過してメインデータラインMDLにそのまま印加され
る。
イから出力された後にパス及びラッチ部40に印加される
２個のデータのうちで真っ直ぐに出力されるデータは第
１伝送ゲートPG1と第５伝送ゲートPG5を経由する第１パ
スAを通してメインデータラインMDLに伝送され、その次
の半周期或いは次の周期に出力されるデータは第２伝送
ゲートPG2、ラッチL1及び第６伝送ゲートPG6を経由する
第２パスBを通してメインデータラインMDLに伝送され
る。より具体的には、ハイレベルのパス制御信号PASS1
が印加されると共にハイレベルの制御信号CELLが印加さ
れると、ブロックセンスアンプから出力されたデータIO
x-1は第１パスゲートPG1及び第５パスゲートPG5を順次
通過してメインデータラインMDLにそのまま印加され
る。
【００１９】一方、他のブロックセンスアンプから出力
されたデータIOx-2は第２パスゲートPG2を通過してラッ
チL1に印加される。ラッチL1に印加されたデータは制御
信号LATCHがハイレベルになるときまでラッチされ、前
記制御信号LATCHがハイレベルとなって第６パスゲートP
G6がオープンされるときに出力されてメインデータライ
ンMDLに印加される。ここで、リード動作の時に一番目
のシステムクロック周期（或いはその半周期）では制御
信号CELLがハイレベルで、かつ、制御信号LATCHがロー
レベルであり、次のシステムクロック周期（或いはその
半周期）では制御信号CELLがローレベルで、かつ、前記
制御信号LATCHがハイレベルとなる。従って、一つのメ
インデータラインMDLを通して二つの経路A,B上のデータ
をデータ出力バッファに伝送することができるようにな
る。一つのメインデータラインを通して二つの経路上の
データを伝送するとき、例えば、システムクロックの１
周期を半分に分けて使用するか、またはそれぞれ異なっ
た周期に分けて使用することにより、使用されるメイン
データラインの個数を減らすことができる。また、ピー
ク電流が減少される。
されたデータIOx-2は第２パスゲートPG2を通過してラッ
チL1に印加される。ラッチL1に印加されたデータは制御
信号LATCHがハイレベルになるときまでラッチされ、前
記制御信号LATCHがハイレベルとなって第６パスゲートP
G6がオープンされるときに出力されてメインデータライ
ンMDLに印加される。ここで、リード動作の時に一番目
のシステムクロック周期（或いはその半周期）では制御
信号CELLがハイレベルで、かつ、制御信号LATCHがロー
レベルであり、次のシステムクロック周期（或いはその
半周期）では制御信号CELLがローレベルで、かつ、前記
制御信号LATCHがハイレベルとなる。従って、一つのメ
インデータラインMDLを通して二つの経路A,B上のデータ
をデータ出力バッファに伝送することができるようにな
る。一つのメインデータラインを通して二つの経路上の
データを伝送するとき、例えば、システムクロックの１
周期を半分に分けて使用するか、またはそれぞれ異なっ
た周期に分けて使用することにより、使用されるメイン
データラインの個数を減らすことができる。また、ピー
ク電流が減少される。
【００２０】上記のような回路構成は、例えば、一つの
I/O当たりのデータ個数を二つ或いは四つとして先取り
される場合に適用及び応用が可能である。これを、以
下、詳しく説明する。
I/O当たりのデータ個数を二つ或いは四つとして先取り
される場合に適用及び応用が可能である。これを、以
下、詳しく説明する。
【００２１】まず、２ビット先取りをするDDR機能をも
つメモリ装置の場合について説明する。
つメモリ装置の場合について説明する。
【００２２】一つのメモリセルアレイブロックが９個の
I/Oから構成された場合を仮定する。通常のメモリ装置
では、各I/Oは、MDL/MDLBの対からなる２本のメインデ
ータラインで構成されているので、図１の場合には9×
２＝18個のデータラインが必要とされる。DDRの場合で
あれば、これの２倍になるので、36本のメインデータラ
インが必要とされる。これに対して、本実施形態のよう
なパス/ラッチ部（40〜40n）を備えることにより、メイ
ンデータラインの本数を半分に減らすことができる。
I/Oから構成された場合を仮定する。通常のメモリ装置
では、各I/Oは、MDL/MDLBの対からなる２本のメインデ
ータラインで構成されているので、図１の場合には9×
２＝18個のデータラインが必要とされる。DDRの場合で
あれば、これの２倍になるので、36本のメインデータラ
インが必要とされる。これに対して、本実施形態のよう
なパス/ラッチ部（40〜40n）を備えることにより、メイ
ンデータラインの本数を半分に減らすことができる。
【００２３】次に、４ビット先取りをするDDR機能をも
つメモリ装置の場合について説明する。基本的に、２周
期の間に４個のバーストデータを出す機能をもっている
メモリ装置の場合は二つの方法を適用可能である。第１
の方法では、半周期に一つずつデータを４回伝送するこ
とにより、18本（１組）のメインデータラインだけで実
現する。しかし、高速のメモリの場合にはそのような伝
送は難しくなる可能性がある。そこで、第２の方法で
は、36本（２組）のデータラインを設けて、これを利用
して１周期に２個のデータを伝送する。つまり、一度に
４個のデータを伝送しようとする場合、従来は72個のメ
インデータラインが必要とされたのを、上記の実施形態
のようなパス/ラッチ部（40〜40n）を設けることによ
り、36個のデータラインを減らすことが出きるようにな
る。
つメモリ装置の場合について説明する。基本的に、２周
期の間に４個のバーストデータを出す機能をもっている
メモリ装置の場合は二つの方法を適用可能である。第１
の方法では、半周期に一つずつデータを４回伝送するこ
とにより、18本（１組）のメインデータラインだけで実
現する。しかし、高速のメモリの場合にはそのような伝
送は難しくなる可能性がある。そこで、第２の方法で
は、36本（２組）のデータラインを設けて、これを利用
して１周期に２個のデータを伝送する。つまり、一度に
４個のデータを伝送しようとする場合、従来は72個のメ
インデータラインが必要とされたのを、上記の実施形態
のようなパス/ラッチ部（40〜40n）を設けることによ
り、36個のデータラインを減らすことが出きるようにな
る。
【００２４】また、2ビットまたは4ビット以上の先取り
をするSDR（１周期に一つのI/Oを通して１個のデータだ
けを出力する機能）メモリ装置の場合にも上記の本発明
の実施形態を適用することができる。この場合にはシス
テムクロックの周期毎に新しくメモリセルから読み取り
をしてデータを取ることも可能である。しかし、高速動
作においては、１周期が非常に短くいため、毎度読み取
り動作を行うことが難しい。そこで、１番目の周期のレ
イタンスを用いて図２の動作のように、一度に幾つかの
ビットのデータを読み取り、一つのデータずつメインデ
ータラインを通して出力する。この場合にも必要なメイ
ンデータラインの数を最小化できるようになる。
をするSDR（１周期に一つのI/Oを通して１個のデータだ
けを出力する機能）メモリ装置の場合にも上記の本発明
の実施形態を適用することができる。この場合にはシス
テムクロックの周期毎に新しくメモリセルから読み取り
をしてデータを取ることも可能である。しかし、高速動
作においては、１周期が非常に短くいため、毎度読み取
り動作を行うことが難しい。そこで、１番目の周期のレ
イタンスを用いて図２の動作のように、一度に幾つかの
ビットのデータを読み取り、一つのデータずつメインデ
ータラインを通して出力する。この場合にも必要なメイ
ンデータラインの数を最小化できるようになる。
【００２５】上記の三つの場合は全て図１と図２の構成
及びその応用構成により実現するのが可能である。ここ
で、制御信号LATCH及びLATCHBと、制御信号CELL,CELLB
の動作タイミング関係は適宜変更可能である。
及びその応用構成により実現するのが可能である。ここ
で、制御信号LATCH及びLATCHBと、制御信号CELL,CELLB
の動作タイミング関係は適宜変更可能である。
【００２６】４ビット先取りの場合は、図２に示したよ
うなデータパスを２個さらに追加して全部で４個のデー
タパスで各パス／ラッチ部を構成するか、または、２個
のデータパスで各パス／ラッチ部を構成して、図３に示
すようにデータ出力バッファ30〜30nを基準にメモリセ
ルアレイブロック、ブロックセンスアンプアレイ、及び
パス/ラッチ部が対称に配置された構造とし、メインデ
ータラインにそれぞれデータを伝送することができる。
うなデータパスを２個さらに追加して全部で４個のデー
タパスで各パス／ラッチ部を構成するか、または、２個
のデータパスで各パス／ラッチ部を構成して、図３に示
すようにデータ出力バッファ30〜30nを基準にメモリセ
ルアレイブロック、ブロックセンスアンプアレイ、及び
パス/ラッチ部が対称に配置された構造とし、メインデ
ータラインにそれぞれデータを伝送することができる。
【００２７】図３は、本発明の他の実施形態による半導
体メモリ装置のリード関連部のブロック図で、メモリセ
ルアレイブロック10〜10n、ブロックセンスアンプアレ
イ20〜20n及びパス/ラッチ部40〜40nに対して、データ
出力バッファ30〜30nを基準として、メモリセルアレイ
ブロック11〜11n、ブロックセンスアンプアレイ21〜21
n、及びパス/ラッチ部41〜41nがそれぞれ対称に配置さ
れた例を示している。図３のリード関連部は、各パス／
ラッチ部が２個のデータパスを備えており、４ビット先
取りを行う。ここで、パス/ラッチ部（40〜40n、41〜41
n）は対応するブロックセンスアンプからそれぞれ提供
される複数個のセルデータを並列で受信し、第１,２メ
インデータライン（MDL-1,MDL-2）のうち対応する一つ
のメインデータラインに時分割的に直列伝送する。従っ
て、図３に示す４ビット先取り方式のリード関連部にお
けるメインデータラインの個数は、図２に示す２ビット
先取り方式のリード関連部に比べて２倍になる。
体メモリ装置のリード関連部のブロック図で、メモリセ
ルアレイブロック10〜10n、ブロックセンスアンプアレ
イ20〜20n及びパス/ラッチ部40〜40nに対して、データ
出力バッファ30〜30nを基準として、メモリセルアレイ
ブロック11〜11n、ブロックセンスアンプアレイ21〜21
n、及びパス/ラッチ部41〜41nがそれぞれ対称に配置さ
れた例を示している。図３のリード関連部は、各パス／
ラッチ部が２個のデータパスを備えており、４ビット先
取りを行う。ここで、パス/ラッチ部（40〜40n、41〜41
n）は対応するブロックセンスアンプからそれぞれ提供
される複数個のセルデータを並列で受信し、第１,２メ
インデータライン（MDL-1,MDL-2）のうち対応する一つ
のメインデータラインに時分割的に直列伝送する。従っ
て、図３に示す４ビット先取り方式のリード関連部にお
けるメインデータラインの個数は、図２に示す２ビット
先取り方式のリード関連部に比べて２倍になる。
【００２８】そこで、本発明の実施例によると、メイン
データラインを減らすことができて生産原価を低減し、
チップ上で占有する面積を縮小ことができ、ピーク電流
を減少させることができるようになる。
データラインを減らすことができて生産原価を低減し、
チップ上で占有する面積を縮小ことができ、ピーク電流
を減少させることができるようになる。
【００２９】上記のように、本発明は、図面を参照して
例示的に説明されたが、本発明はこれらの例示に限定さ
れず、本発明には、本発明の技術的思想を逸脱しない範
囲内で本発明が属する技術分野の通常の知識をもつ者に
よりなされ得る多様な変形が含まれる。例えば、本発明
の範囲内で、図２内のデータパスを増減したり、ラッチ
及び伝送ゲートの連結関係を変更したりすることができ
ることは勿論である。
例示的に説明されたが、本発明はこれらの例示に限定さ
れず、本発明には、本発明の技術的思想を逸脱しない範
囲内で本発明が属する技術分野の通常の知識をもつ者に
よりなされ得る多様な変形が含まれる。例えば、本発明
の範囲内で、図２内のデータパスを増減したり、ラッチ
及び伝送ゲートの連結関係を変更したりすることができ
ることは勿論である。
【００３０】
【発明の効果】以上説明したように、ブロックセンスア
ンプからそれぞれ提供される複数個のセルデータを並列
で受信し、対応される一つのメインデータラインに時分
割的に直列伝送するパス及びラッチ部を具備する本発明
によると、メインデータラインの必要個数を減らしチッ
プの全体サイズ減らすことができ、また、ピーク電流を
低減することができる。従って、本発明は、より高集積
化され高速で動作する半導体メモリ装置に好適である。
ンプからそれぞれ提供される複数個のセルデータを並列
で受信し、対応される一つのメインデータラインに時分
割的に直列伝送するパス及びラッチ部を具備する本発明
によると、メインデータラインの必要個数を減らしチッ
プの全体サイズ減らすことができ、また、ピーク電流を
低減することができる。従って、本発明は、より高集積
化され高速で動作する半導体メモリ装置に好適である。
【図１】本発明の一実施形態による半導体メモリ装置の
リード関連部のブロック図である。
リード関連部のブロック図である。
【図２】図１におけるパス及びラッチ部の詳細回路図で
ある。
ある。
【図３】本発明の他の実施形態による半導体メモリ装置
のリード関連部のブロック図である。
のリード関連部のブロック図である。
【図４】一般のダブルデータレートの動作を示す波形図
である。
である。
【図５】一般のシングルデータレートの動作を示す波形
図である。
図である。
【図６】従来の半導体メモリ装置のリード関連部のブロ
ック図である。
ック図である。
Claims (8)
- 【請求項１】 データ伝送のためのブロックセンスアン
プアレイとデータ出力バッファとの間に連結された複数
のメインデータラインを有し、一つの入出力ポートにつ
いて複数のメモリセルから複数個のセルデータを先取り
する同期半導体メモリ装置において、 前記メインデータラインの必要数を減らすため、前記ブ
ロックセンスアンプアレイ内の対応するブロックセンス
アンプと連結されており、前記ブロックセンスアンプか
らそれぞれ提供される前記複数個のセルデータを、印加
される制御信号に応じて、並列で受信し対応する一つの
メインデータラインに時分割的に直列伝送するパス及び
ラッチ部を具備することを特徴とする同期半導体メモリ
装置。 - 【請求項２】 前記複数のセルデータが２個であり、前
記メインデータラインへの伝送は、システムクロックの
半周期の間に１個ずつ、２回行われることを特徴とする
請求項１に記載の同期半導体メモリ装置。 - 【請求項３】 前記複数個のセルデータが２個であり、
前記メインデータラインへの伝送は、システムクロック
の１周期の間に１個ずつ、２回行われることを特徴とす
る請求項１に記載の同期半導体メモリ装置。 - 【請求項４】 前記複数個のセルデータが４個であり、
前記メインデータラインへの伝送は、システムクロック
の１周期の間に４回行われることを特徴とする請求項１
に記載の同期半導体メモリ装置。 - 【請求項５】 前記複数個のセルデータが４個であり、
前記メインデータラインへの伝送は、システムクロック
の２周期の間に４回行われることを特徴とする請求項１
に記載の同期半導体メモリ装置。 - 【請求項６】 前記複数個のセルデータが２個であり、
前記パス及びラッチ部は、前記２個のセルデータをパス
制御信号の第１論理に応じてそれぞれ伝送する第1,2伝
送ゲートと、 前記２個のセルデータをパス制御信号の第２論理に応じ
てそれぞれ伝送する第3,4伝送ゲートと、 前記第２または第３伝送ゲートに連結されており、前記
第２及び第３伝送ゲートから選択的に提供されるセルデ
ータをラッチするラッチと、 前記第１及び第４伝送ゲートから選択的に提供されるセ
ルデータを、制御信号として印加されるセル信号の第１
論理に応じて、前記メインデータラインに伝送する第５
伝送ゲートと、 前記セル信号が第２論理状態を維持する場合に、前記ラ
ッチから出力される前記ラッチされたセルデータを、制
御信号として印加されるラッチ信号の第１論理に応じ
て、前記メインデータラインに伝送する第６伝送ゲート
と、 を備えることを特徴とする請求項１に記載の同期半導体
メモリ装置。 - 【請求項７】 データ伝送のためのブロックセンスアン
プアレイとデータ出力バッファとの間に連結された複数
のメインデータラインを有し、一つの入出力ポートにつ
いて複数のメモリセルから複数個のセルデータを先取り
する半導体メモリ装置であって、前記データ出力バッフ
ァを基準としてブロックセンスアンプアレイ及びメモリ
セルアレイブロックが対称に配置された構造を有する半
導体メモリ装置において、 ４ビット先取りを行うため、前記ブロックセンスアンプ
アレイ内の対応するブロックセンスアンプと連結されて
前記ブロックセンスアンプからそれぞれ提供される２個
のセルデータを並列で受信し、対応するそれぞれのメイ
ンデータラインに時分割的に直列伝送するパス及びラッ
チ部が前記データ出力バッファを基準として対称配置さ
れたことを特徴とする半導体メモリ装置。 - 【請求項８】 データ伝送のためのブロックセンスアン
プアレイとデータ出力バッファとの間に連結された複数
のメインデータラインを有し、一つの入出力ポートにつ
いて複数のメモリセルから複数個のセルデータを先取り
する同期半導体メモリ装置におけるデータ伝送方法であ
って、 前記ブロックセンスアンプアレイ内の対応するブロック
センスアンプからそれぞれ提供される前記複数個のセル
データを並列で受信する段階と、 前記受信した複数個のセルデータを制御信号に従って一
つのメインデータラインに時分割的に直列伝送する段階
と、 を有することを特徴とするデータ伝送方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000-27402 | 2000-05-22 | ||
| KR10-2000-0027402A KR100372247B1 (ko) | 2000-05-22 | 2000-05-22 | 프리페치 동작모드를 가지는 반도체 메모리 장치 및 메인데이터 라인수를 줄이기 위한 데이터 전송방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001332090A true JP2001332090A (ja) | 2001-11-30 |
| JP4828037B2 JP4828037B2 (ja) | 2011-11-30 |
Family
ID=19669531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001090891A Expired - Fee Related JP4828037B2 (ja) | 2000-05-22 | 2001-03-27 | 半導体メモリ装置及びデータ伝送方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6456551B2 (ja) |
| JP (1) | JP4828037B2 (ja) |
| KR (1) | KR100372247B1 (ja) |
| DE (1) | DE10058227B4 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005045846A1 (ja) * | 2003-11-06 | 2007-05-24 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｓｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 半導体記憶装置及びそのバースト動作方法 |
| US7755953B2 (en) | 2006-08-28 | 2010-07-13 | Elpida Memory, Inc. | Semiconductor memory device with minimum burst length bit transfer in parallel to and from a FIFO block |
| JP2012248267A (ja) * | 2001-03-21 | 2012-12-13 | Micron Technology Inc | 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421905B1 (ko) * | 2001-05-15 | 2004-03-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US6478231B1 (en) * | 2001-06-29 | 2002-11-12 | Hewlett Packard Company | Methods for reducing the number of interconnects to the PIRM memory module |
| KR100459726B1 (ko) * | 2002-10-05 | 2004-12-03 | 삼성전자주식회사 | 멀티-비트 프리페치 반도체 장치의 데이터 반전 회로 및데이터 반전 방법 |
| US6992506B2 (en) * | 2003-03-26 | 2006-01-31 | Samsung Electronics Co., Ltd. | Integrated circuit devices having data inversion circuits therein with multi-bit prefetch structures and methods of operating same |
| KR100518604B1 (ko) * | 2003-12-13 | 2005-10-04 | 삼성전자주식회사 | 데이터의 독출 간격에 따라 반전 처리 동작을 수행하는반도체 장치의 데이터 반전회로 및 데이터 반전방법 |
| US7170321B2 (en) * | 2004-08-27 | 2007-01-30 | Qortek, Inc. | Gate drive circuit with negative offset |
| US7342835B2 (en) * | 2005-04-14 | 2008-03-11 | Winbond Electronics Corp. | Memory device with pre-fetch circuit and pre-fetch method |
| KR100759780B1 (ko) | 2006-09-05 | 2007-09-20 | 삼성전자주식회사 | 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 입출력 방법 |
Citations (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0963263A (ja) * | 1995-08-25 | 1997-03-07 | Nec Corp | 半導体記憶装置 |
| JPH09223389A (ja) * | 1996-02-15 | 1997-08-26 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JPH09223394A (ja) * | 1995-12-29 | 1997-08-26 | Hyundai Electron Ind Co Ltd | 高速バーストリード／ライトのため帯域幅を増加させたデータバスライン構造を有する半導体メモリ装置 |
| JPH09231755A (ja) * | 1996-02-23 | 1997-09-05 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPH1040678A (ja) * | 1996-07-22 | 1998-02-13 | Nec Corp | 半導体記憶装置 |
| JPH10111828A (ja) * | 1996-09-27 | 1998-04-28 | Internatl Business Mach Corp <Ibm> | メモリシステム、データ転送方法 |
| JPH10134573A (ja) * | 1996-07-19 | 1998-05-22 | Hitachi Ltd | 半導体メモリ用のメインアンプ回路、半導体メモリ、および半導体メモリの製造方法 |
| JPH117764A (ja) * | 1997-04-25 | 1999-01-12 | Hyundai Electron Ind Co Ltd | シンクロナスｄｒａｍ |
| JPH11149775A (ja) * | 1994-06-28 | 1999-06-02 | Nec Corp | メモリ選択回路及び半導体メモリ装置 |
| JPH11195296A (ja) * | 1997-10-28 | 1999-07-21 | Toshiba Corp | 半導体記憶装置 |
| JPH11213668A (ja) * | 1998-01-23 | 1999-08-06 | Samsung Electronics Co Ltd | 同期式半導体メモリ装置及びその出力制御方法 |
| JPH11328963A (ja) * | 1998-04-02 | 1999-11-30 | Hyundai Electronics Ind Co Ltd | メモリ・システム、半導体メモリ装置およびシンクロナス・メモリ装置の動作方法 |
| JP2000011681A (ja) * | 1998-06-22 | 2000-01-14 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP2000057759A (ja) * | 1988-09-05 | 2000-02-25 | Seiko Epson Corp | 記録媒体駆動装置及びこれを備えた電子機器 |
| JP2000057769A (ja) * | 1998-06-03 | 2000-02-25 | Fujitsu Ltd | 半導体記憶装置及びデ―タバス制御方法 |
| JP2000113671A (ja) * | 1998-10-08 | 2000-04-21 | Fujitsu Ltd | ダブルレートの入出力回路を有するメモリデバイス |
| JP2000260181A (ja) * | 1999-03-08 | 2000-09-22 | Toshiba Corp | 同期型半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4450538A (en) * | 1978-12-23 | 1984-05-22 | Tokyo Shibaura Denki Kabushiki Kaisha | Address accessed memory device having parallel to serial conversion |
| JPS57150190A (en) * | 1981-02-27 | 1982-09-16 | Hitachi Ltd | Monolithic storage device |
| US4718039A (en) * | 1984-06-29 | 1988-01-05 | International Business Machines | Intermediate memory array with a parallel port and a buffered serial port |
| JPH0642196B2 (ja) * | 1988-06-09 | 1994-06-01 | 株式会社東芝 | 倍密度走査用ラインメモリ |
| TW293107B (ja) * | 1994-10-28 | 1996-12-11 | Matsushita Electric Ind Co Ltd | |
| JPH10255459A (ja) * | 1997-03-10 | 1998-09-25 | Mitsubishi Electric Corp | ラインメモリ |
| JP2001273773A (ja) * | 2000-03-27 | 2001-10-05 | Sanyo Electric Co Ltd | 半導体メモリ装置 |
-
2000
- 2000-05-22 KR KR10-2000-0027402A patent/KR100372247B1/ko active IP Right Grant
- 2000-11-17 DE DE10058227A patent/DE10058227B4/de not_active Expired - Lifetime
-
2001
- 2001-03-27 JP JP2001090891A patent/JP4828037B2/ja not_active Expired - Fee Related
- 2001-04-30 US US09/846,156 patent/US6456551B2/en not_active Expired - Lifetime
Patent Citations (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000057759A (ja) * | 1988-09-05 | 2000-02-25 | Seiko Epson Corp | 記録媒体駆動装置及びこれを備えた電子機器 |
| JPH11149775A (ja) * | 1994-06-28 | 1999-06-02 | Nec Corp | メモリ選択回路及び半導体メモリ装置 |
| JPH0963263A (ja) * | 1995-08-25 | 1997-03-07 | Nec Corp | 半導体記憶装置 |
| JPH09223394A (ja) * | 1995-12-29 | 1997-08-26 | Hyundai Electron Ind Co Ltd | 高速バーストリード／ライトのため帯域幅を増加させたデータバスライン構造を有する半導体メモリ装置 |
| JPH09223389A (ja) * | 1996-02-15 | 1997-08-26 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JPH09231755A (ja) * | 1996-02-23 | 1997-09-05 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPH10134573A (ja) * | 1996-07-19 | 1998-05-22 | Hitachi Ltd | 半導体メモリ用のメインアンプ回路、半導体メモリ、および半導体メモリの製造方法 |
| JPH1040678A (ja) * | 1996-07-22 | 1998-02-13 | Nec Corp | 半導体記憶装置 |
| JPH10111828A (ja) * | 1996-09-27 | 1998-04-28 | Internatl Business Mach Corp <Ibm> | メモリシステム、データ転送方法 |
| JPH117764A (ja) * | 1997-04-25 | 1999-01-12 | Hyundai Electron Ind Co Ltd | シンクロナスｄｒａｍ |
| JPH11195296A (ja) * | 1997-10-28 | 1999-07-21 | Toshiba Corp | 半導体記憶装置 |
| JPH11213668A (ja) * | 1998-01-23 | 1999-08-06 | Samsung Electronics Co Ltd | 同期式半導体メモリ装置及びその出力制御方法 |
| JPH11328963A (ja) * | 1998-04-02 | 1999-11-30 | Hyundai Electronics Ind Co Ltd | メモリ・システム、半導体メモリ装置およびシンクロナス・メモリ装置の動作方法 |
| JP2000057769A (ja) * | 1998-06-03 | 2000-02-25 | Fujitsu Ltd | 半導体記憶装置及びデ―タバス制御方法 |
| JP2000011681A (ja) * | 1998-06-22 | 2000-01-14 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP2000113671A (ja) * | 1998-10-08 | 2000-04-21 | Fujitsu Ltd | ダブルレートの入出力回路を有するメモリデバイス |
| JP2000260181A (ja) * | 1999-03-08 | 2000-09-22 | Toshiba Corp | 同期型半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012248267A (ja) * | 2001-03-21 | 2012-12-13 | Micron Technology Inc | 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法 |
| JPWO2005045846A1 (ja) * | 2003-11-06 | 2007-05-24 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｓｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 半導体記憶装置及びそのバースト動作方法 |
| JP4796390B2 (ja) * | 2003-11-06 | 2011-10-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体記憶装置 |
| US7755953B2 (en) | 2006-08-28 | 2010-07-13 | Elpida Memory, Inc. | Semiconductor memory device with minimum burst length bit transfer in parallel to and from a FIFO block |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4828037B2 (ja) | 2011-11-30 |
| KR100372247B1 (ko) | 2003-02-17 |
| DE10058227B4 (de) | 2008-07-17 |
| KR20010106584A (ko) | 2001-12-07 |
| US20010046176A1 (en) | 2001-11-29 |
| DE10058227A1 (de) | 2001-11-29 |
| US6456551B2 (en) | 2002-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5625163B2 (ja) | 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法 | |
| US7035962B1 (en) | Pipelined packet-oriented memory system having a unidirectional command and address bus and a bidirectional data bus | |
| US7215561B2 (en) | Semiconductor memory system having multiple system data buses | |
| KR101445013B1 (ko) | 직렬 및 병렬 모드를 갖는 메모리 시스템 및 방법 | |
| US6646955B2 (en) | Synchronous dynamic random access memory | |
| US20020023191A1 (en) | Semiconductor memory device and memory system using the same | |
| US6104663A (en) | Memory array with a simultaneous read or simultaneous write ports | |
| US20070088903A1 (en) | Memory module, memory system and method for controlling the memory system | |
| US7990798B2 (en) | Integrated circuit including a memory module having a plurality of memory banks | |
| US7965530B2 (en) | Memory modules and memory systems having the same | |
| JP2010073300A (ja) | 半導体メモリ装置 | |
| JP4828037B2 (ja) | 半導体メモリ装置及びデータ伝送方法 | |
| US5835446A (en) | Column decoder for semiconductor memory device with prefetch scheme | |
| WO1991002357A1 (en) | Nibble-mode dram solid state storage device | |
| CN110060721A (zh) | 一种动态随机存储器数据传输通道 | |
| US20070162689A1 (en) | Memory controller, memory module and memory system having the same, and method of controlling the memory system | |
| JPH07272479A (ja) | ビデオｒａｍ及びそのシリアルデータ出力方法 | |
| KR100438774B1 (ko) | 프리페취된 데이터 경로 로직 또는 회로에서 분산처리되는 프리페취된 데이터의 오더링을 가지는 메모리장치와 프리페취된 데이터를 오더링하는 방법 | |
| KR100297735B1 (ko) | 기능블록들의 효율적인 배치를 갖는 반도체 메모리장치 | |
| KR100696770B1 (ko) | 고속력 디램을 위한 프리패치 장치 | |
| US20060250881A1 (en) | Memory arrangement having a plurality of RAM chips | |
| CN209657808U (zh) | 一种动态随机存储器数据传输通道 | |
| KR100498448B1 (ko) | 데이터 버스 사이의 커플링을 최소화하는 동기식 반도체장치 및 방법 | |
| KR20050087014A (ko) | 다중화 출력 반도체 메모리장치 | |
| KR20030046128A (ko) | 레이턴시가 증가하더라도 칩 면적을 증가시키지 않고고주파에서 동작가능한 파이프라인 구조를 갖는 반도체메모리장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080307 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080612 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090407 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090707 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090710 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090908 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100914 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101213 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110816 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110914 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140922 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4828037 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |