CN209657808U - 一种动态随机存储器数据传输通道 - Google Patents

Abstract

本实用新型公开了一种数据传输通道的结构，特别是动态随机存储器数据传输通道，属于动态随机存储器设计技术领域。提供一种具备有效减小芯片布局面积，防止传输线悬空，便于设定初始值等优点的动态随机存储器数据传输通道。包括多条数据传输线，其特征是每条数据传输线由多个串行连接的双向缓冲器组成，每一组双向缓冲器对应一个存储块；其中串行连接的双向缓冲器由两个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器。与传统的串行连接的多个单向缓冲器形成的读写数据通道相比，具有减小芯片布局面积，防止传输线悬空，便于设定初始值等优点。

Description

一种动态随机存储器数据传输通道

技术领域

本实用新型公开了一种数据传输通道的结构，特别是动态随机存储器数据传输通道，属于动态随机存储器设计技术领域。

背景技术

动态随机存储器（DRAM），具有多个存储块的区域，这些存储块的区域可以称为存储核心。DRAM读操作的时候，需要将存储核心存储的数据读出并传输到输入输出（DQ）模块，再从DQ驱动数据到外部焊盘；DRAM写操作的时候，需要从外部焊盘输入数据，传输到DQ模块，DQ模块驱动数据到存储核心内。存储核心和DQ之间数据交互，就是通过数据读写数据通道来实现的。数据读写通道，通常是由多组传输线构成。

对于双数据速率（DDR）DRAM 而言，一般都会采用预取技术。最新的DDR3、DDR4、低功耗DDR3(LPDDR3)、低功耗DDR4(LPDDR4)均支持8比特的预取技术。通过预取技术，可以在不改变存储器架构的情况下，最大化数据传输速率。

上述的这些DRAM一次读写的操作过程中，存储核心与数据通道的数据交互比特数为 预取比特数与 I/O位宽的乘积。以LPDDR3为例，支持32位I/O，8比特预取，所以每次读写过程中存储核心与DQ的数据交互为256比特。每个比特对应一组传输线，一共需要256组传输线。而传统的传输线是由2根单独的数据读(DR)线和数据写(DW)线构成，这种结构增加了芯片的版图面积。

实用新型内容

本实用新型的目的是提供一种具备有效减小芯片布局面积，防止传输线悬空，便于设定初始值等优点的动态随机存储器数据传输通道。

本实用新型提供的动态随机存储器数据传输的多路读写数据通道包括多条传输线，每条传输线上有多个串行连接的双向缓冲器和锁存器。每个锁存器沿传输线连接在两个双向缓冲器之间。与传统的串行连接的多个单向缓冲器形成的读写数据通道相比，具有减小芯片布局面积，防止传输线悬空，设定初始值等优点。

本实用新型提供了存储器数据传输的多路读写数据通道，包括多条数据传输线。

每条数据传输线由多个串行连接的双向缓冲器形成，每一组双向缓冲器对应一个存储块。其中串行连接的双向缓冲器由2个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器。

数据传输线有读和写两个方向，读方向是从存储阵列将存储单元读出的一比特的数据传输到输入输出块；写方向是将外部焊盘输入的一比特的数据传输到存储阵列。

缓冲器一个实例包括与非门，或非门，P沟道金属氧化物半导体场效应晶体管（PMOS）以及N沟道金属氧化物半导体场效应晶体管（NMOS）。输入信号连接到与非门的第一输入，使能信号连接到非门的第二输入，与非门的输出连接到PMOS 的栅，输入信号连接到或非门的第一输入，使能信号的反相信号连接到或非门的第二输入，或非门的输出连接到NMOS的栅，PMOS 的漏端与NMOS 的漏端相互连接并连接到输出信号。

缓冲器的另一个实例：包括反相器、 第一PMOS 、第二PMOS、第一NMOS以及第二NMOS。输入信号连接到反相器的输入，反相器的输出连接到第二PMOS和第一NMOS的栅，使能信号的反相信号连接到第一PMOS的栅端，第一PMOS的漏端与第二PMOS的源端连接，第二PMOS的漏端与第一NMOS的漏端相互连接并连接到输出信号，第一NMOS的源端与第二NMOS的漏端连接，使能信号连接到第二NMOS的栅端。

缓冲器可以通过缓冲激活电路激活。

缓冲激活电路包括：包括串行连接第一或门、第二或门、第三或门、第四或门、第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器。第一或门、第二或门、第三或门、第四或门的每个输出分别连接到第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器，以激活或禁用各自的缓冲器。

本实用新型的另一种数据传输线实现方式是由多个串行连接的双向缓冲器形成，每两个双向缓冲器之间有一个锁存器，除此之外与前一个数据通路相同。

锁存器包括第一反相器和第二反相器，以及NMOS 。一个上电信号被加到NMOS 的栅上。NMOS 的漏端连接第一反相器的输入端和第二反相器的输出端，产生读写数据信号，用于各个数据读写通道的数据传输线。第一反相器的输出接到第二反相器的输入。

锁存器另一个实现方式：包括第一反相器和第二反相器，以及PMOS。上电信号被加到PMOS的栅上。PMOS的源连接第一反相器的输入端和第二反相器的输出端，产生读写数据信号，用于各个数据读写通道的数据传输线。第一反相器的输出接到第二反相器的输入。

锁存器另一个实现方式：包括反相器和与非门。上电信号被输入到与非门的第二个输入。反相器的输出被输入到与非门的第一个输入。反相器的输入和与非门的输出连接在一起，产生读写数据信号，应用于各数据读写通道的数据传输线。

锁存器另一个实现方式：包括反相器和或非门。上电信号被输入到或非门的第二个输入。反相器的输出被输入到或非门的第一个输入。反相器的输入和或非门的输出连接在一起，产生读写数据信号，应用于各数据读写通道的数据传输线。

一种动态随机存储器数据传输通道，包括多条数据传输线，其特征是

每条数据传输线由多个串行连接的双向缓冲器组成，每一组双向缓冲器对应一个存储块；其中串行连接的双向缓冲器由两个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器。

一种动态随机存储器数据传输通道，包括多条数据传输线；其特征是

每条数据传输线由多个串行连接的双向缓冲器组成，每两个双向缓冲器之间有一个锁存器，每一个双向缓冲器对应一个存储块。

所述的双向缓冲器由两个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器的输入。

所述的数据传输线有读和写两个方向，读方向是从存储阵列将存储单元读出的一比特的数据传输到输入输出块；写方向是将外部焊盘输入的一比特的数据传输到存储阵列。

所述的缓冲器包括与非门，或非门，PMOS以及NMOS。输入信号连接到与非门的第一输入，使能信号连接到非门的第二输入，与非门的输出连接到PMOS 的栅，输入信号连接到或非门的第一输入，使能信号的反相信号连接到或非门的第二输入，或非门的输出连接到NMOS的栅，PMOS 的漏端与NMOS 的漏端相互连接并连接到输出信号。

所述的缓冲器包括反相器、 第一PMOS 、第二PMOS、第一NMOS以及第二NMOS。输入信号连接到反相器的输入，反相器的输出连接到第二PMOS和第一NMOS的栅，使能信号的反相信号连接到第一PMOS的栅端，第一PMOS的漏端与第二PMOS的源端连接，第二PMOS的漏端与第一NMOS的漏端相互连接并连接到输出信号，第一NMOS的源端与第二NMOS的漏端连接，使能信号连接到第二NMOS的栅端。

所述的锁存器包括第一反相器和第二反相器，以及NMOS 。一个上电信号被加到NMOS 的栅上。NMOS 的漏端连接第一反相器的输入端和第二反相器的输出端，产生读写数据信号，用于各个数据读写通道的数据传输线。第一反相器的输出接到第二反相器的输入。

所述的锁存器还包括第一反相器和第二反相器，以及PMOS。上电信号被加到PMOS的栅上。PMOS的源连接第一反相器的输入端和第二反相器的输出端，产生读写数据信号，用于各个数据读写通道的数据传输线。第一反相器的输出接到第二反相器的输入。

所述的的锁存器包括反相器和与非门，上电信号被输入到与非门的第二输入，反相器的输出被输入到与非门的第一输入，反相器的输入和与非门的输出连接在一起，产生读写数据信号。

所述的锁存器包括反相器和或非门，上电信号被输入到或非门的第二输入，反相器的输出被输入到或非门的第一输入，反相器的输入和或非门的输出连接在一起，产生读写数据信号。

所述的缓冲器需要通过缓冲激活电路来激活。

所述的缓冲激活电路包括：包括串行连接第一或门、第二或门、第三或门、第四或门、第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器。第一或门、第二或门、第三或门、第四或门的每个输出分别连接到第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器，以激活或禁用各自的缓冲器。本实用新型提供的动态随机存储器数据传输通道的多路读写数据通道包括多条传输线，每条传输线上有多个串行连接的双向缓冲器和锁存器。每个锁存器沿传输线连接在两个双向缓冲器之间。与传统的串行连接的多个单向缓冲器形成的读写数据通道相比，具有减小芯片布局面积，防止传输线悬空，便于设定初始值等优点。

附图说明

附图1是传统的具有单向数据传输线的存储器结构框图。

附图2是本实用新型的具有双向数据传输线的存储器结构框图。

附图3、4是本实用新型的缓冲器电路图。

附图5是本实用新型的具有锁存器的双向数据线的存储器结构框图。

附图6-9是本实用新型的锁存器电路图。

附图10是本实用新型的存储器的缓冲激活电路的结构图。

具体实施方式

在以下实施例的详细描述中，引用了本文件中的附图，这些附图展示了特定的可以实践的实施例。

一个典型的DRAM可以包含八个或更多的存储块，例如存储块0、存储块1、存储块2、存储块3-7，这些存储块的区域可以称为存储核心。每个存储块可以包括位线、字线、存储单元、位线检测放大器、局部和全局行解码器、列解码器等。每个存储块都可以响应对该存储块的数据读/写命令。

实施例一

一种动态随机存储器数据传输通道，包括多条数据传输线，其特征是

每条数据传输线由多个串行连接的双向缓冲器组成，每一组双向缓冲器对应一个存储块；其中串行连接的双向缓冲器由两个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器。

所述的双向缓冲器由两个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器的输入。

所述的数据传输线有读和写两个方向，读方向是从存储阵列将存储单元读出的一比特的数据传输到输入输出块；写方向是将外部焊盘输入的一比特的数据传输到存储阵列。

所述的缓冲器包括与非门，或非门，PMOS以及NMOS。输入信号连接到与非门的第一输入，使能信号连接到非门的第二输入，与非门的输出连接到PMOS 的栅，输入信号连接到或非门的第一输入，使能信号的反相信号连接到或非门的第二输入，或非门的输出连接到NMOS的栅，PMOS 的漏端与NMOS 的漏端相互连接并连接到输出信号。

所述的缓冲器包括反相器、 第一PMOS 、第二PMOS、第一NMOS以及第二NMOS。输入信号连接到反相器的输入，反相器的输出连接到第二PMOS和第一NMOS的栅，使能信号的反相信号连接到第一PMOS的栅端，第一PMOS的漏端与第二PMOS的源端连接，第二PMOS的漏端与第一NMOS的漏端相互连接并连接到输出信号，第一NMOS的源端与第二NMOS的漏端连接，使能信号连接到第二NMOS的栅端。

所述的缓冲器需要通过缓冲激活电路来激活。

所述的缓冲激活电路包括：包括串行连接第一或门、第二或门、第三或门、第四或门、第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器。第一或门、第二或门、第三或门、第四或门、的每个输出分别连接到第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器，以激活或禁用各自的缓冲器。

实施例二

一种动态随机存储器数据传输通道，包括多条数据传输线；其特征是

每条数据传输线由多个串行连接的双向缓冲器组成，每两个双向缓冲器之间有一个锁存器，每一个双向缓冲器对应一个存储块。

所述的双向缓冲器由两个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器的输入。

所述的数据传输线有读和写两个方向，读方向是从存储阵列将存储单元读出的一比特的数据传输到输入输出块；写方向是将外部焊盘输入的一比特的数据传输到存储阵列。

所述的缓冲器包括与非门，或非门，PMOS以及NMOS。输入信号连接到与非门的第一输入，使能信号连接到非门的第二输入，与非门的输出连接到PMOS 的栅，输入信号连接到或非门的第一输入，使能信号的反相信号连接到或非门的第二输入，或非门的输出连接到NMOS的栅，PMOS 的漏端与NMOS 的漏端相互连接并连接到输出信号。

所述的缓冲器包括反相器、 第一PMOS 、第二PMOS、第一NMOS以及第二NMOS。输入信号连接到反相器的输入，反相器的输出连接到第二PMOS和第一NMOS的栅，使能信号的反相信号连接到第一PMOS的栅端，第一PMOS的漏端与第二PMOS的源端连接，第二PMOS的漏端与第一NMOS的漏端相互连接并连接到输出信号，第一NMOS的源端与第二NMOS的漏端连接，使能信号连接到第二NMOS的栅端。

所述的锁存器包括第一反相器和第二反相器，以及NMOS 。一个上电信号被加到NMOS 的栅上。NMOS 的漏端连接第一反相器的输入端和第二反相器的输出端，产生读写数据信号，用于各个数据读写通道的数据传输线。第一反相器的输出接到第二反相器的输入。

所述的锁存器还包括第一反相器和第二反相器，以及PMOS。上电信号被加到PMOS的栅上。PMOS的源连接第一反相器的输入端和第二反相器的输出端，产生读写数据信号，用于各个数据读写通道的数据传输线。第一反相器的输出接到第二反相器的输入。

所述的的锁存器包括反相器和与非门，上电信号被输入到与非门的第二输入，反相器的输出被输入到与非门的第一输入，反相器的输入和与非门的输出连接在一起，产生读写数据信号。

所述的锁存器包括反相器和或非门，上电信号被输入到或非门的第二输入，反相器的输出被输入到或非门的第一输入，反相器的输入和或非门的输出连接在一起，产生读写数据信号。

所述的缓冲器需要通过缓冲激活电路来激活。

所述的缓冲激活电路包括：包括串行连接第一或门、第二或门、第三或门、第四或门、第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器。第一或门、第二或门、第三或门、第四或门的每个输出分别连接到第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器，以激活或禁用各自的缓冲器。

上述两个实施例的具体电路说明如下：

图1 展示了传统的具有单向数据传输线的数据传输通道的存储器框图。为了方便说明，图中只显示了2组数据传输线，其它数据传输线未显示。DRAM中的每个存储块都可以通过存储阵列i到i+m，以及存储阵列j到j+n实现。例如,存储块0可以用存储阵列i实现, 存储块4可以用存储阵列j实现。存储块1可以用存储阵列i+1实现, 存储块5可以用存储阵列j+1实现,等等。传输线22a包括两个单向缓冲线，当发出DRAM读命令时，沿着指向输入输出块14的缓冲线(数据读线)DR<k>，用于将从存储块读出的数据位k传输到输入输出块14；当发出DRAM写命令时，沿着指向存储块的的缓冲线(数据写线) DW<k>，用于将从输入输出块14输入的数据位z传输到存储块。传输线22b包括两个单向缓冲线，对于指向输入输出块14的缓冲线DR<k+1>，用于将从存储块读出的数据位k+1传输到输入输出块14；对于指向存储块的的缓冲线DW<k+1>，用于将从输入输出块14输入的数据位z+1传输到存储块。每组单向数据传输线在版图上占用2条线的布局空间，如果需要传输的数据线比较多，则可能会增大芯片最终的面积。

图2展示了本实用新型的具有双向数据传输线的数据传输通道的存储器框图。为了方便说明，图中只显示了2组数据传输线，其它数据传输线未显示。与图1所示的单向数据传输线相比，每组双向数据传输线由多个串行连接的双向缓冲器实现，在版图上只占用1条线的布局空间，如数据传输线DRW<k>。其中串行连接的双向缓冲器由2个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器的输入。每一个串行连接的双向缓冲器可用于从对应的存储块读取数据或向对应的存储块写入数据。例如当发出DRAM读命令时，传输线22c可以通过来自每个存储阵列i到i+m或者j到j+n的缓冲线DRW<k>实现，用于将存储块的第k位数据传输到输入输出块14；串行连接的双向缓冲器22d可以通过来自每个存储阵列i到i+m或者j到j+n的缓冲线实现DRW<k+1>，用于将存储块的第k+1位数据传输到输入输出块14。

另外当发出DRAM写命令时，串行连接的双向缓冲器22c的另一个缓冲器线DRW<k>可以通过输入输出块14到每个存储阵列i到i+m，存储阵列j到j+n来实现，用于将外部焊盘输入的数据第z位从输入输出块14传输到存储块。另外，串行连接的双向缓冲器22d的另一个缓冲器线DRW<k+1>可以通过输入输出块14到每个存储阵列i到i+m，存储阵列j到j+n来实现，用于将外部焊盘输入的数据第z+1位从输入输出块14传输到存储块。根据存储块到输入输出块需要传输的比特数以及存储块的数量，本实用新型可以适应包括传输线数目和缓冲器数量的变化。

图3-4展示了本实用新型的缓冲器框图。缓冲器可由多种电路实现，举例说明这种电路，帮助理解本实用新型。

参考图3，缓冲器包括与非门25，或非门26，PMOS 27以及NMOS 28。输入信号In连接到与非门25的第一输入，使能信号EN连接到非门25的第二输入，与非门25的输出连接到PMOS 27的栅，输入信号In连接到或非门26的第一输入，使能信号EN的反相信号ENB连接到或非门26的第二输入，或非门26的输出连接到NMOS 28的栅，PMOS 27的漏端与NMOS 28的漏端相互连接并连接到输出信号Out。

参考图4，缓冲器包括反相器30、 PMOS 31、PMOS 32、NMOS 33以及NMOS 34。输入信号In连接到反相器30的输入，反相器30的输出连接到PMOS 32和NMOS 33的栅，或非门31的输出连接到NMOS 33的栅，使能信号EN的反相信号ENB连接到PMOS 31的栅端，PMOS 31的漏端与PMOS 32的源端连接，PMOS 32的漏端与NMOS 33的漏端相互连接并连接到输出信号Out，NMOS 33的源端与NMOS 34的漏端连接，使能信号EN连接到NMOS 31的栅端。

图5展示了本实用新型的具有带锁存器的双向数据线的存储器框图。在某些实施例中，串行连接的双向缓冲器22c和22d还可以包括锁存器42。每个锁存器42沿传输线连接在两个双向缓冲器之间，串行连接的双向缓冲器22c和22d。通过将各自的线路设置为高或低电压，锁存器42可以防止传输线悬空。锁存器42可由上电（pwrup#）信号控制，用于设置传输线在上电时的初始状态。

图6-9展示了本实用新型的锁存器电路。锁存器可由多种电路实现。可以使用不同的锁存器来保持缓冲器的电压特性，举例说明这种电路，帮助理解本实用新型。

参考图6，锁存器包括反相器50和52，以及NMOS 54。一个pwrup#信号被加到NMOS54的栅上。NMOS 54的漏端连接反相器50的输入端和反相器52的输出端，产生RW_Data信号，用于各个数据读写通道的数据传输线。反相器50的输出接到反相器52的输入。

如图7所示，锁存器包括反相器56和58，以及PMOS 60。pwrup#信号被加到PMOS 60的栅上。PMOS 60的源连接反相器56的输入端和反相器58的输出端，产生RW_Data信号，用于各个数据读写通道的数据传输线。反相器56的输出接到反相器58的输入。

参考图8，锁存器包括反相器62和与非门64。pwrup#信号被输入到与非门64的第二输入。反相器62的输出被输入到与非门64的第一输入。反相器62的输入和与非门64的输出连接在一起，产生RW_Data信号，应用于各数据读写通道的数据传输线。

参考图9，锁存器包括反相器66和或非门68。pwrup#信号被输入到或非门68的第二输入。反相器66的输出被输入到或非门68的第一输入。或非门68的输出连接到反相器66的输入，产生RW_Data信号，应用于各数据读写通道的数据传输线。

图10展示了本实用新型存储器的缓冲激活电路。缓冲器的使能信号可以由缓冲激活电路生成。一种缓冲器激活电路，包括串行连接或门71-74和数据读写通道80的缓冲器81-84。或门71-74的每个输出连接到缓冲器81-84之一，以激活或禁用各自的缓冲器81-84。基于串行连接的或门71-74，如果数据位1-4的其中一个是高的，该数据位对应的或门将输出高信号到它所连接的缓冲器。输出的高信号沿着串行连接的或门线传输，也沿着这条线路打开缓冲器。因此，或门所对应的缓冲器将被激活启用，并驱动高数据位从一个激活的缓冲器到下一个激活的缓冲器。

例如，假设数据位1、3、4为低，而数据位2高，那么或门72将输出一个高信号，因为它的输入是高数据位2。或门72将输出一个高信号到缓冲器82和或门73。高信号会沿或门链向下传播，包括或门73和74，并激活缓冲器83和84。另一个或门71和缓冲器81没有激活，因为数据位1为低。

本领域的普通技术人员可以根据不同存储器的设计和要求，增加或减少用于缓冲激活电路和数据读写通道的或门以及数据读写缓冲器的数量。此外，其他等效电路可用于实现本实用新型的缓冲器激活方法。

虽然本实用新型已经对某些实施例进行了描述，但需要理解的是，本实用新型并不局限于这些实施例。相反，本实用新型应被理解和解释在其最广泛的意义，正如权利要求所反映的。因此，这些权利要求应该理解为不仅包括在这里描述的设备、方法和系统，所有其他的和进一步的改变和修改，对于在这方面有普通技能的人而言，都是显而易见的。

Claims (12)

1.一种动态随机存储器数据传输通道，包括多条数据传输线，其特征是每条数据传输线由多个串行连接的双向缓冲器组成，每一组双向缓冲器对应一个存储块；其中串行连接的双向缓冲器由两个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器。

2.根据权利要求1所述的动态随机存储器数据传输通道，其特征是所述的双向缓冲器由两个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器的输入。

3.根据权利要求1所述的动态随机存储器数据传输通道，其特征是所述的数据传输线有读和写两个方向，读方向是从存储阵列将存储单元读出的一比特的数据传输到输入输出块；写方向是将外部焊盘输入的一比特的数据传输到存储阵列。

4.根据权利要求1所述的动态随机存储器数据传输通道，其特征是所述的缓冲器包括与非门，或非门，PMOS以及NMOS，输入信号连接到与非门的第一输入，使能信号连接到非门的第二输入，与非门的输出连接到PMOS 的栅，输入信号连接到或非门的第一输入，使能信号的反相信号连接到或非门的第二输入，或非门的输出连接到NMOS的栅，PMOS 的漏端与NMOS 的漏端相互连接并连接到输出信号。

5.根据权利要求1所述的动态随机存储器数据传输通道，其特征是所述的缓冲器包括反相器、第一PMOS 、第二PMOS、第一NMOS以及第二NMOS，输入信号连接到反相器的输入，反相器的输出连接到第二PMOS和第一NMOS的栅，使能信号的反相信号连接到第一PMOS的栅端，第一PMOS的漏端与第二PMOS的源端连接，第二PMOS的漏端与第一NMOS的漏端相互连接并连接到输出信号，第一NMOS的源端与第二NMOS的漏端连接，使能信号连接到第二NMOS的栅端。

6.根据权利要求1所述的动态随机存储器数据传输通道，其特征是所述的缓冲器需要通过缓冲激活电路来激活。

7.根据权利要求6所述的动态随机存储器数据传输通道，其特征是所述的缓冲激活电路包括：包括串行连接第一或门、第二或门、第三或门、第四或门、第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器，第一或门、第二或门、第三或门、第四或门的每个输出分别连接到第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器，以激活或禁用各自的缓冲器。

8.一种动态随机存储器数据传输通道，包括多条数据传输线；其特征是每条数据传输线由多个串行连接的双向缓冲器组成，每两个双向缓冲器之间有一个锁存器，每一个双向缓冲器对应一个存储块。

9.根据权利要求8所述的动态随机存储器数据传输通道，其特征是所述的锁存器包括第一反相器和第二反相器，以及NMOS ，一个上电信号被加到NMOS 的栅上，NMOS 的漏端连接第一反相器的输入端和第二反相器的输出端，产生读写数据信号，第一反相器的输出接到第二反相器的输入。

10.根据权利要求8所述的动态随机存储器数据传输通道，其特征是所述的锁存器还包括第一反相器和第二反相器，以及PMOS，上电信号被加到PMOS的栅上，PMOS的源连接第一反相器的输入端和第二反相器的输出端，产生读写数据信号，第一反相器的输出接到第二反相器的输入。

11.根据权利要求8所述的动态随机存储器数据传输通道，其特征是所述的锁存器包括反相器和与非门，上电信号被输入到与非门的第二输入，反相器的输出被输入到与非门的第一输入，反相器的输入和与非门的输出连接在一起，产生读写数据信号。

12.根据权利要求11所述的动态随机存储器数据传输通道，其特征是所述的锁存器包括反相器和或非门，上电信号被输入到或非门的第二输入，反相器的输出被输入到或非门的第一输入，反相器的输入和或非门的输出连接在一起，产生读写数据信号。