CN104113321A - 半导体集成电路 - Google Patents

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Abstract

本发明提供了一种根据本发明的示例性方面的半导体集成电路，包括：第一收发机和第二收发机，该第一收发机和第二收发机通过信号线执行数据的发送和接收。第一收发机包括：第一终端电路，该第一终端电路包括第一电阻器和第一开关，该第一电阻器被设置在第一电源端子和信号线之间，第一开关控制流过第一电阻器的电流被导通和截止；以及控制电路，该控制电路将第一控制信号输出到第一终端电路，使得当第一收发机接收数据时第一开关被接通，当第一收发机发送数据时第一开关被断开，并且当第一收发机在接收数据之后进一步接收另一数据时，在接收到数据之后的第一预定时段期间第一开关持续接通。

Description

半导体集成电路
本申请是分案申请，原案的国家申请号为201010279144.7，申请日为2010年9月8日，发明名称为“半导体集成电路”。
引用合并
本申请基于并且要求2009年9月8日提交的日本专利申请No.2009-206881的优先权的权益，其全部公开内容通过引用合并于此。
技术领域
本发明涉及半导体集成电路，并且更具体地，涉及适合于电源噪声降低的半导体集成电路。
背景技术
在半导体集成电路中，存在下述问题：当在用于收发机之间的数据传输的信号线上出现电源噪声时，不能准确地执行收发机之间的数据传输。为了降低电源噪声，已经要求降低信号线的阻抗。
因此，已经提供了例如ODT(片上终端)技术的对策来降低用于收发机的数据接收的信号线上的电源噪声(JEDEC标准，DDR2SDRAM规范JESD79-2E(JESD79-2D版本)，2008年4月，JEDEC固态技术协会)。具体地，用于在收发机之间双向发送数据的双向信号线被装备有终端电路，在每个收发机中，该终端电路在接收数据时切通ODT功能，并且不接收数据时切断ODT功能。
发明内容
然而，在现有技术中，在通过双向信号线在收发机之间进行数据传输的情况下，当作为数据接收侧的接收机电路在接收到数据之后切断ODT功能时，由于电源电压的突然波动而导致在双向信号线上出现电源噪声。当在电源噪声收敛之前接收机电路将ODT功能从关闭状态切换到开启状态以接收另一数据时，该另一数据受到电源噪声的影响。本发明人已经发现了现有技术中的问题，如上所述，不能准确地执行数据的发送和接收。
本发明的第一示例性方面是半导体集成电路，包括：
第一收发机和第二收发机，该第一收发机和第二收发机通过信号线执行数据的发送和接收，其中
第一收发机包括：
第一终端电路，该第一终端电路包括第一电阻器和第一开关，该第一电阻器被设置在第一电源端子和信号线之间，该第一开关控制流过第一电阻器的电流被导通和截止；以及
控制电路，该控制电路将第一控制信号输出到第一终端电路，使得当第一收发机接收数据时第一开关被接通，当第一收发机发送数据时第一开关被断开，并且当第一收发机在接收数据之后进一步接收另一数据时，在接收到该数据之后的第一预定时段期间，第一开关持续接通。
通过如上所述的电路结构，能够通过降低电源噪声来准确地执行数据的发送和接收。
根据本发明的示例性方面，能够提供一种能够准确地执行数据的发送和接收的半导体集成电路。
附图说明
结合附图从特定示例性实施例的以下描述中，以上和其它示例性方面、优点和特征将更加明显，在附图中：
图1图示了根据本发明的第一示例性实施例的半导体集成电路；
图2图示了根据本发明的第一示例性实施例的半导体集成电路；
图3是描绘根据本发明的第一示例性实施例的半导体集成电路的操作的时序图；以及
图4图示了根据本发明的第二示例性实施例的半导体集成电路。
具体实施方式
在下面参考附图来详细地描述本发明的具体示例性实施例。在附图中用相同的附图标记来表示相同的组件，并且为了解释的清楚，适当地省略重复的解释。
[第一示例性实施例]
参考附图，将描述根据本发明的第一示例性实施例的半导体集成电路。本发明能够应用于下述电路，该电路包括第一收发机、第二收发机以及用于在第一收发机和第二收发机之间双向地发送数据的信号线(在下文中，简称为“双向信号线”)，并且具有ODT功能。在该示例性实施例中，在下文中解释了以下情况，其中，图1中示出的电路包括Soc(片上系统)电路和SDRAM(同步动态随机存取存储器)电路，并且通过双向信号线在SoC电路和SDRAM之间执行数据传输。
图1图示了根据本发明的第一示例性实施例的半导体集成电路。图1中示出的电路包括SoC电路(第一收发机)100和SDRAM电路(第二收发机)101。以DDR(双数据速率)模式在SoC电路100和SDRAM电路101之间执行数据传输。
首先，将描述根据本发明的第一示例性实施例的半导体集成电路的电路结构。SoC电路100向SDRAM电路101输出2比特的时钟信号CK和作为时钟信号CK的差分信号的2比特的时钟信号CKB。SoC电路100进一步向SDRAM电路101输出包括用于SDRAM电路101的每个地址的命令的16比特的控制信号CMD。注意，SDRAM电路101接收与时钟信号CK和CKB同步的控制信号CMD。
在SoC电路100和SDRAM电路101之间双向地发送和接收32比特的数据DQ、4比特的选通信号DQS以及作为选通信号DQS的差分信号的4比特的选通信号DQSB中的每一个。作为SoC电路100和SDRAM电路101中的一个的接收机电路接收与选通信号DQS和DQSB同步的数据DQ。注意，上述信号名称还表示相应的信号线名称。
图2中示出的电路示出了作为选通信号线DQS[3:0]和DQSB[3:0]以及数据信号线DQ[31:0]中的一个的1比特双向信号线以及图1中示出的电路的相应的外围电路。在该示例性实施例中，在下文中解释其中1比特双向信号线是数据信号线DQ[0]的情况。如上所述，数据信号线DQ[0]被连接在SoC电路100和SDRAM101之间。
SoC电路100包括外部端子201、缓冲器202、缓冲器203、具有ODT功能的终端电路(第一终端电路)204、控制电路205以及反相器206，该控制电路205输出控制信号(第一控制信号)200以控制终端电路204的ODT功能被接通和断开。终端电路204包括电阻器(第一电阻器)207、电阻器208、开关(第一开关)209以及开关210。在该示例性实施例中，解释了其中开关209是P沟道MOS晶体管并且开关210是N沟道MOS晶体管的情况。
在SoC电路100中，数据信号线DQ[0]通过外部端子201被连接到缓冲器202的输入端子和缓冲器203的输出端子。
终端电路204被设置在外部端子201和缓冲器202之间。在终端电路204中，将开关209和电阻器207串联地连接在高电势侧电源端子VDD与位于连接外部端子201和缓冲器202的信号线上的结点N1之间。将开关210和电阻器208串联地连接在低电势侧电源端子VSS与结点N1之间。换言之，将开关209的源极端子连接到高电势侧电源端子VDD。将开关209的漏极端子连接到电阻器207的一个端子。将电阻器207的另一端子连接到电阻器208的一个端子。将电阻器208的另一端子连接到开关210的漏极端子。将开关210的源极端子连接到低电势侧电源端子VSS。将电阻器207的另一端子和电阻器208的一个端子共同地连接到结点N1。注意，可以互换(switch around)在高电势侧电源端子VDD和结点N1之间串联连接的开关209和电阻器207。类似地，可以互换在低电势侧电源端子VSS和结点N1之间串联连接的开关210和电阻器208。
将缓冲器202的输出端子连接到控制电路205的输入端子IN。将缓冲器203的输入端子连接到控制电路205的输出端子OUT。将控制电路205的输出端子C1连接到开关209的栅极端子，通过反相器206将控制电路205的输出端子C1连接到开关210的栅极端子。在其它的双向信号线中也采用这样的外围电路构造。注意，对这些双向信号线共同地设置控制电路205。
接下来，将描述根据本发明的第一示例性实施例的半导体集成电路的操作。在下文中解释其中SoC电路100接收(读取)从SDRAM101发送的诸如数据DQ以及选通信号DQS和DQSB的数据的情况。首先，SoC电路100向SDRAM电路101输出控制信号CMD。此后，例如，SDRAM电路101向SoC电路100发送存储在由控制信号CMD指定的地址的存储器区域中的数据DQ以及选通信号DQS和DQSB。在该情况下，从SDRAM电路101发送的数据DQ具有预定的突发长度。
SoC电路100通过相应的信号线、外部端子201以及缓冲器202接收从SDRAM电路101输出的每个信号。注意，SoC电路100接收与选通信号DQS和DQSB同步的数据DQ。将由SoC电路100接收到的数据DQ输入到控制电路205和其它的外围电路(未示出)。在SoC电路100开始发送控制信号CMD时的时间与SoC电路100开始接收相应的数据DQ时的时间之间的时段被称为读取时延(RL)。
当接收从SDRAM电路101发送的数据时，SoC电路100控制相应的终端电路204的ODT功能被接通以降低在数据信号线DQ和选通信号线DQS和DQSB上出现的电源噪声。具体地，SoC电路100基于来自控制电路205的控制信号(第一控制信号)200来控制设置在相应的终端电路204中的开关209和210被接通，并且将相应的信号线上的结点设定成预定电势(例如，高电势侧电源电压VDD的一半)。这使得SoC电路100能够通过降低包括在接收到的数据中的电源噪声来准确地接收数据。
在下文中解释其中SoC电路100向SDRAM电路101发送(写入)数据的情况。首先，SoC电路100向SDRAM电路101输出控制信号CMD。此后，SoC电路100向SDRAM电路101发送数据DQ以及选通信号DQS和DQSB。在该情况下，从SoC电路100发送的数据DQ具有预定的突发长度。
然后，SDRAM电路101接收与选通信号DQS和DQSB同步的数据DQ。例如，将数据DQ写入到由控制信号CMD指定的地址的存储器区域。在SoC电路100开始发送控制信号CMD时的时间与SoC电路100开始发送相应的数据DQ时的时间之间的时段被称为写入时延(WL)。
当向SDRAM电路101发送数据时，SoC电路100控制相应的终端电路204的ODT功能被断开。具体地，SoC电路100基于来自控制电路205的控制信号200来控制设置在相应的终端电路204中的开关209和210被断开，从而防止通过缓冲器203和外部端子201向SDRAM电路101发送的数据的电势衰减。这使得SoC电路100能够准确地发送数据。
以该方式，SoC电路100基于控制信号CMD在SoC电路100在其中接收从SDRAM电路101发送的数据的读取模式和SoC电路100在其中向SDRAM电路101发送数据的写入模式之间进行切换。注意，SoC电路100以预定的时间间隔输出具有与时钟信号CK的一个周期相对应的数据长度的控制信号CMD。
例如，SoC电路100以读取模式接收诸如数据DQ的数据或者以写入模式发送数据，并且在预定的时间间隔之后，以相同的模式接收或发送另一数据。替代地，SoC电路100以读取模式接收诸如数据DQ的数据或者以写入模式发送数据，并且在预定的时间间隔之后，以不同的模式接收或者发送另一数据。重复如上所述的数据发送和接收。
根据该示例性实施例的SoC电路100展示当SoC电路100以读取模式接收诸如数据DQ的数据，并且在预定的时间间隔之后，以读取模式再次接收另一数据时的特性。将参考图3来描述在该情况下的SoC电路100的操作。
首先，SoC电路100向SDRAM电路101输出控制信号CMD(由图3中所示的“A”指示并且在下文中被称为“读取命令A”)。然后，在读取时延RL的时段(图3中所示的“C”)之后，SDRAM电路101向SoC电路100发送具有预定突发长度的数据DQ(图3中所示的“D”)和相应的选通信号DQS和DQSB。
在该情况下，当通过双向数据信号线(数据信号线DQ以及选通信号线DQS和DQSB)接收数据时，SoC电路100控制相应的终端电路204的ODT功能被接通。
在输出读取命令A之后，在预定的时间间隔的时段(图3中所示的“B”)之后，SoC电路100输出读取命令E(图3中所示的“E”)。在读取时延RL的时段(图3中所示的“F”)之后，SDRAM电路101向SoC电路100发送具有预定的突发长度的数据DQ(图3中所示的“G”)以及相应的选通信号DQS和DQSB。
在该情况下，设置在SoC电路100中的控制电路205基于读取命令(A、E)的时段(B)、读取时延RL(C、F)以及数据DQ的突发长度(D，G)来计算其中没有发送数据DQ的时段(H)。基于由此获得的时段，控制电路205确定在其中没有发送数据DQ的时段(H)期间是否断开终端电路204的ODT功能。然后，控制电路205基于该确定的结果将控制信号200输出到终端电路204。当时段(H)小于或者等于预定阈值时，终端电路204使得ODT功能在时段(H)(图中所示的“I”)期间持续接通。当时段(H)超过预定阈值时，终端电路204在时段(H)期间断开ODT功能。
在重复读取模式的情况下，当终端电路204使得ODT功能在其中没有执行数据传输的时段的期间持续接通时，从ODT功能的开启状态到关闭状态的切换可能导致出现的电源噪声不会在与终端电路204相对应的双向信号线上出现。因此，SoC电路100能够通过降低在现有技术中已经成为问题的电源噪声来准确地接收数据。
在重复读取模式的情况下，当其中没有执行数据传输的时段(H)超过阈值时，在其中没有执行数据传输的时段期间终端电路204将ODT功能从开启状态切换到关闭状态。换言之，在足以收敛由于从ODT功能的开启状态到关闭状态的切换而导致的电源噪声的时段度过之后，SoC电路100能够再次控制终端电路204的ODT功能从关闭状态切换到开启状态。这使得SoC电路100能够通过降低电源噪声的效应来准确地接收数据。注意，只要在下一次数据接收开始时的时间之前电源噪声被收敛，就可以任意地确定从ODT功能的开启状态到关闭状态的切换的时序。
如上所述，在接收机电路(例如，SoC电路100)持续接收数据的情况下，根据本发明的该示例性实施例的半导体集成电路基于数据接收间隔控制接收机电路的ODT功能被接通和断开。换言之，根据该示例性实施例的半导体集成电路控制接收机电路的ODT功能持续开启或者从开启状态切换到关闭状态。这使得根据该示例性实施例的半导体集成电路能够通过降低电源噪声的效应来准确地执行数据的发送和接收。
[第二示例性实施例]
在第一示例性实施例中，已经解释了其中SoC电路100包括终端电路204的情况。同时，在该示例性实施例中，解释了其中SDRAM电路也包括终端电路的情况。
参考图4，与图2中示出的SDRAM电路101相对应的SDRAM电路102进一步包括终端电路(第二终端电路)215。图4示出了作为选通信号线DQS[3:0]和DQSB[3:0]以及数据信号线DQ[31:0]中的一个的1比特双向信号线和对应的外围电路。
图4中示出的电路包括SoC电路100和SDRAM电路102。SDRAM电路102包括SDRAM单元211、外部端子212、缓冲器213、缓冲器214、终端电路215以及反相器216。终端电路215包括电阻器(第二电阻器)217、电阻器218、开关(第二开关)219以及开关220。SoC电路100的电路结构和操作与第一示例性实施例的相同，因此省略其描述。关于与ODT功能相关联的并且设置在SDRAM电路102中的电路的连接和操作，将仅描述与SoC电路100不同的内容。
当接收从SoC电路100发送的数据时，SDRAM电路102控制相应的终端电路215的ODT功能被接通以降低在数据信号线DQ以及选通信号线DQS和DQSB上出现的电源噪声。具体地，SDRAM电路102基于来自控制电路205的控制信号(第二控制信号)221来控制设置在相应的终端电路215中的开关219和220被接通，并且将相应的信号线上的结点设定为预定的电势(例如，高电势侧电源端子VDD的一半)。这使得SDRAM电路102能够通过降低包括在接收到的数据中的电源噪声来准确地接收数据。
当向SoC电路100发送数据时，SDRAM电路102控制相应的终端电路215的ODT功能被断开。具体地，SDRAM电路102基于来自控制电路205的控制信号221来控制设置在相应的终端电路215中的开关219和220被断开，从而防止通过缓冲器214和外部端子212向SoC电路100发送的数据的电势被衰减。这使得SDRAM电路102能够准确地发送数据。另外，与ODT功能相关联的和设置在SDRAM电路102中的电路的连接和操作与第一示例性实施例的相同，因此省略其描述。
通过该电路构造，在通过双向信号在收发机之间进行数据传输的情况下，即使收发机中的任何一个作为接收机电路来操作，根据该示例性实施例的半导体集成电路也能够通过控制接收机电路的ODT功能来准确地执行数据的发送和接收。
注意，本发明不限于上述示例性实施例，但是在本发明的范围内能够适当地进行修改。例如，尽管上述示例性实施例已经描述了其中半导体集成电路包括单个SDRAM电路的示例，但是本发明不限于此。根据本发明的半导体集成电路还适用于包括多个SDRAM电路的电路构造。
尽管上述示例性实施例已经描述了下述示例，其中，当接收机电路(例如，SoC电路100)持续接收数据时，控制电路205基于诸如读取命令的地址命令的间隔、读取时延RL以及数据DQ的突发长度来输出控制信号(例如，控制信号200)，但是本发明不限于此。如果能够基于数据接收间隔来控制ODT功能，则本发明还适用于基于上述信息片段中的至少一个(例如，地址命令的间隔)来输出控制信号(例如，控制信号200)。
此外，终端电路不限于在上述示例性实施例中说明的电路。本发明还适用于包括在具有预定的电势(例如，高电势侧电源电压VDD的一半)的电源端子(第一电源端子)和相应的双向信号线上的结点之间串联连接的电阻器和开关的电路构造。
本领域的普通技术人员能够根据需要组合第一和第二示例性实施例。
虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将认识到，可以在所附的权利要求的精神和范围内通过各种修改来实践本发明，并且本发明并不限于上述示例。
此外，权利要求的范围不受上述示例性实施例的限制。
此外，应当注意，申请人希望涵盖所有权利要求要素的等同形式，即使其在后期的审查过程中被修改。

Claims (8)

1.一种半导体集成电路，包括：
第一收发机和第二收发机，所述第一收发机和所述第二收发机通过信号线执行数据的发送和接收，其中
所述第一收发机包括：
第一终端电路，所述第一终端电路包括第一电阻器和第一开关，所述第一电阻器被设置在第一电源端子和所述信号线之间，所述第一开关控制流过所述第一电阻器的电流被导通和截止；以及
控制电路，所述控制电路将第一控制信号输出到所述第一终端电路，使得当所述第一收发机接收数据时，所述第一开关被接通，当所述第一收发机发送数据时，所述第一开关被断开，并且当所述第一收发机在接收数据之后进一步接收另一数据时，在接收到所述数据之后的第一预定时段期间，所述第一开关持续接通，
其中，所述第一预定时段是基于所述第一收发机的数据接收间隔而决定的，所述数据接收间隔设置为使得由于所述第一开关被接通和断开而发生的电源噪声在接收所述另一数据之前被收敛。
2.一种存储器，包括：
外部端子，所述外部端子被配置成接收数据，并且在预定间隔之后继续接收另一数据；
终端电路，所述终端电路耦合到所述外部端子；以及
存储器单元，所述存储器单元通过所述终端电路耦合到所述外部端子；
其中，所述存储器接收控制信号，所述控制信号在所述间隔小于或等于预定阈值时切通所述终端电路的功能，并且在所述间隔超过所述预定阈值时切断所述功能。
3.根据权利要求2所述的存储器，其中，所述间隔是根据所述数据的读取时延和所述另一数据的读取时间来确定的。
4.根据权利要求3所述的存储器，其中，所述数据和所述另一数据分别具有预定的突发长度，并且所述间隔是根据所述突发长度来确定的。
5.根据权利要求2所述的存储器，其中，所述终端电路包括配置成接收所述控制信号的开关和耦合到所述开关的电阻器。
6.根据权利要求5所述的存储器，其中，所述终端电路进一步包括耦合到所述电阻器的另一电阻器以及耦合到所述另一电阻器的另一开关。
7.根据权利要求6所述的存储器，其中，所述电阻器和所述另一电阻器被串联耦合。
8.根据权利要求2所述的存储器，其中，所述存储器是SDRAM。
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