CN100594550C - 用于降低单片直流电源的片上终接电路、方法及存储系统 - Google Patents

用于降低单片直流电源的片上终接电路、方法及存储系统 Download PDF

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Abstract

提供最大限度减少单片直流电流消耗的ODT电路和方法及采用具有它们的存储器的存储系统，其中，ODT电路包括终接电压端口、数据I/O端口、第一终接电阻器、开关及终接使能信号产生电路。终接电压端口从稳压器或安装在存储器外的存储控制器接收终接电压；第一终接电阻器的一端连接到数据I/O端口；开关响应终接使能电压信号选择性地把终接电压端口连接到第一终接电阻器的另一端；终接使能信号产生电路在存储器写操作期间响应指示输入数据有效部分或当前周期不是读取周期的信号产生终接使能信号，还可响应来自模式寄存器组输出的信号产生终接使能信号；ODT电路可能包括第二终接电阻器，其一端连接到数据I/O端口而另一端连接到终接电压端口。

Description

用于降低单片直流电源的片上终接电路、方法及存储系统
相关申请
本发明依据35U.S.C.§119要求2002年11月20日在韩国知识产权局申请的韩国专利申请第2002-72478号的的国际优先权。
技术领域
本发明涉及一种存储器，尤其涉及一种用于存储器的片上(on-die)终接(此后被称为‘ODT’)电路及用于存储器的方法。
背景技术
同步存储器的操作速度的增长导致了对传输线终接的需求，所述传输线连接到在存储系统中的同步存储器的数据输入/输出引线。双倍数据率同步DRAM(“DDR SDRAM”)的接口是基于使用在诸如图1示出的存储器100的存储器外的终接电阻器R-term的端头(stub)系列终接收发机逻辑(“SSTL”)。除了终接电阻器R-term，还需要一个稳压器以产生终接电压Vtt，从而增加提速后的存储系统的开销。
如图2所示的一个接轨(rail to rail)ODT系统被提议用于通过消除对稳压器的需求以解决这个问题。该ODT系统包括一个包括终接电阻器R-term1和R-term2的存储器200，并且使用开关晶体管S1和S2控制终接电阻器R-term1和R-term2的连接。详细地说，当终接使能信号TE被激活(enable)到逻辑“高”时，连通晶体管S1和S2以激活ODT系统。然而，该ODT系统的缺点在于在激活ODT系统期间，在电源电压VDD和接地电压VSS中间形成一个电流路径，从而增加了单片DC电流的消耗。
在包括超过16条引线的DRAM的情况中，如果在每个引线安装一个ODT电路，当同时激活所有的ODT电路时电流量会很大。在这种情况下，电流量几乎和用于操作DRAM的电流等同。因此，DRAM的总体功率消耗显著增加。
发明内容
本发明提供了一种能够在最大程度上减少单片DC电流消耗的片上终接(“ODT”)电路和方法，以及采用具有这种ODT电路的同步存储器的存储系统。
根据本发明的一个方面，提供了一种在同步存储器中使用的ODT电路，该ODT电路包含：用于接收终接电压的终接电压端口；数据输入/输出(“I/O”)端口；第一终接电阻器，一端连接到数据I/O端口；以及开关，响应终接使能信号选择性地把第一终接电阻器的另一端连接到终接电压端口。
该ODT电路可能还包括终接使能信号产生电路，用于响应在同步存储器的写操作期间指示输入数据的有效部分或当前的周期不是读取周期的信号而产生终接使能信号，以及响应由模式寄存器组(“MRS”)输出的信号而产生终接使能信号。
当由MRS输出的信号被中断(disable)并且指示输入数据的有效部分或当前的周期不是读取周期的信号被激活时，终接使能信号被激活。并且，当由MRS输出的信号被激活时，不管指示输入数据的有效部分或指示当前的周期不是读取周期的信号如何，激活终接使能信号。
该ODT电路还包括一个第二终接电阻器，其一端连接到数据I/O端口而另一端连接到终接电压端口。
根据本发明的另一个方面，提供了一种同步存储器的ODT方法，包含：在同步存储器中安装一个终接电压端口，终接电压端口接收一个终接电压；在同步存储器中安装一个第一终接电阻器，所述第一终接电阻器一端连接到同步存储器的数据I/O端口；并且选择性地把第一终接电阻器的另一端连接到终接电压端口。
选择性地连接第一终接电阻器的另一端是在同步存储器的写操作期间在输入数据的有效部分执行的。并且，选择性地连接第一终接电阻器的另一端是在同步存储器的非读取操作周期执行的。并且，选择性地连接第一终接电阻器的另一端是在当包括在同步存储器中的MRS被设置在同步存储器之外时执行的。
该ODT方法还包括在同步存储器中安装一个第二终接电阻器，所述第二终接电阻器具有连接到数据I/O端口的一端和连接到终接电压端口的另一端。
根据本发明的另一个方面，提供了一种存储系统，包含：存储控制器；稳压器，用于产生终接电压；同步存储器，其连接到存储控制器和稳压器并且包括一个ODT电路。所述ODT电路包含：一个从稳压器接收终接电压的终接电压端口；一个数据I/O端口，用于从存储控制器接收输入数据或向存储控制器输出输出数据；一个第一终接电阻器，其一端连接到数据I/O端口；以及一个开关，其响应一个终接使能信号选择性地把第一终接电阻器的另一端连接到终接电压端口。
根据本发明的另一个方面，提供了一种存储系统，包含：存储控制器，其产生一个终接电压；同步存储器，其连接到存储控制器并且包括一个ODT电路。所述ODT电路包含：从存储控制器接收终接电压的终接电压端口；数据I/O端口，其从存储控制器接收输入数据或向存储控制器输出输出数据；第一终接电阻器，其一端连接到数据I/O端口；和一个开关，其响应一个终接使能信号选择性地把第一终接电阻器的另一端连接到终接电压端口。
根据本发明的另一个方面，提供了一种存储系统，包含：存储控制器；多个通过信道连接到存储控制器并且包括一个ODT电路的同步存储器，其中，ODT电路只有在离存储控制器最远的多个存储器中的至少一个中被激活并且在其他的存储器中被中断。
ODT电路包含：终接电压端口，其接收终接电压；数据I/O端口；第一终接电阻器，其一端连接到数据I/O端口；开关，用于响应激活的终接使能信号把终接电压端口连接到第一终接电阻器的另一端，其中，当安装在存储器中的MRS被设置并且ODT电路被激活时终接使能信号被激活。
附图说明
通过参考附图对本发明的优选实施例的详细说明，本发明的上面和其它的方面和优点将变得更加明显，其中：
图1是说明传统的外部ODT系统的电路图；
图2是说明传统的接轨ODT系统的电路图；
图3是说明根据本发明的实施例1的ODT系统的电路图；
图4是根据本发明的实施例1的终接使能信号产生电路的电路图；
图5是根据本发明的实施例2的终接使能信号产生电路的电路图；
图6是根据本发明的实施例2的ODT系统的电路图；
图7是根据本发明的采用包括一个ODT电路的同步存储器的存储系统的一个例子的方框图；
图8是根据本发明的采用包括一个ODT电路的同步存储器的存储系统的另一个例子的方框图；和
图9是根据本发明的采用由多个同步存储器共享的多点(multi-drop)网的存储系统的方框图，其中，每个同步存储器包括一个ODT电路。
具体实施方式
图3是根据本发明的实施例1的ODT系统的电路图。参照图3，该ODT系统包括在其中安装了终接电压端口VTP、终接电阻器R-term1和开关TM的同步存储器300。
终接电阻器R-term1的一端连接到数据输入/输出(“I/O”)端口DQ，而开关TM连接在终接电阻器R-term1的另一端和终接电压端口VTP之间。开关TM由传输门电路构成，并且响应一个终接使能信号TE选择性地把终接电阻器R-term1的另一端连接到终接电压端口VTP。在图3中，PM和NM分别表示输出缓冲器的拉升(pull-up)晶体管和拉降(pull-down)晶体管，而参考标号31表示输入缓冲器。
更具体地讲，使用开关TM，通过终接电压端口VTP输入的终接电压VTTP被施加在终接电阻器R-term1上，否则停止施加终接电压VTTP。这样，有可能选择性地控制连接到数据I/O端口DQ的传输线DB，即，数据总线的终接。终接阻值是开关TM的信道阻值与终接电阻R-term1的阻值的和。然而，开关TM的信道阻值可以是如此的小以至可以被认为忽略不计。
最好终接电压端口VTP的数量至少是1。即，通过终接电压端口VTP输入的终接电压VTTP必须作为同步信号和电流源，因此，终接电压端口VTP越多越好。一般来说，DRAM具有X4、X8、X16等的配置。于是，如果数据I/O端口DQ的数量增加了，终接电压端口VTP的数量也必须增加以便获得足够的信号完整性。在这种情况下，可以为每个数据I/O端口DQ安装一个终接电压端口或者可以为几个数据I/O端口DQ安装一个终接电压端口VTP。
可以使用只是在同步存储器的写操作期间输入输入数据的周期被激活的内部信号产生终接使能信号TE。否则，可以使用除了同步存储器的读取操作期间外都被连续激活的内部信号产生终接使能信号TE。如果需要，可以使用包括在同步存储器内的模式寄存器组(“MRS”)来产生终接使能信号TE。
图4是根据本发明的实施例1的终接使能信号产生电路(此后称为第一电路)的电路图。参照图4，第一电路包括或非门电路41、第一倒相器42、第二倒相器43、第一与非门电路44、第二与非门电路45和第三倒相器46。
或非门电路41接收信号WV或信号TRST并且接收MRS使能信号MRS-EN。在同步存储器的写操作期间，信号WV指示输入数据的一个有效部分，而信号TRST指示当前的周期不是读取周期。第一倒相器42对来自或非门电路41的信号输出倒相，而第二倒相器43对信号MRS_TE倒相。
第一与非门电路44接收MRS使能信号MRS-EN和从第二倒相器43输出的信号，而第二与非门电路45接收从第一倒相器42输出的信号和从第一与非门电路44输出的信号。第三倒相器46对从第二与非门电路45输出的信号倒相以最终产生终接使能信号TE。
信号WV在同步存储器中产生，并且只有在同步存储器的写操作期间输入输入数据时才被激活到逻辑‘高’。信号TRST也是在同步存储器中产生的，但是除了在同步存储器的读取操作期间以外都被持续激活到逻辑‘高’。一般来说，信号TRST是用作激活同步存储器的输出驱动器的使能信号的。
MRS使能信号MRS_EN是从安装在同步存储器中的MRS输出的信号，并且在MRS被从同步存储器外设置时被激活到逻辑‘高’。信号MRS_TE是用于在激活MRS使能信号MRS_EN期间传输线DB的终接的信号。
更具体地说，当指示输入数据有效部分的信号WV或指示当前的周期不是读取周期的信号TRST处于逻辑‘高’而MRS使能信号MRS_EN被中断为逻辑‘低’时，终接使能信号TE处于逻辑‘高’。随后，图3中所示的开关TM被连通以把终接电压端口VTP连接到终接电阻器R-term1，从而导致连接到数据I/O端口DQ的传输线DB的终接。
如果当MRS使能信号MRS_EN被激活到逻辑‘高’时信号MRS_TE处于逻辑‘高’，则终接使能信号TE处于逻辑‘高’。换句话说，当MRS使能信号MRS_EN和信号MRS_TE都在逻辑‘高’时，不管信号WV或信号TRST的电平如何，终接使能信号TE都被激活到逻辑‘高’，从而导致传输线DB的终接。
图5是根据本发明的实施例2的终接使能信号产生电路(此后称为“第二电路”)的电路图。参照图5，第二电路包括第一倒相器51、第一与非门电路52、第二与非门电路53和第二倒相器54。
第一倒相器51对信号MRS_TE倒相。第一与非门电路52接收信号WV或信号TRST，并且接收从第一倒相器51输出的信号。在同步存储器的写操作期间，信号WV指示输入数据的有效部分而信号TRST指示当前的周期不是一个读取周期。第二与非门电路53接收信号WV或TRST并接收从第一与非门电路52输出的信号。
更具体地说，如果信号WV或信号TRST处于逻辑‘低’，不管信号MRS_TE的电平如何，终接使能信号TE被中断为逻辑‘低’。如果信号WV或信号TRST处于逻辑‘高’，当信号MRS_TE处于逻辑‘高’时，终接使能信号TE被激活到逻辑‘高’，而当信号MRS_TE处于逻辑‘低’时，终接使能信号TE被中断为逻辑‘低’。
图6是根据本发明的实施例2的ODT系统的电路图。参照图6，当和根据本发明的实施例1的ODT系统相比较时，这个ODT系统还包括一个在存储器600中的第二终接电阻器R-term2。
第二终接电阻器R-term2的一端连接到数据I/O端口DQ，而另一端连接到终接电压端口VTP。这里，第二终接电阻器R-term2的阻值比第一终接电阻器R-term1的阻值大得多。
详细来说，如果传输线DB的终接只是在存储器60的写操作期间被激活，则传输线DB在除了读取周期、写周期之外，即，除了读取时间期间和写时间期间外是漂移(floated)的。然而，在新的写操作期间，需要预定的时间把传输线DB放置在终接的电平，于是拖累(weight down)了系统。
为了解决这个问题，根据实施例1的ODT系统假定传输线DB的终接在除读取周期的周期中被激活。然而，在这种情况下，如果存储控制器和存储器不停地执行写和读取操作，传输线DB可能会是漂移的，并且作为结果，传输线DB在某时(an instant of time)可能具有所不期望的电压电平。
于是，为防止传输线DB可能的漂移，根据本发明的实施例2的ODT系统还包括把数据I/O端口DQ持续连接到终接电压端口VTP的第二终接电阻器R-term2。如上所述，第二终接电阻器R-term2只被用于防止传输线DB的漂移并且于是具有一个比第一终接电阻器R-term1更大的阻值。
在根据实施例2的ODT系统中，当开关TM被接通以激活传输线DB的终接时，终接阻值变成一个在第一终接电阻器R-term1和第二终接电阻器R-term2之间的并联阻值。该并联阻值可能接近第一终接电阻器R-term1的阻值，这是由于第二终接电阻器R-term2的阻值远远大于第一终接电阻器R-term1的阻值。
图7是根据本发明的采用包括一个ODT电路751的同步存储器75的存储系统的一个例子的方框图。在图7的存储系统中，稳压器73产生一个终接电压VTTP。包括如图3或图6所示的ODT电路751的同步存储器75通过终接电压端口VTP接收由稳压器73产生的终接电压VTTP。
图8是根据本发明的采用包括一个ODT电路851的同步存储器85的存储系统的另一个例子的方框图。在图8的存储系统中，存储控制器81产生终接电压VTTP。包括ODT电路851的同步存储器85通过终接电压端口VTP接收由存储控制器81产生的终接电压VTTP。
图9是根据本发明的、采用由多个同步存储器92、......93和94共享的多点网络的存储系统的方框图，其中每个同步存储器包括一个ODT电路。最好在采用如图9所示的多点网络的存储系统中，ODT只是在离存储控制器91最远的存储器94中被激活，而在其他的存储器91、......和93中是中断的。因此，只有离存储控制器91最远的存储器94中的MRS才被设置，而不设置在其他存储器92、......和93中的MRS。
换句话说，在具有设置的MRS的存储器94中，信号MRS_EN和MRS_TE都处于逻辑‘高’，于是在图4中的终接使能信号产生电路中终接使能信号TE被激活到逻辑‘高’，从而激活ODT。然而，在其中没有设置MRS的每个存储器92，......和93中，信号MRS_EN和MRS_TE处于逻辑‘低’，于是终接使能信号TE被中断为逻辑‘低’，从而激活ODT。
在本公布中，图9的存储系统被这样构造以至只有存储器94的ODT才被激活。然而，如果需要，有可能建造一个存储系统，在其中离存储控制器91最远的至少一个存储器的ODT被激活。
而且，在图9中的存储系统中，存储器94的ODT的激活或中断决定于是否设置了MRS。可以制造一个存储系统以至每个存储器具有一个标识(“ID”)寄存器而不是一个MRS，并且该ID寄存器由存储控制器来设置以激活存储器的ODT。
如上所述，在根据本发明的一个ODT电路和ODT方法中，在激活ODT期间没有形成在电源电压VDD和接地电压VSS之间的电流路径，从而最大程度地减少了单片DC电流的消耗。
虽然参照优选实施例特定示出和说明了本发明，本领域的技术人员应当理解再不脱离由所附权利要求限定的本发明的精神和范围的情况下可以对本发明进行各种形式和细节上的修改。

Claims (20)

1.一种在同步存储器中使用的片上终接电路，该片上终接电路包含：
用于接收终接电压的终接电压端口；
数据输入/输出(“I/O”)端口；
第一终接电阻器，其一端连接到数据I/O端口；
开关，响应一个终接使能信号选择性地把第一终接电阻器的另一端连接到终接电压端口；和
终接使能信号产生电路，用于在同步存储器在写操作期间、响应指示输入数据的有效部分或指示当前周期不是读取周期的信号而产生终接使能信号，并且用于响应来自模式寄存器组输出的信号而产生终接使能信号。
2.如权利要求1所述的片上终接电路，其中，终接使能信号当由模式寄存器组输出的信号被中断并且当指示输入数据的有效部分或指示当前的周期并非读取周期的信号被激活时而被激活。
3.如权利要求1所述的片上终接电路，其中，终接使能信号当由模式寄存器组输出的信号被激活时而被激活，而不管由模式寄存器组输出的指示输入数据的有效部分或指示当前的周期不是读取周期的信号如何。
4.如权利要求1所述的片上终接电路，还包含一个第二终接电阻器，其一端连接到数据I/O端口而另一端连接到终接电压端口。
5.如权利要求4所述的片上终接电路，其中，第二终接电阻器的阻值显著大于第一终接电阻器的阻值。
6.如权利要求1所述的片上终接电路，其中，终接电压是由包括在一个附加了同步存储器的系统中的稳压器产生的。
7.如权利要求1所述的片上终接电路，其中，终接电压是由包括在一个附加了同步存储器的系统中的存储控制器产生的。
8.如权利要求1所述的片上终接电路，其中，具有至少一个终接电压端口。
9.一种用于同步存储器的片上终接方法，该方法包含：
在同步存储器中安装一个终接电压端口，所述终接电压端口接收终接电压；
在同步存储器中安装一个第一终接电阻器，所述第一终接电阻器的一端连接到同步存储器中的数据I/O端口；和
选择性地把第一终接电阻器的另一端连接到终接电压端口，
其中，选择性地连接第一终接电阻器的另一端是在包括于同步存储器中的模式寄存器组被在同步存储器之外设置时执行的。
10.如权利要求9所述的片上终接方法，其中，选择性地连接第一终接电阻器的另一端是在同步存储器的写操作期间在输入数据的有效部分执行的。
11.如权利要求9所述的片上终接方法，其中，选择性地连接第一终接电阻器的另一端是在不是同步存储器的读取操作的周期执行的。
12.如权利要求9所述的片上终接方法，还包含在同步存储器中安装一个第二终接电阻器，所述第二终接电阻器的一端连接到数据I/O端口，另一端连接到终接电压端口。
13.如权利要求12所述的片上终接方法，其中，第二终接电阻器的阻值显著大于第一终接电阻器的阻值。
14.如权利要求9所述的片上终接方法，还包含使用稳压器产生终接电压，所述稳压器包括于同步存储器所附着的系统中，并且向终接电压端口提供终接电压。
15.如权利要求9所述的片上终接方法，还包含：使用存储控制器产生终接电压，所述存储控制器包括于同步存储器所附着的系统中；并且向终接电压端口提供终接电压。
16.一种存储系统，包含：
存储控制器；
稳压器，用于产生终接电压；和
同步存储器，其连接到存储控制器以及稳压器并且包括一个片上终接电路；
其中，片上终接电路包含：
终接电压端口，用于从稳压器接收终接电压；
数据I/O端口，用于从存储控制器接收输入数据或向存储控制器输出输出数据；
第一终接电阻器，其一端连接到数据I/O端口；和
开关，其响应一个终接使能信号把第一终接电阻器的另一端连接到终接电压端口。
其中，片上终接电路还包含终接使能信号产生电路，用于在同步存储器的写操作期间、响应指示输入数据的有效部分或当前的周期不是读取周期的信号而产生终接使能信号，以及用于响应由模式寄存器组输出的信号而产生终接使能信号。
17.如权利要求16所述的存储系统，其中，片上终接电路还包含一个第二终接电阻器，其一端连接到数据I/O端口而另一端连接到终接电压端口。
18.一种存储系统，包含：
存储控制器，用于产生终接电压；和
同步存储器，其连接到存储控制器并且包括一个片上终接电路，
其中，该片上终接电路包含：
终接电压端口，用于从存储控制器接收终接电压；
数据I/O端口，用于从存储控制器接收输入数据或向存储控制器输出输出数据；
第一终接电阻器，其一端连接到数据I/O端口；和
开关，其响应一个终接使能信号把第一终接电阻器的另一端连接到终接电压端口，
其中，片上终接电路还包含终接使能信号产生电路，用于在同步存储器的写操作期间、响应指示输入数据的有效部分或当前的周期不是读取周期的信号而产生终接使能信号，以及用于响应由模式寄存器组输出的信号而产生终接使能信号。
19.如权利要求18所述的存储系统，其中，片上终接电路还包含一个第二终接电阻器，其一端连接到数据I/O端口而另一端连接到终接电压端口。
20.一种存储系统，包含：
存储控制器；和
多个通过信道连接到存储控制器并且包括一个片上终接电路的同步存储器，
其中，片上终接电路只在离存储控制器最远的多个存储器中的至少一个中被激活，并且在其他存储器中被中断，
其中，片上终接电路包含：
终接电压端口，用于接收终接电压；
数据I/O端口；
第一终接电阻器，其一端连接到数据I/O端口；和
开关，其响应一个激活的终接使能信号把终接电压端口连接到第一终接电阻器的另一端，
其中，当在存储器中安装的模式寄存器组被设置并且片上终接电路被激活时终接使能信号被激活。
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