KR101179429B1 - 준비-비지 신호를 비-휘발성 메모리 디바이스로부터 메모리 제어기에 제공 - Google Patents

준비-비지 신호를 비-휘발성 메모리 디바이스로부터 메모리 제어기에 제공 Download PDF

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Abstract

비-휘발성 메모리는 일반적으로 메모리 제어기를 이용한 기입을 조정하기 위해 양방향 통신을 필요로 한다는 사실에도 불구하고, DRAM(dynamic random access memory) 및 비-휘발성 메모리 양쪽 모두에 대해 통상적인 표준이 이용될 수 있다. 일 실시예에서, 비-휘발성 메모리상의 패키지 커넥터가, 판독 동안에 메모리 제어기와의 통신을 수반하지 않는 하나의 기능을 위해 이용될 수 있고, 기입 동안에 메모리 제어기와의 통신을 위해 이용될 수 있다. 특히, 기입 동안의 이러한 통신들은 메모리가 기입을 위해 준비되는 때 및 메모리가 비지(busy)인때를 메모리 제어기에 표시할 수 있고, 이에 따라 기입은 메모리가 기입을 준비할 때 까지 연기되어야 한다.
비-휘발성 메모리, 메모리 제어기, DRAM, 호스트 프로세서, 캘리브레이션

Description

준비-비지 신호를 비-휘발성 메모리 디바이스로부터 메모리 제어기에 제공{PROVIDING A READY-BUSY SIGNAL FROM A NON-VOLATILE MEMORY DEVICE TO A MEMORY CONTROLLER}
본 발명은 일반적으로 비-휘발성 메모리 디바이스에 관한 것이다. 비-휘발성 메모리는 전원이 이용가능하지 않을 때에도 정보를 저장하는 디바이스이다.
비-휘발성 메모리들의 예는 상 변화(phase change) 메모리 디바이스 및 플래시 메모리 디바이스를 포함한다. 일반적으로, 비-휘발성 메모리 디바이스들은 메모리 제어기를 통해 프로세서-기반 시스템과 통신한다.
비-휘발성 메모리들은 DRAM(dynamic random access memory)을 대신하여 이용될 수 있다. 예컨대, SDRAM(synchronous dynamic random access memory)은 장래에 비-휘발성 메모리들로 대체될 수 있다. JEDEC 솔리드 스테이트 기술 협회(JEDEC Solid State Technology Association)(Arlington, VA 22201)는 DRAM 및 비-휘발성 메모리 양쪽 모두에 대해 저 전력 및 고속으로, 메모리에 대한 소위 LPDDR2(low power double data rate) 표준상에서 작업한다. LPDDR2는 메모리 및 호스트 프로세서 양쪽 모두에 대한 패키지 크기를 감소시키기 위해 핀 카운트(pin count)를 감소시키고, 이에 따라 시스템 비용을 감소시킨다. 그러나, 핀 카운트를 감소시키는 것은 또한 메모리와 메모리 제어기간의 시그널링을 제한한다.
DRAM(dynamic random access memory) 디바이스는 상 변화 메모리들과 같은 비-휘발성 메모리 기술로 대체될 수 있다. DRAM은 결정적인(deterministic) 기입 시간을 갖는다. 각각의 기입 사이클은 기입에 필요한 클록 사이클의 수에 의해 정의되고, 이것은 DRAM이 기입 또는 판독 동안 메모리 제어기와 통신할 필요가 없는 수동 디바이스가 되도록 한다.
비-휘발성 메모리 기입/프로그래밍 시간은 결정되지 않는다. 예컨대, 메모리 제어기가 데이터를 비-휘발성 메모리 디바이스에 기입하길 원하면, 비-휘발성 메모리 디바이스는 백그라운드에서 어떤 것을 수행하거나 여전히 이전에 프로그램된 데이터를 확인하기 위해 비지(busy)가 될 수 있다. 이러한 이슈를 해결하기 위해, 몇몇 비-휘발성 메모리 디바이스들은 준비/비지(R/B) 출력 핀을 가질 수 있다. 이러한 핀은, 제어기가 메모리에 기입하길 시도하고, 비-휘발성 메모리가 비지인 경우에 제어기에 대기 신호를 송신하는데 이용된다. 제어기는 이에 따라 나중에 기입을 재시도하도록 지시받는다.
그러나, LPDDR2 JEDEC 표준은 시스템 비용을 감소시키기 위한 방법으로 메모리 및 호스트 프로세서 양쪽 모두에 대한 패키지 크기를 감소시키기 위해 핀의 수를 감소시킨다. 제거될 수 있는 하나의 핀은 R/B 출력 핀이다. 따라서, 이러한 제안 하에, DRAM들을 대체하는 비-휘발성 메모리들에 대한 결정되지 않은 기입 시간은 이슈가 된다.
제안된 LPDDR2 JEDEC 표준은 DNV(date not valid) 신호를 판독 모드 동안만 제어기에 제공한다. DNV 신호는, DM(data mask) 핀들이 데이터를 마스크하기 위해 기입 모드 동안 사용되기 때문에 판독 모드 동안만 입력 DM/DNV 핀을 이용한다.
여기서 이용된 바와 같은, "패키지 커넥터"는, 핀, 프롱(prong), 랜드(land), 컨택트, 터미널, 플러그, 볼(ball), 및 스프링(spring)을 포함하는, 집적 회로로부터 출력 신호를 얻는데 이용되는 임의의 리드(lead) 또는 컨덕터를 포함한다.
몇몇 실시예에 따르면, 기입 모드 동안 이용되지 않는 다른 패키지 커넥터가 비-휘발성 메모리로부터 메모리 제어기로의 출력 신호로서 이용될 수 있다. 하나의 적절한 패키지 커넥터는 ZQ 핀이다. ZQ 핀은 메모리 디바이스가 그 출력 드라이브 세기(drive strength)를 캘리브레이팅할 수 있도록 하기 위해 통상적으로 이용된다. ZQ 핀은 외부 저항(전형적으로 240옴(ohms))에 연결된다. ZQ 핀은 캘리브레이션 모드 동안만 통상적으로 이용되고, 메모리 제어기와의 통신은 통상적으로 의도되지 않는다.
ZQ 핀은, 비-휘발성 메모리 디바이스에 대한 기입 동작 동안 준비/비지 핀으로서, 기입 동안 데이터 통신에 이용될 수 있다. 기입 동안, 캘리브레이션 모드는 오프된다.
따라서, ZQ 핀은 다음과 같은 방식으로 이용될 수 있다. 일 실시예에서, 5 밀리암페어(milliAmps)의 전류가 ZQ 저항을 통해 구동될 수 있다. 이러한 예에서, 비-휘발성 메모리 디바이스는 ZQ 핀에서 1.2V를 생성한다. ZQ 핀상의 이러한 전압의 존재는, 제어기가 메모리가 비지임을 표시하는 것을 인터럽트 하는데 이용된다. 이것은 또한 대기 신호로 간주될 수 있다. 일 실시예에서, ZQ 핀이 하이(high)로 어서트(assert)되면, 이것은 비-휘발성 메모리 디바이스가 비지이고, 제어기는 기입할 수 없다는 것을 의미한다. 비-휘발성 메모리가 기입 준비될 때, ZQ 핀은 일 실시예에서 다시 로우(low)로 될 수 있다. 물론, 반대 극성도 또한 이용될 수 있다. 또한, ZQ 핀으로부터 제공되는 신호는, 재시도가 짧은지 또는 긴지 여부에 따라, 연속적인 신호 또는 펄스가 될 수 있다.
판독 동안에 제1 기능을 제공하기 위한 패키지 커넥터(package connector); 및 기입 동안 제1 기능과 다른 제2 기능을 제공하고, 메모리가 기입 준비가 되었는지 여부에 관해 패키지 커넥터를 이용하여 메모리와 통신하는 제어부를 구비하는 비-휘발성 메모리가 제공된다.
본 발명에 의하면, 메모리가 기입을 위해 준비되는 때 및 메모리가 비지인때를 메모리 제어기에 표시할 수 있고, 이에 따라 기입은 메모리가 기입을 준비할 때 까지 연기될 수 있다.
따라서, 도 1을 참조하면, 예컨대, 상 변화(phase change) 메모리가 될 수 있는, 비-휘발성 메모리(12)는 도 1에서 준비/비지(ready/busy)에 대해 R/B로서 표시되는, ZQ 핀에 연결된 전류원(16)을 포함한다. 비-휘발성 메모리는 준비/비지 신호를 메모리 제어기(10)로 통신한다. 이것은 또한 어드레스 및 커맨드(A/C), 및 데이터 입/출력(DQ), DM, 및 데이터 스트로브(DQS) 신호를 포함하는 다른 신호들을 통신한다. 클록(CLK) 신호 및 클록 바(clock bar) 신호는 또한 메모리 제어기로부터 비-휘발성 메모리로 통신될 수 있다.
메모리(12)는 전류원(16)을 제어하는 제어부(18)를 포함할 수 있다. 제어부(18)는 하드웨어, 소프트웨어, 또는 펌웨어로 구현될 수 있다. 제어부(18)는 예컨대, 임베디드 프로세서 또는 로직이 될 수 있다.
따라서, 도 2에서, 클록 및 클록 바 신호는 최상부에 도시되고, 그 다음에 커맨드/어드레스 입력들(CA0-9) 및 기입 커맨드 신호(Cmd)가 도시된다. 제1 기입 커맨드 신호는 준비/비지(R/B) 신호에 의해 시그널링될 때, 비-휘발성 메모리에 의해 거부되는, 비-휘발성 메모리로의 기입을 위한 요청을 개시함을 유의한다. 즉, 비-휘발성 메모리 디바이스에서의 전류 I는 메모리 제어기(10)로의 준비/비지 라인상에서 기입이 재시도되어야 한다는 것을 나타내는 고 레벨을 생성한다.
기입 커맨드(CMD)는 다음에 커맨드 타이밍도상의 파선으로 표시되는 바와 같이 재시도된다. 디바이스가 더 이상 비지가 아니고 그 후에 준비로 되면, 점선으로 표시되는 바와 같이, R/B 레벨은 낮아질 수 있고, 전류원으로부터의 전류 I는 턴오프될 수 있다. 이것은 비-휘발성 메모리가 이제 재기입 준비가 되었다는 것을 메모리 제어기에게 신호를 보내고, 이것은 라인 Cmd상에서 점선으로 표시되는 바와 같이, 또 다른 기입 커맨드를 발행하여 계속될 수 있다.
도 3을 참조하면, 소프트웨어, 하드웨어, 또는 펌웨어로 구현될 수 있는 시퀀스가 도시된다. 몇몇 실시예에서, 컴퓨터 판독가능 매체는, 실행될 때, 시퀀스가 구현되도록 할 수 있는 명령들을 저장할 수 있다. 예컨대, 시퀀스는 도 1에 도시된 바와 같이, 제어부(18)에 의해 구현될 수 있다.
처음에, 판정 블록(22)에서의 체크는 기입 요청이 메모리 제어기로부터 수신되었는지 여부를 판정한다. 수신되지 않았으면, 판독 모드가 구현되고, ZQ 핀의 경우에, 이것은 블록(30)에 나타나는 바와 같이, 캘리브레이션(calibration) 모드를 구현함을 의미한다.
판정 블록(22)에서 판정된 바와 같이, 기입이 요청되었으면, 체크는 판정 블록(24)에 나타나는 바와 같이, 메모리가 이용가능하고 기입 준비가 되었는지 여부를 판정한다. 그러한 경우, 블록(28)에 나타나는 바와 같이, 일 실시예에서, ZQ 핀 상에 준비 신호가 제공된다. 그렇지 않은 경우, 대기 또는 재시도 신호가 발행되어, 메모리가 기입 커맨드를 구현하기 위해 더 이상 사용되지 않을 때 까지 메모리 제어기에게 대기하도록 신호를 보낸다(블록 26). 여기에서부터, 플로우는 메모리가 프리(free)한 시간(판정 블록(24)에서 판정됨)까지 반복되고, 기입이 구현될 수 있다(블록(28)에 표시됨).
비-휘발성 메모리 디바이스가 상 변화 메모리이고, 제품은 저 전력 더블 데이터 레이트(low power double data rate)인 실시예가 기술되었지만, 동일한 기술이 준비/비지 전용 핀이 어떠한 이유로든 이용가능하지 않은 임의의 상황에서 유용 할 수 있다.
본 명세서 전체에 걸쳐 "일 실시예" 또는 "하나의 실시예"에 대한 참조는, 실시예와 관련하여 기술된 특별한 특징, 구조 또는 특성이 본 발명내에 포함되는 적어도 하나의 구현례에 포함되는 것을 의미한다. 따라서, 구문 "하나의 실시예" 또는 "일 실시예에서"는 반드시 동일한 실시예를 참조하는 것은 아니다. 또한, 특별 특징, 구조 또는 특성은 도시된 특정 실시예를 제외한 다른 적절한 형태로 형성될 수 있고, 이러한 모든 형태들은 본 출원의 특허청구범위내에 포함된다.
본 발명이 한정된 수의 실시예에 따라 기술되었지만, 당업자는 본 발명으로부터의 다양한 수정 및 변형을 알 수 있다. 부가된 특허청구범위는 본 발명의 사상 및 범주내에 있는 이러한 모든 수정 및 변형을 포함하도록 의도된다.
도 1은 본 발명의 일 실시예의 개략도.
도 2는 도 1에 도시된 실시예에 대한 타이밍도.
도 3은 일 실시예에 대한 순서도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 메모리 제어기
12 : NVM
18 : 제어부

Claims (16)

  1. 비-휘발성 메모리로서,
    판독 동안 제1 기능을 제공하기 위한 패키지 커넥터(package connector); 및
    기입 동안 상기 제1 기능과 다른 제2 기능을 제공하며, 상기 메모리가 기입 준비가 되었는지 여부에 관하여 상기 패키지 커넥터를 이용하여 메모리 제어기와 통신하는 제어부(control)
    를 포함하며,
    상기 제어부는, 상기 커넥터 상에서 제1 전위를 생성하여, 상기 메모리로의 기입 동안 대기 상태(wait condition)를 표시하는 비-휘발성 메모리.
  2. 제1항에 있어서,
    상기 커넥터는 캘리브레이션(calibration) 핀인 비-휘발성 메모리.
  3. 제2항에 있어서,
    상기 커넥터는 ZQ 핀인 비-휘발성 메모리.
  4. 제3항에 있어서,
    상기 메모리는 상기 ZQ 핀에 선택적으로 연결될 수 있는 전류원을 포함하는 비-휘발성 메모리.
  5. 제4항에 있어서,
    상기 핀은 접지 저항(grounded resistor)에 연결되는 비-휘발성 메모리.
  6. 제5항에 있어서,
    상기 제어부는 상기 저항을 통해 접지에 연결되는, 상기 전류원으로부터의 전류를 생성하여 준비/비지(ready/busy) 신호를 생성하는 비-휘발성 메모리.
  7. 삭제
  8. 제1항에 있어서,
    상기 제어부는, 상기 커넥터 상에서 제2 전위를 생성하여, 상기 메모리 제어기가 상기 메모리로의 기입을 재시도해야 한다는 것을 표시하는 비-휘발성 메모리.
  9. 제1항에 있어서,
    상기 메모리는 상 변화(phase change) 메모리인 비-휘발성 메모리.
  10. 비-휘발성 메모리로부터 메모리 제어기로 준비 또는 비지 신호를 제공하는 방법으로서,
    메모리 제어기와의 데이터 통신을 수반하지 않는 판독 동안의 기능에 이용되는 비-휘발성 메모리 패키지 커넥터를 이용하여, 메모리가 기입될 준비가 되었는지 여부를 표시하기 위해 기입 동안 메모리 제어기와 통신하는 단계; 및
    상기 커넥터를 이용하여, 상기 메모리가 비지이며 기입될 수 없는 때를 표시하는 단계
    를 포함하는 방법.
  11. 삭제
  12. 제10항에 있어서,
    상기 커넥터로서 캘리브레이션(calibration) 핀을 이용하는 단계를 포함하는 방법.
  13. 제12항에 있어서,
    상기 캘리브레이션 핀으로서 ZQ 핀을 이용하는 단계를 포함하는 방법.
  14. 제10항에 있어서,
    상기 커넥터로서, 저항을 통한 접지에 대한 연결을 포함하는 핀을 이용하는 단계를 포함하는 방법.
  15. 제10항에 있어서,
    상기 커넥터를 이용하여 상기 메모리로의 기입을 재시도할 때를 표시하는 단계를 포함하는 방법.
  16. 비-휘발성 메모리로부터 메모리 제어기로 준비 또는 비지 신호를 제공하는 방법으로서,
    메모리 제어기와의 데이터 통신을 수반하지 않는 판독 동안의 기능에 이용되는 비-휘발성 메모리 패키지 커넥터를 이용하여, 메모리가 기입될 준비가 되었는지 여부를 표시하기 위해 기입 동안 메모리 제어기와 통신하는 단계; 및
    상기 커넥터를 이용하여, 상기 메모리로의 기입을 재시도할 때를 표시하는 단계
    를 포함하는 방법.
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