CN101783175B - 从非易失性存储器设备向存储器控制器提供就绪-忙信号 - Google Patents

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Abstract

一种通用标准可以用于动态随机存取存储器和非易失性存储器二者，而不管非易失性存储器通常需要双向通信来与存储器控制器协调写操作这一事实。在一个实施例中，非易失性存储器上的封装连接器可以在读操作期间用于一种不涉及与存储器控制器进行通信的功能，并且可以在写操作期间用于与存储器控制器进行通信。特别地，写操作期间的这些通信可以向存储器控制器指示存储器何时准备好进行写操作，以及存储器何时处于忙状态，使得必须延迟写操作，直到存储器准备好被进行写操作。

Description

从非易失性存储器设备向存储器控制器提供就绪-忙信号
背景技术
本发明总体上涉及非易失性存储器设备。非易失性存储器是即使在电源不可用时也能存储信息的设备。
非易失性存储器的实例包括相变存储器设备和闪存设备。一般来说，非易失性存储器设备通过存储器控制器与基于处理器的系统进行通信。
非易失性存储器可以用作动态随机存取存储器的替代。例如，同步动态随机存取存储器(SDRAM)将来可能会被非易失性存储器替代。JEDEC固态科技协会(Arlington，VA 22201)正在为存储器的称为低功耗双倍数据速率(“LPDDR2”)的标准而工作，该标准支持的存储器同时具有DRAM和非易失性存储器二者的低功耗和高速的特点。LPDDR2减少了针脚数量，以减小存储器和主机处理器二者的封装尺寸，并由此降低系统成本。然而，减少针脚数量也会限制存储器与存储器控制器之间的信号传送。
附图说明
图1是本发明的一个实施例的示意性描述；
图2是图1中示出的实施例的时间图；以及
图3是一个实施例的流程图。
具体实施方式
动态随机存取存储器(DRAM)设备可以被诸如相变存储器这样的非易失性存储器技术替代。动态随机存取存储器具有确定的写时间。每个写周期由写操作所需的多个时钟周期定义，这使得动态随机存取存储器为无源设备，其在写操作或读操作期间不需要与存储器控制器进行通信。
非易失性存储器的写/编程时间为非确定的。例如，如果存储器控制器希望将数据写入非易失性存储器设备，而该非易失性存储器设备可能在忙于后台中的某些操作，或者仍在验证之前编程的数据。为了克服此问题，一些非易失性存储器设备可以具有就绪/忙(R/B)输出针脚。如果控制器在尝试对存储器进行写操作并且非易失性存储器处于忙状态，则该针脚用来将等待信号发送给控制器。由此通知控制器之后重试写操作。
然而，LPDDR2 JEDEC标准减少了针脚数量，以减小存储器和主机处理器二者的封装尺寸，以此作为降低系统成本的一种方式。可能被删除的一个针脚是R/B输出针脚。因此，在该提议下，替代动态随机存取存储器的非易失性存储器的非确定的写时间就成为问题。
所提出LPDDR2JEDEC标准仅在读模式期间向控制器提供数据无效(DNV)信号。该数据无效信号仅在读模式期间使用输入数据屏蔽/数据无效(DM)针脚，因为在写模式期间DM针脚被用来屏蔽(mask)数据。
如本文所使用的，“封装连接器(package connector)”包括任何用来从集成电路获取输出信号的引线(lead)或导体，包括：针脚、管脚(prong)、连接盘(land)、接触点、端子、插头、焊球(ball)以及弹簧。
根据一些实施例，在写模式期间未被使用的其他封装连接器可以用于从非易失性存储器到存储器控制器的输出信号。一种合适的封装连接器是ZQ针脚。ZQ针脚通常被用来使存储器设备能够校准其输出驱动强度。ZQ针脚连接到外部电阻器(通常为240欧姆)。ZQ针脚在常规情况下仅在校准模式期间被使用，并且在常规情况下不意图与存储器控制器进行通信。
ZQ针脚可以在写操作期间用于数据通信，以在对非易失性存储器设备进行写操作期间作为就绪/忙针脚。在写操作期间，校准模式关闭。
因此，可以以以下方式来使用ZQ针脚。在一个实施例中，可以通过ZQ电阻器来驱动5毫安的电流。在该实例中，非易失性存储器设备在ZQ针脚处产生1.2伏电压。ZQ针脚上存在的该电压被用来对控制器产生中断，以指示存储器处于忙状态。它也可以被视为等待信号。在一个实施例中，当ZQ针脚被置为高电平时，意味着非易失性存储器设备处于忙状态，并且控制器不能进行写操作。在一个实施例中，当非易失性存储器准备好进行写操作时，ZQ针脚可以被再次拉至低电平。当然，也可以使用相反的极性。此外，ZQ针脚提供的信号可以是连续信号或脉冲，这取决于重试的时间长短。
因此，参照图1，非易失性存储器12(例如可以是相变存储器)包括耦合到ZQ针脚的电流源16，所述ZQ针脚在图1中被表示为R/B(就绪/忙)。该非易失性存储器将就绪/忙信号传送给存储器控制器10。它还传送地址和命令(A/C)以及其他信号，包括：数据输入/输出(DQ)、DM以及数据选通(DQS)信号。还可以将时钟(CLK)信号和时钟非信号(clockbar signal)从存储器控制器传送到非易失性存储器。
存储器12可以包括控制电流源16的控制单元18。控制单元18可以用硬件、软件或固件来实现。例如，控制单元18可以是嵌入式处理器或逻辑。
因此，在图2中，在顶部示出时钟信号和时钟非信号，其后是命令/地址输入CA0-9和写命令信号Cmd。注意，第一个写命令信号指示对非易失性存储器进行写操作的请求，该请求被非易失性存储器拒绝，如就绪/忙(R/B)信号所示。即，非易失性存储器设备中的电流I在到存储器控制器10的就绪/忙线上产生高电平，来指示应该重试写操作。
随后再次尝试写命令(CMD)，如该命令时间图上虚线所示。当设备不再处于忙状态并且随后就绪时，如虚线所示，可以降低R/B电平，并且可以断开来自电流源I的电流。这用信号向存储器控制器通知非易失性存储器现在准备好再次进行写操作，并且这可以通过发出另一写命令来继续进行操作，如Cmd线上的虚线所示。
参照图3，说明了一操作序列，其可以用软件、硬件或固件来实现。在一些实施例中，计算机可读介质可以存储当执行时使得能够实现该操作序列的指令。例如，该序列可以由图1中示出的控制单元18来实现。
首先，在菱形框22处的检查确定是否已经从存储器控制器接收到写请求。如果没有接收到，则实现读模式，而在ZQ针脚的情况下，这意味着实现校准模式，如框30处所示。
如果已请求写操作，如菱形框22处所确定的，则检查确定存储器是否可用并且是否准备好进行写操作，如菱形框24中所示。在一个实施例中，如果是，则在ZQ针脚上提供就绪信号，如框28处所示。否则，发出等待或重试信号，来用信号通知存储器控制器等待，直到存储器不再被占用而能够实现写命令(框26)。从此处开始，该流程反复进行，直到当存储器空闲(如菱形框24处所确定的)时为止，并且可以实现写操作(如框28处所示)。
尽管在非易失性存储器设备是相变存储器并且产品是低功耗双倍数据速率的产品的情况下描述了实施例，但是同样的技术在就绪/忙专用针脚由于任何原因不可用的任何情形下都可以是有用的。
本说明书全文中对“一个实施例”或“一实施例”的引用表示结合该实施例所描述的特定特征、结构或特性包括在本发明所包含的至少一个实现中。因此，出现的短语“一个实施例”或“在一实施例中”并不一定全都指同一实施例。此外，这些特定特征、结构或特性可以用不同于所说明的特定实施例的其他合适形式来创立，并且所有此类形式都可以包含在本申请的权利要求书中。
尽管已经参照数量有限的实施例描述了本发明，但是本领域技术人员将从中意识到许多修改和变型。所附权利要求书意图涵盖落入本发明的实质精神和范围内的所有此类修改和变型。

Claims (12)

1.一种非易失性存储器，包括：
封装连接器；以及
控制单元，用于在所述连接器上产生第一电位，以指示对所述存储器进行写操作期间的等待状况，以及用于在所述连接器上产生第二电位，以指示存储器控制器应该重试对所述存储器进行写操作，其中，所述连接器是校准针脚。
2.根据权利要求1所述的存储器，其中，所述连接器是ZQ针脚。
3.根据权利要求1所述的存储器，其中，所述存储器包括可选择性耦合到ZQ针脚的电流源。
4.根据权利要求3所述的存储器，其中，所述针脚耦合到接地电阻器。
5.根据权利要求4所述的存储器，其中，所述控制单元通过从所述电流源产生电流来产生就绪/忙信号，所述电流源通过所述电阻器耦合到地。
6.根据权利要求1所述的存储器，其中，所述存储器是相变存储器。
7.一种用于操作存储器的方法，包括：
在连接器上产生第一电位，以指示对存储器进行写操作期间的等待状况；
在所述连接器上产生第二电位，以指示存储器控制器应该重试对所述存储器进行写操作；以及
将校准针脚用作所述连接器。
8.根据权利要求7所述的方法，包括：使用所述连接器来指示所述存储器何时处于忙状态并且不能被进行写操作。
9.根据权利要求7所述的方法，包括：将ZQ针脚用作所述校准针脚。
10.根据权利要求7所述的方法，包括：将包含通过电阻器接地的连接的针脚用作所述连接器。
11.根据权利要求7所述的方法，包括：使用所述连接器来指示何时重试对所述存储器进行写操作。
12.根据权利要求11所述的方法，包括：在读操作期间将所述连接器用于所述存储器的校准。
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