DE102009058348B4

DE102009058348B4 - Nichtflüchtige Speichereinrichtung

Info

Publication number: DE102009058348B4
Application number: DE102009058348.3A
Authority: DE
Inventors: Mostafa Naguib Abdulla
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2008-12-16
Filing date: 2009-12-15
Publication date: 2019-08-14
Anticipated expiration: 2029-12-16
Also published as: CN101783175B; KR101179429B1; CN101783175A; US8289767B2; KR20100069622A; US20130003474A1; JP2010153018A; DE102009058348A1; US20120039118A1; US20100149858A1; JP5155291B2; US8064250B2; SG162659A1; US8582356B2

Abstract

Nichtflüchtiger Speicher, umfassend:
eine Packungsverbindung; und
eine Steuerung, die konfiguriert ist, ein erstes Potential an der Verbindung zu erzeugen, um eine Wartebedingung während eines Schreibvorgangs auf einem Speicher (12) anzugeben, und ein zweites Potential an der Verbindung zu erzeugen, um anzugeben, dass eine Speichersteuerung (10) das Schreiben auf dem Speicher (12) erneut versuchen soll.

Description

Hintergrund der Erfindung
Dies betrifft im Allgemeinen nichtflüchtige Speichereinrichtungen. Ein nichtflüchtiger Speicher ist eine Einrichtung, die sogar dann Information speichert, wenn kein Strom verfügbar ist.
Beispiele nichtflüchtiger Speicher umfassen Phasenwechselspeichereinrichtungen und Flashspeichereinrichtungen. Im Allgemeinen kommunizieren nichtflüchtige Speichereinrichtungen mit einem Prozessor-basierten System durch eine Speichersteuerung.
Nichtflüchtige Speicher können als Ersatz für dynamische Schreib- Lese- Speicher (engl.: dynamic random access memory) verwendet werden. Zum Beispiel können in der Zukunft der synchrone dynamische Schreib-Lese-Speicher (SDRAM, engl.: synchronous dynamic random access memory) durch nichtflüchtige Speicher ersetzt werden. Die JEDEC Solid State Technology Association (Arlington, VA 22201) arbeitet an einem Standard für einen Speicher mit niedriger Leistung und hoher Geschwindigkeit, der als Niedrigleistung-Doppeldatenrate („LPDDR2“, engl.: Low Power Double Data Rate) für sowohl DRAM als auch nichtflüchtigen Speicher. Das LPDDR2 verringert die Pinanzahl, um die Packungsgröße für sowohl den Speicher als auch den Hauptprozessor (engl.: Host Processor) zu verringern, und dadurch die Systemkosten zu verringern. Allerdings begrenzt das Verringern der Pinanzahl auch die Signalisierung zwischen dem Speicher und der Speichersteuerung.
US 2008 014 7968 A1 beschreibt einen Flash-Speicher mit einer I-/O-Schnittstelle, einer Steuerung und wenigstens einem nicht-flüchtigen Speichermodul. Die Schnittstelle ist konfiguriert, den Flash-Speicher mit einer Rechnervorrichtung zu verbinden. Die Steuerung ist konfiguriert, eine Datenübertragung zwischen der Rechnervorrichtung und dem nichtflüchtigen Speicher zu steuern. Der wenigstens eine nicht-flüchtige Speicher ist als Zweitspeicher für die Rechnervorrichtung konfiguriert.
US 2005/0268025 A1 beschreibt eine Speichereinheit mit einem Belegungssteuerungssystem, das ein Belegungssteuerungsregister aufweist, das durch eine Steuerung beschrieben werden kann. Die Inhalte des Beschäftigungssteuerungsregisters bestimmen, ob ein Signal von der Speichereinheit zu der Steuerung gesendet wird und, in diesem Fall, welches von mehreren Signalen gesendet wird. Ein Signal kann automatisch von einer ausgewählten Speichereinheit gesendet werden und von einer nicht ausgewählten Einheit maskiert wer-den.
Aufgabe der vorliegenden Erfindung ist es, einen verbesserten nichtflüchtigen Speicher, ein zugehöriges Verfahren und eine zugehörige Vorrichtung bereitzustellen.
Kurzfassung der Erfindung
Nach einem ersten Aspekt stellt die vorliegende Erfindung einen nichtflüchtigen Speicher nach Anspruch 1 bereit. Nach einem zweiten Aspekt stellt die vorliegende Erfindung ein Verfahren nach Anspruch 8 bereit. Nach einem dritten Aspekt stellt die vorliegende Erfindung eine Vorrichtung nach Anspruch 15 bereit. Weitere Aspekte der vorliegenden Erfindung ergeben sich aus den abhängigen Ansprüchen, den beigefügten Zeichnungen und der nachfolgenden Beschreibung.
Figurenliste

1 ist eine schematische Darstellung eines Ausführungsbeispiels der vorliegenden Erfindung;
2 ist ein Zeitablaufdiagramm für das in 1 gezeigte Ausführungsbeispiel; und
3 ist ein Ablaufschema für ein Ausführungsbeispiel.

Detaillierte Beschreibung bevorzugter Ausführungsbeispiele
Dynamische Schreib-Lese-Speicher (DRAM engl.: dynamic random access memory)-Einrichtungen können durch eine nicht flüchtige Speichertechnologie, wie beispielsweise Phasenwechselspeicher, ersetzt werden. Der dynamische Schreib-Lese-Speicher hat eine vorgegebene Schreibdauer. Jeder Schreibzyklus ist durch eine Anzahl von Taktzyklen festgelegt, die für das Schreiben benötigt werden, was den dynamischen Schreib-Lese-Speicher zu einer passiven Einrichtung macht, die keine Kommunikation mit einer Speichersteuerung während des Schreibens oder Lesens benötigt.
Die Schreib-Lese/Programmierzeit eines nichtflüchtigen Speichers ist unbestimmt. Zum Beispiel kann, wenn eine Speichersteuerung Daten in eine nichtflüchtige Speichereinrichtung schreiben möchte, die nichtflüchtige Speichereinrichtung beschäftigt sein, indem sie etwas im Hintergrund ausführt oder noch die vorher programmierten Daten verifiziert. Um diese Schwierigkeit zu umgehen, können manche nichtflüchtige Speichereinrichtungen einen bereit/beschäftigt (R/B) Ausgabepin (engl.: ready/busy output pin) haben. Dieser Pin wird zum Senden eines Wartesignals an die Steuerung verwendet, wenn die Steuerung versucht in den Speicher zu schreiben, und der nichtflüchtige Speicher beschäftigt ist. Dadurch wird die Steuerung angewiesen, das Schreiben später erneut zu versuchen.
Allerdings verringert der LPDDR2 JEDEC Standard die Anzahl der Pins, um die Packungsgröße sowohl für den Speicher als auch den Hauptprozessor (engl.: host processor) zu verringern, um auf diesem Wege die Systemkosten zu verringern. Ein Pin, der weggelassen werden kann, ist der R/B Ausgabepin. Folglich wird bei diesem Vorschlag die unbestimmte Schreibdauer für nichtflüchtige Speicher, die als Ersatz für dynamische Schreib-Lese-Speicher dienen, zu einem Problem.
Der vorgeschlagenen LPDDR2 JEDEC Standard stellt ein Daten-Nicht-Gültig (DNV, engl.: data not valid)- Signal nur während des Lesemodus der Steuerung bereit. Das Daten-Nicht-Gültig-Signal verwendet einen Eingabe-Daten-Maske-/-Daten-nicht-Gültig-(DM, engl.: data mask/data) - Pin nur während des Lesemodus, da die DM-Pins während des Schreibmodus' verwendet werden, um die Daten zu maskieren.
Eine „Packungsverbindung“ (engl.: „Package Connector), wie sie hierin verwendet wird, umfasst jede Leitung oder Verbindung, die verwendet wird, um ein Ausgabesignal von einer integrierten Schaltung zu erhalten, einschließlich Pins, Stifte, Anschlussflächen, Kontakte, Anschlüsse, Stecker, Kugeln und Federn.
In Übereinstimmung mit manchen Ausführungsbeispielen kann eine weitere Packungsverbindung, die während des Schreibmodus unbenutzt ist, als ein Ausgabesignal von dem nichtflüchtigen Speicher an die Speichersteuerung verwendet werden. Eine geeignete Packungsverbindung ist der ZQ-Pin. Der ZQ-Pin wird herkömmlicherweise verwendet, um die Speichereinrichtung freizugeben, ihre Ausgabeantriebsstärke (engl.: output drive strength) zu kalibrieren. Der ZQ-Pin ist mit einem äußeren Widerstand verbunden (welcher typischerweise 240 Ohm ist). Der ZQ-Pin wird herkömmlicherweise nur während des Kalibrationsmodus' verwendet und ist herkömmlicherweise nicht zur Kommunikation mit der Speichersteuerung vorgesehen.
Der ZQ-Pin kann zur Datenkommunikation während Schreibvorgängen als ein fertig/beschäftigt Pin während eines Schreibvorgangs auf der nichtflüchtigen Speichervorrichtung verwendet werden. Während des Schreibens ist der Kalibrationsmodus ausgeschaltet.
Folglich kann der ZQ-Pin auf die folgende Art und Weise verwendet werden. Bei einem Ausführungsbeispiel kann ein Strom von 5 mA (Milliampere) durch den ZQ-Widerstand getrieben werden. Bei diesem Beispiel erzeugt die nichtflüchtige Speichereinrichtung 1,2 Volt an dem ZQ-Pin. Das Vorhandensein dieser Spannung an dem ZQ-Pin wird verwendet, um die Steuerung zu unterbrechen, um anzugeben, dass der Speicher beschäftigt ist. Sie kann also als ein Wartesignal betrachtet werden. Wenn der ZQ-Pin als hoch (engl.: high) festgestellt wird, bedeutet dies, dass die nichtflüchtige Speichereinrichtung beschäftigt ist und dass die Steuerung bei einem Ausführungsbeispiel nicht schreiben kann. Wenn der nichtflüchtige Speicher bereit zum Schreiben ist, kann bei einem Ausführungsbeispiel der ZQ-Pin wieder auf niedrig (engl.: low) geführt werden. Natürlich können auch die entgegengesetzten Polaritäten verwendet werden. Außerdem kann das Signal, das von dem ZQ-Pin bereitgestellt wird, ein kontinuierliches Signal oder Pulse in Abhängigkeit davon sein, ob der erneute Versuch kurz oder lang ist.
Folglich weist, bezugnehmend auf 1, ein nichtflüchtiger Speicher 12, der zum Beispiel ein Phasenwechselspeicher sein kann, eine Stromquelle 16 auf, die mit dem ZQ-Pin gekoppelt ist, der in 1 als R/B für bereit/beschäftigt angegeben ist. Der nichtflüchtige Speicher kommuniziert das bereit/beschäftigt Signal, an die Speichersteuerung 10. Er kommuniziert auch Adressen und Befehle (A/C engl.: addresses and commands) und andere Signale einschließlich Dateneingabe-/Ausgabe (DQ), DM, und Datenmarkier-(DQS, engl.: data strobe signals) Signale. Takt (CLK)-Signale und Taktbalkensignale (engl.: clock bar signals) können auch von der Speichersteuerung an den nichtflüchtigen Speicher kommuniziert werden.
Der Speicher 12 kann eine Steuerung 18 aufweisen, die die Stromquelle 16 steuert. Die Steuerung 18 kann als Hardware, Software oder Firmware ausgebildet sein. Die Steuerung 18 kann bspw. ein eingebetteter Prozessor oder eine Logik sein.
Entsprechend sind in 2 die Takt- und Taktbalkensignale oben dargestellt, gefolgt von den Befehl-/Adresseingaben CA0-9 und den Schreibbefehlsignalen Cmd. Beachte, dass das erste Schreibbefehlsignal eine Anfrage initiiert, in den nichtflüchtigen Speicher zu schreiben, die von dem nichtflüchtigen Speicher zurückgewiesen wird, wie durch das bereit/beschäftigt (R/B) Signal signalisiert ist. Der Strom I in dem nichtflüchtigen Speicher erzeugt nämlich eine hohe Ebene (engl.: high level) auf der bereit/beschäftigt Leitung zu der Speichersteuerung 10, die angibt, dass das Schreiben erneut versucht werden soll.
Der Schreibbefehl (CMD) wir dann erneut versucht, wie in den gestrichelten Linie auf dem Befehlszeitablaufdiagramm angegeben ist. Wenn die Einrichtung nicht mehr weiter beschäftigt ist und dann bereit ist, wie in den gestrichelten Linien angegeben, kann die R/B-Ebene erniedrigt werden und der Strom von der Stromquelle I kann ausgeschaltet werden. Dies signalisiert der Speichersteuerung, dass der nichtflüchtige Speicher jetzt bereit ist, erneut zu schreiben und dies nachfolgend geschehen kann, wie durch die gestrichelten Linien auf der Leitung Cmd angegeben ist, indem ein weitere Schreibbefehl abgesetzt wird.
Bezugnehmen auf 3 ist eine Abfolge oder Sequenz veranschaulicht, die in Software, Hardware oder Firmware ausgebildet oder implementiert sein kann. Bei manchen Ausführungsbeispielen kann ein Computer-lesbares Medium Instruktionen speichern, die, wenn sie ausgeführt werden, die zu implementierende Abfolge aktivieren. Zum Beispiel kann die Abfolge durch die in 1 gezeigte Steuerung implementiert werden.
Am Anfang bestimmt eine Überprüfung bei Raute 32, ob eine Schreibanfrage von der Speichersteuerung empfangen wurde oder nicht. Falls nicht, wird ein Lesemodus implementiert und im Falle eines ZQ-Pins bedeutet dies Implementieren des Kalibrationsmodus', wie bei Block 30 angegeben.
Falls ein Schreiben angefragt wurde, wie bei Raute 22 festgestellt, bestimmt eine Überprüfung, ob der Speicher verfügbar ist und bereit zum Schreiben ist oder nicht, wie in Raute 24 angegeben ist. Falls es so ist, wird bei einem Ausführungsbeispiel das Bereitsignal an dem ZQ-Pin angelegt, wie bei Block 28 angegeben. Ansonsten wird ein Warte- oder Erneut-Versuchen-Signal abgesetzt, um der Speichersteuerung zu signalisieren, dass sie warten soll, bis der Speicher nicht länger besetzt ist, um den Schreibbefehl zu implementieren (Block 26). Von hier an wird das Schema iterativ bis zu dem Zeitpunkt ausgeführt, an dem der Speicher frei ist (wie bei Raute 24 bestimmt) und das Schreiben implementiert werden kann (wie bei Block 28 angegeben).
Obwohl ein Ausführungsbeispiel beschrieben wurde, bei welchem die nichtflüchtige Speichereinrichtung ein Phasenwechselspeicher ist und das Produkt die Niedrigleistung-Doppeldatenrate ist, kann dieselbe Technologie bei jeder beliebigen Situation nützlich sein, in der ein bereit/fertig zugewiesener Pin aus irgendeinem Grund nicht verfügbar ist.
Bezugnahmen in dieser Beschreibung auf „ein Ausführungsbeispiel“, wobei „ein“ als Zahlwort zu verstehen ist oder „ein Ausführungsbeispiel“, wobei „ein“ als unbestimmter Artikel zu verstehen ist, bedeuten, dass ein bestimmtes Merkmal, eine Struktur oder eine Eigenschaft, die im Zusammenhang mit dem Ausführungsbeispiel beschrieben wird, wenigsten in einer Ausgestaltung enthalten ist, die von der vorliegenden Erfindung umfasst ist. Folglich bezieht sich das Auftreten der Phrasen „ein Ausführungsbeispiel“ („ein“ als Zahlwort) oder „in einem Ausführungsbeispiel“ („ein“ als unbestimmter Artikel) nicht notwendigerweise auf dasselbe Ausführungsbeispiel. Darüberhinaus können die bestimmten Merkmale, Strukturen oder Eigenschaften in anderen geeigneten Formen eingesetzt werden, die anders als das bestimmte veranschaulichte Ausführungsbeispiel sind, und alle solchen Formen können von den Ansprüchen der vorliegenden Anmeldung umfasst sein.

Claims

Nichtflüchtiger Speicher, umfassend: eine Packungsverbindung; und eine Steuerung, die konfiguriert ist, ein erstes Potential an der Verbindung zu erzeugen, um eine Wartebedingung während eines Schreibvorgangs auf einem Speicher (12) anzugeben, und ein zweites Potential an der Verbindung zu erzeugen, um anzugeben, dass eine Speichersteuerung (10) das Schreiben auf dem Speicher (12) erneut versuchen soll.
Speicher nach Anspruch 1, bei welchem die Verbindung ein Kalibrationspin ist.
Speicher nach Anspruch 2, bei welchem die Verbindung ein ZQ-Pin ist.
Speicher nach Anspruch 2, bei welchem der Speicher (12) eine Stromquelle (16) aufweist, die wahlweise mit einem solchen ZQ-Pin verbindbar ist.
Speicher nach Anspruch 4, bei welchem der Pin mit einem geerdeten Widerstand gekoppelt ist.
Speicher nach Anspruch 5, bei welchem die Steuerung zum Erzeugen eines bereit/beschäftigt Signals durch Erzeugen eines Stromes von der Stromquelle (16) ausgebildet ist, die durch den Widerstand mit der Erde gekoppelt ist.
Speicher nach Anspruch 1, bei welchem der Speicher (12) ein Phasenwechselspeicher ist.
Verfahren, umfassend: Erzeugen eines ersten Potentials an einer Verbindung um einer Steuerung eine Wartebedingung anzugeben; und Erzeugen eines zweiten Potentials an der Verbindung, um anzugeben, dass die Steuerung (10) das Schreiben auf einen Speicher (12) erneut versuchen soll.
Verfahren nach Anspruch 8, das Verwenden der Verbindung aufweisend, um anzugeben, wenn der Speicher (12) beschäftigt ist und nicht beschrieben werden kann.
Verfahren nach Anspruch 8, das Verwenden eines Kalibrationspins für die Verbindung aufweisend.
Verfahren nach Anspruch 10, das Verwenden eines ZQ-Pins als Kalibrationspin aufweisend.
Verfahren nach Anspruch 8, das Verwenden eines Pins als Verbindung aufweisend, der eine Verbindung zur Erde durch einen Widerstand aufweist.
Verfahren nach Anspruch 8, das Verwenden der Verbindung aufweisend, um anzugeben, wenn ein Schreiben auf den Speicher (12) wiederholt werden soll.
Verfahren nach Anspruch 8, Empfangen eines Kalibrierbefehls an der Verbindung aufweisend, wenn der Speicher einen Lesebefehl durchführt, wobei der Kalibrierbefehl den Speicher veranlasst, eine Ausgabeantriebsstärke des Speichers zu kalibrieren.
Vorrichtung, umfassend: einen Speicher (12); und einen gemultiplexten Pin des Speichers, der als ein bereit/beschäftigt Pin in einem Schreibmodus und für eine weitere Funktion in einem weiteren Modus verwendet wird, wobei wenn der Speicher in einem Schreibmodus ist, der Speicher einen ersten Zustand an dem gemultiplexten Pin bereitstellt, der einer Speichersteuerung (10) eine Wartebedingung angibt, und der Speicher einen zweiten Zustand an dem gemultiplexten Pin bereitstellt, der angibt, dass die Speichersteuerung (10) einen Schreibbefehl erneut versuchen soll.
Vorrichtung nach Anspruch 15, bei welcher der Pin ein Kalibrationspin ist.
Vorrichtung nach Anspruch 16, bei welcher der Pin ein ZQ-Pin ist.