JP2006065961A - 不揮発性メモリの試験方法 - Google Patents
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Abstract
【解決手段】 試験装置2とフラッシュメモリ1の対応する制御端子CON間及びアドレス端子ADDR間を接続し、この試験装置2の入出力端子IO1〜7をフラッシュメモリ1のデータ端子DQ1〜7に接続する。更に、試験装置2の入出力端子IO8,9を、フラッシュメモリ1の多機能端子DQ8/BUSYに接続し、この入出力端子IO9を試験装置2へのデータ入力専用に設定する。フラッシュメモリ1に対する書込みデータDO1〜8の出力は、試験装置2の入出力端子IO1〜8を使って行い、入出力端子IO9ではフラッシュメモリ1から出力される完了信号BUSYを監視する。
【選択図】 図1
Description
図2(b)に示すように、書込み試験が開始されると、試験装置2から出力される書込み制御信号/WEがレベル“H”からレベル“L”に変化する。この書込み制御信号/WEは、1ページ分の書込みデータがすべて出力されるまで、“L”の状態に維持される。一方、フラッシュメモリ1に対する出力制御信号/OEは、常に“H”の状態に保持される。また、試験装置2の入出力端子IO1〜8は、出力モードに指定される。
次に、試験装置2から出力されるアドレス信号AX,AYによって、書込み対象のアドレスが指示される。この時、アドレス信号AYによってブロック番号とページ番号が指定される。また、アドレス信号AXは該当するページの先頭アドレス、即ち0番地が指定される。
(1) 試験装置2の入出力端子IO8は、書込み試験においても、書込みデータの出力とビジー信号の入力に交互に切替える必要がある。更に、書込み試験の後に引続いて読出し試験を行う必要があるが、この読出し試験時のストローブ条件と、書込み試験時のストローブ条件は異なる。このため、試験装置2用の試験プログラムが複雑になり、作成とデバッグに時間がかかり、フラッシュメモリ1等のデバイス開発期間が長期化する。
(2) ALPG(アルゴリズム・パターン・ジェネレータ)を備えた試験装置では、入出力端子IOiから一定パターンのデータを出力してメモリに書込み、その後、メモリから読出したデータを一定パターンと比較するように構成されている。このような試験装置を図2(a)の形態でフラッシュメモリ1の試験に使用すると、入出力端子IO8にはデータDQ8とビジー信号BUSYが時分割して入力されるので、正しい判定ができない。このため、書込みと読出しを1回の試験で連続して行うことができない。
(3) 例えば8ビット対応の試験回路を複数備え、複数のフラッシュメモリに対して同時に同じ試験を行うことができる試験装置がある。このような試験装置を使用して16ビットのフラッシュメモリを試験しようとすると、1つのフラッシュメモリに対して2つの試験回路を用いることになるが、フラッシュメモリは1つの多機能端子DQ16/BUSYしか備えていない。このため、図2(a)の形態の試験回路を2組用いただけでは、16ビットのフラッシュメモリを試験することができない。
(4) 試験装置は最高動作周波数が決まっており、通常の測定法ではそれ以上の高速動作試験はできない。しかし、2つの入出力端子IOiを対にして、それぞれのクロックを1サイクル中に前半クロックと後半クロックに振り分けて擬似的に2倍の周波数のクロックを出力する、ピンマルチプレクスという手法が可能な機種もある。このような手法を使用すると、対になった2つの入出力端子IOiから常に同じデータが出力され、その読出し試験における期待値判定も同じ設定となる。このため、1つの入出力端子IOiだけでビジー信号BUSYを監視することができないので、図2(a)の形態で単にピンマルチプレクスを適用しても、フラッシュメモリを試験することができない。
(A) データ書込み試験
書込み試験では、試験装置2の入出力端子IO1〜8は、すべてフラッシュメモリ1へのデータ出力モードに設定され、入出力端子IO9が入力モードに設定される。また、入出力端子IO9のストローブ条件は、信号の立下がりの変化タイミングを検出するように設定される。
フラッシュメモリ1に対する試験データの書込みが完了した後、引き続いてデータ読出し試験が開始される。
図3(b)では、制御信号やアドレス信号は、図1(b)と同様であるので記載を省略している。
図4(b)では、制御信号は、図1(b)と同様であるので記載を省略している。
書込み試験では、試験装置2Bのメインの入出力端子IOM1〜8とサブの入出力端子IOS1〜8は、すべて試験装置2Bからフラッシュメモリ1へのデータ出力モードに指定される。一方、試験装置2Bの入出力端子IO9は、入力モードに設定され、更にそのストローブ条件は、信号の立下がりの変化タイミングを検出するように設定される。
2,2A,2B 試験装置
3a〜3d OR(論理和ゲート)
Claims (3)
- 書込みデータと読出しデータの入出力に共用するn個(但し、nは複数)のデータ端子を備え、該データ端子の内のn番目のデータ端子を用いて書込み動作または消去動作が完了したことを示す完了信号を出力するように構成された不揮発性メモリを、試験装置を用いて試験する不揮発性メモリの試験方法であって、
前記試験装置のn個の入出力端子に対応する前記不揮発性メモリのn個のデータ端子を接続し、該不揮発性メモリのn番目のデータ端子を該試験装置のn+1番目の入出力端子に接続する接続処理と、
前記試験装置のn個の入出力端子から書込みデータを出力して前記不揮発性メモリの所定の記憶領域に書込む書込み処理と、
前記書込み処理の完了後、前記試験装置のn+1番目の入出力端子を用いて前記不揮発性メモリから前記完了信号が出力されるタイミングを監視する監視処理とを、
順次行うことを特徴とする不揮発性メモリの試験方法。 - 書込みデータと読出しデータの入出力に共用する2n個(但し、nは複数)のデータ端子を備え、該データ端子の内の第2nのデータ端子を用いて書込み動作または消去動作が完了したことを示す完了信号を出力するように構成された不揮発性メモリを、nビット幅のメモリを同時に試験できる第1及び第2の試験回路を有する試験装置を用いて試験する不揮発性メモリの試験方法であって、
前記第1の試験回路の第1から第nの入出力端子に前記不揮発性メモリの第1から第nのデータ端子を接続し、前記第2の試験回路の第1から第nの入出力端子に該不揮発性メモリの第n+1から第2nのデータ端子を接続し、該不揮発性メモリの第2nのデータ端子を該第1及び第2の試験回路の第n+1の入出力端子に接続する接続処理と、
前記第1及び第2の試験回路の第1から第nの入出力端子からそれぞれ書込みデータを出力して前記不揮発性メモリの所定の記憶領域に書込む書込み処理と、
前記書込み処理の完了後、前記第1及び第2の試験回路の第n+1の入出力端子を用いて前記不揮発性メモリから前記完了信号が出力されるタイミングを監視する監視処理とを、
順次行うことを特徴とする不揮発性メモリの試験方法。 - 書込みデータと読出しデータの入出力に共用するn個(但し、nは複数)のデータ端子を備え、該データ端子の内のn番目のデータ端子を用いて書込み動作または消去動作が完了したことを示す完了信号を出力するように構成された不揮発性メモリを、クロック周期の前半のサイクルで第1の試験データを出力するメイン・パターンジェネレータと該クロック周期の後半のサイクルで第2の試験データを出力するサブ・パターンジェネレータとを備えた試験装置を用いて試験する不揮発性メモリの試験方法であって、
前記メイン・パターンジェネレータと前記サブ・パターンジェネレータの対応する出力端子毎にその論理和をとって前記不揮発性メモリに接続すると共に、該不揮発性メモリのn番目のデータ端子を前記試験装置のn+1番目の入出力端子に接続する接続処理と、
前記メイン・パターンジェネレータと前記サブ・パターンジェネレータから交互に書込みデータを出力して前記不揮発性メモリの所定の記憶領域に書込む書込み処理と、
前記書込み処理の完了後、前記試験装置のn+1番目の入出力端子を用いて前記不揮発性メモリから前記完了信号が出力されるタイミングを監視する監視処理とを、
順次行うことを特徴とする不揮発性メモリの試験方法。
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