KR20020001764A

KR20020001764A - 반도체 메모리 시험 장치

Info

Publication number: KR20020001764A
Application number: KR1020017011636A
Authority: KR
Inventors: 오카자키다다시
Original assignee: 오우라 히로시; 가부시키가이샤 아드반테스트
Priority date: 1999-12-07
Filing date: 2000-12-06
Publication date: 2002-01-09
Also published as: US20030033557A1; KR100429444B1; WO2001043141A1; TW564428B; US7028236B2

Abstract

본 발명은 피시험 메모리에 있어서, 주목 블록에서 한번 불량이 검출되면, 이후 그 블록에서 논리 비교를 행하지 않음으로써 시험 시간의 단축이 가능한 반도체 메모리 시험 장치를 제공하는 것을 과제로 한다.

이를 위해, 매치 기능을 이용하여 블록 단위로 메모리의 기록 소거 시험을 하는 반도체 메모리 시험 장치에 있어서, 패턴 발생기(20)의 제1 제어 신호(Ca)로 주목 블록 내에서 최초로 발생한 실패를 홀드하는 레지스터(61)를 피시험 메모리(MUTn)마다 설치하고, 실패가 발생한 블록의 이후의 시험 사이클에서는 매치 상태, 패스 상태 및 기록 금지 상태를 만들어내어, 상기 패턴 발생기의 제2 제어 신호(Cb)로 지정하는 소정의 사이클에서, 상기한 레지스터를 리셋하여 매치 상태, 패스 상태, 기록 금지의 해제를 행하는 해결 수단을 갖춘다.

Description

반도체 메모리 시험 장치{SEMICONDUCTOR MEMORY TESTING DEVICE}

종래 기술의 예에 관해, 도 3∼도 5를 참조하여 설명한다.

도 3에 도시한 바와 같이, 종래의 반도체 메모리 시험 장치의 주요 구성은 타이밍 발생기(10)와, 패턴 발생기(20)와, 파형 정형기(30)와, 논리 비교기(40)로 구성되어 있다.

단, 주변 기기나 테스터 프로세서 등은 도면을 간단 명료하게 하기 위해서 생략하고 있다.

그리고, 피시험 메모리인 MUT1∼MUTn의 시험은 시험 프로그램을 실행하여 행한다.

통상, 반도체 메모리 시험 장치는 생산의 효율을 올리기 위해서 복수개의 피시험 메모리를 동시에 측정하고 있다.

타이밍 발생기(10)는 기준 클럭과 스트로브의 타이밍 신호를 생성한다.

패턴 발생기(20)는 타이밍 발생기(10)로부터의 기준 클럭에 동기하여, 미리 내부에 프로그램된 시험 패턴에 따라서, 어드레스 신호(ADRS), 기록 데이터신호(WD), 제어 신호(CS), 기대치 데이터(ED)를 출력한다.

파형 정형기(30)는 패턴 발생기(20)로부터의 어드레스 신호(ADRS)와, 기록 데이터 신호(WD)와, 제어 신호(CS)를 받아 시험 신호로 파형을 정형하여, 피시험 메모리(MUT1∼MUTn)에 인가한다.

시험 메모리(MUT1∼MUTn)는 제어 신호(CS)에 의해 시험 데이터 신호의 기록, 판독을 제어한다.

논리 비교기(40)는 타이밍 발생기(10)로부터의 스트로브 신호(STRB)의 타이밍으로, 피시험 메모리(MUT1∼MUTn)의 판독 데이터와의 일치여부를 검출하고, CPE="1"인 사이클에서의 일치 검출 결과에 의해 피시험 메모리(MUT1∼MUTn)의 양부(良否) 판정을 실행한다.

다음에, 논리 비교기(40)의 원리적 회로의 동작에 관해서 도 4를 참조하여 설명한다.

통상, 논리 비교기(40)는 MUT1∼MUTn에 대응하여 논리 비교 회로(41∼4n)를 갖는다.

실제로는 도 4의 논리 비교 회로(41∼4n)는 각각 또한 MUT의 데이터 비트의 비교 회로를 갖지만, 도면을 간단 명료하게 하기 위해서 여기서는 데이터 비트를 1 비트로서 표시하고 있다.

논리 비교 회로(4n)에 있어서는, 우선 DUTn에서 판독된 시험 데이터 신호(RDn)를 타이밍 발생기로부터의 스트로브 신호(STRB)로 래치한 데이터와, 패턴 발생기로부터의 기대치 데이터(EXP)를, EXNOR 게이트(70)에서 일치 검출하여, 일치한 경우는 일치 검출 신호="1"을 출력한다.

논리 비교(양부 판정)는 CPE 신호와 상기 일치 검출 신호에 의해 이루어진다.

CPE="1"인 사이클에서 불일치가 검출된 경우를 불량(fail)으로 판정하여, FAIL="1"을 출력한다.

피시험 메모리(MUT1∼MUTn)로부터 판독한 데이터와 기대치가 전부 일치했을 때, 매치 플래그 신호(MF)가 패턴 발생기(20)로 출력된다.

이어서, 플래시 메모리를 시험하는 경우에 관해서 설명한다.

플래시 메모리를 시험하는 경우, 그 원리상, 1회의 기록, 소거 동작으로 주목 셀에 데이터를 설정할 수 있다고는 할 수 없으며, 통상적으로는 복수회의 데이터 기록, 복수회의 소거 동작이 필요하다.

그리고, 기록, 소거 동작이 정확하게 행해진 셀에 대해서는 그 이상의 기록, 소거 동작을 행하는 과잉 기록, 과잉 소거는 금지되고 있다.

또, 기록, 소거에 필요한 횟수는 어드레스에 따라서도 다르다.

상기 특성의 플래시 메모리 중 NAND형이라 불리는 것은 내부 셀이 페이지 단위로 구성되어 있고, 이 페이지 단위로 기록이 행하여진다.

예컨대, 도 5에 도시한 바와 같이, 1024행×4224열의 메모리 셀의 경우, 각 행이 1 페이지가 되어, 0∼1023의 1024 페이지로 구성되고 있다.

또, 플래시 메모리 중 NAND형의 소거는 연속된 페이지의 집합인 블록 단위로 일괄적으로 이루어진다.

예컨대, 도 5에 도시한 예에서는 4 페이지가 1 블록으로 되어 있기 때문에 0∼255 블록으로 구성된다.

상기 특성을 갖는 플래시 메모리의 시험에 있어서는 매치 기능이 사용된다.

매치 기능은 전술한 매치 신호의 결과에 의해, 시험 패턴의 시퀀스 제어를 하는 것이다.

복수의 피시험 메모리(MUT1∼MUTn) 중, 어느 한 MUT의 하나라도 매치되지 않을 때는 재차 그 어드레스로 기록, 소거 시험을 실행한다.

이 때, 매치된 MUT에 대해서는 과잉 기록, 과잉 소거를 피하기 위해서, 기록 가능 기호(라이트 인에이블 신호)의 인가를 금지한다.

모든 피시험 메모리(MUT1∼MUTn)가 매치되었을 때는 다음 어드레스로 진행하여, 기록, 소거 시험을 실행한다.

동일 셀에서 규정 횟수를 넘어 매치되지 않은 MUT는 불량이라고 판정된다.

데이터의 기록, 소거 시험이 모든 어드레스의 셀에 관해서 규정 횟수 이내로 정확하게 행해졌을 때, 그 MUT를 양품이라고 판정한다.

NAND형의 플래시 메모리에서는 불량 블록이 존재하더라도 그 수가 규정 개수 이하라면 양품이라고 판단된다.

그것은 메모리의 사용자가 미리 NAND형의 플래시 메모리의 불량 블록을 인식하여, 그 블록은 사용하지 않도록 하기 때문이다.

그런데, NAND형의 플래시 메모리의 양부 판정을 목적으로 하는 경우, 주목 블록에서 한번 불량이 검출되었으면 불량 블록으로 인식되기 때문에, 이후 그 블록에서 논리 비교를 할 필요는 없다.

그러나, 종래의 반도체 메모리 시험 장치에서는 그와 같은 기능을 지니지 않아, 불량 블록이라고 인식한 후에도 매치 기능을 이용한 논리 비교를 속행한다.

종래의 반도체 메모리 시험 장치에서는 불량 블록이라고 인식한 후에도 매치 기능을 이용한 논리 비교를 속행하기 때문에, 불필요한 시험 시간이 소요되는 실용상의 문제가 있었다.

본 발명은 플래시 메모리 등의 반도체 메모리의 시험 시간을 단축한 반도체 메모리 시험 장치에 관한 것이다.

도 1은 본 발명의 반도체 메모리 시험 장치의 블럭도.

도 2는 본 발명의 반도체 메모리 시험 장치의 논리 비교 회로의 회로도.

도 3은 종래의 반도체 메모리 시험 장치의 블럭도.

도 4는 종래의 반도체 메모리 시험 장치의 논리 비교 회로의 회로도.

도 5는 플래시 메모리의 예시적인 블록 구조도.

그래서, 본 발명은 상기 결점을 해결하기 위해서, 플래시 메모리의 블록 단위의 시험에 있어서, 주목 블록에서 한번 불량이 검출되면, 이후 그 블록에서 논리 비교를 행하지 않는 반도체 메모리 시험 장치를 제공하는 데에 있다.

즉, 상기 목적을 달성하기 위해서 이루어진 본 발명은, 반도체 메모리 시험 장치에 있어서, 패턴 발생기의 제1 제어 신호로 주목 블록에서 최초로 발생한 실패를 홀드하는 레지스터를 피시험 메모리마다 설치하고, 그 블록 이후의 시험 사이클에서는 매치 상태, 패스 상태 및 기록 금지 상태를 만들어내어, 상기 패턴 발생기의 제2 제어 신호로 지정하는 소정의 사이클에서, 상기한 레지스터를 리셋하여 매치 상태, 패스 상태, 기록 금지의 해제를 행하는 것을 특징으로 한 반도체 메모리 시험 장치를 요지로 하고 있다.

또, 본 발명은, 복수의 피측정 메모리(MUT)의 시험을, 각 MUT의 출력 신호와 패턴 발생기로부터의 기대치 신호와의 일치 결과에 의해 시험 패턴의 시퀀스 제어를 행하는, 매치 기능을 이용하여 실행하는 반도체 메모리 시험 장치에 있어서,제1 제어 신호에 의해, 시험 대상 블록에서 최초로 발생한 실패를 홀드하는, 각 피시험 메모리에 대응하여 설치한 레지스터를 구비하고, 상기 각 레지스터의 출력 신호에 기초하여, 실패가 발생한 블록의 이후의 시험 사이클에서는 매치 상태, 패스 상태 및 기록 금지 상태로 고정하도록 제어하고, 제2 제어 신호에 의해, 상기 각 레지스터를 리셋하여, 매치 상태, 패스 상태 및 기록 금지 상태를 해제하는 것을 구비하는 것을 특징으로 한 반도체 메모리 시험 장치를 요지로 하고 있다.

또, 상기 제1 제어 신호와 상기 제2 제어 신호는 각각, 미리 프로그램된 시험 패턴에 기초하여, 패턴 발생기로부터 공급되는, 반도체 메모리 시험 장치라도 좋다.

또, 피측정 메모리는 동일 어드레스에 복수회의 데이터 기록, 복수회의 소거 동작을, 블록 단위로 시험하는, 플래시 메모리인 반도체 메모리 시험 장치라도 좋다.

본 발명의 실시의 형태는 후술되는 실시예에서 설명한다.

본 발명의 실시예에 관해서, 도 1과 도 2를 참조하여 설명한다.

본 발명의 반도체 메모리 시험 장치의 구성은 도 1에 도시한 바와 같이, 타이밍 발생기(10)와, 패턴 발생기(20)와, 파형 정형기(30)와, 논리 비교기(50)와, AND 게이트(81∼8n)로 구성되어 있다.

단, 종래 기술과 마찬가지로, 주변 기기나 테스터 프로세서 등은 도면을 간단 명료하게 하기 위해서 생략하고 있다.

또, 타이밍 발생기(10)와, 패턴 발생기(20)와, 파형 정형기(30)는 종래와 마찬가지이기 때문에 설명을 생략한다.

논리 비교기(50)는 타이밍 발생기(10)로부터의 스트로브 신호(STRB)의 타이밍에, 피시험 메모리(MUT1∼MUTn)의 판독 데이터와 일치 검출을 하여, CPE="1"인 사이클에서의 일치 검출 결과에 의해 피시험 메모리(MUT1∼MUTn)의 양부 판정을 한다.

이어서, 논리 비교기(50)의 동작에 관해서 도 2를 참조하여 설명한다.

통상, 논리 비교기(50)는 MUT1∼MUTn에 대응하여 논리 비교 회로(51∼5n)를 갖지만, 같은 식의 구성이기 때문에, 도 2는 논리 비교 회로(5n)만을 도시한다.

또, 논리 비교 회로(5n)는 MUT의 데이터 비트만큼 있지만, 도면을 간단 명료하게 하기 위해서 데이터 비트를 1 비트로 하여 표시하고 있다.

논리 비교 회로(5n)에 있어서는 우선 DUTn로부터 판독된 시험 데이터 신호(RDn)를 타이밍 발생기로부터 스트로브 신호(STRB)로 래치한 데이터와, 패턴 발생기로부터의 기대치 데이터(EXP)를, EXNOR 게이트(70)에서 일치 검출하여, 일치한 경우는 일치 검출 신호="1"을 출력한다.

CPE="1"인 사이클에서 불일치가 검출된 경우를 불량(fail)이라 판정하여, FAIL="1"을 출력한다.

또한, 실패 신호(FAIL)를 OR 게이트(75)를 통해 홀드 레지스터(61)에서 받아, 제어 신호(Ca)로 실패 신호를 로드한다.

그리고, 제어 신호(Ca)에 의해 한번 실패 신호를 로드하면, 그 출력을 OR 게이트(75)의 입력으로 되돌리고 있기 때문에, 이후의 사이클에서 패스 상태를 로드하려고 하더라도 무효로 되어, 홀드 레지스터(61)는 실패 상태를 유지한다.

그리고, 제어 신호(Ca)에 의해 한번 실패 신호를 로드하면, 홀드 레지스터(61)의 출력은 논리 "1"의 논리 비교 금지 신호로 하여, 인버터(72)를 통해 AND 게이트(74)의 게이트 신호로서 CPE의 신호를 금지하고 있기 때문에, EXNOR 게이트(70)의 일치 검출 출력을 논리 비교하는 AND 게이트(73)의 출력은 강제적으로 항상 패스 상태가 된다.

또, 홀드 레지스터(61)의 출력을 OR 게이트(76)의 입력으로서 접속하고 있기 때문에, MUTn용의 일치 검출 신호는 "1"로 유지된다.

따라서, 피시험 메모리의 주목 블록에 실패가 발생하면, 그 블록 내에서는 그 이후 일치 검출된 상태가 유지된다.

또한, 홀드 레지스터(61)의 출력은 라이트 인에이블 금지 신호로도 되어, 도1에 도시한 바와 같이, AND 게이트(8n)의 게이트 신호가 되어, MUTn에의 기록을 금지한다.

여기서, 패턴 발생기(20)로부터 출력하고 있는 제어 신호(Ca, Cb)는 미리 시험 패턴에 프로그램해 둠으로써, 임의의 사이클로 출력이 가능하다.

플래시 메모리의 시험에 있어서, 각 시험 블록의 기록, 소거 시험에서의 논리 비교 사이클에서는 제어 신호(Ca)를 출력하여, 주목 블록 내의 셀에서 불량이 발생한 경우, 그 이후, 그 피시험 메모리에 대해서는 강제적으로 매치를 취해 논리 비교를 패스시키고, 또한 기록 금지 상태로 한다.

또, 다음 블록으로 옮기기 전에, 각 블록의 최후에 제어 신호(Cb)를 입력하여 홀드 레지스터(61)를 리셋함으로써 다음 블록의 시험에 대비할 수 있다.

본 발명은 이상 설명한 것과 같은 형태로 실시되어, 이하에 기재되는 것과 같은 효과를 나타낸다.

즉, 본 발명의 반도체 메모리 시험 장치에서는 주목 블록에서 불량이 발생한 경우, 그 블록 내에서는 그 이후 매치된 상태로 하기 때문에 시험 시간을 단축할 수 있는 효과가 있다.

Claims

매치 기능을 이용하여 동일 어드레스에 복수회의 데이터 기록, 복수회의 소거 동작을 행함으로써 블록 단위로 메모리의 시험을 행하는 반도체 메모리 시험 장치에 있어서,

패턴 발생기의 제1 제어 신호로 주목 블록에서 최초로 발생한 실패를 홀드하는 레지스터를 피시험 메모리마다 설치하고,

실패가 발생한 블록의 이후의 시험 사이클에서는 매치 상태, 패스 상태 및 기록 금지 상태를 만들어내어,

상기 패턴 발생기의 제2 제어 신호로 지정하는 소정의 사이클에서, 상기한 레지스터를 리셋하여 매치 상태, 패스 상태, 기록 금지의 해제를 행하는 것을 특징으로 한 반도체 메모리 시험 장치.
복수의 피측정 메모리(MUT)의 시험을, 각 MUT(MUT1, MUT2,..., MUTn)의 출력 신호와 패턴 발생기(20)로부터의 기대치 신호와의 일치 결과에 의해 시험 패턴의 시퀀스 제어를 하는, 매치 기능을 이용하여 실행하는 반도체 메모리 시험 장치에 있어서,

제1 제어 신호(Ca)에 의해, 시험 대상 블록에서 최초로 발생한 실패를 홀드하는, 각 피시험 메모리에 대응하여 설치한 레지스터(61)를 구비하여,

상기 각 레지스터의 출력 신호를 토대로, 실패가 발생한 블록의 이후의 시험사이클에서는 매치 상태, 패스 상태 및 기록 금지 상태로 고정하도록 제어하고,

제2 제어 신호(Cb) 에 의해, 상기 각 레지스터를 리셋하여, 매치 상태, 패스 상태 및 기록 금지의 상태를 해제하는 것을 특징으로 한 반도체 메모리 시험 장치.
제2항에 있어서, 상기 제1 제어 신호(Ca)와 상기 제2 제어 신호(Cb)는 각각, 미리 프로그램된 시험 패턴을 토대로, 패턴 발생기(20)로부터 공급되는 것을 특징으로 하는 반도체 메모리 시험 장치.
제2항 또는 제3항에 있어서, 피측정 메모리(MUT1, MUT2, …, MUTn)는 동일 어드레스에 복수회의 데이터 기록, 복수회의 소거 동작을, 블록 단위로 시험하는 플래시 메모리인 것을 특징으로 하는 반도체 메모리 시험 장치.