JP2577120Y2 - 過剰パルス印加の禁止回路 - Google Patents

過剰パルス印加の禁止回路

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Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】本考案はフラッシュＥＥＰＲＯＭ
等の半導体を試験する場合、複数個のデバイスを同時に
テストする際に、被測定デバイスへの入力信号を制御す
ることにより、それぞれ過剰の書き込みや過剰の消去を
行わない、個別に過剰パルスの印加を禁止した過剰パル
ス印加の禁止回路に関する。
【０００２】フラッシュＥＥＰＲＯＭは一括消去のでき
る電気的に消去可能なＲＯＭであり、一般に書き込みに
際しては、書き込み終了と共に印加パルスの停止が必要
である。もしも書き込完了後もパルス印加を継続する
と、デバイスに悪影響を及ぼすことが知られている。例
えば、過剰書き込みとして、フラッシュＥＥＰＲＯＭの
書き込みを行うとき、必要以上のライトクロックを与え
ることにより、フローティングゲートに過剰なチャージ
を持つことが知られている。さらに、一般に消去に際し
ても、同様に消去終了と共に印加パルスの停止が必要で
ある。もしも消去完了後もパルス印加を継続すると、デ
バイスに悪影響を及ぼすことが知られている。例えば、
過剰消去として、消去パルスを過剰に印加したとき、メ
モリセルのしきい電圧が負になり、メモリセルが正常に
動作できなくなる現象が知られている。
【０００３】
【従来の技術】従来の複数個のメモリデバイスを同時測
定する場合のブロック図は図２に示すような構成であ
る。又、従来の動作を図３のタイムチャートに示す。
【０００４】先ず、被測定デバイス４に与える印加パタ
ーンはパタン発生器１により、指定されたプログラムの
テストパターンを発生する。同時にパタン発生器１は被
測定デバイスからの出力に対する比較の基準となる比較
パターンを発生する。
【０００５】次に、この印加パターンは、フォーマット
コントロール２に与えられ、被測定デバイスに指定され
た波形（例えばＲＺ（RETURN TO ZERO）やＮＲＺ（NON
RETURN TO ZERO）波形）に整形される。
【０００６】次に、この波形は各被測定デバイスに対応
する、ドライバ３とドライバ１３に分配される。一般
に、多数個同時測定されるメモリデバイスでは、各印加
波形（例えばアドレス波形や入力データ波形）は同一で
あるため、同一信号を分配するものである。
【０００７】次に、被測定デバイス４と被測定デバイス
１４の出力信号はコンパレータ５とコンパレータ１５に
それぞれ入力される。又、比較パターンは、パタン発生
器１からそれぞれのコンパレータに与えられる。コンパ
レータでは、論理比較（論理１や０）の他にアナログ値
（ハイレベル値やローレベル値）の比較も行い、比較結
果信号（フェイルやパス）を発生する。
【０００８】次に、比較結果は、ゲート６に与えられ
る。ゲート６の各入力端はコンパレータ５とコンパレー
タ１５に接続されており、出力端はパタン発生器１に接
続されている。
【０００９】図３に於いて動作を説明する。パタン発生
器１の出力がパタン０，１，・・を発生する。ドライバ
３が被測定デバイスにパタン０，１，２を印加した時点
でコンパレータ５の出力が一致状態となり、反転する。
一方、ドライバ１３は被測定デバイスにパタン０，１，
２，３を印加した時点でコンパレータ１５の出力が一致
状態となり、反転する。ゲート６は全てのコンパレータ
が反転した時点で、全一致信号をパターン発生器１に出
力する。これにより、パタン発生器１はパタン３を終了
後に停止する。ここで、ドライバ３はパタン３まで出力
しており、被測定デバイスにとっては、この部分が過剰
書き込みとなる。
【００１０】
【考案が解決しようとする課題】従来の半導体試験装置
は次のような欠点をもっていた。
【００１１】一般に、フラッシュＥＥＰＲＯＭ等に書き
込みを行う時、デバイスにより書き込みに要する時間が
異なり、過剰書き込みを防止するため、書き込み時間を
分割し、書き込めたかどうかのテストを行いながら複数
回に分けて書き込むことが行われる。この場合、各被測
定デバイスを独立に書き込みコントロールする必要があ
る。
【００１２】複数個のメモリデバイスを同時測定する場
合、図２のように、フォーマットコントロールの後段で
複数被測定デバイスに信号を分岐し、各ドライバを通じ
て直接被測定デバイスに信号を印加する方式がとられて
おり、このため各被測定デバイス独立に書き込みをコン
トロールすることができない。このため、過剰書き込み
や過剰消去が生じてしまう。
【００１３】本考案は、上述したような従来の技術が有
する問題点に鑑みてなされるものであって、被測定デバ
イス毎に独立して被測定デバイスに印加される信号を制
御することにより、過剰書き込みや過剰消去を防止でき
る半導体試験装置を提供するものである。また、この部
分の付加回路を追加することにより、簡便に同様な機能
を実現する付加回路を提供するものである。
【００１４】
【課題を解決するための手段】この考案によれば、複数
の被測定デバイスを測定する半導体試験装置に於いて、
被測定デバイス４の前段に書き込み信号禁止回路２４
を設ける。そして、当該書き込み信号禁止回路２４の１
入力端には発生した印加パタンを整形した信号を印加す
るドライバ３の出力端を接続する。
【００１５】又、書き込み完了検出回路２１を設け、１
入力端は被測定デバイス４の出力端に接続し、他の入力
端は試験装置のドライバ２５に接続する。
【００１６】又、書き込み完了フリップフロップ２２を
設け、セット端子は当該書き込み完了検出回路２１の出
力端に接続し、リセット端子は試験装置のドライバ２６
に接続し、出力端は当該書き込み信号禁止回路２４の他
の入力端に接続する。
【００１７】以上の付加回路部分を被測定デバイス毎に
半導体試験装置に含んで、過剰パルス印加の禁止回路を
構成する。
【００１８】次に、他の実施例として、上記構成のう
ち、付加回路のみから成り、半導体試験装置に追加でき
る構成として、過剰パルス印加の禁止回路を構成しても
よい。
【００１９】
【作用】本考案では、各被測定デバイスの前段に書き込
み信号禁止回路を設け、入力端には発生した印加パタン
を整形した信号を印加するドライバを接続し、又、書き
込み完了検出回路を設け、１入力端は被測定デバイスの
出力端を接続し、又、書き込み完了フリップフロップ回
路を設け、そのセット端子には当該書き込み完了検出回
路の出力端を接続し、以上の付加回路部分を半導体試験
装置に含む構成としたから、被測定デバイス個別にパタ
ン印加を禁止できる。このため、過剰書き込みや過剰消
去を避けることができる。
【００２０】又、上記の付加回路のみからなり、半導体
試験装置に追加できるように構成してもよい。この簡便
な構成の場合でも同様に、被測定デバイス個別にパタン
印加を禁止できる。このため、過剰書き込みや過剰消去
を避けることができる。
【００２１】
【実施例】本考案の実施例について図面を参照して説明
する。
【００２２】図１は本考案の実施例を示すブロック図で
ある。
【００２３】図１に於いて示すように、被測定デバイス
４の前段に書き込み信号禁止回路２４を設け、ドライバ
３の出力端に当該書き込み信号禁止回路の１入力端を接
続する。
【００２４】また、書き込み完了検出回路２１を設け、
１入力端を被測定デバイス４の出力端に接続する。
【００２５】また、書き込み完了検出回路２１の他の入
力端は、従来例では測定に使用していなかった空きのド
ライバ２５を利用してこのドライバ２５に接続する。こ
こで、半導体試験装置には、この未使用ドライバが存在
しているものとする。
【００２６】また、書き込み完了フリップフロップ２２
を設け、セット端子を当該書き込み完了検出回路２１の
出力端に接続する。
【００２７】また、書き込み完了フリップフロップ２２
のリセット端は、従来例では測定に使用していなかった
空きのドライバ２６を利用してこのドライバ２６に接続
する。ここで、半導体試験装置には、この未使用ドライ
バが存在しているものとする。書き込み完了フリップフ
ロップ２２の出力端は、インバータ２３を通して書き込
み信号禁止回路２４の他の入力端に接続する。
【００２８】このように、書き込み完了を検出して、そ
の信号によりドライバ３の信号を書き込み信号禁止回路
２４により禁止するので、書き込み完了後のパルス印加
を禁止できる。また、図１の付加回路は被測定デバイス
毎に設ける。これにより、被測定デバイス毎に書き込み
完了後のパルス印加を禁止できる。
【００２９】図４に本考案の動作をタイムチャートで示
す。先ず、ドライバ２６がパルス信号を発生し、書き込
み完了フリップフロップ２２をリセットする。次にドラ
イバ２５がハイレベルとなり、書き込み完了検出回路２
１に対して一致検出の可能状態にする。これらのパルス
信号の発生やハイレベル信号の発生は、プログラムパタ
ンで記述しておく。
【００３０】ここで、パタン発生器１の出力がパタン
０，１，・・を発生する。ドライバ３の信号が書き込み
信号禁止回路２４を通過して、被測定デバイスにパタン
０，１，２を印加した時点で書き込み完了検出回路２１
の出力が一致状態となり、反転する。この信号は書き込
み完了フリップフロップ２２をセットするため、当該フ
リップフロップの出力は反転する。そして、インバータ
２３を通過した信号は書き込み信号禁止回路２４に与え
られる。このため、ドライバ信号はこの書き込み信号禁
止回路２４で禁止され、被測定デバイス４への入力パル
スはこの時点で停止する。
【００３１】これらの付加回路は被測定デバイス毎に設
ける。そのため、各被測定デバイス毎に自動的に書き込
み完了後のパタン印加が禁止される。
【００３２】ここで、コンパレータ５が反転し、続いて
コンパレータ１５が反転すると、ゲート６は全一致信号
をパターン発生器に出力する。これにより、パタン発生
器１はパタン発生を停止する。以上のように動作を行う
ため、被測定デバイス４に対して、書き込み信号禁止回
路２４はパタン３の出力を行わない。すなわち、被測定
デバイスにとって、過剰書き込みが行われることがな
い。同様に過剰消去についても行われることがない。
【００３３】以上の実施例では、付加回路部を内蔵した
半導体試験装置で構成している。他の実施例として、付
加回路部のみを準備し、これを既存の半導体試験装置に
追加して実現してもよい。なお、上記実施例ではＤＵＴ
が２個の場合について説明したが、ＤＵＴが３個以上の
場合についても、同様に実施でき、同様な動作を行う。
【００３４】
【考案の効果】以上説明したように本考案は構成されて
いるので、次に記載する効果を奏する。
【００３５】被測定デバイス毎に独立して被測定デバイ
スに印加される信号を制御することにより、過剰書き込
みや過剰消去を防止できる半導体試験装置を実現でき
る。また、この部分の付加回路を追加することにより、
簡便に同様な機能を実現できる。
【図面の簡単な説明】
【図１】本考案の構成を示すブロック図である。
【図２】従来の構成を示すブロック図である。
【図３】従来の動作を示すタイムチャートである。
【図４】本考案の動作を示すタイムチャートである。
【符号の説明】
１ パタン発生器 ２ フォーマットコントロール ３、１３ ドライバ ４、１４ 被測定デバイス ５、１５ コンパレータ ６ ゲート ２１ 書き込み完了検出回路 ２２ 書き込み完了フリップフロップ ２３ インバータ ２４ 書き込み信号禁止回路 ２５、２６ ドライバ

Claims (2)

    (57)【実用新案登録請求の範囲】
  1. 【請求項１】 複数の被測定デバイスを測定する半導体
    試験装置に於いて、 被測定デバイス（４）の前段に書き込み信号禁止回路
    （２４）を設け、 当該書き込み信号禁止回路（２４）の１入力端には発生
    した印加パタンを整形した信号を印加するドライバ
    （３）の出力端を接続し、 書き込み完了検出回路（２１）を設け、１入力端は被測
    定デバイス（４）の出力端に接続し、他の入力端は試験
    装置のドライバ（２５）に接続し、 書き込み完了フリップフロップ（２２）を設け、 セット端子は当該書き込み完了検出回路（２１）の出力
    端に接続し、リセット端子は試験装置のドライバ（２
    ６）に接続し、出力端は当該書き込み信号禁止回路（２
    ４）の他の入力端に接続し、 以上の付加回路部分を被測定デバイス毎に半導体試験装
    置に含むことを特徴とする過剰パルス印加の禁止回路
  2. 【請求項２】 請求項１において、付加回路部分から成
    り、半導体試験装置に追加できる構成を特徴とする過剰
    パルス印加の禁止回路
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