JP2002367394A - 半導体メモリ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリ等のメモリデバイスの機能
試験に際し、ビット単位でデータの過剰書込み及び過剰
消去を禁止する。 【解決手段】 ＤＵＴ４の試験対象アドレスのビットラ
イン上の各ビットごとに個別に設けられた論理比較回路
５０が、ビット単位で一致・不一致を判断し、一致した
場合にビット一致信号を再試行中ループ回路Ｌで保持し
て出力し、ビット一致信号が出力されると、ビット制御
ドライバ６０が該当ビットへの書込み動作及び消去動作
を禁止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ試験
装置、特に、フラッシュメモリ等の被試験メモリへの過
剰書込み及び過剰消去を禁止する半導体メモリ試験装置
に関する。

【０００２】

【従来の技術】本発明の説明に先立ち、図３〜図６を参
照して、従来の半導体メモリ試験装置の一例について簡
単に説明する。まず、図３に、従来の半導体メモリ試験
装置の概略構成図を示す。図３に示すように、この半導
体メモリ試験装置は、タイミング発生器１、パターン発
生器２、波形成型器３及び論理比較器５を主要構成要素
としている。なお、この従来例では、通常の半導体メモ
リ試験装置が備えている遅延素子やピンエレクトロニク
ス等の構成要素の図示及び説明を省略する。

【０００３】タイミング発生器１は、基準クロック信号
（ＣＫ）及びストローブ信号（ＳＴＲＢ）を出力する。
また、パターン発生器２の内部には、予め試験パターン
がプログラムされている。そして、パターン発生器２
は、この試験パターンにしたがって、アドレス信号（Ａ
ＤＲＳ）、試験データ信号及び制御信号（ＣＳ）を出力
するとともに、期待値データ信号（ＥＤ）を出力する。
図３では、試験データ信号として書込みデータ信号（Ｗ
ＤＴ）を出力する様子を示している。これら各信号は、
基準クロック信号（ＣＫ）に同期して出力される。

【０００４】さらに、波形整形器３は、試験データ信号
を試験に必要な波形に整形して被試験メモリ（以下、
「ＤＵＴ」（Device Under Test）とも略記する。）４
へ入力する。これにより、例えば、試験データ信号とし
て書込みデータ信号（ＷＤＴ）が入力され、かつ、制御
信号がライトイネーブル信号（ＷＥ）の場合、アドレス
信号（ＡＤＲＳ）で指定されたアドレスへデータが書き
込まれる。論理比較器５ａは、ＤＵＴ４の読出しデータ
（ＲＤ）と、期待値データ信号（ＥＤ）とを比較する。
そして、その一致、不一致によりＤＵＴ４の良否を判定
する。

【０００５】ところで、近年、大容量で書換え可能な不
揮発性メモリとして、フラッシュメモリが注目されてい
る。フラッシュメモリは、その構造上、一回の書込み動
作や消去動作だけでは、データを書き込んだり消去した
りすることが困難である。このため、データの書込み又
は消去にあたって、通常、書込み動作又は消去動作を繰
り返す必要がある。

【０００６】書込みや消去が成功するまでに要する繰り
返し回数は、製造ばらつき等の理由により、フラッシュ
メモリのアドレスごとに異なっている。このため、フラ
ッシュメモリの試験にあたっては、規定の試行回数内で
データの書込みや消去が成功したものを良品と判断して
いる。

【０００７】また、この従来例では、試験の効率を向上
させるため、複数のＤＵＴ４について同時に機能試験を
実施する。以下、このような試験を「同測試験」とも称
する。同測試験では、各被試験メモリに対して同一アド
レスを指定し、同一書込みデータで一律に繰り返し書込
み動作を行う。

【０００８】すなわち、全ての被試験メモリにおいて、
それぞれ対象アドレスの全ビットの読出しデータと期待
値とが一致すると、マッチフラグの値が「１」となる。
マッチフラグの値は、マッチフラグセンス命令として、
図３に示す論理比較器群５００からパターン発生器２へ
送られる。マッチフラグの値が「１」の場合、パターン
発生器２は、次のアドレスの試験パターンを出力する。

【０００９】これに対し、一つでも不一致のＤＵＴ４が
存在すると、マッチフラグの値が「０」となる。この場
合、パターン発生器２は、再び、同一アドレスの試験パ
ターンを出力する。その結果、同一アドレスに対するデ
ータの書込みが再試行される。したがって、パターン発
生器２は、全てのＤＵＴ４でマッチがとれるまで、全て
のＤＵＴ４へ一律に書込みデータ等を繰り返し出力す
る。これらＤＵＴ４の中には、既に対象アドレスへの書
込みが成功しているＤＵＴ４も含まれている。

【００１０】ところで、フラッシュメモリにおいては、
データの書込みや消去がすでに成功しているアドレスの
ビットラインに対しては、過剰な書込み動作や過剰な消
去動作が禁止されている。このため、フラッシュメモリ
の機能試験にあたっては、同測試験の際にも、過剰書込
みや過剰消去を禁止しつつ、データの書込み動作や消去
動作を複数回繰り返す必要がある。

【００１１】そこで、同測試験の際に過剰書込み禁止及
び過剰消去禁止の機能を実現させるため、従来の半導体
メモリ試験装置の論理比較器５ａは、例えば、図４に示
す論理比較器５ａ及びライン制御ドライバ６ａを備えて
いる。

【００１２】論理比較器５ａは、ＤＵＴ４のアドレスの
ビットラインを構成するビット数分の論理比較回路５０
ａを備えている。各論理比較回路５０ａでは、ビットご
とに読出しデータ信号（ＲＤ）と期待値パターン信号
（ＥＤ）とを比較し、一致・不一致を判断する。

【００１３】また、図４に示すライン制御ドライバ６ａ
は、図３では図示が省略されている。ライン制御ドライ
バ６ａは、波形成型器３からＤＵＴ４への制御信号（Ｃ
Ｓ）の入力を制御する。

【００１４】すなわち、ＤＵＴ４に制御信号（ＣＳ）と
してライトイネーブル信号（ＷＥ）が入力されると、対
象アドレスのビットライン上の全ビットに対して繰り返
し書込みが試行される。一方、ライン制御ドライバ６ａ
がライトイネーブル信号を出力しない場合（書込み禁止
信号を出力した場合）、ＤＵＴ４では、対象アドレスの
ビットライン上の全ビットに対する書込みが禁止され
る。このようにして、ＤＵＴ４ごとにアドレス単位で過
剰書込みを禁止することができる。

【００１５】ここで、図５に、論理比較回路５０ａ及び
ライン制御ドライバ６ａの具体的な構成例を示す。図５
に示すように、ＤＵＴ４が出力した読出し信号（ＲＤ）
は、第一ホールドレジスタ５１へ入力される。第一ホー
ルドレジスタ５１からストローブ信号（ＳＴＲＢ）の指
示するタイミングで出力された読出し信号（ＲＤ）は、
期待値パターン信号（ＥＤ）とともに排他的論理和回路
（ＸＯＲ回路）５２へ入力される。読出し信号（ＲＤ）
と期待値パターン信号（ＥＤ）とが不一致の場合には、
比較指示信号（ＣＰＥ）に従って、論理積回路（ＡＮＤ
回路）５５からフェイル信号（ＦＡＩＬ＝「１」）が出
力される。

【００１６】一方、読出し信号（ＲＤ）と期待値パター
ン信号（ＥＤ）とが一致した場合には、ＸＯＲ回路５２
から一致信号（ＭＡＴＣＨ＝「１」）が出力される。ま
た、この一致信号は、第二ホールドレジスタ５３へ入力
される。第二ホールドレジスタ５３は、一致信号を、遅
延素子（ＤＬＥＡＹ）５４で遅延したストローブ信号の
指示するタイミングで、ビット一致信号（ＭＢ）として
出力する。すなわち、対応するビットにおいてデータ書
込みが成功した場合、論理比較回路５０ａは、ビット一
致信号（ＭＢ）を出力する。

【００１７】そして、対象アドレスのビットライン上の
全ビットで書込みが成功すると、全ての論理比較回路５
０ａからビット一致信号（ＭＢ）が出力される。その結
果、ライン一致判定器５９は、ライン一致信号（ＭＬ）
を出力する。ライン一致信号（ＭＬ）は、論理比較禁止
信号として、ＸＯＲ回路５５へ入力される。これによ
り、フェイル信号（ＦＡＩＬ）の出力が停止する。

【００１８】さらに、ライン一致信号（ＭＬ）は、ライ
ン制御ドライバ６ａへ入力される。図５に示す例では、
ライン制御ドライバ６ａをＮＡＮＤ回路で構成してい
る。このＮＡＮＤ回路６０ａには、ライトイネーブル
（ＷＥ）の反転信号と、ライン一致信号（ＭＬ）とが、
それぞれ反転して入力される。ライン一致信号（ＭＬ）
が出力されると、ライン制御ドライバ６ａは、そのＤＵ
Ｔ４への書込み信号の出力を停止する（書込み禁止信号
を出力する。）。これにより、アドレス単位で過剰書込
みが禁止される。

【００１９】次に、図６の（Ａ）を参照して、アドレス
単位で過剰書込みを禁止する動作の一例について説明す
る。図６の（Ａ）は、Ｄ０〜Ｄ３の四ビットで構成され
たラインの各ビットに「１」を書き込む様子を示す。

【００２０】まず、対象ラインの各ビットＤ０〜Ｄ３の
値を「０」にする。次に、対象ラインの各ビットＤ０〜
Ｄ３に一律に「１」を書き込む。「１回目」の書込み試
行の結果、対象ラインのうち、Ｄ０及びＤ１のビットだ
け書込みが成功して「１」が書き込まれている。一方、
残りのＤ２及びＤ３のビットでは書込みが未成功で
「０」のままである。

【００２１】この場合、ビットＤ０及びＤ１に対応する
論理比較回路５ａだけが、ビット一致信号（ＭＢ）を出
力する。これに対して、ビットＤ２及びＤ３に対応する
論理比較回路５０ａは、ビット一致信号を出力しない。
このため、ライン一致判定器５９はライン一致信号（Ｍ
Ｌ）を出力せず、ライン制御ドライバ６ａは書込みを禁
止しない。

【００２２】そこで、再び全てのビットに一律に「１」
を書き込む動作を行う。「２回目」の書込み試行の際に
は、既に書込みが成功しているビットＤ０及びＤ１に対
しても再度書込みが行われる。「２回目」の書込み試行
の結果、Ｄ０、Ｄ１及びＤ３のビットで書込みが成功
し、「１」が書き込まれている。しかし、Ｄ２のビット
では書込みが成功しておらず、「０」のままである。

【００２３】この場合、ビットＤ０、Ｄ１及びＤ３に対
応する論理比較回路５ａだけが、ビット一致信号（Ｍ
Ｂ）を出力する。これに対して、ビットＤ２に対応する
論理比較回路５ａは、ビット一致信号を出力しない。こ
のため、ライン一致判定器５９はライン一致信号を出力
せず、ライン制御ドライバ６ａは書込みを禁止しない。

【００２４】そこで、再度、全てのビットに一律に
「１」を書き込む動作を行う。「３回目」の書込み試行
の際には、既に書込みが成功しているビットＤ０及びＤ
１に対しても再度書込みが行われる。「３回目」の書込
み試行の結果、Ｄ０〜Ｄ３の全てのビットで書込みが成
功し、「１」が書き込まれた。

【００２５】この場合、ビットＤ０〜Ｄ３に対応する全
ての論理比較回路５ａが、ビット一致信号（ＭＢ）を出
力する。その結果、ライン一致判定器５９がライン一致
信号（ＭＬ）を出力し、ライン制御ドライバ６ａは書込
みを禁止する。

【００２６】このようにして、対象アドレスの全ビット
で書込みが成功すると、その対象アドレスについては、
それ以上の過剰な書込みが禁止される。図６の（Ａ）で
は、３回目の書込み後のビットラインの各ビット枠を太
線で示すことにより、そのアドレスの過剰書込みが禁止
された状態を表している。

【００２７】このように、従来の半導体メモリ試験装置
においては、アドレスごとに過剰書込みや過剰消去を禁
止しつつ、データの書込み動作を繰り返して機能試験を
行っていた。なお、消去動作時においても、同様にし
て、アドレスごとの過剰消去が禁止されている。

【００２８】

【発明が解決しようとする課題】ところで、近年のフラ
ッシュメモリにおいては、アドレス単位ではなく、アド
レスのビットラインを構成する個々のビット単位で、過
剰書込み及び過剰消去を禁止するものが実用化されてい
る。このようなフラッシュメモリについては、機能試験
の際にも、ビット単位で過剰書込み及び過剰消去を禁止
する必要がある。

【００２９】しかしながら、従来の半導体メモリ試験装
置においては、アドレス単位で過剰書込み等を禁止する
ことはできても、そのアドレスのビットラインを構成す
る個々のビット単位で過剰書込み等を禁止することは困
難であった。特に、同時に複数のメモリデバイスの機能
試験を行う場合には、同時測定対象の全てのＤＵＴで対
象ラインの書込み又は消去が成功するまで、各ＤＵＴに
対して一律に再試行が繰り返される。このため、同測試
験の場合には、ビット単位で過剰書込み又は過剰消去を
禁止することが一層困難である。

【００３０】このため、ビット単位で過剰書込み及び過
剰消去を禁止しつつ、データの書込み動作や消去動作を
複数回繰り返すことができる半導体メモリ試験装置の実
現が望まれていた。

【００３１】本発明は、上記の事情にかんがみてなされ
たものであり、フラッシュメモリ等のメモリデバイスの
機能試験に際し、ビット単位でデータの過剰書込み及び
過剰消去を禁止できる半導体メモリ試験装置の提供を目
的とする。

【００３２】

【課題を解決するための手段】この目的の達成を図るた
め、本発明の請求項１に係る半導体メモリ試験装置によ
れば、試験パターンデータに基づいてデータ信号及び制
御信号を出力するとともに、期待値パターン信号を出力
するパターン発生器と、データ信号及制御信号が入力さ
れた被試験メモリの応答出力と期待値パターン信号とを
アドレス単位で比較し、一致・不一致を判断する論理比
較部と、被試験メモリに対する書込み及び消去動作を制
御するドライバとを有し、論理比較部は、アドレスのビ
ットライン上の各ビットごとに個別に設けられ、ビット
単位で一致・不一致を判断し、一致した場合にビット一
致信号をそれぞれ出力する論理比較回路と、全ての論理
比較回路からビット一致信号が出力された場合にライン
一致信号を出力するライン一致検出部とを備え、ドライ
バは、ライン一致検出部からライン一致信号が出力され
た場合に被試験メモリへの書込み動作及び消去動作を禁
止するライン制御部を備えた半導体メモリ試験装置であ
って、ドライバは、論理比較回路からビット一致信号が
出力された場合に、被試験メモリの該当ビットへの書込
み動作及び消去動作を禁止するビット制御部を備える構
成としてある。

【００３３】このように、本発明の半導体メモリ試験装
置によれば、ビット一致信号に基づいて、ドライバのビ
ット制御部が該当するビットへの書込み動作及び消去動
作を禁止する。これにより、ビット単位で、データの過
剰書込み及び過剰消去を禁止しつつ、データの書込み動
作又は消去動作を繰り返して機能試験を行うことができ
る。

【００３４】また、請求項２記載の発明によれば、複数
の被試験メモリに一律にデータ信号及び制御信号を入力
して、これら被試験メモリを同時に測定するため、被試
験メモリごとにドライバ及び論理比較器をそれぞれ備え
る構成としてある。

【００３５】特に、同測試験の場合は、同時測定対象の
全てのメモリデバイスにおいて、対象ラインの書込み又
は消去が成功するまで各ＤＵＴに対して一律に再試行が
繰り返される。その結果、同測試験の場合には、ビット
単位で過剰書込み又は過剰消去を禁止することが一層困
難である。このため、本発明の半導体メモリ試験装置
は、同測試験に適用して特に好適である。

【００３６】また、請求項３記載の発明によれば、ビッ
ト制御部は、ビット一致信号が入力されると、データ信
号の代わりに、その値が「Ｈ」に固定された信号を被試
験メモリへ入力する構成としてある。

【００３７】フラッシュメモリにおいては、「Ｈ」に固
定されたデータ信号は、再試行期間中、フラッシュメモ
リ内でそのデータ信号の値が保持される。したがって、
「Ｈ」に固定されたデータ信号は、書き込みデータとし
て扱われず、書込み動作は行われない。なお、データの
値「Ｈ」とは、データが「Ｈ（High）」又は「Ｌ（Lo
w）」の二値で表されている場合は「Ｈ」であるが、デ
ータが「１」又は「０」の二値で表されている場合には
「１」に該当する。

【００３８】また、請求項４記載の発明によれば、論理
比較回路は、ビット一致信号を保持する保持手段を有す
る構成としてある。このように、保持手段を設ければ、
書込みまたは消去の再試行中、書込みまたは消去の成功
しているビットからの応答出力値にかかわらず、ビット
一致信号を出力することが可能となる。

【００３９】また、請求項５記載の発明によれば、保持
手段は、ビット一致信号を保持するホールドレジスタ
と、ホールドレジスタの出力値を、当該ホールドレジス
タへ入力するループ回路とにより構成してある。このよ
うに、ループ回路を構成すれば、ビット一致信号を容易
に保持することができる。

【００４０】また、請求項６記載の発明によれば、ルー
プ回路上に、ビットごとにホールド指示信号が入力され
た場合に、ビット一致信号を通過させる選択手段を備え
る構成としてある。

【００４１】このように、選択手段を設ければ、ビット
単位で過剰書込み又は過剰消去を禁止する場合にだけ、
ホールド指示信号を入力することができる。一方、従来
通り、アドレス単位でだけ過剰書込み等が禁止され、ビ
ット単位での過剰書込み等が禁止されていないメモリデ
バイスを試験する場合には、ホールド指示信号を非入力
とすることができる。これにより、本発明の半導体メモ
リ試験装置は、被試験メモリの種類に応じて、ビット単
位及びアドレス単位のいずれでも、過剰書込み等を容易
に禁止して機能試験を行うことができる。

【００４２】また、請求項７記載の発明によれば、被試
験メモリをフラッシュメモリとした構成としてある。本
発明は、アドレス単位で過剰書込み及び過剰消去が禁止
されているフラッシュメモリの機能試験に用いて特に好
適である。

【００４３】

【発明の実施の形態】以下、図１、図２及び図６を参照
して、本発明の実施の形態について説明する。なお、図
１に示した論理比較回路５及びドライバ６を含む半導体
メモリ試験装置全体の構成は、図３に示した、パターン
発生器等を含む従来例の半導体メモリ試験装置の構成と
同様であるので、その説明を省略する。また、本実施形
態においても、従来例と同様に、複数のＤＵＴ４として
のフラッシュメモリを同時に測定する半導体メモリ試験
装置の例について説明する。

【００４４】ここでは、半導体メモリ試験装置のうち、
従来例と異なる論理比較器５及びドライバ６の構成につ
いて詳細に説明する。本実施形態では、複数の被試験メ
モリ（ＤＵＴ）４に一律にデータ信号及び制御信号を入
力し、これらＤＵＴ４を同時に測定するため、ＤＵＴ４
ごとに論理比較器５及びドライバ６をそれぞれ設けてい
る。

【００４５】各論理比較器５は、データ信号及び制御信
号が入力されたＤＵＴ４の応答出力と期待値パターン信
号とをアドレス単位で比較し、一致・不一致を判断す
る。そのため、各論理比較器５は、ビットごとの論理比
較回路５０と、一つのライン一致検出部５９とを備えて
いる。

【００４６】論理比較回路５０は、ＤＵＴ４のアドレス
のビットラインを構成する各ビットごとに個別に設けら
れている。各論理比較回路５０は、ビットごとに読出し
データ信号（ＲＤ）と期待値パターン信号（ＥＤ）とを
比較し、一致・不一致を判断する。そして、一致した場
合にビット一致信号（ＭＢ）を出力する。また、ライン
一致検出部５９は、全ての論理比較回路５０からビット
一致信号（ＭＢ）が出力された場合に、ライン一致信号
（ＭＬ）を出力する。

【００４７】ドライバ６は、パターン発生器で発生し、
波形成型器３で波形整形されたデータ信号及制御信号
（ＣＳ）による被試験メモリ（ＤＵＴ）４に対する書込
み及び消去動作を制御する。本実施形態では、同測試験
を行うため、ＤＵＴ４ごとにドライバ６を設けている。
図１では、データ信号として書込みデータ信号（ＷＤ
Ｔ）を、制御信号としてライトイネーブル信号（ＷＥ）
をＤＵＴ４へ入力する例にを示している。

【００４８】本実施形態の各ドライバ６は、アドレス単
位で書込み動作等を禁止するライン制御ドライバ６ａ
と、ビット単位で書込み動作等を禁止するビット制御ド
ライバ６０とをそれぞれ備えている。ライン制御ドライ
バ６ａは、従来例と同様に、ライン一致信号（ＭＬ）が
入力された場合に、ＤＵＴ４への書込み動作及び消去動
作を禁止する。

【００４９】また、ビット制御ドライバ６０は、アドレ
スのビットライン上の各ビットごとに設けられている。
そして、各ビット制御ドライバ６０は、ビット一致信号
（ＭＬ）が入力された場合に、ＤＵＴ４の該当ビットへ
の書込み動作及び消去動作を禁止する。

【００５０】ここで、図２に、論理比較回路５０の構成
例を示す。図２に示すように、ＤＵＴ４が出力した読出
し信号（ＲＤ）は、第一ホールドレジスタ５１へ入力さ
れる。第一ホールドレジスタ５１が、ストローブ信号
（ＳＴＲＢ）の指示するタイミングで出力した読出し信
号は、期待値パターン信号（ＥＤ）とともに排他的論理
和回路（ＸＯＲ回路）５２へ入力される。読出し信号
（ＲＤ）と期待値パターン信号（ＥＤ）とが不一致の場
合には、比較指示信号（ＣＰＥ）に従って、論理積回路
（ＡＮＤ回路）５５からフェイル信号（ＦＡＩＬ＝
「１」）が出力される。

【００５１】一方、読出し信号（ＲＤ）と期待値パター
ン信号（ＥＤ）とが一致した場合には、一致信号（ＭＡ
ＴＣＨ＝「１」）が出力される。また、この一致信号
は、第二ホールドレジスタ５３へ入力される。第二ホー
ルドレジスタ５３は、一致信号を、遅延素子（ＤＬＥＡ
Ｙ）５４で遅延したストローブ信号（ＳＴＲＢ）の指示
するタイミングで、ビット一致信号（ＭＢ）として出力
する。すなわち、対応するビットにおいてデータ書込み
が成功した場合、論理比較回路５０ａは、ビット一致信
号（ＭＢ）を出力する。

【００５２】そして、対象アドレスのビットライン上の
全ビットで書込みが成功すると、全ての論理比較回路５
０からビット一致信号（ＭＢ）が出力される。その結
果、ライン一致判定器５９は、ライン一致信号（ＭＬ）
を出力する。ライン一致信号（ＭＬ）は、そのまま論理
比較禁止信号として、ＸＯＲ回路５５へ入力される。こ
れにより、フェイル信号（ＦＡＩＬ）の出力が停止す
る。

【００５３】さらに、本実施形態の論理比較回路５０
は、ビット一致信号（ＭＢ）を保持する保持手段を備え
ている。この保持手段は、ビット一致信号（ＭＢ）を保
持するホールドレジスタ５３と、第二ホールドレジスタ
５３の出力値を、この第二ホールドレジスタ５３へ入力
するループ回路Ｌとにより構成されている。

【００５４】ループ回路Ｌ上には、第二ホールドレジス
タ５３の出力値及びホールドイネーブル信号（ＨＥ）が
入力されるＡＮＤ回路５６と、このＡＮＤ回路５６の出
力及び一致信号（ＭＡＴＣＨ）が入力されるＯＲ回路５
７とが設けられている。そして、このＯＲ回路５７の出
力が、第二ホールドレジスタ５３へ入力される。

【００５５】これにより、書込みや消去が成功し、いっ
たんＯＲ回路５７に一致信号（ＭＡＴＣＨ）が入力され
ると、ループ回路Ｌ上でビット一致信号（ＭＢ）が保持
されることになる。その結果、書込み又は消去動作が再
試行されている間、ＤＵＴ４の応答出力値にかかわら
ず、書込み又は消去の成功しているビットについて、ビ
ット一致信号（ＭＢ）を出力することができる。

【００５６】なお、第二ホールドレジスタ５３が保持し
ている信号値は、例えば、次のアドレスのビットライン
の試験を開始する際にクリア信号（ＣＬＥＡＲ）によっ
て、リセットされる。

【００５７】また、ＡＮＤ回路５６は、ホールド指示信
号（ＨＥ）が入力されている間（ホールド指示信号の値
が「１」の間）だけ、ループ回路Ｌ上でビット一致信号
を通過させる選択手段でもある。

【００５８】このような選択手段を設ければ、ビット単
位で過剰書込み又は過剰消去を禁止する必要がある場合
にだけ、ホールド指示信号を入力することができる。こ
れにより、ＤＵＴ４の種類に応じて、ビット単位及びア
ドレス単位のいずれでも、過剰書込み等を容易に禁止し
て機能試験を行うことができる。なお、ホールド指示信
号の入力タイミング等は、被試験メモリの種類に応じ
て、予めモード信号として設定しておくとよい。

【００５９】また、図２に示す例では、ドライバ６のラ
イン制御ドライバ６ａは、上述した従来例と同様に、Ｎ
ＡＮＤ回路で構成されている。このＮＡＮＤ回路６ａに
は、ライトイネーブル（ＷＥ）の反転信号と、ライン一
致信号（ＭＬ）とが、それぞれ反転して入力される。し
たがって、ライン一致判定器５９からライン一致信号
（ＭＬ）が出力されると、ライン制御ドライバ６ａは、
そのＤＵＴへの書込み信号の出力を停止する（書込み禁
止信号を出力する。）。これにより、アドレス単位で過
剰書込みが禁止される。

【００６０】さらに、図２に示す例では、各ビット制御
ドライバ６０は、それぞれＯＲ回路で構成されている。
各ＯＲ回路６０には、該当ビットの書込みデータ（ＷＤ
Ｔ）とビット一致信号（ＭＢ）とがそれぞれ入力され
る。したがって、該当ビットの書込みが成功し、ＯＲ回
路６０にビット一致信号（ＭＢ）が入力されると、書込
みデータ信号の代わりに、値が「Ｈ（１）」に固定され
た信号がＤＵＴ４へ入力される。

【００６１】フラッシュメモリにおいては、「Ｈ」に固
定されたデータ信号は、再試行期間中、フラッシュメモ
リ内でそのデータ信号の値が保持される。したがって、
「Ｈ」に固定された信号は、書き込みデータとして扱わ
れず、書込み動作は行われない。これにより、ビット単
位で過剰書込みが禁止される。

【００６２】次に、図６の（Ｂ）を参照して、ビット単
位で過剰書込みを禁止する動作例について説明する。こ
こでは、ビットラインを構成するＤ０〜Ｄ３の各ビット
に「１」を書き込む例について説明する。

【００６３】まず、対象ラインの各ビットＤ０〜Ｄ３の
値を「０」にする。次に、対象ラインの各ビットＤ０〜
Ｄ３に一律に「１」を書き込む。「１回目」の書込み試
行の結果、対象ラインのうち、Ｄ０及びＤ１のビットだ
け書込みが成功して「１」が書き込まれている。一方、
残りのＤ２及びＤ３のビットでは書込みが未成功で
「０」のままである。

【００６４】この場合、ビットＤ０及びＤ１に対応する
論理比較回路５０だけが、ビット一致信号（ＭＢ）を出
力する。これに対して、ビットＤ２及びＤ３に対応する
論理比較回路５０は、ビット一致信号を出力しない。こ
のため、ライン一致判定器５９はライン一致信号を出力
せず、ライン制御ドライバ６ａはアドレス単位では書込
みを禁止しない。

【００６５】しかし、ビットＤ０及びＤ１に対応するビ
ット制御ドライバ６０には、それぞれビット一致信号
（ＭＢ）が入力される。その結果、ビット制御ドライバ
６０によって、ビットＤ０及びＤ１の過剰書込みが選択
的に禁止される。図６の（Ｂ）では、１回目の書込み後
のビットＤ０及びＤ１のビット枠を太線で示すことによ
り、これらビットの過剰書込みが禁止された状態を表し
ている。

【００６６】次に、再び全てのビットに一律に「１」を
書き込む動作を行う。しかし、「２回目」の書込み試行
の際には、既に書込みが成功しているビットＤ０及びＤ
１については過剰書込みが禁止されている。このため、
「２回目」の試行においては、ビットＤ２及びＤ３に対
してのみ再度書込みが行われる。

【００６７】「２回目」の書込み試行の結果、Ｄ０、Ｄ
１及びＤ３のビットで書込みが成功し、「１」が書き込
まれている。しかし、Ｄ２のビットでは書込みが成功し
ておらず、「０」のままである。

【００６８】この場合、ビットＤ０、Ｄ１及びＤ３に対
応する論理比較回路５０だけが、ビット一致信号（Ｍ
Ｂ）を出力する。これに対して、ビットＤ２に対応する
論理比較回路５０は、ビット一致信号を出力しない。こ
のため、ライン一致判定器５９はライン一致信号を出力
せず、ライン制御ドライバ６ａは書込みを禁止しない。

【００６９】しかし、ビットＤ０、Ｄ１及びＤ３に対応
するビット制御ドライバ６０には、それぞれビット一致
信号（ＭＢ）が入力される。その結果、ビット制御ドラ
イバ６０によって、ビットＤ０、Ｄ１に加えてビットＤ
３の過剰書込みが選択的に禁止される。図６の（Ｂ）で
は、２回目の書込み後のビットＤ０、Ｄ１及びＤ３のビ
ット枠を太線で示すことにより、これらビットの過剰書
込みが禁止された状態を表している。

【００７０】次に、再度、全てのビットに一律に「１」
を書き込む動作を行う。しかし、「３回目」の書込み試
行の際には、既に書込みが成功しているビットＤ０、Ｄ
１及びＤ３については過剰書込みが禁止されている。こ
のため、「３回目」の試行においては、ビットＤ２に対
してのみ再度書込みが行われる。

【００７１】「３回目」の書込み試行の結果、Ｄ０〜Ｄ
３の全てのビットで書込みが成功し、「１」が書き込ま
れた。この場合、ビットＤ０〜Ｄ３に対応する全ての論
理比較回路５ａが、ビット一致信号（ＭＢ）を出力す
る。その結果、ライン一致判定器５９がライン一致信号
を出力し、ライン制御ドライバ６ａはそのアドレスのビ
ットライン全体の書込みを禁止する。

【００７２】このようにして、対象アドレスの全ビット
で書込みが成功すると、その対象アドレスについては、
それ以上の過剰な書込みが禁止される。図６の（Ｂ）で
は、３回目の書込み後のビットラインの各ビット枠を太
線で示すことにより、そのアドレスの過剰書込みが禁止
された状態を表している。

【００７３】このように、本実施形態の半導体メモリ試
験装置においては、ビット単位で過剰書込みを禁止しつ
つ、データの書込み動作を繰り返して機能試験を行うこ
とができる。なお、消去動作時においても、同様にし
て、ビット単位での過剰消去を禁止することができる。

【００７４】上述した実施の形態においては、本発明を
特定の条件で構成した例について説明したが、本発明
は、種々の変更を行うことができる。例えば、上述した
実施の形態においては、同測試験を行う場合の例につい
て説明したが、本発明の半導体メモリ試験装置は、同測
試験用に限定されない。例えば、被試験メモリを一つず
つ試験する場合にも用いて好適である。

【００７５】また、例えば、上述した実施形態では、ビ
ット一致信号が入力されたビット制御ドライバがその出
力を「Ｈ（１）」に固定することにより、過剰書込みを
禁止した例について説明したが、本発明では、ビット単
位での過剰書込みを禁止する手段はこれに限定されな
い。

【００７６】例えば、ビット一致信号をドライバイネー
ブル信号（ＤＢＥ）として用いて、ビット制御ドライバ
により書込みデータ信号の出力を制御しても良い。具体
的には、例えば、ビット一致信号の値が「１」の場合、
ビット制御ドライバが書込みデータ信号をＤＵＴへ出力
し、ビット一致信号の値が「０」の場合、ビット制御ド
ライバが書込み信号の出力を停止するとよい。

【００７７】

【発明の効果】以上、詳細に説明したように、本発明の
半導体メモリ試験装置によれば、ビット一致信号に基づ
いて、ドライバのビット制御部が該当するビットへの書
込み動作及び消去動作を禁止する。これにより、ビット
単位で、データの過剰書込み及び過剰消去を禁止しつ
つ、データの書込み動作又は消去動作を繰り返して機能
試験を行うことができる。

【図面の簡単な説明】

【図１】実施形態の半導体メモリ試験装置の要部構成を
説明するためブロック図である。

【図２】実施形態の半導体メモリ試験装置における論理
比較回路の構成を説明するためのブロック図である。

【図３】従来の半導体メモリ試験装置の概要を説明する
ためのブロック図である。

【図４】従来の半導体メモリ試験装置の要部構成を説明
するためのブロック図である。

【図５】従来の半導体メモリ試験装置の論理比較回路の
構成を説明するためのブロック図である。

【図６】（Ａ）は、アドレス単位で過剰書込みを禁止す
る動作の説明図であり、（Ｂ）は、ビット単位で過剰書
込みを禁止する動作の説明図である。

【符号の説明】

１ タイミング発生器 ２ パターン発生器 ３ 波形成型器 ４ 被試験メモリ（ＤＵＴ） ５、５ａ 論理比較器 ５０、５０ａ 論理比較回路 ５１ 第一ホールドレジスタ ５２ ＸＯＲ回路 ５３ 第二ホールドレジスタ ５４ 遅延素子 ５５ ＡＮＤ回路 ５９ ライン一致検出部 ６０ａ ライン制御ドライバ ５００ 論理比較器群

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６１２Ｚ Ｆターム(参考） 2G132 AA08 AA09 AB01 AD07 AE06 AE14 AE22 AG02 AG08 AH05 AL31 5B025 AE09 5L106 DD03 DD06 DD25 FF04 FF05 GG07

Claims (7)

【特許請求の範囲】
1. 【請求項１】 試験パターンデータに基づいてデータ信
   号及び制御信号を出力するとともに、期待値パターン信
   号を出力するパターン発生器と、 前記データ信号及制御信号が入力された被試験メモリの
   応答出力と前記期待値パターン信号とをアドレス単位で
   比較し、一致・不一致を判断する論理比較部と、 前記被試験メモリに対する書込み及び消去動作を制御す
   るドライバとを有し、前記論理比較部は、 前記アドレスのビットライン上の各ビットごとに個別に
   設けられ、ビット単位で一致・不一致を判断し、一致し
   た場合にビット一致信号をそれぞれ出力する論理比較回
   路と、 全ての前記論理比較回路から前記ビット一致信号が出力
   された場合に、ライン一致信号を出力するライン一致検
   出部とを備え、 前記ドライバは、前記ライン一致検出部から前記ライン
   一致信号が出力された場合に、前記被試験メモリへの書
   込み動作及び消去動作を禁止するライン制御部を備えた
   半導体メモリ試験装置であって、 前記ドライバは、前記論理比較回路から前記ビット一致
   信号が出力された場合に、前記被試験メモリの該当ビッ
   トへの書込み動作及び消去動作を禁止するビット制御部
   を備えることを特徴とする半導体メモリ試験装置。
2. 【請求項２】 複数の被試験メモリに一律に前記データ
   信号及び制御信号を入力して、これら被試験メモリを同
   時に測定するため、被試験メモリごとに前記ドライバ及
   び論理比較器をそれぞれ備えることを特徴とする請求項
   １記載の半導体メモリ試験装置。
3. 【請求項３】 前記ビット制御部は、前記ビット一致信
   号が入力されると、前記データ信号の代わりに、その値
   が「Ｈ」に固定された信号を前記被試験メモリへ入力す
   ることを特徴とする請求項１又は２記載の半導体メモリ
   試験装置。
4. 【請求項４】 前記論理比較回路は、前記ビット一致信
   号を保持する保持手段を有することを特徴とする請求項
   １、２又は３記載の半導体メモリ試験装置。
5. 【請求項５】 前記保持手段は、 前記ビット一致信号を保持するホールドレジスタと、 前記ホールドレジスタの出力値を、当該ホールドレジス
   タへ入力するループ回路とにより構成してあることを特
   徴とする請求項４記載の半導体メモリ試験装置。
6. 【請求項６】 前記ループ回路上に、ビットごとにホー
   ルド指示信号が入力された場合に、前記ビット一致信号
   を通過させる選択手段を備えることを特徴とする請求項
   ５記載の半導体メモリ試験装置。
7. 【請求項７】 前記被試験メモリがフラッシュメモリで
   あることを特徴とする請求項１〜６のいずれかに記載の
   半導体メモリ試験装置。