JPH0822700A - Ｅｅｐ−ｒｏｍの同時テスト方法 - Google Patents
Ｅｅｐ−ｒｏｍの同時テスト方法Info
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- JPH0822700A JPH0822700A JP6174728A JP17472894A JPH0822700A JP H0822700 A JPH0822700 A JP H0822700A JP 6174728 A JP6174728 A JP 6174728A JP 17472894 A JP17472894 A JP 17472894A JP H0822700 A JPH0822700 A JP H0822700A
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- Tests Of Electronic Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
(57)【要約】
【目的】 同時テストする複数ｎ個のＥＥＰ−ＲＯＭ５
の、記憶性能の劣化を可及的に回避するとともに、検査
スループットを向上する。 【構成】 繰り返しテスト回数［Ｓ］に達する以前に、
各判定部33により良品と判定されたＥＥＰ−ＲＯＭがあ
るとき、良品と判定された時点で、当該判定部33より波
形生成部31に対して停止信号［ＳT] を送出して、良品
のＥＥＰ−ＲＯＭに対するテストデータ［Ｄi]の書込み
を停止し、良品と判定されない残りの各ＥＥＰ−ＲＯＭ
に対して、繰り返し回数［Ｓ］を限度としてテストし
て、それぞれの良否を判定する。
の、記憶性能の劣化を可及的に回避するとともに、検査
スループットを向上する。 【構成】 繰り返しテスト回数［Ｓ］に達する以前に、
各判定部33により良品と判定されたＥＥＰ−ＲＯＭがあ
るとき、良品と判定された時点で、当該判定部33より波
形生成部31に対して停止信号［ＳT] を送出して、良品
のＥＥＰ−ＲＯＭに対するテストデータ［Ｄi]の書込み
を停止し、良品と判定されない残りの各ＥＥＰ−ＲＯＭ
に対して、繰り返し回数［Ｓ］を限度としてテストし
て、それぞれの良否を判定する。
Description
【０００１】
【産業上の利用分野】この発明は、メモリテスターにお
ける、ＥＥＰ−ＲＯＭの同時テスト方法に関する。
ける、ＥＥＰ−ＲＯＭの同時テスト方法に関する。
【０００２】
【従来の技術】ＥＥＰ−ＲＯＭは電気的に消去・再書込
みが可能な読出し専用メモリであるが、その記憶性能
は、製作後、データの書込みをなん回か繰り返して行う
ことにより、漸次に安定する特性がある。このため製作
後、繰り返し書込みの回数を適当に規定し、メモリテス
ターによりテストデータの書込みを規定回数行い、記憶
性能を安定化して良否が検査される。ただしこの規定回
数は単純でなく、被検査のＥＥＰ−ＲＯＭに対して、ま
ずテストデータを複数［Ｎ］回、例えば２０回連続して
書込んだ後、その良否を判定し、この判定結果の良否に
かかわらず、さらにこの連続した書込みと良否の判定と
を、複数［Ｓ］回、例えば１０回まで繰り返す、強いて
いえば２重構造のテスト方法である。一方、最近におけ
るＥＥＰ−ＲＯＭの生産量の増加に対応して検査を効率
化するために、メモリテスターでは複数個を並列して同
時にテストされている。
みが可能な読出し専用メモリであるが、その記憶性能
は、製作後、データの書込みをなん回か繰り返して行う
ことにより、漸次に安定する特性がある。このため製作
後、繰り返し書込みの回数を適当に規定し、メモリテス
ターによりテストデータの書込みを規定回数行い、記憶
性能を安定化して良否が検査される。ただしこの規定回
数は単純でなく、被検査のＥＥＰ−ＲＯＭに対して、ま
ずテストデータを複数［Ｎ］回、例えば２０回連続して
書込んだ後、その良否を判定し、この判定結果の良否に
かかわらず、さらにこの連続した書込みと良否の判定と
を、複数［Ｓ］回、例えば１０回まで繰り返す、強いて
いえば２重構造のテスト方法である。一方、最近におけ
るＥＥＰ−ＲＯＭの生産量の増加に対応して検査を効率
化するために、メモリテスターでは複数個を並列して同
時にテストされている。
【０００３】図３は、上記の２重構造のテスト方法によ
り、複数ｎ個のＥＥＰ−ＲＯＭを同時テストするメモリ
テスター１０の要部の概略構成を示す。メモリテスター
１０は、コンピュータ（ＣＰＵ）１、パターン発生器
２、複数ｎ組のテスト回路３-1 〜３-n、およびＲＯＭ
コントロール部（ＥＥＰＲＯＭＣＯＮＴ部）４を具備す
る。各テスト回路３-1〜３-nは同一の構成で、それぞれ
波形生成部31と、ドライブアンプ32、および、コンパレ
ータ331 とレジスタ332 （ＲＧ）とを有する判定部33よ
りなる。各ドライブアンプ32は、複数ｎ個のＥＥＰ−Ｒ
ＯＭ５1 〜５-n（＃１〜＃ｎＤＵＴ）の、対応するＤＵ
Ｔのデータ入力端子Ｄi と書込みイネーブル端子ＷＥ
に、各コンパレータ331 はデータ出力端子ＤO にそれぞ
れ接続される。また、パターン発生部２より、各判定部
33のコンパレータ331 に対して判定に必要な期待データ
［ＤK]が与えられる。以下、各テスト部３と各ＤＵＴ５
は同一であるので、＃１のＤＵＴ（以下単に＃１とす
る）に対するテスト部３-1についてテスト手順を説明す
る。ＣＰＵ１のテストプログラムの実行により、パター
ン発生部２は制御信号［ＣＯＮＴ］と、複数［Ｎ］回連
続したパターンデータ［ＰＴ］とを発生し、これらが入
力した波形生成部31は、制御信号による書込みイネーブ
ル信号［ＷＥ］と、各パターンデータ［ＰＴ］に対応し
た、テストに適する波形のテストデータ［Ｄi]とを生成
し、それぞれはドライブアンプ32により＃１のイネーブ
ル端子ＷＥと入力データ端子Ｄi とに印加され、テスト
データ［Ｄi]はオーバレイして書込みされる。ここでテ
ストデータ［Ｄi]の波形について付言すると、この波形
は通常の書込みデータの波形に比較してかなり狭い幅の
パルスとされている。上記により、テストデータ［Ｄi]
の［Ｎ］回連続した書込みが終了すると、これが読出さ
れ、読出しデータ［ＤR]はデータ出力端子ＤO より出力
されてコンパレータ331 の一方の端子に入力し、他方の
端子に入力する上記の期待データ［ＤK]と比較され、両
者が一致すると＃１は良品と判定される。以上におい
て、＃１〜＃ｎの各ＤＵＴは、特性のバラツキによる記
憶性能の安定化に遅速があるので、各ＤＵＴのうちに途
中段階で良品と判定されるものがあるが、その良否にか
かわらず、すべてのＤＵＴに対して［Ｎ］回の連続書込
みと、繰り返しごとの良否の判定が［Ｓ］回まで繰り返
される。［Ｓ］回目のテストのみ不良結果［ＤF]は判定
部のレジスタ332 （ＲＧ）に記憶され、その後、ＥＥＰ
ＲＯＭＣＯＮＴ部４から停止信号［ＳT]が波形生成部31
に送出される。そして、［Ｓ］回のテストが終了すると
ＣＰＵ１に対して送出され、各ＤＵＴの評価データが出
力される。
り、複数ｎ個のＥＥＰ−ＲＯＭを同時テストするメモリ
テスター１０の要部の概略構成を示す。メモリテスター
１０は、コンピュータ（ＣＰＵ）１、パターン発生器
２、複数ｎ組のテスト回路３-1 〜３-n、およびＲＯＭ
コントロール部（ＥＥＰＲＯＭＣＯＮＴ部）４を具備す
る。各テスト回路３-1〜３-nは同一の構成で、それぞれ
波形生成部31と、ドライブアンプ32、および、コンパレ
ータ331 とレジスタ332 （ＲＧ）とを有する判定部33よ
りなる。各ドライブアンプ32は、複数ｎ個のＥＥＰ−Ｒ
ＯＭ５1 〜５-n（＃１〜＃ｎＤＵＴ）の、対応するＤＵ
Ｔのデータ入力端子Ｄi と書込みイネーブル端子ＷＥ
に、各コンパレータ331 はデータ出力端子ＤO にそれぞ
れ接続される。また、パターン発生部２より、各判定部
33のコンパレータ331 に対して判定に必要な期待データ
［ＤK]が与えられる。以下、各テスト部３と各ＤＵＴ５
は同一であるので、＃１のＤＵＴ（以下単に＃１とす
る）に対するテスト部３-1についてテスト手順を説明す
る。ＣＰＵ１のテストプログラムの実行により、パター
ン発生部２は制御信号［ＣＯＮＴ］と、複数［Ｎ］回連
続したパターンデータ［ＰＴ］とを発生し、これらが入
力した波形生成部31は、制御信号による書込みイネーブ
ル信号［ＷＥ］と、各パターンデータ［ＰＴ］に対応し
た、テストに適する波形のテストデータ［Ｄi]とを生成
し、それぞれはドライブアンプ32により＃１のイネーブ
ル端子ＷＥと入力データ端子Ｄi とに印加され、テスト
データ［Ｄi]はオーバレイして書込みされる。ここでテ
ストデータ［Ｄi]の波形について付言すると、この波形
は通常の書込みデータの波形に比較してかなり狭い幅の
パルスとされている。上記により、テストデータ［Ｄi]
の［Ｎ］回連続した書込みが終了すると、これが読出さ
れ、読出しデータ［ＤR]はデータ出力端子ＤO より出力
されてコンパレータ331 の一方の端子に入力し、他方の
端子に入力する上記の期待データ［ＤK]と比較され、両
者が一致すると＃１は良品と判定される。以上におい
て、＃１〜＃ｎの各ＤＵＴは、特性のバラツキによる記
憶性能の安定化に遅速があるので、各ＤＵＴのうちに途
中段階で良品と判定されるものがあるが、その良否にか
かわらず、すべてのＤＵＴに対して［Ｎ］回の連続書込
みと、繰り返しごとの良否の判定が［Ｓ］回まで繰り返
される。［Ｓ］回目のテストのみ不良結果［ＤF]は判定
部のレジスタ332 （ＲＧ）に記憶され、その後、ＥＥＰ
ＲＯＭＣＯＮＴ部４から停止信号［ＳT]が波形生成部31
に送出される。そして、［Ｓ］回のテストが終了すると
ＣＰＵ１に対して送出され、各ＤＵＴの評価データが出
力される。
【０００４】
【発明が解決しようとする課題】さて、ＥＥＰ−ＲＯＭ
は、例えば１万回までは書換えが可能であるが、書換え
回数が増加するに従って記憶性能が漸次に劣化する性質
がある。このために、テストデータ［Ｄi]の波形は前記
のように幅の狭いパルスとされているが、上記の［Ｎ］
回連続した書込みと、［Ｓ］回の繰り返しテストが必ず
なされるため、その分記憶性能の劣化は避けられない。
一方、実績によると遅速はあるが［Ｓ］回より以前に、
全ＤＵＴが良品と判定される場合が殆どである。そこで
テスト方法を改善して、ＤＵＴに生ずる記憶性能の劣化
を可及的に回避するとともに、検査のスループット時間
を短縮することが必要とされている。この発明は上記の
考えのもとになされたもので、ＥＥＰ−ＲＯＭの記憶性
能の劣化を回避するとともに、検査スループットを向上
する同時テスト方法を提供することを目的とする。
は、例えば１万回までは書換えが可能であるが、書換え
回数が増加するに従って記憶性能が漸次に劣化する性質
がある。このために、テストデータ［Ｄi]の波形は前記
のように幅の狭いパルスとされているが、上記の［Ｎ］
回連続した書込みと、［Ｓ］回の繰り返しテストが必ず
なされるため、その分記憶性能の劣化は避けられない。
一方、実績によると遅速はあるが［Ｓ］回より以前に、
全ＤＵＴが良品と判定される場合が殆どである。そこで
テスト方法を改善して、ＤＵＴに生ずる記憶性能の劣化
を可及的に回避するとともに、検査のスループット時間
を短縮することが必要とされている。この発明は上記の
考えのもとになされたもので、ＥＥＰ−ＲＯＭの記憶性
能の劣化を回避するとともに、検査スループットを向上
する同時テスト方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】この発明は上記の目的を
達成したＥＥＰ−ＲＯＭの同時テスト方法であって、前
記のメモリテスターにおいて、上記の繰り返し回数
［Ｓ］に達する以前に、各判定部により良品と判定され
たＥＥＰ−ＲＯＭがあるとき、それぞれが良品と判定さ
れた時点で、当該判定部より当該波形生成部に対して停
止信号を送出して、良品と判定された各ＥＥＰ−ＲＯＭ
に対するテストデータ［Ｄi]の書込みを停止する。ま
た、この間に良品と判定されない各ＥＥＰ−ＲＯＭに対
して、［Ｓ］回を限度としてテストを繰り返して、それ
ぞれの良否を判定するものである。
達成したＥＥＰ−ＲＯＭの同時テスト方法であって、前
記のメモリテスターにおいて、上記の繰り返し回数
［Ｓ］に達する以前に、各判定部により良品と判定され
たＥＥＰ−ＲＯＭがあるとき、それぞれが良品と判定さ
れた時点で、当該判定部より当該波形生成部に対して停
止信号を送出して、良品と判定された各ＥＥＰ−ＲＯＭ
に対するテストデータ［Ｄi]の書込みを停止する。ま
た、この間に良品と判定されない各ＥＥＰ−ＲＯＭに対
して、［Ｓ］回を限度としてテストを繰り返して、それ
ぞれの良否を判定するものである。
【０００６】
【作用】上記の同時テスト方法においては、テストが複
数の繰り返し回数［Ｓ］に達する以前に、各判定部によ
り良品と判定されたＥＥＰ−ＲＯＭは、良品と判定され
た時点で、当該判定部より波形生成部に対して停止信号
が送出されて、テストデータ［Ｄi]の書込みが停止され
るので、これ以後は記憶性能が劣化しない。一方、良品
と判定されずに残った各ＥＥＰ−ＲＯＭは、それぞれ繰
り返し回数［Ｓ］を限度としてテストが繰り返されて、
それぞれの良否が判定される。ただし前記したように、
各ＥＥＰ−ＲＯＭは、回数［Ｓ］に達する以前にすべて
良品と判定される場合が殆どであり、すべてが良品と判
定された時点で同時テストを停止することにより、その
分スループット時間が短縮される。
数の繰り返し回数［Ｓ］に達する以前に、各判定部によ
り良品と判定されたＥＥＰ−ＲＯＭは、良品と判定され
た時点で、当該判定部より波形生成部に対して停止信号
が送出されて、テストデータ［Ｄi]の書込みが停止され
るので、これ以後は記憶性能が劣化しない。一方、良品
と判定されずに残った各ＥＥＰ−ＲＯＭは、それぞれ繰
り返し回数［Ｓ］を限度としてテストが繰り返されて、
それぞれの良否が判定される。ただし前記したように、
各ＥＥＰ−ＲＯＭは、回数［Ｓ］に達する以前にすべて
良品と判定される場合が殆どであり、すべてが良品と判
定された時点で同時テストを停止することにより、その
分スループット時間が短縮される。
【０００７】
【実施例】図１は、この発明を適用したメモリテスター
１０’の一実施例における構成を示し、図２は図１対す
るテスト手順を示す概略のフローチャートである。図１
に示すメモリテスター１０’は、前記した図３のメモリ
テスター１０と同一の構成とする。ただし各判定部33の
レジスタ332 には、ＤＵＴ５が良品と判定されて不良デ
ータ［ＤF]が記憶されないとき、対応する波形生成部31
に対して停止信号［ＳT]を送出する機能が設けられる。
１０’の一実施例における構成を示し、図２は図１対す
るテスト手順を示す概略のフローチャートである。図１
に示すメモリテスター１０’は、前記した図３のメモリ
テスター１０と同一の構成とする。ただし各判定部33の
レジスタ332 には、ＤＵＴ５が良品と判定されて不良デ
ータ［ＤF]が記憶されないとき、対応する波形生成部31
に対して停止信号［ＳT]を送出する機能が設けられる。
【０００８】以下図１に図２を併用して、上記のメモリ
テスター１０’におけるテスト信号の書込み手順を説明
する。テスト・スタート（ステップ）により、ＣＰＵ
１がテストプログラムを実行すると、パターン発生器
２は制御信号［ＣＯＮＴ］と、［Ｎ］回連続するパター
ンデータ［ＰＴ］と発生し、これらが入力した各波形
生成部31は、制御信号［ＣＯＮＴ］による書込みイネー
ブル信号［ＷＥ］と、各パターンデータ［ＰＴ］に対応
したテストデータ［Ｄi]とをそれぞれ生成し、これらは
ドライブアンプ32により各ＤＵＴ５のイネーブル端子Ｗ
Ｅと入力データ端子Ｄi に印加され、テストデータ［Ｄ
i]はオーバレイして書込みされる。ついで、それぞれ
の読出しデータ［ＤR]は各コンパレータ（ＣＯＭＰ）33
1 に入力して期待データ［ＤK]と比較され、［ＤR]＝
［ＤK]（ステップのＹＥＳ）となるＤＵＴは良品と判
定される。ここまでは従来と同様である。良品と判定さ
れた時点で、判定部33のＲＧ332 より波形生成部31に対
して停止信号［ＳT]が出力されて、あるいは全ＤＵＴに
ついて結果が出たときにはＥＥＰＲＯＭＣＯＮＴ部４か
ら停止信号［ＳT]が波形生成部31に送出され、当該ＤＵ
Ｔに対するテストデータ［Ｄi]の書込みが停止される
。ここで、繰り返し回数が［Ｓ］に達したが否かがチ
ェックされ、達していないときは、ルーチンはステッ
プに戻ってステップまでが繰り返され、良品のＤＵ
Ｔに対する書込みの停止がなされ、［Ｓ］回に達すると
ステップでＹＥＳとなり、Ｓ回目のみＲＧ332 にＰＡ
ＳＳ／ＦＡＩＬが取りこまれる。そして、ＲＧ332 に記
憶された各不良データ［ＤF]がＣＰＵ１に対して送出さ
れ、全ＤＵＴの同時テストが終了する(10)。ただし全
ＤＵＴが［Ｓ］回に達する以前に良品と判定されたとき
は、ルーチンはステップから直接ステップに移行
し、それ以後の［Ｓ］回までのテストが省略されてスル
ープットが短縮されるわけである。ところで、前記の場
合、ベリファイ時には、［ＤF]をＲＧ332 に記憶しな
い。従ってＲＧは通過のままとなる。その替わりに、リ
アルタイムＰＡＳＳ／ＦＡＩＬ信号をＥＥＰＲＯＭＣＯ
ＮＴ部４１に送る。ＥＥＰＲＯＭＣＯＮＴ部４は、各Ｄ
ＵＴからのリアルタイムＰＡＳＳ／ＦＡＩＬ信号を受
け、全ＤＵＴ−ＰＡＳＳ／ＦＡＩＬ信号をパターン発生
器に、停止信号［ＳT]を波形生成部31にそれぞれ送出す
る。そこで、例えば、全ＤＵＴが規定回数以前にＰＡＳ
Ｓした場合、ＡＬＬ−ＰＡＳＳ信号を受けたパターン発
生器は、ＡＬＬ−ＰＡＳＳ信号をパターンストップとし
て受け入れ、強制的に終了する。したがって、本動作時
には、フェイルメモリは不要である。
テスター１０’におけるテスト信号の書込み手順を説明
する。テスト・スタート（ステップ）により、ＣＰＵ
１がテストプログラムを実行すると、パターン発生器
２は制御信号［ＣＯＮＴ］と、［Ｎ］回連続するパター
ンデータ［ＰＴ］と発生し、これらが入力した各波形
生成部31は、制御信号［ＣＯＮＴ］による書込みイネー
ブル信号［ＷＥ］と、各パターンデータ［ＰＴ］に対応
したテストデータ［Ｄi]とをそれぞれ生成し、これらは
ドライブアンプ32により各ＤＵＴ５のイネーブル端子Ｗ
Ｅと入力データ端子Ｄi に印加され、テストデータ［Ｄ
i]はオーバレイして書込みされる。ついで、それぞれ
の読出しデータ［ＤR]は各コンパレータ（ＣＯＭＰ）33
1 に入力して期待データ［ＤK]と比較され、［ＤR]＝
［ＤK]（ステップのＹＥＳ）となるＤＵＴは良品と判
定される。ここまでは従来と同様である。良品と判定さ
れた時点で、判定部33のＲＧ332 より波形生成部31に対
して停止信号［ＳT]が出力されて、あるいは全ＤＵＴに
ついて結果が出たときにはＥＥＰＲＯＭＣＯＮＴ部４か
ら停止信号［ＳT]が波形生成部31に送出され、当該ＤＵ
Ｔに対するテストデータ［Ｄi]の書込みが停止される
。ここで、繰り返し回数が［Ｓ］に達したが否かがチ
ェックされ、達していないときは、ルーチンはステッ
プに戻ってステップまでが繰り返され、良品のＤＵ
Ｔに対する書込みの停止がなされ、［Ｓ］回に達すると
ステップでＹＥＳとなり、Ｓ回目のみＲＧ332 にＰＡ
ＳＳ／ＦＡＩＬが取りこまれる。そして、ＲＧ332 に記
憶された各不良データ［ＤF]がＣＰＵ１に対して送出さ
れ、全ＤＵＴの同時テストが終了する(10)。ただし全
ＤＵＴが［Ｓ］回に達する以前に良品と判定されたとき
は、ルーチンはステップから直接ステップに移行
し、それ以後の［Ｓ］回までのテストが省略されてスル
ープットが短縮されるわけである。ところで、前記の場
合、ベリファイ時には、［ＤF]をＲＧ332 に記憶しな
い。従ってＲＧは通過のままとなる。その替わりに、リ
アルタイムＰＡＳＳ／ＦＡＩＬ信号をＥＥＰＲＯＭＣＯ
ＮＴ部４１に送る。ＥＥＰＲＯＭＣＯＮＴ部４は、各Ｄ
ＵＴからのリアルタイムＰＡＳＳ／ＦＡＩＬ信号を受
け、全ＤＵＴ−ＰＡＳＳ／ＦＡＩＬ信号をパターン発生
器に、停止信号［ＳT]を波形生成部31にそれぞれ送出す
る。そこで、例えば、全ＤＵＴが規定回数以前にＰＡＳ
Ｓした場合、ＡＬＬ−ＰＡＳＳ信号を受けたパターン発
生器は、ＡＬＬ−ＰＡＳＳ信号をパターンストップとし
て受け入れ、強制的に終了する。したがって、本動作時
には、フェイルメモリは不要である。
【０００９】
【発明の効果】以上の説明のとおり、この発明による同
時テスト方法においては、同時テストされる複数個のＥ
ＥＰ−ＲＯＭのうちの、繰り返し回数［Ｓ］に達する以
前に良品と判定されたものは、判定以後のテストデータ
［Ｄi]の書込みが停止されて、その記憶性能の劣化が回
避され、また、各ＥＥＰ−ＲＯＭは繰り返し回数［Ｓ］
以前にすべて良品と判定される場合が殆どであるので、
その分スループット時間が短縮されるもので、ＥＥＰ−
ＲＯＭの品質の保証と、複数個の同時テストの効率向上
に寄与する効果には、大きいものがある。
時テスト方法においては、同時テストされる複数個のＥ
ＥＰ−ＲＯＭのうちの、繰り返し回数［Ｓ］に達する以
前に良品と判定されたものは、判定以後のテストデータ
［Ｄi]の書込みが停止されて、その記憶性能の劣化が回
避され、また、各ＥＥＰ−ＲＯＭは繰り返し回数［Ｓ］
以前にすべて良品と判定される場合が殆どであるので、
その分スループット時間が短縮されるもので、ＥＥＰ−
ＲＯＭの品質の保証と、複数個の同時テストの効率向上
に寄与する効果には、大きいものがある。
【図１】図１は、この発明を適用したメモリテスター１
０’の一実施例における構成図である。
０’の一実施例における構成図である。
【図２】図２は、図１に対するテスト手順を示す概略の
フローチャートである。
フローチャートである。
【図３】図３は、メモリテスター１０の要部の概略構成
図である。
図である。
【符号の説明】 １…コンピュータ（ＣＰＵ）、２…パターン発生部、３
-1〜３-n…テスト回路、31…波形生成部、32…ドライブ
アンプ、33…判定部、331 …コンパレータ、332 …レジ
スタ（ＲＧ）、４…ＥＥＰＲＯＭＣＯＮＴ、５…ＥＥＰ
−ＲＯＭ、１０…従来のメモリテスター、１０’…この
発明を適用したメモリテスター、＃１〜＃ｎ…同時テス
トされるＥＥＰ−ＲＯＭ（ＤＵＴ）の番号、［ＰＴ］…
テスト用のパターンデータ、［ＣＯＮＴ］…制御信号、
［Ｄi] テストデータ、［ＷＥ］…書込みイネーブル信
号、［ＤR]…読出しデータ、［Ｎ］…連続回数、［Ｓ］
…繰り返しテスト回数、［ＤK] …期待データ、［ＤF]
…不良データ、［ＳT] …停止信号、〜(10)…フロー
チャートのステップ番号。
-1〜３-n…テスト回路、31…波形生成部、32…ドライブ
アンプ、33…判定部、331 …コンパレータ、332 …レジ
スタ（ＲＧ）、４…ＥＥＰＲＯＭＣＯＮＴ、５…ＥＥＰ
−ＲＯＭ、１０…従来のメモリテスター、１０’…この
発明を適用したメモリテスター、＃１〜＃ｎ…同時テス
トされるＥＥＰ−ＲＯＭ（ＤＵＴ）の番号、［ＰＴ］…
テスト用のパターンデータ、［ＣＯＮＴ］…制御信号、
［Ｄi] テストデータ、［ＷＥ］…書込みイネーブル信
号、［ＤR]…読出しデータ、［Ｎ］…連続回数、［Ｓ］
…繰り返しテスト回数、［ＤK] …期待データ、［ＤF]
…不良データ、［ＳT] …停止信号、〜(10)…フロー
チャートのステップ番号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78
Claims (1)
- 【請求項１】複数個のＥＥＰ−ＲＯＭを同時テストの対
象とし、該各ＥＥＰ−ＲＯＭに対して、テストデータ
［Ｄi]を複数［Ｎ］回連続して書込み、かつ、該［Ｎ］
回連続した書込みを、複数［Ｓ］回繰り返して行う複数
の波形生成部と、該繰り返しごとに、該各ＥＥＰ−ＲＯ
Ｍの読出しデータ［ＤR]を期待データ［ＤK]に比較し
て、該各ＥＥＰ−ＲＯＭの良否をそれぞれ判定する複数
の判定部とを具備するメモリテスターにおいて、 前記繰り返し回数［Ｓ］に達する以前に、前記各判定部
により良品と判定されたＥＥＰ−ＲＯＭがあるとき、そ
れぞれが良品と判定された時点で、当該判定部より当該
波形生成部に対して停止信号を送出して、該良品と判定
された各ＥＥＰ−ＲＯＭに対する該テストデータ［Ｄi]
の書込みを停止し、かつ、この間に良品と判定されない
各ＥＥＰ−ＲＯＭに対して、前記［Ｓ］回を限度として
テストを繰り返して、それぞれの良否を判定することを
特徴とする、ＥＥＰ−ＲＯＭの同時テスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17472894A JP3254633B2 (ja) | 1994-07-04 | 1994-07-04 | Ｅｅｐ−ｒｏｍの同時テスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17472894A JP3254633B2 (ja) | 1994-07-04 | 1994-07-04 | Ｅｅｐ−ｒｏｍの同時テスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0822700A true JPH0822700A (ja) | 1996-01-23 |
| JP3254633B2 JP3254633B2 (ja) | 2002-02-12 |
Family
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| JP2007317276A (ja) * | 2006-05-24 | 2007-12-06 | Fujitsu Ltd | 不揮発性半導体記憶装置、不揮発性半導体記憶装置の消去方法および不揮発性半導体記憶装置の試験方法 |
| JP2008096107A (ja) * | 2006-10-05 | 2008-04-24 | Yokogawa Electric Corp | 半導体試験装置 |
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1994
- 1994-07-04 JP JP17472894A patent/JP3254633B2/ja not_active Expired - Fee Related
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