JP4121594B2 - 不揮発メモリ内蔵マイクロコンピュータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発メモリの動作に必要な電源電圧の測定に伴うマイクロコンピュータ本来の動作テストの効率低下を防止できる不揮発メモリ内蔵マイクロコンピュータに関するものである。
【０００２】
【従来の技術】
図５は、従来の不揮発メモリ内蔵マイクロコンピュータにおける不揮発メモリ（以下、フラッシュメモリという）およびその関連回路ブロックを示す回路構成図である。図において、１は不揮発メモリ内蔵マイクロコンピュータ、３はフラッシュメモリを含む回路ブロック、４はＡ−Ｄ変換器、５はポート制御部である。６は不揮発メモリ内蔵マイクロコンピュータ１のデータバス、７はフラッシュメモリ、８はフラッシュメモリ７をアクセスするためのアドレスデコーダ、９はセンスアンプおよび書込回路（以下、センスアンプ／書込回路という）、１０はソース回路、１１はフラッシュメモリの動作に必要な各種電源電圧を発生するフラッシュ電源電圧発生回路である。
【０００３】
１２は前記回路ブロック３に構成されているフラッシュメモリ制御部である。１３はフラッシュメモリ７への書き込み（以下、プログラムという）、読み出し（以下、リードという）、書き込み確認（以下、プログラムベリファイという）、消去（以下、イレーズという）、消去確認（以下、イレーズベリファイという）等を実施するためのソフトウエアコマンドを実行するシーケンスを構成するシーケンス回路、１４はフラッシュモード時の状態を制御するためのフラッシュ制御レジスタ、１５はソフトウエアコマンドをラッチするためのフラッシュコマンドレジスタ、１６は前記ソフトウエアコマンドをデコードするためのコマンドデコーダである。
【０００４】
２０，２１，２２はフラッシュ電源電圧発生回路１１に必要な電源ＶＰＰ，ＶＣＣ，ＶＳＳを供給するための電源端子、２３は外部リセット入力端子、２４はＡ−Ｄ変換器４の外部トリガ入力端子、２５ａ〜２５ｃはアナログ入力ＡＮ０〜ＡＮｉのアナログ入力端子、３０ａ〜３０ｃはアナログ入力端子２５ａ〜２５ｃから入力されたアナログ信号を選択するためのトランスミッションゲート、４１はトランスミッションゲート３０ａ〜３０ｃで選択したアナログ信号をＡ−Ｄ変換器４へ伝達する信号線、４２はセンスアンプ／書込回路９とアドレスデコーダ８を制御するためのフラッシュメモリ制御部１２からの信号が出力される信号線、４３，４４および４５はセンスアンプ／書込回路９、アドレスデコーダ８およびソース回路１０を動作させるための電源線、４６はフラッシュ電源電圧発生回路１１を制御するためのフラッシュメモリ制御部１２からの信号が出力される信号線、４７は外部リセット入力端子２３からリセット信号が入力されるリセット信号線である。
【０００５】
図６は、アナログ入力端子から入力されるアナログ信号の入力回路を示す構成図であり、図において、１００はポートラッチ回路部、１０１はポート方向レジスタ回路部、１０２はポートラッチ回路部１００にラッチされた内容を外部へ出力するためのトライステートバッファ、１０３はアナログ入力端子２５ａから入力されたアナログ信号を内部のデータバス６ヘ出力するためのトライステートバッファである。これらポートラッチ回路部１００、ポート方向レジスタ回路部１０１などは各アナログ入力端子ごとに設けられている。
【０００６】
図７は、符号６００で示されたトランスミッションゲートがＭＯＳトランジスタにより構成されていることを示しており、６０１はＮチャネルＭＯＳトランジスタ、６０２はＰチャネルＭＯＳトランジスタである。
【０００７】
図８は、従来の不揮発メモリ内蔵マイクロコンピュータの制御レジスタのアドレスマップであり、「００００００Ｈ」番地から「００００７ＦＨ」番地までが制御レジスタに割り当てられている領域（以下、スペシャルファンクションレジスタ、ＳＦＲ領域という）である。
【０００８】
図９は、従来の不揮発メモリ内蔵マイクロコンピュータの前記制御レジスタのアドレス制御回路周辺の構成を示す回路図である。図において、７００，７０１，７０２，７０３はそれぞれアドレスデコード手段であり、アドレスデコード手段７００はアドレスＡＤ１〜ＡＤ３アクセス時にＬレベルを出力する。アドレスデコード手段７０１はシングルチップモードのときにＬレベルを出力する。アドレスデコード手段７０２はアドレスビットＡＤ４〜ＡＤ６アクセス時にＬレベルを出力する。アドレスデコード手段７０３はアドレスビットＡＤ７〜ＡＤ９のいずれかがＨレベルのときにＬレベルを出力し、ここで前記ＳＦＲ領域の最上位番地が「００００７ＦＨ」であることを決定づけている。７０４はアドレスデコード手段７００〜７０２のいずれかがＬレベルを出力したときＨレベルを出力するＮＡＮＤゲート、７０５は図示していない回路ブロックでデコードされた信号Ｑ２，信号Ｑ３とアドレスデコード手段７０３から出力された信号、さらにＮＡＮＤゲート７０４から出力された信号がすべてＨレベルのとき、すなわちアクセス領域が「００００Ｈ」番地から「００７ＦＨ」番地までのときにＬレベルを出力するＮＡＮＤゲートである。７０６はインバータ回路であり、このインバータ回路７０６が出力するＨレベルの出力がＳＦＲ領域アクセス信号Ｑ１となる。
【０００９】
信号Ｑ２は「００００Ｈ」番地から「０３ＦＦＨ」番地までのアクセス時にＨレベルとなる信号であり、リセット中はＬレベルである。信号Ｑ３は「００００Ｈ」番地から「ＦＦＦＦＨ」番地までのアクセスではＨレベルとなる信号であり、リセット中はＬレベルである。従って、通常、ＳＦＲ領域アクセス時は信号Ｑ２，Ｑ３共にＨレベルである。
【００１０】
図１０は、従来の不揮発メモリ内蔵マイクロコンピュータにおけるフラッシュメモリセル周辺の構成を示す回路図であり、図５に示したフラッシュメモリ７を一つのフラッシュメモリセルについて示しており、図において、８００はビット線を選択するためのセレクタ、８０１はワード線、８０２は前記フラッシュメモリセル、８０３はビット線、８０４はワード線バッファである。
【００１１】
図１１は、従来の不揮発メモリ内蔵マイクロコンピュータがフラッシュメモリの各動作モード時にどのようなレベルの電源電圧を必要とするかを示す表図である。ここに示す各電源電圧は、図５に示したフラッシュ電源電圧発生回路１１で生成される。
【００１２】
次に動作について説明する。
従来の不揮発メモリ内蔵マイクロコンピュータでは、リセット中にフラッシュメモリへのアクセスを行うモード（以下、フラッシュモードという）が存在し、数種類のソフトウエアコマンド入力を使い分けることにより、フラッシュメモリへの書き込みであるプログラム、フラッシュメモリからの読み出しであるリード、書き込み確認であるプログラムベリファイ、消去であるイレーズ、消去確認であるイレーズベリファイなどを実施することが可能であった。
一例として前記プログラムを実施する場合の各動作を図５を用いて説明する。不揮発メモリ内蔵マイクロコンピュータ１にリセット信号４７を与えると、回路ブロック３を含む不揮発メモリ内蔵マイクロコンピュータ１内のすべての機能がリセットされる。このとき、回路ブロック３はフラッシュモードに移行している。
不揮発メモリ内蔵マイクロコンピュータ１の各電源電圧は通常ＶＣＣとＶＳＳであるが、図１１に示すプログラム時に必要な電源電位を得るためにＶＰＰ電位を電源端子２０から与える。そして、プログラム動作を行うためにポート制御部５の該当端子よりプログラムコマンドを入力する。入力されたプログラムコマンドは、フラッシュメモリ制御部１２にあるフラッシュコマンドレジスタ１５に書き込まれ、コマンドデコーダ１６がこのプログラムコマンドを解読し、プログラムであることをシーケンス回路１３に伝える。
【００１３】
シーケンス回路１３はプログラムシーケンスを自動的に実施し、そのシーケンスの中で制御信号４２と制御信号４６を発生させ、アドレスデコーダ８、センスアンプ／書込回路９およびフラッシュ電源電圧発生回路１１を動作させる。このとき、フラッシュ電源電圧発生回路１１は図１１に示すプログラム時に必要な各電源電圧を発生させ、センスアンプ／書込回路９、アドレスデコーダ８、ソース回路１０に供給する。
【００１４】
ここで、フラッシュ電源電圧発生回路１１から供給される各電源電圧が実際のフラッシュメモリにどのように関わっているかを示すためにプログラム時の状態を図１０と図１１を用いて説明する。
フラッシュモードに移行し、プログラムコマンドを受けつけるとアドレスデコーダ８にはＶＤＥＣ２電源（５Ｖ）、ワード線バッファ８０４にはＶＤＥＣ電源（１２Ｖ）、ソース回路１０にはＶＭＳ電源（０Ｖ）、センスアンプ／書込回路９にはＶＭＤ電源（１２Ｖ）とＶＡＭＰ電源（５Ｖ）がそれぞれ供給される。従って、フラッシュメモリセル８０２のゲートには１２Ｖ、ソースには０Ｖ、ドレインには７Ｖ程度（フラッシュメモリセル８０２に達するまでに１２Ｖは７Ｖ程度に降圧される）が印加されることになる。
ビット線を選択するセレクタ８００を開き、大電流を流すとホットエレクトロンが発生する。発生したホットエレクトロンはトンネル効果でフローティングゲートにトラップされてフラッシュメモリセル８０２は書き込み状態（メモリ閾値が上がった状態）になる。
各コマンドに対応する各電源電圧は前記プログラム動作以外にも図１１に示すように多数存在し、特に５Ｖと１２Ｖの中間の電位については正確なコントロールが要求される。
【００１５】
このため、フラッシュ電源電圧発生回路１１が正常な電源電圧を発生できない状態に陥った場合でも、これらの電源電圧を分圧して検出する分圧検出手段を不揮発メモリに備える内容を有する特開平５−３２５５８０号公報などの提案がある。
【００１６】
【発明が解決しようとする課題】
従来の不揮発メモリ内蔵マイクロコンピュータは以上のように構成されているので、フラッシュメモリの動作に必要な電源電圧を発生するフラッシュ電源電圧発生回路１１がプロセスライン変更などでウエハプロセスパラメータ等の影響を受けて正常な電源電圧を発生できない状態に陥った場合、これらの電源電圧をチップ外部へ出力できず、直接測定することは困難である。従って、このような正常な電源電圧を発生できない状態を解明するには不良ウエハもしくは不良チップの入手による不良解析が必要であり、また、新製品開発時の設計評価を実施するにしても各電源電圧を測定するにはチップ表面のパッシベーション膜を剥がす必要があり手間と時間を要することになるため、前記電源電圧を分圧して検出する分圧検出手段を不揮発メモリに備えるなどの前述した提案が行われているが、前記各電源電圧の測定は、不揮発メモリ内蔵マイクロコンピュータのフラッシュメモリのテスト時に通常、一回行えばよく、必要以上の回数、前記各電源電圧の測定を行うことは、不揮発メモリ内蔵マイクロコンピュータ本来の動作テストの効率を低下させてしまう課題があった。
【００１７】
この発明は上記のような課題を解決するためになされたもので、不揮発メモリの動作に必要な電源電圧を直接測定することが可能であるとともに、不揮発メモリの動作に必要な電源電圧の測定を不必要に行うことによるマイクロコンピュータ本来の動作テストの効率低下を防止できる不揮発メモリ内蔵マイクロコンピュータを得ることを目的とする。
【００１８】
【課題を解決するための手段】
この発明に係る不揮発メモリ内蔵マイクロコンピュータは、ソフトウエアリセットの実行時を除くハードウエアリセット実行時に、電源電圧測定コマンドをもとに電源電圧発生回路が生成した不揮発メモリの動作に必要な各電源電圧を測定し所定の格納手段へ格納し、さらに前記所定の格納手段に格納されている前記各電源電圧を読み出すテスト回路を備えるようにしたものである。
【００１９】
この発明に係る不揮発メモリ内蔵マイクロコンピュータは、ソフトウエアリセットの実行時を除くハードウエアリセットの実行時、制御回路が有している電源電圧測定コマンド解読回路が出力したリセット解除信号を有効にするリセット信号生成回路と、該リセット信号生成回路が有効にした前記リセット解除信号および電源電圧測定コマンドをもとに出力されたトリガ信号により、電源電圧発生回路が生成した不揮発メモリの動作に必要な各電源電圧を測定し所定の格納手段へ格納する電源電圧測定格納回路と、該電源電圧測定格納回路が格納した前記各電源電圧を、前記ハードウエアリセットの実行時に与えられたリードコマンドをもとに前記所定の格納手段から読み出すための制御信号を生成する制御信号生成回路とを備えるようにしたものである。
【００２０】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この実施の形態１による不揮発メモリ内蔵マイクロコンピュータにおけるフラッシュメモリおよびその関連回路ブロックを示す回路構成図である。図において、１は不揮発メモリ内蔵マイクロコンピュータ、３はフラッシュメモリを含む回路ブロック、４はＡ−Ｄ変換器（電源電圧測定格納回路）、５はポート制御部である。６は不揮発メモリ内蔵マイクロコンピュータ１のデータバス、７はフラッシュメモリ（不揮発メモリ）、８はフラッシュメモリ７をアクセスするためのアドレスデコーダ、９はセンスアンプおよび書込回路（以下、センスアンプ／書込回路という）、１０はソース回路、１１はフラッシュメモリの動作に必要な各種電源電圧を発生するフラッシュ電源電圧発生回路（電源電圧発生回路）である。
【００２１】
１２は前記回路ブロック３に構成されているフラッシュメモリ制御部（制御回路）である。１３はソフトウエアコマンドを実行するシーケンスを構成するシーケンス回路、１４はフラッシュモード時の状態を制御するためのフラッシュ制御レジスタ、１５はソフトウエアコマンドをラッチするためのフラッシュコマンドレジスタ、１６は前記ソフトウエアコマンドをデコードするためのコマンドデコーダ（電源電圧測定コマンド解読回路）である。
【００２２】
２０，２１，２２はフラッシュ電源電圧発生回路１１に必要な電源ＶＰＰ，ＶＣＣ，ＶＳＳを供給するための電源端子、２３は外部リセット入力端子、２４はＡ−Ｄ変換器４の外部トリガ入力端子、２５ａ〜２５ｃはアナログ入力ＡＮ０〜ＡＮｉのアナログ入力端子、３０ａ〜３０ｃはアナログ入力端子２５ａ〜２５ｃから入力されたアナログ信号を選択するためのトランスミッションゲート、４１はトランスミッションゲート３０ａ〜３０ｃで選択したアナログ信号をＡ−Ｄ変換器４へ伝達する信号線、４２はセンスアンプ／書込回路９とアドレスデコーダ８を制御するためのフラッシュメモリ制御部１２からの信号が出力される信号線、４３，４４および４５はセンスアンプ／書込回路９、アドレスデコーダ８およびソース回路１０を動作させるための電源線、４６はフラッシュ電源電圧発生回路１１を制御するためのフラッシュメモリ制御部１２からの信号が出力される信号線、４７は外部リセット入力端子２３からリセット信号が入力されるリセット信号線である。
【００２３】
２７はインバータゲート、２８はＡ−Ｄ変換器４へ与えられるリセット信号を制御するためのゲート回路である。３１ａ，３１ｂ，３１ｃはトランスミッションゲート、４０ａはフラッシュ電源電圧発生回路１１から供給された電源電圧ＶＡＭＰをトランスミッションゲート３１ａを介してアナログ入力端子２５ａに印加する信号線、４０ｂはフラッシュ電源電圧発生回路１１から供給された電源電圧ＶＤＥＣをトランスミッションゲート３１ｂを介してアナログ入力端子２５ｂに印加する信号線、４０ｃはフラッシュ電源電圧発生回路１１から供給された電源電圧ＶＤＥＣ２をトランスミッションゲート３１ｃを介してアナログ入力端子２５ｃに印加する信号線である。
【００２４】
４８はフラッシュメモリ制御部１２の中のコマンドデコーダ１６がコマンドをデコードするときに発生するリセット解除信号が出力される信号線であり、コマンドデコーダ１６とゲート回路２８の負論理入力端子との間を接続している。４９はＡ−Ｄ変換器４と、図２に示すポートラッチ回路部１００および方向レジスタ回路部１０１のリセット信号、リセット解除信号が出力される信号線であり、前記リセット信号はＨレベル、前記リセット解除信号はＬレベルである。また、前記リセット解除信号は、信号線４７へＨレベルのリセット信号が出力され、かつ、信号線４８へコマンドデコーダ１６からＨレベルのリセット解除信号が出力されたときのみ、Ａ−Ｄ変換器４とポートラッチ回路部１００と方向レジスタ回路部１０１のリセット状態を解除する。この信号線４９はゲート回路２８の出力端子とＡ−Ｄ変換器４、ポートラッチ回路部１００および方向レジスタ回路部１０１のリセット端子との間を接続している。
【００２５】
５０はフラッシュメモリ制御部１２のシーケンス回路１３がソフトウエアコマンド動作のシーケンスを開始することにより発生するＡ−Ｄ変換トリガ信号が出力される信号線であり、シーケンス回路１３とＡ−Ｄ変換器４の図示していないＡ−Ｄ変換トリガ信号入力端子との間を接続している。
【００２６】
図２は、アナログ入力端子２５ａ，２５ｂ，２５ｃ周辺の構成を示しており、一例としてアナログ入力端子２５ａから入力されるアナログ信号の入力回路を示す構成図であり、図において、１００はポートラッチ回路部、１０１は方向レジスタ回路部、１０２はポートラッチ回路部１００にラッチされた内容を外部へ出力するためのトライステートバッファ、１０３はアナログ入力端子２５ａから入力されたアナログ信号を内部のデータバス６へ出力するためのトライステートバッファである。これらポートラッチ回路部１００、方向レジスタ回路部１０１などは各アナログ入力端子ごとに設けられている。
ＣＯＮ３１ａは、トランスミッションゲート３１ａのオン／オフをコントロールする信号線である。
【００２７】
図３は、Ａ−Ｄ変換に関連するレジスタの制御信号を生成する制御信号生成回路を含む周辺の構成を示した回路図である。ここでは一例として、図８に示したＡＤ制御レジスタ１（「００００１ＦＨ」番地）のリードイネーブル信号生成回路を示している。図３において、６０は前記制御信号生成回路、２００はアドレスＡＤ１〜ＡＤ４をデコードする４入力ＮＡＮＤ回路、２０１はアドレスＡＤ５とＡＤ６をデコードする２入力ＮＡＮＤ回路、２０２は４入力ＮＡＮＤ回路２００と２入力ＮＡＮＤ回路２０１の出力信号を入力とする２入力ＮＯＲ回路である。２０３は２入力ＮＯＲ回路２０２の出力とＳＦＲ領域アクセスを決定づけるＳＦＲ領域アクセス信号Ｑ１とが入力される２入力ＯＲ回路であり、いずれか一方の入力がＨレベルのときＨレベルを出力する。２０４は３入力ＮＡＮＤ回路、２０５は２入力ＮＯＲ回路である。２入力ＮＯＲ回路２０５はＡＤ制御レジスタ（「００００１ＦＨ」番地）をリード時、Ｈレベルを出力する。
【００２８】
次に、図１から図３を用いて動作について説明する。
なお、リセット中の基本的なフラッシュモード動作は従来と同じであるため、フラッシュモード時の従来と異なる動作およびＡ−Ｄ変換器４を用いたフラッシュモード時の電源電圧の測定について説明する。
外部リセット入力端子２３からＬレベルを入力し、信号線４７へ出力されるリセット信号をＨレベルにして、この不揮発メモリ内蔵マイクロコンピュータ１をフラッシュモードに移行させる。このとき信号線４７へ出力されたリセット信号はＨレベルであり、コマンドデコーダ１６から信号線４８へ出力されているリセット解除信号はＬレベルである。このため信号線４９へ出力されるリセット信号はＨレベルとなり、Ａ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１は従来と同様にリセットされる。
【００２９】
次に、外部から電源端子２０を介して電源電圧ＶＰＰを与え、さらにフラッシュ電源電圧測定コマンドをポート制御部５から入力する。このフラッシュ電源電圧測定コマンドはフラッシュコマンドレジスタ１５にラッチされ、コマンドデコーダ１６が当該コマンドを解読する。ここで初めてコマンドデコーダ１６は信号線４８へＨレベルのリセット解除信号を出力する。この結果、信号線４７へ出力されているリセット信号がＨレベル、信号線４８へ出力されているリセット解除信号がＨレベルであるため、ゲート回路２８の出力はＬレベルとなる。これを受けてＡ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１はリセット状態から解除される。
【００３０】
この不揮発メモリ内蔵マイクロコンピュータ１にはリセット中もクロックが供給されているため、Ａ−Ｄ変換器４はリセットから解除されることで動作可能状態に移行する。
一方、コマンドデコーダ１６でフラッシュ電源電圧測定コマンドが解読されると、シーケンス回路１３では例えばプログラムコマンド時の各電源電圧を発生するが、実際にはフラッシュメモリセルに対してプログラム（フラッシュメモリへの書き込み）は行わない状態を擬似的に作り出すよう信号線４２，４６へ出力する制御信号をコントロールする。
また、同時に図２の信号線ＣＯＮ３１ａへ出力する信号レベルをＨレベルにしてトランスミッションゲート３１ａを導通させ、フラッシュ電源電圧発生回路１１で発生した電源電圧ＶＡＭＰをアナログ入力端子２５ａに印加する。
なお、図２に示す回路構成はアナログ入力端子２５ｂからアナログ入力端子２５ｃに対しても同様に構成されているので、フラッシュ電源電圧発生回路１１で発生した他の電源電圧ＶＤＥＣ，電源電圧ＶＤＥＣ２もそれぞれ対応するアナログ入力端子２５ｂ，２５ｃに印加される。
【００３１】
従来の不揮発メモリ内蔵マイクロコンピュータでは、アナログ入力端子２５ａ〜２５ｃ周辺の回路構成は図６に示す構成となっており、リセット解除後にはトライステートバッファ１０２が非導通状態になることで入カモードになっている。この実施の形態の不揮発メモリ内蔵マイクロコンピュータでも、図２に示す様にＡ−Ｄ変換器４のリセットが解除されるのと同時にポートラッチ回路部１００と方向レジスタ回路部１０１はリセットから解除されて、Ａ−Ｄ変換開始時にはトライステートバッファ１０２は非導通状態である入力モードになっている。
【００３２】
シーケンス回路１３は、コマンドデコーダ１６でフラッシュ電源電圧測定コマンドが解読されると、例えばプログラムコマンド時の各電源電圧を発生するが、このときＡ−Ｄ変換器４に対してＡ−Ｄ変換開始のＡ−Ｄトリガ信号を信号線５０へ出力する。
そして、アナログ入力端子２５ａ〜２５ｃへトランスミッションゲート３１ａ，３１ｂ，３１ｃを介して印加されている電源電圧ＶＡＭＰ，ＶＤＥＣ，ＶＤＥＣ２をＡ−Ｄ変換器４が順にＡ−Ｄ変換し、結果を対応するＡ−Ｄレジスタに格納するＡ−Ｄ変換器４の変換モードをＡＤ制御レジスタにて設定することで、前記各電源電圧のレベルがトランスミッションゲート３０ａ，３０ｂ，３０ｃを介して順にＡ−Ｄ変換される。
ここで、Ａ−Ｄ変換器４はリセット解除後自動的に上記変換モードになるような構成とする。
【００３３】
このようにＡ−Ｄ変換された各電源電圧の変換結果は従来通り各アナログ入力端子に対応したＡ−Ｄレジスタに格納される。各電源電圧レベルのテストでの期待値比較は、Ａ−Ｄ変換終了後、ポート制御部５より従来のリードコマンドを入力し、前記Ａ−Ｄレジスタのアドレスを順に入力して読み出し、期待値と比較することで実施する。
【００３４】
従来、ＳＦＲ領域をアクセスする際には、図９に示す回路構成でＳＦＲ領域アクセス信号Ｑ１がＨレベルになることが必要であった。しかし、リードコマンドを実行するフラッシュモードはリセット中であるため、図９に示す信号Ｑ２，Ｑ３がＬレベル出力となりＳＦＲ領域アクセス信号Ｑ１はＬレベルである。そこで例えばＡＤ制御レジスタ（「００００１ＦＨ」番地のＡＤ制御レジスタ１）の値を読み出す場合は、図３に示す構成にしておけばよい。
【００３５】
すなわち、図８に示すＳＦＲ領域内の例えば「００００１ＦＨ」番地のＡＤ制御レジスタ１をリードするときは、図３のアドレスビットＡＤ１〜ＡＤ４はＨレベル、アドレスビットＡＤ５とＡＤ６はＬレベルなので４入力ＮＡＮＤ回路２００と２入力ＮＡＮＤ回路２０１がＬレベルを出力し、２入力ＮＯＲ回路２０２はＨレベルを出力する。ここでリセット中であることから前記ＳＦＲ領域アクセス信号Ｑ１がＬレベルでも２入力ＯＲ回路２０３はＨレベルを出力するため、信号ＢＨＥと信号Ｒ／Ｗ（Ｒは正論理入力、Ｗは負論理入力）のリード時のＨレベルに同期して３入力ＮＡＮＤ回路２０４がＬレベルを出力し、さらに信号Ｅ（負論理入力）のＬレベルに同期して２入力ＮＯＲ回路２０５はＨレベルの信号ＡＲを出力する。そして、この信号ＡＲをＳＦＲ領域アクセス信号に用いて「００００１ＦＨ」番地のＡＤ制御レジスタ１の値を読み出す。
これにより従来のリードコマンドを使用してＡ−Ｄ関連レジスタの値を読み出すことが可能となり、期待値比較テストが可能になる。
さらに、Ａ−Ｄ関連レジスタやＡ−Ｄ変換器４のフラッシュ電源電圧測定後のリセットは、従来のリセットコマンド入力でできる構成にしておく。
【００３６】
以上のように構成した場合、フラッシュメモリの動作に必要な各電源電圧は、Ａ−Ｄ変換の期間中、常に一定のレベルで発生されるため、シーケンス回路１３から信号線５０へ出力されるＡ−Ｄトリガ信号のタイミングについては高い精度が要求されることはなく、フラッシュ電源電圧発生回路１１で発生した前記各電源電圧について安定した測定が可能である。
【００３７】
以上のように、この実施の形態１によれば、フラッシュモードにおいて外部から端子２０を介して電源電圧ＶＰＰを与え、さらにフラッシュ電源電圧測定コマンドをポート制御部５から入力し、コマンドデコーダ１６が当該コマンドを解読することでＡ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１をリセット状態から解除し、さらにコマンドデコーダ１６が前記コマンドを解読することでシーケンス回路１１が発生させたフラッシュメモリの動作に必要な各電源電圧を、リセット状態が解除された前記Ａ−Ｄ変換器４へ与えてＡ−Ｄ変換する。そして、このＡ−Ｄ変換結果が、例えばアナログ入力端子２５ａに対応した「００００１ＦＨ」番地のＡＤ制御レジスタ１に格納されるように構成し、さらに図３に示す制御信号生成回路の出力をもとに前記ＡＤ制御レジスタ１に格納されている前記Ａ−Ｄ変換結果を従来のリードコマンドを用いて読み出すことが可能な構成を備えたので、フラッシュメモリの動作に必要な各電源電圧の測定結果を容易に知ることのできる不揮発メモリ内蔵マイクロコンピュータが得られる効果がある。
【００３８】
また、フラッシュメモリの動作に必要な各電源電圧レベルのテストでの期待値比較は、Ａ−Ｄ変換終了後、ポート制御部５より従来のリードコマンドを入力し、前記各電源電圧の測定値である前記Ａ−Ｄ変換結果が格納されたＡ−Ｄレジスタから、例えば図３に示す制御信号生成回路の出力をもとに「００００１ＦＨ」番地の前記ＡＤ制御レジスタ１のアドレスを入力して読み出し、期待値と比較し実施することが可能である構成を備えたので、フラッシュメモリの動作に必要な各電源電圧の測定結果を容易に知ることができるだけでなく、各電源電圧レベルの期待値比較テストも容易に実施できる不揮発メモリ内蔵マイクロコンピュータが得られる効果がある。
【００３９】
実施の形態２．
図４は、この実施の形態２の不揮発メモリ内蔵マイクロコンピュータ１のＡ−Ｄ変換器４、ポートラッチ回路部１００および方向レジスタ回路部１０１へのリセット関連信号を生成するリセット信号生成回路を示す回路図である。図において、７０は前記リセット信号生成回路、３０１はソフトウエアリセット実施時にＨレベルとなる信号を生成するソフトウエアリセット信号生成手段、３０２，３０３，３０４，３０５，３０６はインバータ回路、３０７はインバータ回路３０３からの出力とコマンドデコーダ１６から信号線４８へ出力されるリセット解除信号４８を入力とする２入力ＯＲ回路、３０８は２入力ＯＲ回路３０７の出力とインバータ回路３０５の出力が与えられる２入力ＮＡＮＤ回路である。
【００４０】
次に動作について説明する。
前記実施の形態１では、不揮発メモリ内蔵マイクロコンピュータ１のリセット端子２３から直接、リセット信号を入力するハードウエアリセットでも、またプログラム中でレジスタへの書き込みを行なってリセットをかけるソフトウエアリセットでもフラッシュ電源電圧測定モードに入ることが可能であるが、不揮発メモリ内蔵マイクロコンピュータ１のマイコンモードのテスト中には前記ソフトウエアリセットを多用する部分もあるため、ハードウエアリセット時のみＡ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１のリセットが解除され、フラッシュ電源電圧測定モードに入るようにするのが望ましい。
具体的には、ハードウエアリセットがかかるとリセット端子２３からＬレベルが入力される。また、このときコマンドデコーダ１６から信号線４８へ出力されるリセット解除信号はＬレベルなので、２入力ＯＲ回路３０７はＬレベルを出力する。従って、２入力ＮＡＮＤ回路３０８はＨレベルを出力し、Ａ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１へはＨレベルのリセット信号が伝達される。
【００４１】
ここでコマンドデコーダ１６からＨレベルのリセット解除信号が信号線４８へ出力されると２入力ＯＲ回路３０７の出力はＨレベルに変化し、２入力ＮＡＮＤ回路３０８の一方の入力端子へ供給される。このとき、ハードウエアリセットのみを実行したときにだけという条件のもとに、２入力ＮＡＮＤ回路３０８の他方の入力端子にはＨレベルが供給されていなければならない。従って、２入力ＮＡＮＤ回路３０８の出力はＬレベルに変化し、Ａ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１はリセットが解除される。
【００４２】
また、ソフトウエアリセットがかかったときはコマンドデコーダ１６からの影響を受けずに、２入力ＮＡＮＤ回路３０８はＨレベルを出力し、Ａ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１へはＨレベルのリセット信号が伝達され、従来通りのリセット動作が可能である。
このように構成することでハードウエアリセットのみを実行したときにだけ、Ａ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１はリセットが解除され、フラッシュ電源電圧測定モードへ入ることが可能である。
【００４３】
以上のように、この実施の形態２によれば、ソフトウエアリセットに対しては従来通りのリセット動作が可能であるとともに、ハードウエアリセットのみを実行したときにだけ、Ａ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１のリセットを解除することができ、不要なタイミングでフラッシュ電源電圧測定モードに入ってしまうことでマイクロコンピュータ本来の動作テストの効率が低下してしまう状況を回避できる不揮発メモリ内蔵マイクロコンピュータが得られる効果がある。
【００４４】
実施の形態３．
前記実施の形態１および前記実施の形態２では、フラッシュ電源電圧測定専用のソフトウエアコマンドを入力し、擬似的に各コマンドモードを作り出した。これは各コマンドモード時のフラッシュ電源電圧をＤＣ的に測定するものである。これに対して、フラッシュ電源電圧測定専用のソフトウエアコマンドを用意せずとも、従来のソフトウエアコマンドを使用してフラッシュメモリの動作中に当該フラッシュメモリの動作に必要な各種電源電圧を測定してもよい。
図１において、例えばプログラムコマンドをポート制御部５より入力すると、コマンドデコーダ１６が当該コマンドを解読し、Ａ−Ｄ変換器４に対してリセット解除信号を信号線４８へ出力する。シーケンス回路１３はフラッシュメモリに対してプログラム動作を実施するようしかるべき動きをするが、その一環としてプログラム動作に必要な各電源電圧の発生に同期して、Ａ−Ｄ変換器４に対してＡ−Ｄ変換トリガ信号を信号線５０へ出力するような構成にする。このように構成すると、フラッシュ電源電圧発生回路１１において電源電圧の発生の期間が限られているような他のソフトウエアコマンドでも、フラッシュメモリの動作中にフラッシュ電源電圧発生回路１１において発生した各電源電圧を測定することが可能であり、マイクロコンピュータ本来の動作テストの効率の低下を抑制できる。
【００４５】
以上のように、この実施の形態３によれば、従来のソフトウエアコマンドを使用してフラッシュメモリの動作中のフラッシュ電源電圧発生回路１１において発生した各電源電圧を測定でき、不揮発メモリ内蔵マイクロコンピュータ本来の動作テストの効率が低下するのを抑制できる不揮発メモリ内蔵マイクロコンピュータが得られる効果がある。
【００４６】
【発明の効果】
以上のように、この発明によれば、ソフトウエアリセットの実行時を除くハードウエアリセット実行時に、電源電圧測定コマンドをもとに生成した不揮発メモリの動作に必要な各電源電圧を測定し所定の格納手段へ格納するように構成したので、前記格納した各電源電圧の測定結果により不揮発メモリの動作に必要な電源電圧が所定の範囲内であるか否かなどを容易に知ることが可能であるだけでなく、ソフトウエアリセットが行われていない場合におけるハードウエアリセット実行中に限り前記各電源電圧の測定が可能になるため、前記電源電圧の測定を不必要に行うことによるマイクロコンピュータ本来の動作テストの効率低下を防止できる効果がある。
【００４７】
この発明によれば、ソフトウエアリセットの実行時を除くハードウエアリセットの実行時において有効にした電源電圧測定コマンド解読回路が出力したリセット解除信号と、電源電圧測定コマンドをもとに出力されたトリガ信号とにより電源電圧測定格納回路が測定し所定の格納手段へ格納した不揮発メモリの動作に必要な各電源電圧を、前記ハードウエアリセットの実行時に与えられたリードコマンドをもとに前記所定の格納手段から読み出す制御信号を生成する制御信号生成回路を備えるように構成したので、前記ハードウエアリセットの実行中において前記所定の格納手段に格納した各電源電圧の測定結果を読み出し、不揮発メモリの動作に必要な電源電圧が所定の範囲内であるか否かなどを知ることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による不揮発メモリ内蔵マイクロコンピュータにおけるフラッシュメモリおよびその関連回路ブロックを示す回路構成図である。
【図２】 この発明の実施の形態１による不揮発メモリ内蔵マイクロコンピュータにおけるアナログ入力端子周辺のアナログ信号の入力回路を示す構成図である。
【図３】 この発明の実施の形態１による不揮発メモリ内蔵マイクロコンピュータにおけるＡ−Ｄ変換に関連するレジスタの制御信号生成回路周辺の構成を示す回路図である。
【図４】 この発明の実施の形態２の不揮発メモリ内蔵マイクロコンピュータのリセット関連信号を生成するリセット信号生成回路の構成を示す回路図である。
【図５】 従来の不揮発メモリ内蔵マイクロコンピュータにおけるフラッシュメモリおよびその関連回路ブロックを示す回路構成図である。
【図６】 従来の不揮発メモリ内蔵マイクロコンピュータにおけるアナログ信号の入力回路を示す構成図である。
【図７】 トランスミッションゲートがＭＯＳトランジスタにより構成されていることを示す説明図である。
【図８】 従来の不揮発メモリ内蔵マイクロコンピュータの制御レジスタのアドレスマップを示す図である。
【図９】 従来の不揮発メモリ内蔵マイクロコンピュータの制御レジスタのアドレス制御回路周辺の構成を示す回路図である。
【図１０】 従来の不揮発メモリ内蔵マイクロコンピュータにおけるフラッシュメモリセル周辺の構成を示す回路図である。
【図１１】 従来の不揮発メモリ内蔵マイクロコンピュータがフラッシュメモリの各動作モード時にどのようなレベルの電源電圧を必要とするかを示す表図である。
【符号の説明】
１ 不揮発メモリ内蔵マイクロコンピュータ、４ Ａ−Ｄ変換器（電源電圧測定格納回路）、７ フラッシュメモリ（不揮発メモリ）、１１ フラッシュ電源電圧発生回路（電源電圧発生回路）、１２ フラッシュメモリ制御部（制御回路）、１６ コマンドデコーダ（電源電圧測定コマンド解読回路）、６０ 制御信号生成回路、７０ リセット信号生成回路。
【発明の属する技術分野】
この発明は、不揮発メモリの動作に必要な電源電圧の測定に伴うマイクロコンピュータ本来の動作テストの効率低下を防止できる不揮発メモリ内蔵マイクロコンピュータに関するものである。
【０００２】
【従来の技術】
図５は、従来の不揮発メモリ内蔵マイクロコンピュータにおける不揮発メモリ（以下、フラッシュメモリという）およびその関連回路ブロックを示す回路構成図である。図において、１は不揮発メモリ内蔵マイクロコンピュータ、３はフラッシュメモリを含む回路ブロック、４はＡ−Ｄ変換器、５はポート制御部である。６は不揮発メモリ内蔵マイクロコンピュータ１のデータバス、７はフラッシュメモリ、８はフラッシュメモリ７をアクセスするためのアドレスデコーダ、９はセンスアンプおよび書込回路（以下、センスアンプ／書込回路という）、１０はソース回路、１１はフラッシュメモリの動作に必要な各種電源電圧を発生するフラッシュ電源電圧発生回路である。
【０００３】
１２は前記回路ブロック３に構成されているフラッシュメモリ制御部である。１３はフラッシュメモリ７への書き込み（以下、プログラムという）、読み出し（以下、リードという）、書き込み確認（以下、プログラムベリファイという）、消去（以下、イレーズという）、消去確認（以下、イレーズベリファイという）等を実施するためのソフトウエアコマンドを実行するシーケンスを構成するシーケンス回路、１４はフラッシュモード時の状態を制御するためのフラッシュ制御レジスタ、１５はソフトウエアコマンドをラッチするためのフラッシュコマンドレジスタ、１６は前記ソフトウエアコマンドをデコードするためのコマンドデコーダである。
【０００４】
２０，２１，２２はフラッシュ電源電圧発生回路１１に必要な電源ＶＰＰ，ＶＣＣ，ＶＳＳを供給するための電源端子、２３は外部リセット入力端子、２４はＡ−Ｄ変換器４の外部トリガ入力端子、２５ａ〜２５ｃはアナログ入力ＡＮ０〜ＡＮｉのアナログ入力端子、３０ａ〜３０ｃはアナログ入力端子２５ａ〜２５ｃから入力されたアナログ信号を選択するためのトランスミッションゲート、４１はトランスミッションゲート３０ａ〜３０ｃで選択したアナログ信号をＡ−Ｄ変換器４へ伝達する信号線、４２はセンスアンプ／書込回路９とアドレスデコーダ８を制御するためのフラッシュメモリ制御部１２からの信号が出力される信号線、４３，４４および４５はセンスアンプ／書込回路９、アドレスデコーダ８およびソース回路１０を動作させるための電源線、４６はフラッシュ電源電圧発生回路１１を制御するためのフラッシュメモリ制御部１２からの信号が出力される信号線、４７は外部リセット入力端子２３からリセット信号が入力されるリセット信号線である。
【０００５】
図６は、アナログ入力端子から入力されるアナログ信号の入力回路を示す構成図であり、図において、１００はポートラッチ回路部、１０１はポート方向レジスタ回路部、１０２はポートラッチ回路部１００にラッチされた内容を外部へ出力するためのトライステートバッファ、１０３はアナログ入力端子２５ａから入力されたアナログ信号を内部のデータバス６ヘ出力するためのトライステートバッファである。これらポートラッチ回路部１００、ポート方向レジスタ回路部１０１などは各アナログ入力端子ごとに設けられている。
【０００６】
図７は、符号６００で示されたトランスミッションゲートがＭＯＳトランジスタにより構成されていることを示しており、６０１はＮチャネルＭＯＳトランジスタ、６０２はＰチャネルＭＯＳトランジスタである。
【０００７】
図８は、従来の不揮発メモリ内蔵マイクロコンピュータの制御レジスタのアドレスマップであり、「００００００Ｈ」番地から「００００７ＦＨ」番地までが制御レジスタに割り当てられている領域（以下、スペシャルファンクションレジスタ、ＳＦＲ領域という）である。
【０００８】
図９は、従来の不揮発メモリ内蔵マイクロコンピュータの前記制御レジスタのアドレス制御回路周辺の構成を示す回路図である。図において、７００，７０１，７０２，７０３はそれぞれアドレスデコード手段であり、アドレスデコード手段７００はアドレスＡＤ１〜ＡＤ３アクセス時にＬレベルを出力する。アドレスデコード手段７０１はシングルチップモードのときにＬレベルを出力する。アドレスデコード手段７０２はアドレスビットＡＤ４〜ＡＤ６アクセス時にＬレベルを出力する。アドレスデコード手段７０３はアドレスビットＡＤ７〜ＡＤ９のいずれかがＨレベルのときにＬレベルを出力し、ここで前記ＳＦＲ領域の最上位番地が「００００７ＦＨ」であることを決定づけている。７０４はアドレスデコード手段７００〜７０２のいずれかがＬレベルを出力したときＨレベルを出力するＮＡＮＤゲート、７０５は図示していない回路ブロックでデコードされた信号Ｑ２，信号Ｑ３とアドレスデコード手段７０３から出力された信号、さらにＮＡＮＤゲート７０４から出力された信号がすべてＨレベルのとき、すなわちアクセス領域が「００００Ｈ」番地から「００７ＦＨ」番地までのときにＬレベルを出力するＮＡＮＤゲートである。７０６はインバータ回路であり、このインバータ回路７０６が出力するＨレベルの出力がＳＦＲ領域アクセス信号Ｑ１となる。
【０００９】
信号Ｑ２は「００００Ｈ」番地から「０３ＦＦＨ」番地までのアクセス時にＨレベルとなる信号であり、リセット中はＬレベルである。信号Ｑ３は「００００Ｈ」番地から「ＦＦＦＦＨ」番地までのアクセスではＨレベルとなる信号であり、リセット中はＬレベルである。従って、通常、ＳＦＲ領域アクセス時は信号Ｑ２，Ｑ３共にＨレベルである。
【００１０】
図１０は、従来の不揮発メモリ内蔵マイクロコンピュータにおけるフラッシュメモリセル周辺の構成を示す回路図であり、図５に示したフラッシュメモリ７を一つのフラッシュメモリセルについて示しており、図において、８００はビット線を選択するためのセレクタ、８０１はワード線、８０２は前記フラッシュメモリセル、８０３はビット線、８０４はワード線バッファである。
【００１１】
図１１は、従来の不揮発メモリ内蔵マイクロコンピュータがフラッシュメモリの各動作モード時にどのようなレベルの電源電圧を必要とするかを示す表図である。ここに示す各電源電圧は、図５に示したフラッシュ電源電圧発生回路１１で生成される。
【００１２】
次に動作について説明する。
従来の不揮発メモリ内蔵マイクロコンピュータでは、リセット中にフラッシュメモリへのアクセスを行うモード（以下、フラッシュモードという）が存在し、数種類のソフトウエアコマンド入力を使い分けることにより、フラッシュメモリへの書き込みであるプログラム、フラッシュメモリからの読み出しであるリード、書き込み確認であるプログラムベリファイ、消去であるイレーズ、消去確認であるイレーズベリファイなどを実施することが可能であった。
一例として前記プログラムを実施する場合の各動作を図５を用いて説明する。不揮発メモリ内蔵マイクロコンピュータ１にリセット信号４７を与えると、回路ブロック３を含む不揮発メモリ内蔵マイクロコンピュータ１内のすべての機能がリセットされる。このとき、回路ブロック３はフラッシュモードに移行している。
不揮発メモリ内蔵マイクロコンピュータ１の各電源電圧は通常ＶＣＣとＶＳＳであるが、図１１に示すプログラム時に必要な電源電位を得るためにＶＰＰ電位を電源端子２０から与える。そして、プログラム動作を行うためにポート制御部５の該当端子よりプログラムコマンドを入力する。入力されたプログラムコマンドは、フラッシュメモリ制御部１２にあるフラッシュコマンドレジスタ１５に書き込まれ、コマンドデコーダ１６がこのプログラムコマンドを解読し、プログラムであることをシーケンス回路１３に伝える。
【００１３】
シーケンス回路１３はプログラムシーケンスを自動的に実施し、そのシーケンスの中で制御信号４２と制御信号４６を発生させ、アドレスデコーダ８、センスアンプ／書込回路９およびフラッシュ電源電圧発生回路１１を動作させる。このとき、フラッシュ電源電圧発生回路１１は図１１に示すプログラム時に必要な各電源電圧を発生させ、センスアンプ／書込回路９、アドレスデコーダ８、ソース回路１０に供給する。
【００１４】
ここで、フラッシュ電源電圧発生回路１１から供給される各電源電圧が実際のフラッシュメモリにどのように関わっているかを示すためにプログラム時の状態を図１０と図１１を用いて説明する。
フラッシュモードに移行し、プログラムコマンドを受けつけるとアドレスデコーダ８にはＶＤＥＣ２電源（５Ｖ）、ワード線バッファ８０４にはＶＤＥＣ電源（１２Ｖ）、ソース回路１０にはＶＭＳ電源（０Ｖ）、センスアンプ／書込回路９にはＶＭＤ電源（１２Ｖ）とＶＡＭＰ電源（５Ｖ）がそれぞれ供給される。従って、フラッシュメモリセル８０２のゲートには１２Ｖ、ソースには０Ｖ、ドレインには７Ｖ程度（フラッシュメモリセル８０２に達するまでに１２Ｖは７Ｖ程度に降圧される）が印加されることになる。
ビット線を選択するセレクタ８００を開き、大電流を流すとホットエレクトロンが発生する。発生したホットエレクトロンはトンネル効果でフローティングゲートにトラップされてフラッシュメモリセル８０２は書き込み状態（メモリ閾値が上がった状態）になる。
各コマンドに対応する各電源電圧は前記プログラム動作以外にも図１１に示すように多数存在し、特に５Ｖと１２Ｖの中間の電位については正確なコントロールが要求される。
【００１５】
このため、フラッシュ電源電圧発生回路１１が正常な電源電圧を発生できない状態に陥った場合でも、これらの電源電圧を分圧して検出する分圧検出手段を不揮発メモリに備える内容を有する特開平５−３２５５８０号公報などの提案がある。
【００１６】
【発明が解決しようとする課題】
従来の不揮発メモリ内蔵マイクロコンピュータは以上のように構成されているので、フラッシュメモリの動作に必要な電源電圧を発生するフラッシュ電源電圧発生回路１１がプロセスライン変更などでウエハプロセスパラメータ等の影響を受けて正常な電源電圧を発生できない状態に陥った場合、これらの電源電圧をチップ外部へ出力できず、直接測定することは困難である。従って、このような正常な電源電圧を発生できない状態を解明するには不良ウエハもしくは不良チップの入手による不良解析が必要であり、また、新製品開発時の設計評価を実施するにしても各電源電圧を測定するにはチップ表面のパッシベーション膜を剥がす必要があり手間と時間を要することになるため、前記電源電圧を分圧して検出する分圧検出手段を不揮発メモリに備えるなどの前述した提案が行われているが、前記各電源電圧の測定は、不揮発メモリ内蔵マイクロコンピュータのフラッシュメモリのテスト時に通常、一回行えばよく、必要以上の回数、前記各電源電圧の測定を行うことは、不揮発メモリ内蔵マイクロコンピュータ本来の動作テストの効率を低下させてしまう課題があった。
【００１７】
この発明は上記のような課題を解決するためになされたもので、不揮発メモリの動作に必要な電源電圧を直接測定することが可能であるとともに、不揮発メモリの動作に必要な電源電圧の測定を不必要に行うことによるマイクロコンピュータ本来の動作テストの効率低下を防止できる不揮発メモリ内蔵マイクロコンピュータを得ることを目的とする。
【００１８】
【課題を解決するための手段】
この発明に係る不揮発メモリ内蔵マイクロコンピュータは、ソフトウエアリセットの実行時を除くハードウエアリセット実行時に、電源電圧測定コマンドをもとに電源電圧発生回路が生成した不揮発メモリの動作に必要な各電源電圧を測定し所定の格納手段へ格納し、さらに前記所定の格納手段に格納されている前記各電源電圧を読み出すテスト回路を備えるようにしたものである。
【００１９】
この発明に係る不揮発メモリ内蔵マイクロコンピュータは、ソフトウエアリセットの実行時を除くハードウエアリセットの実行時、制御回路が有している電源電圧測定コマンド解読回路が出力したリセット解除信号を有効にするリセット信号生成回路と、該リセット信号生成回路が有効にした前記リセット解除信号および電源電圧測定コマンドをもとに出力されたトリガ信号により、電源電圧発生回路が生成した不揮発メモリの動作に必要な各電源電圧を測定し所定の格納手段へ格納する電源電圧測定格納回路と、該電源電圧測定格納回路が格納した前記各電源電圧を、前記ハードウエアリセットの実行時に与えられたリードコマンドをもとに前記所定の格納手段から読み出すための制御信号を生成する制御信号生成回路とを備えるようにしたものである。
【００２０】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この実施の形態１による不揮発メモリ内蔵マイクロコンピュータにおけるフラッシュメモリおよびその関連回路ブロックを示す回路構成図である。図において、１は不揮発メモリ内蔵マイクロコンピュータ、３はフラッシュメモリを含む回路ブロック、４はＡ−Ｄ変換器（電源電圧測定格納回路）、５はポート制御部である。６は不揮発メモリ内蔵マイクロコンピュータ１のデータバス、７はフラッシュメモリ（不揮発メモリ）、８はフラッシュメモリ７をアクセスするためのアドレスデコーダ、９はセンスアンプおよび書込回路（以下、センスアンプ／書込回路という）、１０はソース回路、１１はフラッシュメモリの動作に必要な各種電源電圧を発生するフラッシュ電源電圧発生回路（電源電圧発生回路）である。
【００２１】
１２は前記回路ブロック３に構成されているフラッシュメモリ制御部（制御回路）である。１３はソフトウエアコマンドを実行するシーケンスを構成するシーケンス回路、１４はフラッシュモード時の状態を制御するためのフラッシュ制御レジスタ、１５はソフトウエアコマンドをラッチするためのフラッシュコマンドレジスタ、１６は前記ソフトウエアコマンドをデコードするためのコマンドデコーダ（電源電圧測定コマンド解読回路）である。
【００２２】
２０，２１，２２はフラッシュ電源電圧発生回路１１に必要な電源ＶＰＰ，ＶＣＣ，ＶＳＳを供給するための電源端子、２３は外部リセット入力端子、２４はＡ−Ｄ変換器４の外部トリガ入力端子、２５ａ〜２５ｃはアナログ入力ＡＮ０〜ＡＮｉのアナログ入力端子、３０ａ〜３０ｃはアナログ入力端子２５ａ〜２５ｃから入力されたアナログ信号を選択するためのトランスミッションゲート、４１はトランスミッションゲート３０ａ〜３０ｃで選択したアナログ信号をＡ−Ｄ変換器４へ伝達する信号線、４２はセンスアンプ／書込回路９とアドレスデコーダ８を制御するためのフラッシュメモリ制御部１２からの信号が出力される信号線、４３，４４および４５はセンスアンプ／書込回路９、アドレスデコーダ８およびソース回路１０を動作させるための電源線、４６はフラッシュ電源電圧発生回路１１を制御するためのフラッシュメモリ制御部１２からの信号が出力される信号線、４７は外部リセット入力端子２３からリセット信号が入力されるリセット信号線である。
【００２３】
２７はインバータゲート、２８はＡ−Ｄ変換器４へ与えられるリセット信号を制御するためのゲート回路である。３１ａ，３１ｂ，３１ｃはトランスミッションゲート、４０ａはフラッシュ電源電圧発生回路１１から供給された電源電圧ＶＡＭＰをトランスミッションゲート３１ａを介してアナログ入力端子２５ａに印加する信号線、４０ｂはフラッシュ電源電圧発生回路１１から供給された電源電圧ＶＤＥＣをトランスミッションゲート３１ｂを介してアナログ入力端子２５ｂに印加する信号線、４０ｃはフラッシュ電源電圧発生回路１１から供給された電源電圧ＶＤＥＣ２をトランスミッションゲート３１ｃを介してアナログ入力端子２５ｃに印加する信号線である。
【００２４】
４８はフラッシュメモリ制御部１２の中のコマンドデコーダ１６がコマンドをデコードするときに発生するリセット解除信号が出力される信号線であり、コマンドデコーダ１６とゲート回路２８の負論理入力端子との間を接続している。４９はＡ−Ｄ変換器４と、図２に示すポートラッチ回路部１００および方向レジスタ回路部１０１のリセット信号、リセット解除信号が出力される信号線であり、前記リセット信号はＨレベル、前記リセット解除信号はＬレベルである。また、前記リセット解除信号は、信号線４７へＨレベルのリセット信号が出力され、かつ、信号線４８へコマンドデコーダ１６からＨレベルのリセット解除信号が出力されたときのみ、Ａ−Ｄ変換器４とポートラッチ回路部１００と方向レジスタ回路部１０１のリセット状態を解除する。この信号線４９はゲート回路２８の出力端子とＡ−Ｄ変換器４、ポートラッチ回路部１００および方向レジスタ回路部１０１のリセット端子との間を接続している。
【００２５】
５０はフラッシュメモリ制御部１２のシーケンス回路１３がソフトウエアコマンド動作のシーケンスを開始することにより発生するＡ−Ｄ変換トリガ信号が出力される信号線であり、シーケンス回路１３とＡ−Ｄ変換器４の図示していないＡ−Ｄ変換トリガ信号入力端子との間を接続している。
【００２６】
図２は、アナログ入力端子２５ａ，２５ｂ，２５ｃ周辺の構成を示しており、一例としてアナログ入力端子２５ａから入力されるアナログ信号の入力回路を示す構成図であり、図において、１００はポートラッチ回路部、１０１は方向レジスタ回路部、１０２はポートラッチ回路部１００にラッチされた内容を外部へ出力するためのトライステートバッファ、１０３はアナログ入力端子２５ａから入力されたアナログ信号を内部のデータバス６へ出力するためのトライステートバッファである。これらポートラッチ回路部１００、方向レジスタ回路部１０１などは各アナログ入力端子ごとに設けられている。
ＣＯＮ３１ａは、トランスミッションゲート３１ａのオン／オフをコントロールする信号線である。
【００２７】
図３は、Ａ−Ｄ変換に関連するレジスタの制御信号を生成する制御信号生成回路を含む周辺の構成を示した回路図である。ここでは一例として、図８に示したＡＤ制御レジスタ１（「００００１ＦＨ」番地）のリードイネーブル信号生成回路を示している。図３において、６０は前記制御信号生成回路、２００はアドレスＡＤ１〜ＡＤ４をデコードする４入力ＮＡＮＤ回路、２０１はアドレスＡＤ５とＡＤ６をデコードする２入力ＮＡＮＤ回路、２０２は４入力ＮＡＮＤ回路２００と２入力ＮＡＮＤ回路２０１の出力信号を入力とする２入力ＮＯＲ回路である。２０３は２入力ＮＯＲ回路２０２の出力とＳＦＲ領域アクセスを決定づけるＳＦＲ領域アクセス信号Ｑ１とが入力される２入力ＯＲ回路であり、いずれか一方の入力がＨレベルのときＨレベルを出力する。２０４は３入力ＮＡＮＤ回路、２０５は２入力ＮＯＲ回路である。２入力ＮＯＲ回路２０５はＡＤ制御レジスタ（「００００１ＦＨ」番地）をリード時、Ｈレベルを出力する。
【００２８】
次に、図１から図３を用いて動作について説明する。
なお、リセット中の基本的なフラッシュモード動作は従来と同じであるため、フラッシュモード時の従来と異なる動作およびＡ−Ｄ変換器４を用いたフラッシュモード時の電源電圧の測定について説明する。
外部リセット入力端子２３からＬレベルを入力し、信号線４７へ出力されるリセット信号をＨレベルにして、この不揮発メモリ内蔵マイクロコンピュータ１をフラッシュモードに移行させる。このとき信号線４７へ出力されたリセット信号はＨレベルであり、コマンドデコーダ１６から信号線４８へ出力されているリセット解除信号はＬレベルである。このため信号線４９へ出力されるリセット信号はＨレベルとなり、Ａ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１は従来と同様にリセットされる。
【００２９】
次に、外部から電源端子２０を介して電源電圧ＶＰＰを与え、さらにフラッシュ電源電圧測定コマンドをポート制御部５から入力する。このフラッシュ電源電圧測定コマンドはフラッシュコマンドレジスタ１５にラッチされ、コマンドデコーダ１６が当該コマンドを解読する。ここで初めてコマンドデコーダ１６は信号線４８へＨレベルのリセット解除信号を出力する。この結果、信号線４７へ出力されているリセット信号がＨレベル、信号線４８へ出力されているリセット解除信号がＨレベルであるため、ゲート回路２８の出力はＬレベルとなる。これを受けてＡ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１はリセット状態から解除される。
【００３０】
この不揮発メモリ内蔵マイクロコンピュータ１にはリセット中もクロックが供給されているため、Ａ−Ｄ変換器４はリセットから解除されることで動作可能状態に移行する。
一方、コマンドデコーダ１６でフラッシュ電源電圧測定コマンドが解読されると、シーケンス回路１３では例えばプログラムコマンド時の各電源電圧を発生するが、実際にはフラッシュメモリセルに対してプログラム（フラッシュメモリへの書き込み）は行わない状態を擬似的に作り出すよう信号線４２，４６へ出力する制御信号をコントロールする。
また、同時に図２の信号線ＣＯＮ３１ａへ出力する信号レベルをＨレベルにしてトランスミッションゲート３１ａを導通させ、フラッシュ電源電圧発生回路１１で発生した電源電圧ＶＡＭＰをアナログ入力端子２５ａに印加する。
なお、図２に示す回路構成はアナログ入力端子２５ｂからアナログ入力端子２５ｃに対しても同様に構成されているので、フラッシュ電源電圧発生回路１１で発生した他の電源電圧ＶＤＥＣ，電源電圧ＶＤＥＣ２もそれぞれ対応するアナログ入力端子２５ｂ，２５ｃに印加される。
【００３１】
従来の不揮発メモリ内蔵マイクロコンピュータでは、アナログ入力端子２５ａ〜２５ｃ周辺の回路構成は図６に示す構成となっており、リセット解除後にはトライステートバッファ１０２が非導通状態になることで入カモードになっている。この実施の形態の不揮発メモリ内蔵マイクロコンピュータでも、図２に示す様にＡ−Ｄ変換器４のリセットが解除されるのと同時にポートラッチ回路部１００と方向レジスタ回路部１０１はリセットから解除されて、Ａ−Ｄ変換開始時にはトライステートバッファ１０２は非導通状態である入力モードになっている。
【００３２】
シーケンス回路１３は、コマンドデコーダ１６でフラッシュ電源電圧測定コマンドが解読されると、例えばプログラムコマンド時の各電源電圧を発生するが、このときＡ−Ｄ変換器４に対してＡ−Ｄ変換開始のＡ−Ｄトリガ信号を信号線５０へ出力する。
そして、アナログ入力端子２５ａ〜２５ｃへトランスミッションゲート３１ａ，３１ｂ，３１ｃを介して印加されている電源電圧ＶＡＭＰ，ＶＤＥＣ，ＶＤＥＣ２をＡ−Ｄ変換器４が順にＡ−Ｄ変換し、結果を対応するＡ−Ｄレジスタに格納するＡ−Ｄ変換器４の変換モードをＡＤ制御レジスタにて設定することで、前記各電源電圧のレベルがトランスミッションゲート３０ａ，３０ｂ，３０ｃを介して順にＡ−Ｄ変換される。
ここで、Ａ−Ｄ変換器４はリセット解除後自動的に上記変換モードになるような構成とする。
【００３３】
このようにＡ−Ｄ変換された各電源電圧の変換結果は従来通り各アナログ入力端子に対応したＡ−Ｄレジスタに格納される。各電源電圧レベルのテストでの期待値比較は、Ａ−Ｄ変換終了後、ポート制御部５より従来のリードコマンドを入力し、前記Ａ−Ｄレジスタのアドレスを順に入力して読み出し、期待値と比較することで実施する。
【００３４】
従来、ＳＦＲ領域をアクセスする際には、図９に示す回路構成でＳＦＲ領域アクセス信号Ｑ１がＨレベルになることが必要であった。しかし、リードコマンドを実行するフラッシュモードはリセット中であるため、図９に示す信号Ｑ２，Ｑ３がＬレベル出力となりＳＦＲ領域アクセス信号Ｑ１はＬレベルである。そこで例えばＡＤ制御レジスタ（「００００１ＦＨ」番地のＡＤ制御レジスタ１）の値を読み出す場合は、図３に示す構成にしておけばよい。
【００３５】
すなわち、図８に示すＳＦＲ領域内の例えば「００００１ＦＨ」番地のＡＤ制御レジスタ１をリードするときは、図３のアドレスビットＡＤ１〜ＡＤ４はＨレベル、アドレスビットＡＤ５とＡＤ６はＬレベルなので４入力ＮＡＮＤ回路２００と２入力ＮＡＮＤ回路２０１がＬレベルを出力し、２入力ＮＯＲ回路２０２はＨレベルを出力する。ここでリセット中であることから前記ＳＦＲ領域アクセス信号Ｑ１がＬレベルでも２入力ＯＲ回路２０３はＨレベルを出力するため、信号ＢＨＥと信号Ｒ／Ｗ（Ｒは正論理入力、Ｗは負論理入力）のリード時のＨレベルに同期して３入力ＮＡＮＤ回路２０４がＬレベルを出力し、さらに信号Ｅ（負論理入力）のＬレベルに同期して２入力ＮＯＲ回路２０５はＨレベルの信号ＡＲを出力する。そして、この信号ＡＲをＳＦＲ領域アクセス信号に用いて「００００１ＦＨ」番地のＡＤ制御レジスタ１の値を読み出す。
これにより従来のリードコマンドを使用してＡ−Ｄ関連レジスタの値を読み出すことが可能となり、期待値比較テストが可能になる。
さらに、Ａ−Ｄ関連レジスタやＡ−Ｄ変換器４のフラッシュ電源電圧測定後のリセットは、従来のリセットコマンド入力でできる構成にしておく。
【００３６】
以上のように構成した場合、フラッシュメモリの動作に必要な各電源電圧は、Ａ−Ｄ変換の期間中、常に一定のレベルで発生されるため、シーケンス回路１３から信号線５０へ出力されるＡ−Ｄトリガ信号のタイミングについては高い精度が要求されることはなく、フラッシュ電源電圧発生回路１１で発生した前記各電源電圧について安定した測定が可能である。
【００３７】
以上のように、この実施の形態１によれば、フラッシュモードにおいて外部から端子２０を介して電源電圧ＶＰＰを与え、さらにフラッシュ電源電圧測定コマンドをポート制御部５から入力し、コマンドデコーダ１６が当該コマンドを解読することでＡ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１をリセット状態から解除し、さらにコマンドデコーダ１６が前記コマンドを解読することでシーケンス回路１１が発生させたフラッシュメモリの動作に必要な各電源電圧を、リセット状態が解除された前記Ａ−Ｄ変換器４へ与えてＡ−Ｄ変換する。そして、このＡ−Ｄ変換結果が、例えばアナログ入力端子２５ａに対応した「００００１ＦＨ」番地のＡＤ制御レジスタ１に格納されるように構成し、さらに図３に示す制御信号生成回路の出力をもとに前記ＡＤ制御レジスタ１に格納されている前記Ａ−Ｄ変換結果を従来のリードコマンドを用いて読み出すことが可能な構成を備えたので、フラッシュメモリの動作に必要な各電源電圧の測定結果を容易に知ることのできる不揮発メモリ内蔵マイクロコンピュータが得られる効果がある。
【００３８】
また、フラッシュメモリの動作に必要な各電源電圧レベルのテストでの期待値比較は、Ａ−Ｄ変換終了後、ポート制御部５より従来のリードコマンドを入力し、前記各電源電圧の測定値である前記Ａ−Ｄ変換結果が格納されたＡ−Ｄレジスタから、例えば図３に示す制御信号生成回路の出力をもとに「００００１ＦＨ」番地の前記ＡＤ制御レジスタ１のアドレスを入力して読み出し、期待値と比較し実施することが可能である構成を備えたので、フラッシュメモリの動作に必要な各電源電圧の測定結果を容易に知ることができるだけでなく、各電源電圧レベルの期待値比較テストも容易に実施できる不揮発メモリ内蔵マイクロコンピュータが得られる効果がある。
【００３９】
実施の形態２．
図４は、この実施の形態２の不揮発メモリ内蔵マイクロコンピュータ１のＡ−Ｄ変換器４、ポートラッチ回路部１００および方向レジスタ回路部１０１へのリセット関連信号を生成するリセット信号生成回路を示す回路図である。図において、７０は前記リセット信号生成回路、３０１はソフトウエアリセット実施時にＨレベルとなる信号を生成するソフトウエアリセット信号生成手段、３０２，３０３，３０４，３０５，３０６はインバータ回路、３０７はインバータ回路３０３からの出力とコマンドデコーダ１６から信号線４８へ出力されるリセット解除信号４８を入力とする２入力ＯＲ回路、３０８は２入力ＯＲ回路３０７の出力とインバータ回路３０５の出力が与えられる２入力ＮＡＮＤ回路である。
【００４０】
次に動作について説明する。
前記実施の形態１では、不揮発メモリ内蔵マイクロコンピュータ１のリセット端子２３から直接、リセット信号を入力するハードウエアリセットでも、またプログラム中でレジスタへの書き込みを行なってリセットをかけるソフトウエアリセットでもフラッシュ電源電圧測定モードに入ることが可能であるが、不揮発メモリ内蔵マイクロコンピュータ１のマイコンモードのテスト中には前記ソフトウエアリセットを多用する部分もあるため、ハードウエアリセット時のみＡ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１のリセットが解除され、フラッシュ電源電圧測定モードに入るようにするのが望ましい。
具体的には、ハードウエアリセットがかかるとリセット端子２３からＬレベルが入力される。また、このときコマンドデコーダ１６から信号線４８へ出力されるリセット解除信号はＬレベルなので、２入力ＯＲ回路３０７はＬレベルを出力する。従って、２入力ＮＡＮＤ回路３０８はＨレベルを出力し、Ａ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１へはＨレベルのリセット信号が伝達される。
【００４１】
ここでコマンドデコーダ１６からＨレベルのリセット解除信号が信号線４８へ出力されると２入力ＯＲ回路３０７の出力はＨレベルに変化し、２入力ＮＡＮＤ回路３０８の一方の入力端子へ供給される。このとき、ハードウエアリセットのみを実行したときにだけという条件のもとに、２入力ＮＡＮＤ回路３０８の他方の入力端子にはＨレベルが供給されていなければならない。従って、２入力ＮＡＮＤ回路３０８の出力はＬレベルに変化し、Ａ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１はリセットが解除される。
【００４２】
また、ソフトウエアリセットがかかったときはコマンドデコーダ１６からの影響を受けずに、２入力ＮＡＮＤ回路３０８はＨレベルを出力し、Ａ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１へはＨレベルのリセット信号が伝達され、従来通りのリセット動作が可能である。
このように構成することでハードウエアリセットのみを実行したときにだけ、Ａ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１はリセットが解除され、フラッシュ電源電圧測定モードへ入ることが可能である。
【００４３】
以上のように、この実施の形態２によれば、ソフトウエアリセットに対しては従来通りのリセット動作が可能であるとともに、ハードウエアリセットのみを実行したときにだけ、Ａ−Ｄ変換器４とポートラッチ回路部１００、方向レジスタ回路部１０１のリセットを解除することができ、不要なタイミングでフラッシュ電源電圧測定モードに入ってしまうことでマイクロコンピュータ本来の動作テストの効率が低下してしまう状況を回避できる不揮発メモリ内蔵マイクロコンピュータが得られる効果がある。
【００４４】
実施の形態３．
前記実施の形態１および前記実施の形態２では、フラッシュ電源電圧測定専用のソフトウエアコマンドを入力し、擬似的に各コマンドモードを作り出した。これは各コマンドモード時のフラッシュ電源電圧をＤＣ的に測定するものである。これに対して、フラッシュ電源電圧測定専用のソフトウエアコマンドを用意せずとも、従来のソフトウエアコマンドを使用してフラッシュメモリの動作中に当該フラッシュメモリの動作に必要な各種電源電圧を測定してもよい。
図１において、例えばプログラムコマンドをポート制御部５より入力すると、コマンドデコーダ１６が当該コマンドを解読し、Ａ−Ｄ変換器４に対してリセット解除信号を信号線４８へ出力する。シーケンス回路１３はフラッシュメモリに対してプログラム動作を実施するようしかるべき動きをするが、その一環としてプログラム動作に必要な各電源電圧の発生に同期して、Ａ−Ｄ変換器４に対してＡ−Ｄ変換トリガ信号を信号線５０へ出力するような構成にする。このように構成すると、フラッシュ電源電圧発生回路１１において電源電圧の発生の期間が限られているような他のソフトウエアコマンドでも、フラッシュメモリの動作中にフラッシュ電源電圧発生回路１１において発生した各電源電圧を測定することが可能であり、マイクロコンピュータ本来の動作テストの効率の低下を抑制できる。
【００４５】
以上のように、この実施の形態３によれば、従来のソフトウエアコマンドを使用してフラッシュメモリの動作中のフラッシュ電源電圧発生回路１１において発生した各電源電圧を測定でき、不揮発メモリ内蔵マイクロコンピュータ本来の動作テストの効率が低下するのを抑制できる不揮発メモリ内蔵マイクロコンピュータが得られる効果がある。
【００４６】
【発明の効果】
以上のように、この発明によれば、ソフトウエアリセットの実行時を除くハードウエアリセット実行時に、電源電圧測定コマンドをもとに生成した不揮発メモリの動作に必要な各電源電圧を測定し所定の格納手段へ格納するように構成したので、前記格納した各電源電圧の測定結果により不揮発メモリの動作に必要な電源電圧が所定の範囲内であるか否かなどを容易に知ることが可能であるだけでなく、ソフトウエアリセットが行われていない場合におけるハードウエアリセット実行中に限り前記各電源電圧の測定が可能になるため、前記電源電圧の測定を不必要に行うことによるマイクロコンピュータ本来の動作テストの効率低下を防止できる効果がある。
【００４７】
この発明によれば、ソフトウエアリセットの実行時を除くハードウエアリセットの実行時において有効にした電源電圧測定コマンド解読回路が出力したリセット解除信号と、電源電圧測定コマンドをもとに出力されたトリガ信号とにより電源電圧測定格納回路が測定し所定の格納手段へ格納した不揮発メモリの動作に必要な各電源電圧を、前記ハードウエアリセットの実行時に与えられたリードコマンドをもとに前記所定の格納手段から読み出す制御信号を生成する制御信号生成回路を備えるように構成したので、前記ハードウエアリセットの実行中において前記所定の格納手段に格納した各電源電圧の測定結果を読み出し、不揮発メモリの動作に必要な電源電圧が所定の範囲内であるか否かなどを知ることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による不揮発メモリ内蔵マイクロコンピュータにおけるフラッシュメモリおよびその関連回路ブロックを示す回路構成図である。
【図２】 この発明の実施の形態１による不揮発メモリ内蔵マイクロコンピュータにおけるアナログ入力端子周辺のアナログ信号の入力回路を示す構成図である。
【図３】 この発明の実施の形態１による不揮発メモリ内蔵マイクロコンピュータにおけるＡ−Ｄ変換に関連するレジスタの制御信号生成回路周辺の構成を示す回路図である。
【図４】 この発明の実施の形態２の不揮発メモリ内蔵マイクロコンピュータのリセット関連信号を生成するリセット信号生成回路の構成を示す回路図である。
【図５】 従来の不揮発メモリ内蔵マイクロコンピュータにおけるフラッシュメモリおよびその関連回路ブロックを示す回路構成図である。
【図６】 従来の不揮発メモリ内蔵マイクロコンピュータにおけるアナログ信号の入力回路を示す構成図である。
【図７】 トランスミッションゲートがＭＯＳトランジスタにより構成されていることを示す説明図である。
【図８】 従来の不揮発メモリ内蔵マイクロコンピュータの制御レジスタのアドレスマップを示す図である。
【図９】 従来の不揮発メモリ内蔵マイクロコンピュータの制御レジスタのアドレス制御回路周辺の構成を示す回路図である。
【図１０】 従来の不揮発メモリ内蔵マイクロコンピュータにおけるフラッシュメモリセル周辺の構成を示す回路図である。
【図１１】 従来の不揮発メモリ内蔵マイクロコンピュータがフラッシュメモリの各動作モード時にどのようなレベルの電源電圧を必要とするかを示す表図である。
【符号の説明】
１ 不揮発メモリ内蔵マイクロコンピュータ、４ Ａ−Ｄ変換器（電源電圧測定格納回路）、７ フラッシュメモリ（不揮発メモリ）、１１ フラッシュ電源電圧発生回路（電源電圧発生回路）、１２ フラッシュメモリ制御部（制御回路）、１６ コマンドデコーダ（電源電圧測定コマンド解読回路）、６０ 制御信号生成回路、７０ リセット信号生成回路。
Claims (2)
- 不揮発メモリと、
前記不揮発メモリの動作に必要な電源電圧を発生する電源電圧発生回路と、
与えられる複数のコマンドを各々解読して、前記電源電圧発生回路の制御を行う制御回路と、
信号線のアナログ信号を受けて、このアナログ信号についてＡ−Ｄ変換をするＡ−Ｄ変換器と、
前記Ａ−Ｄ変換器によるＡ−Ｄ変換の変換結果が格納される保持手段と、
前記Ａ−Ｄ変換器の入力部に前記電源電圧発生回路からの前記電源電圧を与える伝達回路と、
前記コマンドを外部から入力するポート制御部とを備え、
前記制御回路は、
前記複数のコマンドのうちの電源電圧測定コマンドを解読すると、前記Ａ−Ｄ変換器に接続される前記信号線に前記電源電圧を与えるように前記伝達回路を導通させる制御信号を生成するとともに、前記Ａ−Ｄ変換器のＡ−Ｄ変換を開始させるトリガ信号を生成する、不揮発メモリ内蔵マイクロコンピュータ。 - 不揮発メモリと、該不揮発メモリの動作に必要な電源電圧発生回路と、前記不揮発メモリや前記電源電圧発生回路の制御を行う制御回路を備えた不揮発メモリ内蔵マイクロコンピュータにおいて、
前記制御回路は、
ポート制御部から与えられた電源電圧測定コマンドを解読するとリセット解除信号を出力する電源電圧測定コマンド解読回路を有し、
テスト回路は、
ソフトウエアリセットの実行時を除くハードウエアリセットの実行時に前記電源電圧測定コマンド解読回路が出力した前記リセット解除信号を有効にするリセット信号生成回路と、
該リセット信号生成回路が有効にした前記リセット解除信号および前記電源電圧測定コマンドをもとに出力されたトリガ信号により、電源電圧発生回路が生成した不揮発メモリの動作に必要な各電源電圧を測定し所定の格納手段へ格納する電源電圧測定格納回路と、
該電源電圧測定格納回路が格納した前記各電源電圧を、前記ハードウエアリセットの実行時に与えられたリードコマンドをもとに前記所定の格納手段から読み出すための制御信号を生成する制御信号生成回路とを含む、不揮発メモリ内蔵マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30903197A JP4121594B2 (ja) | 1997-11-11 | 1997-11-11 | 不揮発メモリ内蔵マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11143853A JPH11143853A (ja) | 1999-05-28 |
| JP4121594B2 true JP4121594B2 (ja) | 2008-07-23 |
Family
ID=17988056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30903197A Expired - Fee Related JP4121594B2 (ja) | 1997-11-11 | 1997-11-11 | 不揮発メモリ内蔵マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4121594B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7404092B2 (en) * | 2005-04-22 | 2008-07-22 | Dell Products L.P. | Power supply control in a server system |
-
1997
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|---|---|
| JPH11143853A (ja) | 1999-05-28 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
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|
| RD01 | Notification of change of attorney |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| R150 | Certificate of patent or registration of utility model |
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