JP2005302134A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 入力データバスと出力データバスの幅が異なる不揮発性半導体記憶装置において、書込み消去時の実行状態を格納するｎビットのステータスレジスタの出力がデータバスの下位８ｂｉｔのみにか出力されないため、書込みアドレスとステータス確認時のアドレスをホストシステム側入力する必要があった。
【解決手段】 書込み、消去時に実行状態を格納するｎビットのステータスレジスタをｎビット毎に繰り返し、前記メモリアレイからデータを読み出すセンスアンプからのデータと切り替えて前記出力データバスに出力する切り替え回路を具備することでホストシステムは特別なアドレスの変換をすることなくステータスデータの確認が可能になる。
【選択図】 図５

Description

本発明は出力データバスが入力データバスの整数倍のバス幅を備えている不揮発性半導体記憶装置のバス制御に関する。

フラッシュメモリなどの不揮発性半導体記憶装置における書込み、消去を行う場合、書込み命令や消去命令などの設定コマンドをアドレス、入力データバスを使用し、フラッシュメモリに対して与え、フラッシュメモリはこのコマンドに従って内部で自動的に書込み、消去動作を実行する。

図７は従来のフラッシュメモリの書込みを説明するタイミングチャートである。自動書込みは例えばデータはＡＡ、５５、ＡＡ，Ａ０，ＰＡとアドレス５５５、２ＡＡ、５５５、ＰＡの４サイクルのコマンドを入力することで行われる。ＰＡはプログラムするデータ、ＰＡはプログラムするアドレスを示している。

自動書込み動作が終了したか否かを判定するために書込み実行中に読み出し動作を行うことで出力データバスＤＢにステータス信号を出力する。

自動書込み中のステータス信号は、データポーリング機構として、データ出力端子ＤＢ７の出力に書込みデータＤＢ７の反転データが出力され、またトグルビット機構としてＤＢ６の出力はＮＣＥ信号によりトグルする。また書込みが終了するとデータ出力端子ＤＢ７には書込みデータが出力され、ＤＢ６のトグルは停止する（非特許文献１参照）。

そのためホストシステムはコマンド入力後、読み出し動作によって読み出されたステータス信号を書込みデータと比較することで書込みが完了したかどうかを判定することができる。
ＪＥＤＥＣ Ｓｔａｎｄａｒｄ，Ｎｏ．２１−Ｃ，ｐ．３．５．３

図１は不揮発性半導体記憶装置とシステムの構成例である。不揮発性半導体記憶装置１０１は入力データバスが８ビット、出力データバスが６４ビットで構成され、書込みは８ビット毎、読み出しは６４ビットで行われる。ホストシステム１０２は８ビットのデータバスとアドレスバス、不揮発性半導体記憶装置の制御信号を備え、不揮発性半導体記憶装置１０１に対して、コマンドの書込みまたはデータの読み出しを行う。

キャッシュメモリ１０３は、不揮発性半導体記憶装置１０１からデータを読み出し、格納した後、ホストシステム（ＣＰＵ）１０２から出力されるアドレスに応じてデータを出力する。

上述されるような従来の技術では、書込みコマンドを実行した場合、不揮発性半導体記憶装置１０１の出力データバスＤＢの下位８ビットにのみステータス信号が出力されるため、アドレスのＬＳＢが１，２，３ｈのアドレスについては書込みコマンド入力後、ステータス信号読み出しのために、ホストシステム１０２から発行されるアドレスを変更するか、アドレスデコード回路を設け、アドレスのＬＳＢを０ｈに設定する必要がある。

そのため使い勝手が悪く、ホストシステム１０２のソフトウェアが肥大化し、ソフトウェアの開発工数の増加につながる恐れがあった。

上記課題を達成するために本発明の請求項１記載の不揮発性半導体記憶装置は不揮発性メモリセルを有するメモリアレイと、前記メモリアレイへの書込み消去を制御する書き換え制御回路と、前記メモリアレイの書込みデータを入力するｎビットの入力データバス（ｎは正の整数）と、前記メモリアレイの読み出しデータを出力するｎ＊（ｍ＋１）ビットの出力データバス（ｍは正の整数）と、前記書き換え制御回路には書込み消去のシーケンス状態を格納するｎビットのステータスレジスタを備え、前記出力データバスには前記ステータスレジスタの出力と前記メモリアレイの読み出しデータを選択的に出力する切り替え回路を備え、前記ステータスレジスタの出力は、前記メモリアレイからデータを読み出すセンスアンプからの読み出しデータと切り替えて前記出力データバスにｎビット毎に繰り返して出力することを特徴とするものである。

これにより書込み時のアドレスとステータスレジスタの読み出しのアドレス、読み出し時のアドレスを考慮したアドレスの制御を必要とすることなくステータス状態の読み出しをホストシステムから行うことができ、ホストシステムのソフトウェアの簡略化、ソフトウェア開発工数が削減できる。

本発明の請求項２に記載の不揮発性半導体記憶装置は、前記出力データバスの幅は配線層により形成された第一の信号により選択的に切り替え可能であることを特徴とするものである。

配線層で形成される信号により、読み出し時の出力データバスの幅を設定できるため、様々なデータバス幅のホストシステムに対応して組み込むことができる。

本発明の請求項３に記載の不揮発性半導体記憶装置は、前記データバスのビット幅は第二の制御信号により、第一の制御信号により設定された前記データバスの幅を特定値に強制的に固定することが可能なであることを特徴とするものである。

外部からの制御信号を設けることで、ホストシステムに組み込んだ後の不揮発性半導体記憶装置のテストやライターでの書込みを容易にすることができる。

本発明の請求項４に記載の不揮発性半導体記憶装置は、前記出力データバスのビット幅は内部に設けられたレジスタにより形成される第三の制御信号により、前記第一の制御信号、前記第二の制御信号により設定された前記データバスの幅にかかわらず、選択的に変更可能なことを特徴とするものである。

これにより、配線層で形成される信号により出力データバス幅を固定しても、出力データバスのビット幅を変更できるため、不具合時のデバックを容易にすることができる。

本発明の請求項５に記載の不揮発性半導体記憶装置は、前記データバス幅は２のベキ乗の幅に変更でき、未使用のデータバスの出力は所望の固定値に固定されることを特徴とするものである。

これにより、配線層で形成される信号により出力データバス幅を固定しても、出力データバスのビット幅を変更できるため、不具合時のデバックを容易にすることができる。

未詳のデータバスの出力を固定することにより消費電力の低減、ホストシステム誤動作を回避することができる。

本発明の請求項１に記載の不揮発性半導体記憶装置によれば、書き込んだアドレスと同じアドレスを読み出すことでステータス状態を読み出すことができるため、書込み時のアドレスとステータス状態読み出しのアドレス、読み出し時のアドレスを考慮したアドレスの制御を必要とすることなくステータス状態の読み出しをホストシステムから行うことができ、回路を簡略化でき、使い勝手のよい半導体記憶装置を提供することができる。

本発明の請求項２に記載の不揮発性半導体記憶装置によれば、配線層により形成される信号により読み出し時の出力データバスの幅を制御できるため、いろいろなシステムに応じて出力バス幅を変更したものを提供することができる。

本発明の請求項３に記載の不揮発性半導体記憶装置によれば、外部からの制御信号により、配線層によるバス幅の固定状態と特定のバス幅状態を容易に切り替えることができ、テストやライターでの書き換えを容易にすることができる。

本発明の請求項４に記載の不揮発性半導体記憶装置によれば、内部レジスタの設定により強制的に読み出し時の出力データバスの幅を制御できるため、ホストシステムによるバス幅の切り替えや不良解析などテストデバッグに用いることができる。

以下、本発明の実施の形態について図面を参照しながら説明する。

なお、ここで示す実施の形態はあくまで一例であり、必ずしもこの形態に限定されるものではない。

（実施の形態１）
説明を簡略化するため、入力データバスが８ビット、出力データバスが６４ビットであり、書込みは８ビット毎、読み出しは６４ビット毎で行われる不揮発性半導体記憶装置を例に挙げ説明する。

図２は本発明の実施の形態１に係る不揮発性半導体記憶装置のブロック図である。

本発明の実施の形態１の不揮発性半導体記憶装置は、コマンドインターフェース２０１と、書き換え制御回路２０２と、ステータスレジスタ２０３と、電圧発生回路２０４と、デコーダ２０５と、メモリアレイ２０６と、センスアンプ２０７と、データ切り替え回路２０８により構成される。

コマンドインターフェース２０１は、アドレスＡＩＮ、入力データバスＤＩ、制御信号ＮＣＥ、ＮＯＥ，ＮＷＥにより、ホストシステム１０２からの要求コマンドを認識し受理する。

書き換え制御回路２０２はコマンドの受理により電圧発生回路２０４、デコーダ２０５の制御信号を発生させ、書込み、消去のシーケンスを制御する。

書き換え制御回路２０２はデータ切り替え信号ＮＳＡＤ、ＳＡＤをデータ切り替え回路２０８に出力する。

ステータスレジスタ２０３は、書き換え制御回路２０２の状態に応じて書込み及び消去が実行中であることを示すデータポーリングやトグルビットなどを示すデータを格納する。

電圧発生回路２０４は、書き換え制御回路２０２から出力される制御信号により、書込み、消去に必要な電圧を発生させデコーダ２０５に出力する。

デコーダ２０５は書込み、消去および読み出し時のメモリアレイを選択、電圧を印加する。

データ切り替え回路２０８はコマンドを受理し、書込み、消去動作実行中は８ビットのステータスレジスタ２０３の出力を８ビット毎に繰り返したデータを出力データバスＤＢに出力し、読み出し動作時は、メモリアレイ２０６からセンスアンプ２０７によりデータを読み出し、出力データバスＤＢにデータを出力するように切り替える。

図４は実施の形態１に係るデータ切り替え回路２０８の構成を示す図である。

トライステートゲート４０３はデータ切り替え信号ＳＡＤによりセンスアンプ４０１からのデータを出力データバスＤＢに出力する。

トライステートゲート４０４はデータ切り替え信号ＮＳＡＤによりステータスレジスタ４０２からのデータを出力バスＤＢ［（８ｍ＋７）：８ｍ］（ｍは整数）に出力する。

読み出し動作時、データ切り替え信号ＳＡＤ，ＮＳＡＤはそれぞれＨ，Ｌに設定し、６４ビットのセンスアンプデータＤを６４ビットの出力データバスＤＢに出力する。

書込み、消去動作時はデータ切り替え信号ＳＡＤ，ＮＳＡＤはそれぞれＬ，Ｈに設定し、ステータスレジスタのデータを出力バスＤＢ［（８ｍ＋７）：８ｍ］（ｍは整数）に出力される。

図６は実施の形態１にかかるタイミングチャートである。

アドレスＡＩＮはホストシステムが出力するアドレス、ＮＣＥ，ＮＯＥ，ＮＷＥはコマンド書込み、読み出しの制御信号、ＤＩは入力データバス、ＤＢ（ＤＢ７^*（ｍ＋１）、ＤＢ６^*（ｍ＋１））は出力データバスである。

タイミングチャートが示すようにコマンド実行後のステータス確認のための読み出し動作時、アドレスにかかわらずステータス信号が８ビット毎に出力される。

このような実施の形態１に係る不揮発性半導体記憶装置によれば、書き込んだアドレスと同じアドレスを読み出すことでステータス状態を読み出すことができるため、書込み時のアドレスとステータス状態読み出しのアドレス、読み出し時のアドレスを考慮したアドレスの制御を必要とすることなくステータス状態の読み出しをホストシステムから行うことができ、ホストシステムからの使い勝手がよくなる。

（実施の形態２）
説明を簡略化するため、入力データバスが８ビット、出力データバスが６４ビットであり、書込みは８ビット毎、読み出しは６４ビットで行われる不揮発性半導体記憶装置を例に挙げ説明する。

図３は本発明の実施の形態２に係る不揮発性半導体記憶装置のブロック図である。本発明の実施の形態２の不揮発性半導体記憶装置は、コマンドインターフェース３０１と、制御回路３０２と、ステータスレジスタ３０３と、電圧発生回路３０４と、デコーダ３０５と、メモリアレイ３０６と、センスアンプ３０７と、データ切り替え回路３０８により構成される。

コマンドインターフェース３０１は、アドレスＡＩＮ、入力データバスＤＩ、制御信号ＮＣＥ、ＮＯＥ，ＮＷＥにより、ホストシステムからの要求コマンドを認識し受理する。

制御回路３０２はコマンドの受理により電圧発生回路３０４、デコーダ３０５の制御信号を発生させ、書込み、消去のシーケンスを制御する。

制御回路３０２はデータ切り替え信号ＮＳＡＤ、ＳＡＤ、出力データバス切り替え信号をデータ切り替え回路に出力する。

ステータスレジスタ３０３は、制御回路３０２の状態に応じて書込み及び消去が実行中であることを示すデータポーリングやトグルビットなどを示すデータを格納し、データ切り替え回路に出力される。

電圧発生回路３０４は、制御回路３０２から出力される制御信号により、書込み、消去に必要な電圧を発生させデコーダ３０５に出力する。

デコーダ３０５は書込み、消去および読み出し時のメモリアレイを選択、電圧を印加する。

センスアンプ３０７はセンスアンプモード信号ＳＡＭＤにより、ＳＡＭＤ＝０ｈの場合、８ビット，１ｈの場合、１６ビット，ＳＡＭＤ＝２ｈの場合、３２ビット，ＳＡＭＤ＝３ｈの場合６４ビットずつメモリアレイからデータを読み出す。

データ切り替え回路３０８はコマンドを受理し、書込み、消去動作実行中は８ビットのステータスレジスタ３０３の出力を８ビット毎に繰り返したデータを出力データバスＤＢに出力し、読み出し動作時は、メモリアレイ３０６からセンスアンプ３０７によりデータを読み出し、出力データバスＤＢにデータを出力するように切り替える。

またメタルオプションとしてバス幅設定信号ＤＢＳＩＺＥ、内部レジスタ設定によりデータバス幅切り替え信号ＳＩＺＥＲ、外部端子から制御するＤＢＷＯＲＤ端子により、出力データバスの幅を変更する。

図５は本発明の実施の形態２におけるデータ切り替え回路３０８の構成を示す図である。トライステートゲート５０３はデータ切り替え信号ＳＡＤによりセンスアンプ５０１からのデータを出力データバスＤＢに出力する。

トライステートゲート５０４はデータ切り替え信号ＮＳＡＤによりステータスレジスタ５０２からのデータを出力バスＤＢ［（８ｍ＋７）：８ｍ］（ｍは整数）に出力する。

データバス制御回路５０５はＤＢＳＩＺＥ，ＤＢＷＯＲＤ、ＳＩＺＥＲによりセンスアンプモード信号ＳＡＭＤを出力する。

出力モードデコーダ５０６はセンスアンプモード信号ＳＡＭＤにより、出力データバスを選択する。ＳＡＭＤ＝０ｈの場合、ＥＮ８がＨ，ＳＡＭＤ＝１Ｈの場合、ＥＮ８，ＥＮ１６がＨ，ＳＡＭＤ＝２ｈの場合、ＥＮ８，ＥＮ１６，ＥＮ３２がＨ、ＳＡＭＤ＝３ｈの場合、ＥＮ８，ＥＮ１６，ＥＮ３２，ＥＮ６４がＨになる。

６４ビット読み出し動作時、データ切り替え信号ＳＡＤ，ＮＳＡＤはそれぞれＨ，Ｌに、ＳＡＭＤ＝３ｈに設定し、６４ビットのセンスアンプデータＤ［６３：０］を６４ビットの出力データバスＤＢ［６４：０］に出力する。

３２ビット読み出し動作時、データ切り替え信号ＳＡＤ，ＮＳＡＤはそれぞれＨ，Ｌに、ＳＡＭＤ＝２ｈに設定し、３２ビットのセンスアンプからのデータＤ［３１：０］を６４ビットの出力データバスＤＢ［３１：０］に出力する。このときＤＢ［６３：３２］はＨが出力される。

１６ビット読み出し動作時、データ切り替え信号ＳＡＤ，ＮＳＡＤはそれぞれＨ，Ｌに、ＳＡＭＤ＝１ｈに設定し、１６ビットのセンスアンプからのデータＤ［１５：０］を６４ビットの出力データバスＤＢ［１５：０］に出力する。このときＤＢ［６３：１６］はＨが出力される。

８ビット読み出し動作時、データ切り替え信号ＳＡＤ，ＮＳＡＤはそれぞれＨ，Ｌに、ＳＡＭＤ＝０ｈに設定し、８ビットのセンスアンプからのデータＤ［７：０］を６４ビットの出力データバスＤＢ［７：０］に出力する。このときＤＢ［６３：８］はＨが出力される。

書込み、消去動作時はデータ切り替え信号ＳＡＤ，ＮＳＡＤはそれぞれＬ，Ｈに設定し、ＳＡＭＤの選択により８、１６，３２，６４ビット読み出し時はそれぞれｍ＝０、ｍ≦１、ｍ≦３、ｍ≦７でステータスレジスタのデータを出力バスＤＢ［（８ｍ＋７）：８ｍ］（ｍは整数）に出力される。

このような実施の形態２に係る不揮発性半導体記憶装置によれば、配線層で形成される信号により読み出し時の出力データバスの幅を制御できるため、いろいろなシステムに応じて出力バス幅を変更することができ、外部からの制御信号により、出力データバスを任意の幅に強制的に固定することで、テストやライターでの書き換えを容易にすることができる。

また内部レジスタによっても強制的に読み出し時の出力データバスの幅を制御できるため、不具合解析等のデバックを容易にすることができる。

本発明の不揮発性半導体記憶装置は入力バスと出力バス幅が異なる場合において、ステータス信号を繰り返し出力することによりシステムの負担が軽くなり、また多様なホストシステムに搭載する場合に要求に応じて出力バス幅の変更ができるため有用である。

不揮発性半導体記憶装置とシステムの構成例を示した図 本発明の実施の形態１の不揮発性半導体記憶装置の構成を示す図 本発明の実施の形態２の不揮発性半導体記憶装置の構成を示す図 本発明の実施の形態１のデータ切り替え回路の構成を示す図 本発明の実施の形態２のデータ切り替え回路の構成を示す図 本発明の不揮発性半導体記憶装置におけるタイミング図 従来の不揮発性半導体記憶装置におけるタイミング図

符号の説明

１０１ 不揮発性半導体記憶装置
１０２ ホストシステム
１０３ キャッシュメモリ
２０１ コマンドインターフェース
２０２ 制御回路
２０３ ステータスレジスタ
２０４ 電圧発生回路
２０５ デコーダ
２０６ メモリアレイ
２０７ センスアンプ
２０８ データ切り替え回路
３０１ コマンドインターフェース
３０２ 制御回路
３０３ ステータスレジスタ
３０４ 電圧発生回路
３０５ デコーダ
３０６ メモリアレイ
３０７ センスアンプ
３０８ データ切り替え回路
４０１ センスアンプ
４０２ ステータスレジスタ
４０３ トライステートゲート
４０４ トライステートゲート
５０１ センスアンプ
５０２ ステータスレジスタ
５０３ トライステートゲート
５０４ トライステートゲート
５０５ データバス制御回路
５０６ 出力モードデコーダ

Claims (5)

1. 不揮発性メモリセルを有するメモリアレイと、前記メモリアレイへの書込み消去を制御する書き換え制御回路と、前記メモリアレイの書込みデータを入力するｎビットの入力データバス（ｎは正の整数）と、前記メモリアレイの読み出しデータを出力するｎ＊（ｍ＋１）ビットの出力データバス（ｍは正の整数）と、前記書き換え制御回路には書込み消去のシーケンス状態を格納するｎビットのステータスレジスタを備え、前記出力データバスには前記ステータスレジスタの出力と前記メモリアレイの読み出しデータを選択的に出力する切り替え回路を備え、前記ステータスレジスタの出力は、前記メモリアレイからデータを読み出すセンスアンプからの読み出しデータと切り替えて前記出力データバスにｎビット毎に繰り返して出力することを特徴とする不揮発性半導体記憶装置。
2. 前記出力データバスのビット幅は配線層より形成された第一の制御信号により、選択的に切り替え可能な請求項１に記載の不揮発性半導体記憶装置。
3. 前記データバスのビット幅は第二の制御信号により、第一の制御信号により設定された前記データバスの幅を特定値に強制的に固定することが可能な請求項１に記載の不揮発性半導体記憶装置。
4. 前記出力データバスのビット幅は内部に設けられたレジスタにより形成される第三の制御信号により、前記第一の制御信号、前記第二の制御信号により設定された前記データバスの幅にかかわらず、選択的に変更可能な請求項３に記載の不揮発性半導体記憶装置。
5. 前記データバス幅は２のベキ乗の幅に変更でき、未使用のデータバスの出力は所望の固定値に固定されることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
   
   

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