JP2014071914A - フラッシュメモリ装置およびメモリ装置の操作方法 - Google Patents
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Abstract
【解決手段】 フラッシュメモリ装置におけるロジック読み込み操作のタイミングは、パッドシリアル出力回路によって改善することができ、パッドシリアル出力回路は、最後のコマンドクロックの前にプリデコードされたコマンド信号およびプリフェッチされたロジックデータを受信して、コマンド入力配列の最後のクロックにおいて、パッドシリアル出力回路のコマンドに対して高速解析を行う。別の実施形態において、第1コマンド・プリデコードおよびデータ・プリフェッチは、コマンド入力の4番目のクロックで行われ、第2コマンド・プリデコードは、コマンド入力の7番目のクロックで行われる。
【選択図】 図13
Description
4、25、107 レジスタ
10、48、134 入力パッド回路
12、54、124 ロジック
14、52、122 データレジスタ
16、46、130、131、132、133 パッドシリアル出力回路
24、102、108、110 組合せロジック
26、104、116 マルチプレクサ
32、112、114 D型フリップフロップ
34、118 出力ドライバ
40 書き込み制御ロジック
42 ステータスレジスタ
50、120 コマンドおよび制御ロジック
56 高圧生成器
58 ページアドレスラッチおよびカウンタ
60 バイトアドレスラッチおよびカウンタ
62 安全レジスタ
64 行デコード回路
641 ライトプロテクトロジック
66 フラッシュメモリセルアレイ
68 列デコード回路
681 32個のセンスアンプブロック
682 256バイトのページバッファ
100 4ビットプリデコーダ
106 7ビットプリデコーダ
140、160 フローチャート
CLK クロック信号
CLK1、CLK’ バッファリングされたクロック入力ピン
CS チップセレクト入力ピン
D、SET、SET1’ 入力端子
IO0、IO1、IO2、IO3 入力/出力信号線
OE 出力イネーブル信号
PRECMD<1:0> プリコマンド信号
Q 出力端子
SI シリアル入力
SDOUT/ シリアルデータ出力信号
SCK システムクロック
SCK’ システムクロック入力ピン
SELECT<1:0> 選択信号
Claims (12)
- 1組のロジック読み込みコマンドに応答してロジックデータを出力することができるフラッシュメモリ装置であって、
外部信号入力端子と、
アドレス可能なフラッシュメモリセルアレイと、
前記アドレス可能なフラッシュメモリセルアレイに接続され、前記アドレス可能なフラッシュメモリセルアレイからのアレイデータを受信および保存するためのデータレジスタと、
ロジックデータを保存するための複数のレジスタと、
前記外部信号入力端子に接続され、前記外部信号入力端子が受信したコマンドの最上位ビットの第1部分配列が、予測した特定のロジックデータ読み込みコマンドであった場合に、前記複数のロジックデータ読み込みコマンドのうちの特定の1つに基づいて、前記複数のレジスタの1つからロジックデータをプリフェッチするためのプリフェッチロジック(pre-fetch logic)と、
前記外部信号入力端子に接続され、前記外部信号入力端子が受信したコマンドの最上位ビットの第2部分配列が、予測した前記複数のロジックデータ読み込みコマンドのうちの任意の1つであった場合に、予測したロジック読み込みコマンド信号を生成するための出力制御ロジックと
を含むコマンドおよび制御ロジック回路と、
前記データレジスタ、前記プリフェッチロジック、前記出力制御ロジック、および前記外部信号入力端子に接続され、前記予測したロジック読み込みコマンド信号および前記第1部分配列と前記第2部分配列以外の部分のコマンドが、受信した前記複数のロジックデータ読み込みコマンドのうちの任意の1つを解析した時に、前記プリフェッチロジックからのロジックデータを選択および出力するためのパッド出力回路と
を含むフラッシュメモリ装置。 - 前記外部信号入力端子が、シリアル・ペリフェラル・インタフェース(Serial Peripheral Interface, SPI)プロトコルに配置されるとともに、シリアル入力信号線を含み、
前記パッド出力回路が、前記シリアル・ペリフェラル・インタフェース・プロトコルに配置されるとともに、シリアルデータ出力線を含む請求項1に記載のフラッシュメモリ装置。 - 前記外部信号入力端子が、クワッド・ペリフェラル・インターフェース(Quad Peripheral Interface, QPI)プロトコルに配置されるとともに、第1シリアル入力/出力信号線、第2シリアル入力/出力信号線、第3シリアル入力/出力信号線および第4シリアル入力/出力信号線を含み、
前記パッド出力回路が、前記クワッド・ペリフェラル・インターフェース・プロトコルに配置されるとともに、前記第1シリアル入力/出力信号線に接続された第1・1ビットパッド出力回路、前記第2シリアル入力/出力信号線に接続された第2・1ビットパッド出力回路、前記第3シリアル入力/出力信号線に接続された第3・1ビットパッド出力回路および前記第4シリアル入力/出力信号線に接続された第4・1ビットパッド出力回路を含む請求項1に記載のフラッシュメモリ装置。 - 前記第1および第2部分配列の最上位ビットが、7ビットである請求項1に記載のフラッシュメモリ装置。
- 前記外部信号入力端子が、シリアル・ペリフェラル・インタフェース・プロトコルに配置されるとともに、シリアル入力信号線を含み、
前記パッド出力回路が、前記シリアル・ペリフェラル・インタフェース・プロトコルに配置されるとともに、シリアルデータ出力線を含む請求項4に記載のフラッシュメモリ装置。 - 最上位ビットの前記第1部分配列が、4ビットであり、
最上位ビットの前記第2部分配列が、7ビットである請求項1に記載のフラッシュメモリ装置。 - 前記外部信号入力端子が、クワッド・ペリフェラル・インターフェース・プロトコルに配置されるとともに、第1シリアル入力/出力信号線、第2シリアル入力/出力信号線、第3シリアル入力/出力信号線および第4シリアル入力/出力信号線を含み、
前記パッド出力回路が、前記クワッド・ペリフェラル・インターフェース・プロトコルに配置されるとともに、前記第1シリアル入力/出力信号線に接続された第1・1ビットパッド出力回路、前記第2シリアル入力/出力信号線に接続された第2・1ビットパッド出力回路、前記第3シリアル入力/出力信号線に接続された第3・1ビットパッド出力回路および前記第4シリアル入力/出力信号線に接続された第4・1ビットパッド出力回路を含む請求項6に記載のフラッシュメモリ装置。 - 前記パッド出力回路に接続されたシステムクロック入力信号線と、
前記システムクロック入力信号線に接続され、バッファリングされたクロック信号を前記プリフェッチロジック、前記出力制御ロジックおよび前記データレジスタに提供するための入力パッド回路と
をさらに含む請求項1に記載のフラッシュメモリ装置。 - フラッシュメモリセルアレイを有し、予め定められたコマンドビット数を有するロジック読み込みコマンドに応答して、ロジックデータをアプリケーションプログラムに提供するためのメモリ装置の操作方法であって、
予め定められたコマンドビット数よりも少ないビット数のコマンドのビット配列を受信し、前記受信した複数のビット配列が、前記コマンドの複数の最上位ビットであることと、
前記メモリ装置のロジック回路において前記受信したビット配列をプリデコード(pre-decode)して、前記受信したビット配列が対応するロジック読み込みコマンドのビット配列に適合するかどうかを判別することと、
パッド出力回路において前記コマンドの残りのビットのデコードを完了して、前記プリデコードするステップの適合が前記ロジック読み込みコマンドを正確に予測したかどうかを判別することと、
前記ロジック読み込みコマンドに基づいてロジックデータを出力することと
を含むメモリ装置の操作方法。 - フラッシュメモリセルアレイを有し、予め定められたコマンドビット数を有するロジック読み込みコマンドに応答して、ロジックデータをアプリケーションプログラムに提供するためのメモリ装置の操作方法であって、
予め定められたコマンドビット数よりも少ないビット数のコマンドの第1ビット配列を受信し、前記受信した複数の第1ビット配列が、前記コマンドの複数の最上位ビットであることと、
前記メモリ装置のロジック回路において前記受信した第1ビット配列をプリデコードして、前記受信した第1ビット配列が対応するロジック読み込みコマンドのビット配列に適合するかどうかを判別することと、
前記プリデコードするステップにおいて適合した前記ロジック読み込みコマンドに基づいて、ロジックデータをプリフェッチすることと、
予め定められたコマンドビット数よりも少ないが、前記第1ビット配列よりも多いビット数のコマンドの第2ビット配列を受信し、前記受信した複数の第2ビット配列が、前記コマンドの複数の最上位ビットであることと、
前記メモリ装置のロジック回路において前記受信した第2ビット配列をプリデコードして、前記受信した第2ビット配列が対応するロジック読み込みコマンドのビット配列に適合するかどうかを判別することと、
パッド出力回路において前記コマンドの残りのビットのデコードを完了して、前記第2配列のプリデコードするステップの適合が前記ロジック読み込みコマンドを正確に予測したかどうかを判別することと、
前記プリフェッチするステップにおいてプリフェッチしたロジックデータを出力することと
を含むメモリ装置の操作方法。 - 前記第1および第2ビット配列が、前記コマンドの7つの最上位ビットである請求項10に記載のメモリ装置の操作方法。
- 前記第1ビット配列が、前記コマンドの4つの最上位ビットであり、
前記第2ビット配列が、前記コマンドの7つの最上位ビットである請求項10に記載のメモリ装置の操作方法。
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