JP2010511943A - 混合されたタイプのメモリデバイスを動作させるシステムおよび方法 - Google Patents
混合されたタイプのメモリデバイスを動作させるシステムおよび方法 Download PDFInfo
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Abstract
Description
本願は、その開示が参照によってその全体を本明細書に組み込まれている、2006年12月6日に出願した米国仮出願第60/868,773号、2006年12月20日に出願した米国仮出願第60/870,892号、2007年1月12日に出願した米国特許出願第11/622,828号、および2007年6月29日に出願した米国特許出願第11/771,241号の利益を主張するものである。
TYPE (00h)は、「NANDフラッシュ」デバイスを識別する(図5Bを参照されたい)。
TDA (00h)は、初期化動作が実行される時にデバイスアドレス「0」を保持するデバイスを識別する。シリアル相互接続構成のすべてのメモリデバイスが、「0」にリセットされていると仮定する。
CMD (39h)は、実行される動作が「デバイスアドレス書込み」であることを識別する(表1を参照されたい)。
DATA (00h)は、デバイスアドレスの初期番号が「0」であることを識別する。
TYPE: ターゲットデバイスタイプ
TDA: ターゲットデバイスアドレス
CMD: コマンドコード
CA: カラムアドレス
RA: ロウアドレス
である。
注 *1:TDA (ターゲットデバイスアドレス)は、パワーアップまたはハードリセットの後に第1のデバイスアドレス書込みコマンドが発行される時に「00h」である。
DA[7:0]:デバイスアドレス(この例では、デバイスの最大個数=28=256個である)
CA[11:0]:カラムアドレス(この例では、カラムの最大個数=212=4096個である)
RA[17:0]:ロウアドレス(この例では、ロウの最大個数=218=262144個である)
*1:ターゲットDAは、「デバイスアドレス書込み」コマンドがパワーアップまたはハードリセットの後に発行される時に00hでなければならない。
*2:ロウアドレスバイトおよびカラムアドレスバイトは、同一位置のページ読取りコマンドが前に発行された場合に、供給されない場合がある。
注*1:ターゲットDAは、パワーアップまたはハードリセットの後に「デバイスアドレス書込み」コマンドが発行される時に「00h」でなければならない。
注*2:ロウアドレスバイトおよびカラムアドレスバイトは、同一位置の読取りコマンドが前に発行された場合に、供給されない場合がある。
TYPE (00h)は、「NANDフラッシュ」デバイスを識別する(図5Bを参照されたい)。
TDA (01h)は、デバイスアドレス「1」を保持するデバイスを識別する。
CMD (00h)は、実行される動作が「ページ読取り」であることを識別する。
Raw/Column Addressesは、DATAではなく、メモリのロウアドレスおよびカラムアドレスを識別する。
7-2 デバイス_0の入力イネーブル(IPE)
7-3 デバイス_0のシリアル入力(SIP)
7-4 デバイス_1の入力イネーブル(IPE_1)
7-5 デバイス_1のシリアル入力(SIP_1)
7-6 デバイス_2の入力イネーブル(IPE_2)
7-7 デバイス_2のシリアル入力(SIP_2)
7-8 デバイス_(n-1)の入力イネーブル(IPE_n-1)
7-9 デバイス_(n-1)のシリアル入力(SIP_n-1)
7-10 デバイス_nの入力イネーブル(IPE_n)
7-11 デバイス_nのシリアル入力(SIP_n)
7-12 デバイス_nの入力イネーブルエコー(IPEQ)
7-13 デバイス_nのシリアル出力(SOP)
7-14 第1のデバイスアドレス書込み動作
7-15 第2のデバイスアドレス書込み動作
8-1 チップ選択(CS#)
8-2 シリアルクロック(SCLK)
8-3 入力イネーブル(IPE)
8-4 シリアル入力(SIP)
8-5 出力イネーブル(OPE)
8-6 シリアル出力(SOP)
9-1 シリアルクロック(SCLK)
9-2 入力イネーブル(IPE_D0)
9-3 シリアル入力(SIP_D0)
9-4 出力イネーブル(OPE_D0)
9-5 シリアル出力(SOP_D0)
9-6 入力イネーブルエコー(IPEQ_D0)
9-7 出力イネーブルエコー(OPEQ_D0)
9-8 入力イネーブル(IPE_D1)
9-9 シリアル入力(SIP_D1)
9-10 出力イネーブル(OPE_D1)
9-11 シリアル出力(SOP_D1)
9-12 入力イネーブルエコー(IPEQ_D1)
9-13 出力イネーブルエコー(OPEQ_D1)
10 メモリコントローラ
11 出力インターフェース
12 入力インターフェース
13 コントローラ動作回路網
14 インターフェース
15-1 シリアルクロック(SCLK)
15-2 メモリデバイス84のシリアル入力(SIP)
15-3 メモリデバイス85のシリアル入力(SIP)
15-4 メモリデバイス86のシリアル入力(SIP)
15-5 メモリデバイス87のシリアル入力(SIP)
15-6 メモリデバイス84の出力イネーブル(OPE)
15-7 メモリデバイス85の出力イネーブル(OPE)
15-8 メモリデバイス86の出力イネーブル(OPE)
15-9 メモリデバイス87の出力イネーブル(OPE)
15-10 メモリデバイス87の出力イネーブルエコー(OPEQ)
15-11 メモリデバイス84のシリアル出力(SOP)
15-12 メモリデバイス85のシリアル出力(SOP)
15-13 メモリデバイス86のシリアル出力(SOP)
15-14 メモリデバイス87のシリアル出力(SOP)
15-15 NAND-1のページ読取りコマンドセット
15-16 NOR-0のページ読取りコマンドセット
15-17 NOR-0からの最後の読取りデータ出力
15-18 NAND-1のページ読取りコマンドセット
21 入力インターフェース
22 出力インターフェース
23 メモリデバイス動作回路網
25 レジスタ
30-0、30-1、…、および30-N メモリデバイス
32-0、32-1、…、32-N メモリコア
35 初期化フェーズ
36 通常動作フェーズ
40 メモリシステム
41 メモリシステム
42 メモリシステム
43 メモリシステム
44 メモリシステム
45 メモリシステム
50 メモリコントローラ
50A メモリコントローラ
51 リセットポート
52 チップ選択ポート
53 シリアルクロックポート
54 シリアル出力
55 入力イネーブル
56 出力イネーブル
57 シリアル入力
58 入力イネーブルエコー
59 出力イネーブルエコー
60 レジスタ
61 リセットポート
62 チップ選択ポート
63 シリアルクロックポート
64 シリアル入力
65 入力イネーブル
66 出力イネーブル
67 シリアル出力
68 入力イネーブル
69 出力イネーブルエコー
80 第1デバイス(「デバイス0」)
80A、81A、82A、…、および83A メモリ
81 第2デバイス(「デバイス1」)
82 第3デバイス(「デバイス2」)
83 第(n+1)デバイス(「デバイスn」)
84、85、86、…、87 メモリデバイス
84A、85A、86A、87A メモリコア
88、89、90、…、91 メモリデバイス
88A、89A、90A、…、および91A メモリコア
92、93、…、94、および95 メモリデバイス
92A、93A、94A、…および95A メモリコア
96、97、98、…、および99 メモリデバイス
96A、97A、98A、…および99A メモリコア
100 コントローラ
101 アプリケーションプロセッサ
102 NORフラッシュメモリ
103 揮発性メモリ
104 アプリケーションプロセッサ
105 NORフラッシュメモリ
106 NANDフラッシュメモリ
107 揮発性メモリ
108 アプリケーションプロセッサ
109 OPT (one-time-programmable)ストレージ
110 NANDフラッシュメモリ
111 揮発性メモリ
112 アプリケーションプロセッサ
113 ハイブリッドNANDフラッシュメモリ
114 揮発性メモリ
120 レジスタブロック
121 eFuseアレイ
122 eFuseレベル検出論理ユニット
130 コントローラ動作回路網
140A メモリデバイス
140B メモリデバイス
142A デバイスコントローラ/プロセッサ
142B デバイスコントローラ/プロセッサ
143 デバイスタイプ一致デターミナ
143M タイプ一致表示
144 メモリ
146 デバイスタイプレジスタ
147 アドレス一致デターミナ
147M アドレス一致表示
148 デバイスアドレスレジスタ
149 アドレス増分オペレータ
150 メモリコントローラ
151 メモリデバイスの第1シリアル相互接続構成
152 メモリデバイスの第2シリアル相互接続構成
160、161、162、…、および163 NORフラッシュメモリデバイス
160A、161A、162A、…、および163A NORフラッシュメモリコア
170、171、172、…、および173 NORフラッシュメモリデバイス
170A、171A、172A、…、および173A NANDフラッシュメモリコア
180、181、182、…および183 メモリデバイス
191 クロックシンクロナイザ
210、211、212、…、および213 メモリデバイス
210A、211A、212A、および213A メモリコア
220、221、222、…、および223 メモリデバイス
220A、221A、222A、および223A メモリコア
230 デバイス動作回路網
250 レジスタ
300-0、300-1、…、および300-N デバイス
320-0、320-1、…、および320-N メモリ
350 メモリコントローラ
351 複数のメモリデバイスのシリアル相互接続構成
450 メモリコントローラ
451 複数のメモリデバイスのシリアル相互接続構成
L0、L1、L2、…、LNおよびL(N+1) シリアルリンク
Claims (59)
- 混合されたタイプの複数のデバイスのシリアル相互接続構成で使用される半導体デバイスであって、
前記複数のデバイスが、シリアル相互接続され、前記シリアル相互接続構成の第1デバイスが、シリアル入力を受け取り、前記シリアル入力が、前記シリアル相互接続構成を介して伝搬され、前記シリアル入力が、デバイスタイプ識別、コマンド、およびデバイスアドレス識別を含み、前記デバイスが、前記デバイスタイプ識別および前記デバイスアドレス識別に基づいて前記コマンドを実行する、半導体デバイス。 - 前記デバイスの前記タイプを示すデバイスタイプを保持するデバイスタイプホルダと、
デバイスアドレスを保持するアドレスホルダであって、割り当てられたアドレスが、前記デバイスのアドレスを示す、アドレスホルダと
をさらに含む、請求項1に記載の半導体デバイス。 - 前記デバイスタイプ識別が前記デバイスタイプホルダによって保持される前記デバイスタイプと一致するかどうかを判定するタイプ一致デターミナであって、それぞれ、前記デバイスタイプ識別が前記保持されるデバイスタイプと一致する場合にデバイスタイプ一致結果を、前記デバイスタイプ識別が前記保持されるデバイスタイプと一致しない場合に非デバイスタイプ一致結果を提供することができる、タイプ一致デターミナと、
前記デバイスアドレス識別が前記アドレスホルダによって保持される前記デバイスアドレスと一致するかどうかを判定するアドレス一致デターミナであって、それぞれ、前記デバイスアドレス識別が前記保持されるデバイスアドレスと一致する場合にアドレス一致結果を、前記デバイスアドレス識別が前記保持されるデバイスアドレスと一致しない場合に非デバイスアドレス一致結果を提供することができる、アドレス一致デターミナと
をさらに含む、請求項2に記載の半導体デバイス。 - 前記受け取られたシリアル入力に応答して前記デバイスの動作を制御し、
前記デバイスタイプ一致結果および前記アドレス一致結果に応答して、前記受け取られたシリアル入力に含まれる前記コマンドを実行する
デバイスコントローラをさらに含む、請求項3に記載の半導体デバイス。 - 前記シリアル入力が、アドレス番号を含むデータ情報をさらに含み、
前記デバイスコントローラが、
前記デバイスタイプ一致結果および前記デバイスアドレス一致結果に応答して前記アドレス番号を変更し、
前記シリアル入力に含まれる前記データ情報を前記シリアル相互接続構成の次のデバイスに転送する
ことができる
請求項4に記載の半導体デバイス。 - 前記データ情報の前記受け取られたアドレス番号が、前記アドレスホルダ内で保持され、前記デバイスの前記アドレスを示す、請求項5に記載の半導体デバイス。
- 前記変更されたアドレス番号が、前記アドレスホルダ内で保持され、前記デバイスの前記アドレスを示す、請求項5に記載の半導体デバイス。
- 前記デバイスコントローラが、前記データ情報の前記受け取られたアドレス番号および所定の番号に基づく算術計算を実行することによって前記アドレス番号を変更する、請求項5に記載の半導体デバイス。
- 前記デバイスコントローラによる前記算術計算が、前記受け取られたアドレス番号と前記所定の番号との加算を含む、請求項8に記載の半導体デバイス。
- 前記所定の番号が、1であり、前記変更されたアドレス番号が、前記アドレス番号の1による増分を含む、請求項9に記載の半導体デバイス。
- 前記デバイスコントローラによる前記算術計算が、前記アドレス番号と前記所定の番号との減算を含む、請求項8に記載の半導体デバイス。
- 前記所定の番号が、1であり、前記変更されたアドレス番号が、前記アドレス番号の1による減分を含む、請求項11に記載の半導体デバイス。
- 前記アドレスホルダが、所期のアドレス番号を保持し、
前記シリアル入力に含まれる前記デバイスアドレス識別が、前記所期のアドレス番号を含み、
前記シリアル入力に含まれる前記データ情報の前記アドレス番号が、初期アドレス番号を含み、
前記デバイスコントローラが、前記アドレス一致結果に応答して前記初期アドレス番号を変更することができ、変更されたアドレス番号が、前記アドレスホルダ内に保持される前記所期のアドレス番号を置換する
請求項5に記載の半導体デバイス。 - 前記デバイスコントローラが、前記非デバイスタイプ一致結果および前記非デバイスアドレス一致結果のうちのいずれか1つに応答して、前記シリアル相互接続構成の次のデバイスに、前記受け取られたシリアル入力の前記デバイスタイプ識別、前記コマンド、および前記デバイスアドレス識別を転送する、請求項13に記載の半導体デバイス。
- 前記デバイスが、メモリを含み、
前記シリアル入力に含まれる前記データ情報が、前記メモリに関する情報データをさらに含み、
前記デバイスコントローラが、前記デバイスタイプ一致結果および前記デバイスアドレス一致結果に応答して、前記メモリにアクセスするために、前記メモリ関連情報データに基づいて前記コマンドを実行することができる
請求項13に記載の半導体デバイス。 - 前記デバイスコントローラが、前記非デバイスタイプ一致結果および前記非デバイスアドレス一致結果のいずれかに応答して、前記シリアル相互接続構成の次のデバイスに、前記受け取られたシリアル入力に含まれる前記デバイスタイプ識別、前記デバイスアドレス識別、前記コマンド、および前記データを転送することがさらにできる、請求項15に記載の半導体デバイス。
- 前記メモリが、NANDフラッシュEEPROM、NORフラッシュEEPROM、ANDフラッシュEEPROM、DiNORフラッシュEEPROM、シリアルフラッシュEEPROM、DRAM、SRAM、ROM、EPROM、FRAM、MRAM、およびPCRAMのうちのいずれか1つを含む、請求項15に記載の半導体デバイス。
- 混合されたタイプの複数のデバイスであって、前記デバイスが、前記デバイスがシリアル接続されるシリアル相互接続構成で構成され、前記デバイスのそれぞれが、シリアル入力接続およびシリアル出力接続を有する、複数のデバイスと、
前記シリアル相互接続構成の第1デバイスの前記シリアル入力接続にシリアル入力を提供するシリアル出力接続を有するシリアル出力/入力コントローラであって、前記シリアル入力が、前記シリアル相互接続構成を介して伝搬され、前記シリアル出力/入力コントローラが、前記シリアル相互接続構成の最後のデバイスからシリアル出力を受け取るシリアル入力接続を有し、前記シリアル入力が、デバイスタイプ識別、コマンド、およびデバイスアドレス識別を含む、シリアル出力/入力コントローラと
を含むシステム。 - 前記複数のデバイスが、1つのシリアル相互接続構成で構成され、前記デバイスのタイプが、混合されている、請求項18に記載のシステム。
- 前記デバイスのそれぞれが、受け取られたシリアル入力に応答して前記デバイスの動作を制御するデバイスコントローラを含む、請求項19に記載のシステム。
- 前記デバイスのそれぞれが、
前記デバイスに割り当てられるデバイスアドレスを示すデバイスアドレスインジケータと、
そのデバイスのデバイスタイプを示すデバイスタイプインジケータと
をさらに含む、請求項20に記載のシステム。 - 前記デバイスアドレスインジケータが、前記割り当てられたデバイスアドレスを保持するアドレスホルダを含み、前記保持されるデバイスアドレスが、前記デバイスのアドレスを示し、
前記デバイスタイプインジケータが、前記デバイスタイプを保持するタイプホルダを含み、前記保持されるデバイスタイプが、前記デバイスのタイプを示す
請求項21に記載のシステム。 - 前記シリアル出力/入力コントローラが、ターゲットデバイスのデバイスタイプを識別する前記デバイスタイプ識別、前記コマンド、および前記デバイスの前記シリアル相互接続構成に対してターゲットデバイスアドレスを識別する前記デバイスアドレス識別を含む前記シリアル入力を提供する、請求項22に記載のシステム。
- 前記デバイスのそれぞれが、
前記受け取られたデバイスタイプ識別が前記デバイスタイプホルダによって保持される前記デバイスタイプと一致するかどうかを判定するタイプ一致デターミナであって、それぞれ、前記受け取られたデバイスタイプ識別が前記保持されるデバイスタイプと一致する場合にデバイスタイプ一致結果を、前記受け取られたデバイスタイプ識別が前記保持されるデバイスタイプと一致しない場合に非デバイスタイプ一致結果を提供できる、タイプ一致デターミナと、
前記受け取られたデバイスアドレス識別が前記アドレスホルダによって保持される前記デバイスアドレスと一致するかどうかを判定するアドレス一致デターミナであって、前記受け取られたデバイスアドレス識別が前記保持されるデバイスアドレスと一致する場合にアドレス一致結果を、前記受け取られたデバイスアドレス識別が前記保持されるデバイスアドレスと一致しない場合に非デバイスアドレス一致結果を提供できる、アドレス一致デターミナと
をさらに含む請求項23に記載のシステム。 - 前記シリアル入力が、アドレス番号を示すデータ情報をさらに含み、
前記デバイスコントローラが、
前記デバイスタイプ一致結果および前記デバイスアドレス一致結果に応答して前記アドレス番号を変更し、
前記シリアル入力に含まれる前記変更されたアドレス番号を含む前記データ情報を前記シリアル相互接続構成の次のデバイスに転送する
ことができる、請求項24に記載のシステム。 - 1つのデバイスによる前記アドレス変更が、前のデバイスによるデバイスアドレスの変更の完了の後に実行される、請求項25に記載のシステム。
- 前記データ情報の前記受け取られたアドレス番号が、前記アドレスホルダ内に保持され、前記デバイスの前記アドレスを示す、請求項25に記載のシステム。
- 前記変更されたアドレス番号が、前記アドレスホルダ内に保持され、前記デバイスの前記アドレスを示す、請求項25に記載のシステム。
- 前記デバイスコントローラが、前記受け取られたアドレス番号と所定の番号とに基づく算術計算を実行することによって前記アドレス番号を変更する、請求項25に記載のシステム。
- 前記アドレスホルダが、所期のアドレス番号を保持し、
前記シリアル入力に含まれる前記デバイスアドレス識別が、前記所期のアドレス番号を含み、
前記シリアル入力に含まれる前記データ情報の前記アドレス番号が、初期アドレス番号を含み、
前記デバイスコントローラが、前記アドレス一致結果に応答して前記初期アドレス番号を変更することができ、変更されたアドレス番号が、前記アドレスホルダ内に保持される前記所期のアドレス番号を置換する
請求項25に記載のシステム。 - 前記デバイスの前記デバイスコントローラが、前記非デバイスタイプ一致結果および前記非デバイスアドレス一致結果のうちのいずれか1つに応答して、前記シリアル相互接続構成の次のデバイスに前記受け取られたシリアル入力の前記デバイスタイプ識別、前記コマンド、および前記デバイスアドレス識別を転送する、請求項24に記載のシステム。
- 前記デバイスが、メモリを含み、
前記シリアル入力に含まれる前記データ情報が、前記メモリに関する情報データをさらに含み、
前記デバイスコントローラが、前記デバイスタイプ一致結果および前記デバイスアドレス一致結果に応答して、前記メモリにアクセスするために、前記メモリ関連情報データに基づいて前記コマンドを実行することができる
請求項25に記載のシステム。 - 前記デバイスコントローラが、前記非デバイスタイプ一致結果および前記非デバイスアドレス一致結果のいずれか1つに応答して、前記受け取られたシリアル入力の前記デバイスタイプ識別、前記コマンド、および前記デバイスアドレス識別を前記シリアル相互接続構成の次のデバイスに転送することがさらにできる、請求項32に記載のシステム。
- 前記シリアル出力/入力コントローラが、
前記シリアル相互接続構成の前記デバイスのそれぞれにシリアルクロック信号を提供するクロック出力接続であって、前記シリアル入力が、前記クロック信号と同期して伝搬される、クロック出力接続
をさらに含む、請求項33に記載のシステム。 - 前記デバイスのそれぞれが、クロックシンクロナイザをさらに含み、
前記シリアル出力/入力コントローラが、前記シリアル相互接続構成の前記第1デバイスにクロック信号を提供するクロック出力接続をさらに含み、
前記デバイスのそれぞれの前記クロックシンクロナイザが、入力クロック信号に同期化された出力クロック信号を出力し、前記出力クロック信号が、前記シリアル相互接続構成の次のデバイスに供給され、前記シリアル入力が、前記クロック信号と同期化されて伝搬される
請求項33に記載のシステム。 - 混合されたタイプの複数のデバイスを動作させる方法であって、前記デバイスが、前記デバイスがシリアル相互接続されるシリアル相互接続構成で構成される方法において、
前記シリアル相互接続構成の第1デバイスにシリアル入力を提供するステップであって、前記シリアル入力が、前記シリアル相互接続構成を介して伝搬され、前記シリアル入力が、デバイスタイプ識別、コマンド、およびデバイスアドレス識別を含む、提供するステップ
を含む方法。 - 前記デバイスのデバイスタイプ識別を保持するステップと、
提供される前記シリアル入力に応答して割り当てられるデバイスアドレスを保持するステップと
をさらに含む、請求項36に記載の方法。 - 前記受け取られたデバイスタイプ識別が、前記保持されるデバイスタイプ識別と一致するかどうかを判定するステップ
をさらに含み、前記受け取られたデバイスタイプ識別が、前記保持されるデバイスタイプ識別と一致する場合に、デバイスタイプ一致結果が提供され、
前記受け取られたデバイスタイプ識別が、前記保持されるデバイスタイプ識別と一致しない場合に、非デバイスタイプ一致結果が提供される
請求項37に記載の方法。 - 前記受け取られたデバイスアドレス識別が、前記保持されるデバイスアドレスと一致するかどうかを判定するステップ
をさらに含み、前記受け取られたデバイスアドレス識別が、前記保持されるデバイスアドレスと一致する場合に、デバイスアドレス一致結果が提供され、
前記受け取られたデバイスアドレス識別が、前記保持されるデバイスアドレスと一致しない場合に、非デバイスアドレス一致結果が提供される
請求項38に記載の方法。 - 前記デバイスタイプ一致結果および前記デバイスアドレス一致結果に応答して、前記シリアル入力の前記受け取られたコマンドを実行するステップ
をさらに含む、請求項39に記載の方法。 - 前記シリアル入力が、アドレス番号を含むデータ情報をさらに含み、前記方法が、
前記デバイスタイプ一致結果および前記デバイスアドレス一致結果に応答して前記アドレス番号を変更するステップと、
前記シリアル入力に含まれる前記変更されたアドレス番号を含む前記データ情報を前記シリアル相互接続構成の次のデバイスに転送するステップと
をさらに含む、請求項40に記載の方法。 - 前記デバイスの前記アドレスを示す前記受け取られたアドレス番号を保持するステップ
をさらに含む、請求項41に記載の方法。 - 変更する前記ステップが、
前記受け取られたアドレス番号および所定の番号に基づく算術計算を実行するステップ
を含む、請求項41に記載の方法。 - 保持する前記ステップが、所期のアドレス番号を保持するステップを含み、
前記シリアル入力に含まれる前記デバイスアドレス識別が、前記所期のアドレス番号を含み、
前記シリアル入力に含まれる前記データ情報の前記アドレス番号が、初期アドレス番号を含み、
変更する前記ステップが、前記デバイスアドレス一致結果および前記デバイスタイプ一致結果に応答して前記初期アドレス番号を変更するステップを含み、変更されたアドレス番号が、前記保持される所期のアドレス番号を置換する
請求項43に記載の方法。 - 前記受け取られたシリアル入力の前記デバイスタイプ識別、前記コマンド、および前記デバイスアドレス識別が、前記非デバイスタイプ一致結果および前記非デバイスアドレス一致結果のうちのいずれか1つに応答して、前記シリアル相互接続構成の次のデバイスに転送される、請求項44に記載の方法。
- 前記デバイスが、メモリを含み、
前記シリアル入力に含まれる前記データ情報が、前記メモリに関連する情報データをさらに含み、
前記デバイスコントローラが、前記デバイスタイプ一致結果および前記デバイスアドレス一致結果に応答して、前記メモリにアクセスするために前記メモリ関連情報データに基づいて前記コマンドを実行することができる
請求項44に記載の方法。 - 前記デバイスコントローラが、非一致判定結果に応答して、前記シリアル相互接続構成の次のデバイスに、前記受け取られたシリアル入力の前記デバイスタイプ識別、前記コマンド、前記デバイスアドレス識別、および前記情報データを転送することがさらにできる、請求項46に記載の方法。
- 混合されたタイプの複数のデバイスを動作させる装置であって、前記デバイスが、前記デバイスがシリアル相互接続されるシリアル相互接続構成で構成される装置において、
前記シリアル相互接続構成の第1デバイスにシリアル入力を提供するコントローラであって、前記シリアル入力が、前記シリアル相互接続構成を介して伝搬され、前記シリアル入力が、デバイスタイプ識別、コマンド、およびデバイスアドレス識別を含む、コントローラ
を含む、装置。 - 前記デバイスのそれぞれが、シリアル入力接続およびシリアル出力接続を有し、
前記コントローラが、前記第1デバイスの前記シリアル入力接続に接続されたシリアル出力接続と、前記シリアル相互接続構成の最後のデバイスの前記シリアル出力接続に接続されたシリアル入力接続とを有する
請求項48に記載の装置。 - 前記コントローラが、
前記シリアル相互接続構成の前記デバイスに前記シリアル入力を提供するシリアル出力接続であって、前記シリアル入力が、第1および第2のコマンドを含み、前記第2コマンドが、前記第1コマンドの後である、シリアル出力接続
を含み、前記第1コマンドが、前記第1コマンドを処理するために第1タイプの少なくとも1つのデバイスをアクティブ化し、
前記第2コマンドが、前記第2コマンドを処理するために第2タイプの少なくとも1つのデバイスをアクティブ化し、前記第2タイプの少なくとも1つのデバイスによる前記第2コマンドの前記処理が、前記第1タイプの少なくとも1つのデバイスによる前記第1コマンドの前記処理の完了の前に完了する
請求項48に記載の装置。 - 前記第1タイプの前記デバイスが、NANDタイプフラッシュメモリデバイスであり、
前記第2タイプの前記デバイスが、NORタイプフラッシュメモリデバイスである
請求項50に記載の装置。 - 混合されたタイプの複数のデバイスにデバイスアドレスを割り当てるステップであって、前記デバイスが、前記デバイスがシリアル相互接続されるシリアル相互接続構成で構成される、割り当てるステップと、
デバイスタイプおよびデバイスアドレスに基づいて前記シリアル相互接続構成の前記デバイスにアクセスするステップと
を含む方法。 - 割り当てる前記ステップが、
1つのタイプの前記デバイスのそれぞれにおいてアドレスを確立するステップ
を含む、請求項52に記載の方法。 - 確立する前記ステップが、
デバイスタイプ識別、デバイスアドレス識別、およびアドレス番号を含むシリアル入力を前記シリアル相互接続構成の第1デバイスに提供するステップ
を含む、請求項53に記載の方法。 - アクセスする前記ステップが、
混合されたタイプの前記複数のデバイスを介して前記シリアル入力を伝搬させるステップであって、前記デバイスのそれぞれが、シリアル入力接続およびシリアル出力接続を有する、伝搬させるステップ
を含む、請求項54に記載の方法。 - アクセスする前記ステップが、
コマンドを処理するために第1タイプの少なくとも1つのデバイスをアクティブ化するステップと、
前記第1タイプの前記少なくとも1つのデバイスでのコマンド処理の完了の前に第2タイプの少なくとも1つのデバイスをアクティブ化するステップと
を含む、請求項52に記載の方法。 - 前記第1タイプの前記少なくとも1つのデバイスのコマンド処理時間が、前記第2タイプの前記少なくとも1つのデバイスのコマンド処理時間より長い、請求項56に記載の方法。
- 一連の第1コマンドおよび第2コマンドを提供するステップであって、前記第2コマンドが、前記第1コマンドの後である、提供するステップと
前記第1コマンドに応答して前記第1タイプの前記少なくとも1つのデバイスをアクティブ化するステップと、
前記第2コマンドに応答して前記第2タイプの前記少なくとも1つのデバイスをアクティブ化するステップであって、前記第2タイプの前記少なくとも1つのデバイスによる前記第2コマンドの処理が、前記第1タイプの少なくとも1つのデバイスによる前記第1コマンドの処理の完了の前に完了する、アクティブ化するステップと
をさらに含む、請求項57に記載の方法。 - 前記第1タイプの前記デバイスが、NANDタイプフラッシュメモリデバイスであり、
前記第2タイプの前記デバイスが、NORタイプフラッシュメモリデバイスである
請求項58に記載の方法。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013527541A (ja) * | 2010-05-31 | 2013-06-27 | モサイド・テクノロジーズ・インコーポレーテッド | デイジーチェーン接続されたデバイスのための高速インターフェイス |
US8614920B2 (en) | 2012-04-02 | 2013-12-24 | Winbond Electronics Corporation | Method and apparatus for logic read in flash memory |
JP2014071914A (ja) * | 2012-09-27 | 2014-04-21 | Huabang Electronic Co Ltd | フラッシュメモリ装置およびメモリ装置の操作方法 |
JP2015503169A (ja) * | 2011-12-07 | 2015-01-29 | スパンション エルエルシー | 高速シリアルペリフェラルインタフェースメモリサブシステム |
JP2022548889A (ja) * | 2019-09-17 | 2022-11-22 | マイクロン テクノロジー,インク. | 多層メモリの柔軟なプロビジョニング |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI425362B (zh) * | 2010-12-07 | 2014-02-01 | Alpha Imaging Technology Corp | 對應不同記憶體之記憶體介面晶片及建立記憶體傳輸通道之方法 |
US11755255B2 (en) | 2014-10-28 | 2023-09-12 | SK Hynix Inc. | Memory device comprising a plurality of memories sharing a resistance for impedance matching |
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KR102366767B1 (ko) * | 2015-07-30 | 2022-02-23 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US10146608B2 (en) * | 2015-04-06 | 2018-12-04 | Rambus Inc. | Memory module register access |
FR3041806B1 (fr) * | 2015-09-25 | 2017-10-20 | Stmicroelectronics Rousset | Dispositif de memoire non volatile, par exemple du type eeprom, ayant une capacite memoire importante, par exemple 16mbits |
GB2568724B (en) * | 2017-11-24 | 2021-08-18 | Ge Aviat Systems Ltd | Method and apparatus for initializing a controller module |
GB2568725B (en) * | 2017-11-24 | 2021-08-18 | Ge Aviat Systems Ltd | Method and apparatus for initializing a controller module |
CN110413197B (zh) * | 2018-04-28 | 2023-06-27 | 伊姆西Ip控股有限责任公司 | 管理存储系统的方法、设备和计算机程序产品 |
TWI696113B (zh) * | 2019-01-02 | 2020-06-11 | 慧榮科技股份有限公司 | 用來進行組態管理之方法以及資料儲存裝置及其控制器 |
TWI749598B (zh) * | 2020-06-18 | 2021-12-11 | 華邦電子股份有限公司 | 一種記憶體裝置及其連續讀寫方法 |
US11120851B1 (en) | 2020-07-12 | 2021-09-14 | Winbond Electronics Corp. | Memory apparatus and burst read and burst write method thereof |
CN113641595B (zh) * | 2021-07-30 | 2023-08-11 | 珠海一微半导体股份有限公司 | 独立块保护模式的spi flash在brom阶段的类型识别方法及系统 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4360870A (en) * | 1980-07-30 | 1982-11-23 | International Business Machines Corporation | Programmable I/O device identification |
JPH07200458A (ja) * | 1993-12-17 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | メモリ・アクセス装置及びその方法 |
US20040148482A1 (en) * | 2003-01-13 | 2004-07-29 | Grundy Kevin P. | Memory chain |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
JPH0484351A (ja) * | 1990-07-27 | 1992-03-17 | Sony Corp | アドレス設定方法 |
JPH07105121A (ja) * | 1993-09-30 | 1995-04-21 | Nabco Ltd | 分散制御装置 |
US5404460A (en) * | 1994-01-28 | 1995-04-04 | Vlsi Technology, Inc. | Method for configuring multiple identical serial I/O devices to unique addresses through a serial bus |
US5636342A (en) * | 1995-02-17 | 1997-06-03 | Dell Usa, L.P. | Systems and method for assigning unique addresses to agents on a system management bus |
US5708773A (en) * | 1995-07-20 | 1998-01-13 | Unisys Corporation | JTAG interface system for communicating with compliant and non-compliant JTAG devices |
US5860080A (en) * | 1996-03-19 | 1999-01-12 | Apple Computer, Inc. | Multicasting system for selecting a group of memory devices for operation |
JP3850067B2 (ja) * | 1996-04-24 | 2006-11-29 | 株式会社ルネサステクノロジ | メモリシステムおよびそれに用いられる半導体記憶装置 |
US6175891B1 (en) * | 1997-04-23 | 2001-01-16 | Micron Technology, Inc. | System and method for assigning addresses to memory devices |
US6453365B1 (en) * | 1998-02-11 | 2002-09-17 | Globespanvirata, Inc. | Direct memory access controller having decode circuit for compact instruction format |
US6144576A (en) * | 1998-08-19 | 2000-11-07 | Intel Corporation | Method and apparatus for implementing a serial memory architecture |
US7356639B2 (en) * | 2000-01-05 | 2008-04-08 | Rambus Inc. | Configurable width buffered module having a bypass circuit |
JP2002236611A (ja) * | 2000-12-04 | 2002-08-23 | Hitachi Ltd | 半導体装置と情報処理システム |
US6996644B2 (en) * | 2001-06-06 | 2006-02-07 | Conexant Systems, Inc. | Apparatus and methods for initializing integrated circuit addresses |
US7073022B2 (en) * | 2002-05-23 | 2006-07-04 | International Business Machines Corporation | Serial interface for a data storage array |
US7032039B2 (en) * | 2002-10-30 | 2006-04-18 | Atmel Corporation | Method for identification of SPI compatible serial memory devices |
JP2007508776A (ja) * | 2003-10-18 | 2007-04-05 | サムスン エレクトロニクス カンパニー リミテッド | モバイルipを支援するネットワークシステムにおけるモバイルアンカーポイントの探索及び移動ノードの移動性の管理のための方法及びシステム |
US7031221B2 (en) * | 2003-12-30 | 2006-04-18 | Intel Corporation | Fixed phase clock and strobe signals in daisy chained chips |
US8375146B2 (en) * | 2004-08-09 | 2013-02-12 | SanDisk Technologies, Inc. | Ring bus structure and its use in flash memory systems |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4360870A (en) * | 1980-07-30 | 1982-11-23 | International Business Machines Corporation | Programmable I/O device identification |
JPH07200458A (ja) * | 1993-12-17 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | メモリ・アクセス装置及びその方法 |
US20040148482A1 (en) * | 2003-01-13 | 2004-07-29 | Grundy Kevin P. | Memory chain |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013527541A (ja) * | 2010-05-31 | 2013-06-27 | モサイド・テクノロジーズ・インコーポレーテッド | デイジーチェーン接続されたデバイスのための高速インターフェイス |
JP2015503169A (ja) * | 2011-12-07 | 2015-01-29 | スパンション エルエルシー | 高速シリアルペリフェラルインタフェースメモリサブシステム |
US8614920B2 (en) | 2012-04-02 | 2013-12-24 | Winbond Electronics Corporation | Method and apparatus for logic read in flash memory |
JP2014071914A (ja) * | 2012-09-27 | 2014-04-21 | Huabang Electronic Co Ltd | フラッシュメモリ装置およびメモリ装置の操作方法 |
JP2022548889A (ja) * | 2019-09-17 | 2022-11-22 | マイクロン テクノロジー,インク. | 多層メモリの柔軟なプロビジョニング |
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