TWI470645B - 操作混合類型之記憶體裝置之系統與方法 - Google Patents

操作混合類型之記憶體裝置之系統與方法 Download PDF

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Description

操作混合類型之記憶體裝置之系統與方法 【相關申請案參照】
此申請案主張以下申請案的優先權：2006年12月6日申請之美國專利臨時申請案60/868,773、2006年12月20日申請之美國專利臨時申請案60/870,892；2007年1月12日申請之美國專利申請案11/622,828；以及2007年6月29日申請之美國專利申請案11/771,241。
本發明一般係關於半導體裝置系統。特別是，本發明係關於用以控制半導體裝置之設備與方法，像是例如具有可變或混合類型之記憶體裝置的記憶體系統。
以電腦為基礎的系統包含半導體裝置，舉例來說，像是記憶體裝置及處理裝置。記憶體為資訊在等待由電腦的中央處理單元(CPU)操作時所儲存的地方。記憶體由記憶體控制器所控制，其可為CPU的部份或可與CPU分離。記憶體控制器具有一介面連接記憶體，用以傳遞資訊。習知的介面包含平行介面與串列介面。
平行介面使用大量的接腳來讀取及寫入資料。遺憾地，當輸入接腳及接線的數量增加，一些不良的影響也會增加。 這些不良的影響包含符號間干擾、信號歪斜、及串擾。因此， 對記憶體模組而言，在此技藝中需要具有增加的記憶體容量及/或操作速度，同時最小化用以存取記憶體模組之輸入接腳及接線的數量。
串列介面使用較少的接腳來讀取及寫入資料。串列快閃記憶體目前為可用，但往往過於緩慢。舉例來說，許多傳統記憶體使用串列匯流排介面架構，其使用SPI(串列周邊介面)或I2 C(內部積體電路)相容介面而在1MHz至20MHz的範圍中操作。然而，這些串列介面標準通常比其對應的平行介面慢。
參考圖1A、1B、1C、及1D，其顯示四個主要快閃記憶體架構。四個主要的快閃記憶體架構包含傳統XIP模式(如圖1A所示)、映像模式(如圖1B所示)、具有NAND之儲存下載模式(如圖1C所示)、及具有混合式NAND快閃記憶體之較新的儲存下載模式(如圖1D所示)。
參考圖1A，傳統XIP模式具有連接至應用程式處理器101的NOR快閃記憶體102及揮發記憶體103，其可能為靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM)。在XIP模式中，NOR快閃記憶體102執行程式碼，而揮發記憶體103處理持續變化的系統因素，如變數、堆疊、及熱。在XIP模式中，NOR快閃記憶體102也可提供資料及程式碼儲存。XIP模式的優點為簡單，但缺點為寫入速度太 慢。
參考圖1B，映像模式具有連接至應用程式處理器104的NOR快閃記憶體105、NAND快閃記憶體106、及揮發記憶體107(其可為SRAM或DRAM)。使用者以NOR快閃記憶體105啟動系統，並使用NAND快閃記憶體106以儲存。 揮發記憶體107處理所有的執行。映像模式是高價的模式，其使用相對昂貴的NOR快閃記憶體105，僅用以啟動系統。 架構也稍微複雜一些，亦即消耗較多的設計時間及花費。映像模式往往也是高耗電，因為揮發記憶體持續的作用。
為了克服空間問題，這在例如行動手持裝置中是重要因素，使用了如圖1C所示的儲存下載架構。儲存下載架構具有連接至應用程式處理器108的NAND快閃記憶體110及揮發記憶體111(其可為SRAM或DRAM)。儲存下載架構沒有NOR快閃記憶體，但有設計在應用程式記憶體108中的一次性可編程(OTP)儲存器109或唯讀記憶體(ROM)核心。應用程式記憶體108載入資訊至揮發記憶體111，其存取NAND快閃記憶體110供資料儲存。此架構稍微複雜一些且需要更多初始工程造價，不過基本上，系統的單位成本較低。此模式的主要困難在於，使用者必須使用大量的錯誤校正及錯誤偵測編碼，因為NAND快閃記憶體一般來說可靠度較低。儲存及下載設計往往需要更多功率，因為RAM扮演更主要的角色。
參考圖1D，混合式儲存及下載模式具有連接至應用程式處理器112的混合式NAND快閃記憶體113及揮發記憶體114(其可為SRAM或DRAM)。混合式NAND快閃記憶體113混合SRAM、控制邏輯、及NAND快閃記憶體，以產生預期類似於NOR快閃裝置的記憶體裝置。混合式模式讀取速度比標準NAND快閃裝置快，且與NOR快閃裝置速度相同。 混合式模式也達到比NOR快閃裝置更佳的寫入效能。混合式NAND快閃記憶體目前為可得的。相較於具有標準NAND快閃記憶體的儲存及下載模式，混合式模式需要較少的錯誤校正及錯誤偵測編碼。舉例來說，混合式NAND快閃記憶體的單位成本比具有相同密度的NOR快閃記憶體少了30%到40%。獨立的NAND快閃記憶體的成本略微小於混合式NAND快閃記憶體的成本。
使用四個主要快閃記憶體架構之任一個的記憶體系統需要很多時間供工程設計、軟體開發、及驗證。
廣義地說，提供了一種包含可變或混合類型之記憶體裝置的系統或設備，記憶體裝置係串列地互連，使得輸入資料係串列地在裝置中轉移。
再廣義地說，提供了一種用以在複數個混合類型之裝置的串列互連組態中使用的半導體裝置，其中複數個裝置係串 列地互連。串列互連組態的第一裝置接收一串列輸入。串列輸入透過串列互連組態傳輸。串列輸入包含裝置類型識別、指令、及裝置位址識別。裝置根據裝置類型識別及裝置位址識別而執行指令。
半導體裝置可包含裝置控制器，用以控制裝置的操作，以回應所接收的串列輸入。
舉例來說，半導體裝置可更包含：裝置類型保留器，用以保留裝置類型識別，所保留的類型識別係提供以指示裝置類型；以及一位址保留器，用以保留所指派的裝置位址，以所提供的串列輸入，所指派的位址係提供作為裝置位址的識別。
再廣義地說，提供了一系統，包含複數個混合類型的裝置，裝置係設置於一串列連接組態中，其中裝置係串列地互連。每一裝置具有串列輸入及輸出連接。系統更包含串列輸出/輸入控制器，其具有串列輸出連接供提供一串列輸入至串列互連組態之第一裝置之串列輸入連接。串列輸入透過串列互連組態傳輸。串列輸出/輸入控制器具有串列輸入連接，用以自串列互連組態之最後裝置接收串列輸出。串列輸入包含裝置類型識別、指令、及裝置位址識別。
舉例來說，複數個裝置係設置於一個串列互連組態中， 裝置類型係混合。每一裝置包含一裝置控制器，用以控制裝置的操作，以回應所接收的串列輸入。此外，每一裝置更包含：裝置位址指示器，用以指示指派給裝置的裝置位址；以及裝置類型指示器，用以指示該裝置的裝置類型識別。
再廣義地說，提供了一種用以操作複數個混合類型之裝置的方法，裝置係設置於至少一串列互連組態中，其中裝置係串列地互連，此方法包含：提供串列輸入至串列互連組態之第一裝置，串列輸入係透過串列互連組態而傳輸，串列輸入包含裝置類型識別、指令、裝置位址識別。
此方法更包含：保留裝置之一裝置類型識別；以及保留所指派的一裝置位址，以回應所提供的串列輸入。此方法更包含決定所接收裝置類型識別是否符合所保留裝置類型識別。有利地，所接收的裝置類型識別符合所保留的裝置類型識別，提供一裝置類型匹配結果；以及所接收的裝置類型識別不符合所保留的裝置類型識別，提供一非裝置類型匹配結果。
此方法可更包含：決定所接收裝置位址識別是否符合所保留裝置位址。有利地，當所接收的裝置位址識別符合所保留的裝置位址，提供一裝置位址匹配結果；以及當所接收的裝置位址識別不符合所保留的裝置位址，提供一非裝置位址匹配結果。此方法可執行串列輸入之所接收指令，以回應裝 置類型匹配結果及裝置位址匹配結果。
再廣義地說，提供一種用以操作複數個混合類型之裝置的設備，裝置係設置於至少一串列互連組態中，其中裝置係串列地互連。此設備包含一控制器，用以提供一串列輸入至串列互連組態之一第一裝置，串列輸入透過串列互連組態而傳輸，串列輸入包含一裝置類型識別、一指令、及一裝置位址識別。
舉例來說，每一該裝置具有串列輸入及輸出連接，且控制器具有連接至第一裝置之串列輸入連接之一串列輸出連接，以及連接至串列互連組態之一最後裝置之串列輸出連接之一串列輸入連接。
再廣義地說，提供了一種方法，包含：指派裝置位址至複數個混合類型之裝置，裝置係設置於一串列互連組態中，其中裝置係串列地互連；以及根據一裝置類型及一裝置位址而存取串列互連組態之裝置。
此方法更包含建立位址於一類型之每一裝置。舉例來說，建立步驟包含提供包含一裝置類型識別、一裝置位址識別、及一位址數字之一串列輸入至串列互連組態之一第一裝置。存取步驟可包含：致能處理在串列互連組態中之第一類型之至少一裝置；以及在第一類型之裝置的處理過程中，致 能處理在串列互連組態中之第二類型之至少一裝置，第一類型之裝置的處理時間大於第二類型之裝置的處理時間。
根據本發明一實施例，提供了一種記憶體系統架構，其中記憶體控制器控制以串列鏈接而互連之記憶體裝置。記憶體控制器具有供傳送記憶體指令的輸出介面，以及供針對請求回應之那些記憶體指令而接收記憶體回應的輸入介面。每一記憶體裝置可為任何的記憶體類型，像是NAND快閃或NOR快閃。每一記憶體指令係特定至預期記憶體裝置的記憶體類型。記憶體指令及記憶體回應的資料路徑係透過鏈接及互連裝置而提供。所給定的記憶體指令可通過許多記憶體裝置，以到達其所預期的記憶體裝置。根據所接收，預期的記憶體裝置執行所給定的記憶體指令，且(若有需要)傳送記憶體回應至記憶體控制器。
在一實施例中，記憶體控制器傳送的記憶體指令透過串列連接的記憶體裝置而傳輸，以回應時脈。一記憶體裝置的指令執行在時脈時序上不與另一記憶體裝置(如下一裝置)重疊。此外，記憶體裝置的指令執行可彼此重疊。在位址指派操作中，一裝置的位址數字改變在另一裝置執行一位址數字改變前完成。
根據本發明一實施例，提供了一種記憶體裝置，其具有例如以下的記憶體類型：NAND快閃EEPROM、NOR快閃 EEPROM、AND快閃EEPROM、DiNOR快閃EEPROM、串列快閃EEPROM、DRAM、SRAM、ROM、EPROM、FRAM、MRAM、及PCRAM。在具有混合類型記憶體裝置之串列互連組態的記憶體系統中，根據目標位址，可讀取每一裝置的記憶體類型。
藉由以下本發明之特定實施例的描述並結合所附隨圖式，熟此技藝者將更了解本發明之其他部分及特徵。
在以下本發明範例實施例的詳細描述中，將參考形成本發明一部份之所附隨圖式，其係顯示為可實施本發明之說明性特定範例實施例。這些實施例係足夠詳細地描述，使熟此技藝者可實施本發明，且應了解到，可使用其他實施例，且在不偏離本發明範疇下可做出邏輯性、機械性、電性、及其他的改變。因此，以下詳細描述並非做為限制，且本發明範 疇係由後附之申請專利範圍所定義。
一般來說，本發明提供用以控制半導體裝置的設備及方法，像是例如具有混合類型之記憶體裝置的記憶體系統。
現在，以記憶體系統對本發明實施例進行描述。記憶體系統包含記憶體控制器及記憶體裝置的串聯組態。
某些記憶體次系統使用多重記憶體裝置，舉例來說，像是具有串列介面的快閃記憶體裝置。就此，指令串可饋入所有裝置，即使指令可能只在其中一裝置上執行。為了選擇執行指令的裝置，指令串可包含裝置識別符(ID)或裝置位址(DA)，其識別指令所指向的記憶體裝置。接收指令串的每一裝置比較包含在指令串中的ID與相關於裝置的ID。若兩個相符，裝置將假定指令係指向該裝置以執行指令。
如前所述，有許多具有不同介面規格的不同記憶體類型。使用傳統架構來設計具有可變或混合記憶體類型的記憶體系統需要許多工程設計、軟體開發及驗證的時間。此外，並聯介面架構可能包含過多在印刷電路板(PCB)或多晶片封裝(MCP)上的實體配線或繞線，這可能造成在較高速操作下的各種雜訊問題。隨著系統在密度及特徵上的增加，更多的信號線表示更複雜的電路板設計以及更多的空間需求。有必要提供一種改良的記憶體系統架構。
記憶體裝置的串聯細節已揭露於2005年12月30日申請之美國專利申請案11/324,023、2006年3月28日申請之發明名稱為“記憶體裝置之串聯”的美國專利臨時申請案60/787,710、以及2006年5月23日申請之發明名稱為“記憶體裝置之串聯”的美國專利臨時申請案60/802,645，這些內容係全部併入本文作為參考。
圖2A根據本發明一實施例顯示一記憶體系統。參考圖2A，記憶體系統包含在一串聯組態中之一控制器100及複數個裝置300-0、300-1、...、及300-N。N為大於1的整數。 在此特定的範例中，串聯記憶體裝置的數量為(N+1)。控制器100及裝置300-0、300-1、...、及300-N係使用任何適當的連接(例如鏈接(links))而互連。在此描述性範例中，鏈接為串列鏈接。控制器100及裝置300-0、300-1、...、及300-N係透過串列鏈接L0、L1、L2、...、LN及L(N+1)而互連。
控制器100具有控制器操作電路130。每一裝置300-0、300-1、...、及300-N具有裝置操作電路230，其執行記憶體操作控制及記憶體初始化功能。裝置300-0、300-1、...、及300-N具有個別的記憶體類型特定組件，像是個別記憶體320-0、320-1、...、及320-N。每一裝置300-0、300-1、...、及300-N具有複數個所支援記憶體類型中的一記憶體類型。 複數個所支援記憶體類型係定義在執行相關的基準中。每一裝置之記憶體類型上的資訊或識別係儲存於其暫存器250中。然而，記憶體的類型對控制器100來說為未知。每一控制器操作電路及裝置操作電路包含輸入及輸出電路，例如介面電路。
圖2B根據本發明一實施例顯示一範例記憶體系統。參考圖2B，記憶體系統40包含在一串聯組態中之一記憶體控制器10及複數個記憶體裝置30-0、30-1、...、及30-N。N 為大於1的整數。在此特定的範例中，串聯記憶體裝置的數量為(N+1)。記憶體控制器10及記憶體裝置30-0、30-1、...、及30-N係使用鏈接而互連，例如使用串列鏈接L0、L1、L2、...、LN及L(N+1)。
記憶體控制器10具有輸出介面11、輸入介面12、及控制器操作電路13。在某些實施中，如描述性範例中所顯示，記憶體控制器10也具有另一介面14，用以與另一電路(圖未示)連接。記憶體控制器10可具有其他組件，但為了簡化起見並無顯示。
記憶體裝置30-0、30-1、...、及30-N的某些組件有相同的元件符號。舉例來說，每一記憶體裝置30-0、30-1、...、及30-N具有輸入介面21、輸出介面22、及執行記憶體操作控制及記憶體初始化功能的裝置操作電路23。然而，記憶體裝置30-0、30-1、...、及30-N具有個別的記憶體類型特定組件，像是個別記憶體32-0、32-1、...、及32-N。每一記憶體裝置30-0、30-1、...、及30-N具有複數個所支援記憶體類型中的一記憶體類型。複數個所支援記憶體類型係定義在執行相關的基準中。這可為固定或在某些實施例中可有變化，例如隨著時間增加記憶體類型。雖然一給定的組態可能不必然包含複數個所支援記憶體類型之每一個的記憶體裝置，記憶體控制器10及介面係設計以顧及此功能性。複數個所支援的記憶體類型有許多種可能性。
舉例來說，複數個所支援的記憶體類型可包含任意兩個或更多的NAND快閃EEPROM、NOR快閃EEPROM、AND快閃EEPROM、DiNOR快閃EEPROM、串列快閃EEPROM、DRAM、SRAM、ROM、EPROM、FRAM、MRAM(磁阻隨機存取記憶體)、及PCRAM。所支援記憶體類型的其它組合也是有可能的。
每一記憶體裝置30-0、30-1、...、及30-N知道其記憶體類型。這可例如為儲存於標示為25的暫存器中，然而，一般來說，每一記憶體裝置30-0、30-1、...、及30-N可具有任一適當的電路，以維持其記憶體類型的識別。每一記憶體裝置30-0、30-1、...、及30-N用以知道其裝置類型的其它機制也是有可能的。每一裝置30-0、30-1、...、及30-N可能具有其他組件，但為了簡化起見並無顯示。
在操作中，記憶體控制器10的控制器操作電路13執行記憶體操作控制及記憶體初始化功能。控制器操作電路13透過輸出介面11傳送記憶體指令。每一記憶體指令的資料路徑由裝置30-0、30-1、...、及30-N以及串列鏈接L0、L1、L2、...、LN及L(N+1)之組合所提供。舉例來說，若記憶體指令預計供第二裝置30-1使用，則記憶體指令將透過串列鏈接L0及L1而橫越第一裝置30-0。若記憶體指令要求來自第二裝置30-1的回應，則回應將透過串列鏈接L2、...、LN及L(N+1)橫越第三記憶體裝置、第四記憶體裝置、...、及N-th(最 後的)裝置30-N而回到控制器10。
如前述，每一記憶體裝置30-0、30-1、...、及30-N可為複數個所支援裝置類型中的任何一個。記憶體控制器10的控制器操作電路13可用以透過輸出介面11傳送特定於裝置類型的記憶體指令，並透過輸入介面12接收針對這些請求回應的記憶體指令之記憶體回應。舉例來說，若控制器操作電路13發布針對第二記憶體裝置30-1的指令，則所發布的指令係特定於第二記憶體裝置30-1的裝置類型，其可能與其他記憶體裝置的裝置類型不同。每一記憶體裝置30-0、30-1、...、及30-N執行定址至記憶體裝置的記憶體指令，且透過輸出介面22轉送定址至另一記憶體裝置的這些記憶體指令。記憶體系統40可根據不同的記憶體類型或混合的記憶體類型以及記憶體密度的擴張而適當地擴張，而不需犧牲系統的整體效能。
一般來說，記憶體系統40執行兩階段的操作：標示為35的初始化階段、及標示為36的正常操作階段，如圖2C所示。在初始化階段35中，指派裝置位址給裝置30-0、30-1、...、及30-N。所指派的裝置位址保留於裝置30-0、30-1、...、及30-N中。接著，在正常操作階段36中，目標或定址的記憶體裝置執行資料存取操作。
記憶體控制器10的控制器操作電路13透過輸出介面11 傳送記憶體指令，以控制記憶體裝置30-0、30-1、...、及30-N。 有許多方法可達到此目的。舉例來說，第一及第二實施係描述於下，然而，其他的實施也是有可能的。
在第一實施中，控制器操作電路13傳送記憶體指令。每一指令包含第一部分及第二部份，其結合而唯一地識別複數個記憶體裝置中之一所選擇的記憶體裝置。在某些範例中，第一部份識別所選記憶體裝置的裝置類型，而第二部份識別所選記憶體裝置的裝置位址。每一記憶體指令也具有一指令部份，其識別由所選記憶體裝置所執行之一所選擇指令。每一記憶體指令也可適當地包含其他部分，例如更多的資訊及資料。
在第一實施中，當記憶體裝置(例如第一記憶體裝置30-0)接收一記憶體指令，接著其記憶體裝置操作電路23決定記憶體指令是否定址至記憶體裝置(如第一記憶體裝置30-0)，以回應結合之記憶體指令的第一部分及第二部份。舉例來說，記憶體裝置操作電路23先理解指示裝置類型的第一部份。若由第一部分所指示的裝置類型與由裝置類型暫存器25所提供之第一記憶體裝置30-0的裝置類型不同，則該裝置的記憶體裝置操作電路23不需要考慮所接收記憶體指令的任何其他部分。因此，決定所接收的指令係定址至其他記憶體裝置30-1、...、及30-N中的一個。因此，記憶體裝置操作電路23透過輸出介面22轉送記憶體指令。然而，若第一部分所 指示的裝置類型與第一記憶體裝置30-0的裝置類型相同，則記憶體裝置操作電路23決定由第二部分所指示的裝置位址是否符合第一記憶體裝置30-0的裝置位址。若兩裝置位址符合，則記憶體裝置操作電路23執行由指令部份所指示的選擇指令。否則，記憶體裝置操作電路23將透過輸出介面22轉送記憶體指令。
在第二實施中，記憶體控制器10的控制器操作電路13藉由傳送記憶體指令而控制複數個記憶體裝置。每一記憶體指令包含第一部分，其唯一地識別複數個記憶體裝置中之所選擇的記憶體裝置。第一部分識別所選記憶體裝置的裝置位址。在第二實施中，記憶體指令不需要包含裝置類型。每一記憶體指令也具有一指令部份，以識別將由所選記憶體裝置執行之所選指令。如前所述，每一記憶體指令也可適當地包含其他部分。在第二實施中，當記憶體裝置(例如第一記憶體裝置30-0)接收一記憶體指令，接著其記憶體裝置操作電路23決定記憶體指令是否定址至該裝置(即第一記憶體裝置30-0)，以回應記憶體指令的第一部分。記憶體裝置操作電路23決定由第一部分所指示的裝置位址是否符合第一記憶體裝置30-0的位址。若兩裝置位址符合，則記憶體裝置操作電路23執行由指令部份所指示之選擇指令。否則，記憶體裝置操作電路23將透過輸出介面22轉送記憶體指令。
在某些實施中，記憶體控制器10的控制器操作電路13 可透過輸出介面11傳送記憶體指令，以回應透過介面14所接收的請求，且可進一步使用透過輸入介面12所接收之記憶體回應而回應請求。介面14可為對使用記憶體系統40之其他裝置或系統(圖未示)的任何適當的介面。
記憶體指令有許多可能性。其可能包含一或多個讀取操作、寫入操作、清除操作、寫入狀態操作、讀取ID操作、寫入組態暫存器操作、寫入位址操作、及重設操作。也有許多其他的記憶體指令。
記憶體控制器10傳送記憶體指令的方法可取決於指派裝置位址的方法。用以指派裝置位址的範例實施係提供於下。
有許多方法將裝置位址指派至記憶體裝置30-0、30-1、...、及30-N。在某些實施中，裝置位址係為預定或硬接線。在其他實施中，控制器操作電路13在初始化階段過程中指派裝置位址。為了舉例說明，將描述第一及第二實施於後，然而其他實施也是有可能的。
在第一實施中，控制器操作電路13針對複數個所支援裝置類型的每一裝置類型，透過輸出介面111傳送用以指派裝置位址之個別初始化訊息至該裝置類型的每一記憶體裝置。 每一記憶體裝置30-0、30-1、...、及30-N接收並處理初始化訊息。舉例來說，第一記憶體裝置30-0透過第一輸入介面 21接收初始化訊息。針對每一接收的初始化訊息，若初始化訊息係指示為針對另一裝置類型，而非第一記憶體裝置30-0的裝置類型，則記憶體裝置操作電路23透過輸出介面22轉送初始化訊息。然而，若初始化訊息係指示為針對第一記憶體30-0的裝置類型，則記憶體裝置操作電路23自初始化訊息決定裝置位址。這包含自初始化訊息讀取裝置位址。在某些實施中，當裝置位址自初始化訊息讀取時，其變成第一記憶體裝置30-0的裝置位址。記憶體裝置操作電路23透過輸出介面22轉送具有新的裝置位址之初始化訊息。其它記憶體裝置30-1、...、及30-N的每一個執行類似的初始化程序。 針對所傳送之每一個別的初始化訊息，控制器操作電路13透過輸入介面12接收個別初始化回應，由此可決定裝置類型之每一記憶體裝置的裝置位址，除非沒有裝置類型的記憶體裝置。
舉例來說，在某些實施中，對指派裝置位址的每一記憶體裝置而言，轉送至下一裝置的新裝置位址為裝置位址的增量。因此，若給定裝置類型的第一記憶體裝置指派一位址0，則給定裝置類型的最後記憶體裝置將指派一位址m-1，其中m為給定裝置類型之記憶體裝置的數量。藉由透過輸入介面12接收指示給定裝置類型之最後記憶體裝置之增量裝置位址的初始化回應，控制器操作電路13可決定給定裝置類型之每一記憶體裝置的裝置位址。需注意，具有多個裝置類型的情況下，記憶體控制器10將不知道哪些實體裝置為哪些類 型。然而，記憶體控制器10知道每一類型有多少記憶體裝置。舉例來說，可能有4個NAND裝置及四個NOR裝置。 四個NAND裝置分別具有：類型=NAND及位址=0、1、2、3，而四個NOR裝置分別具有：類型=NOR及位址=0、1、2、3。接著，不論NAND及NOR記憶體裝置的實體位址為何，包含類型及位址部份的指令都將找到目標裝置。藉由實施兩組不同的裝置編號(即裝置類型及裝置位址)，記憶體控制器10不需要考慮記憶體系統40中的哪些裝置類型指派哪一裝置位址。
在第二實施中，記憶體控制器10的控制器操作電路13可透過輸出介面11傳送用以指派裝置位址的初始化訊息至記憶體裝置30-0、30-1、...、及30-N。記憶體裝置30-0、30-1、...、及30-N接收並處理初始化訊息。舉例來說，第一記憶體裝置30-0透過輸入介面21接收初始化訊息，而其記憶體裝置操作電路23自所接收的初始化訊息讀取裝置位址。在某些實施中，當自初始化訊息讀取裝置位址時，其變成第一記憶體裝置30-0的裝置位址。記憶體裝置操作電路23透過輸出介面22轉送具有新的裝置位址之初始化訊息。 其它記憶體裝置30-1、...、及30-N的每一個執行類似的初始化程序。最後，記憶體控制器10的控制器操作電路13透過輸入介面12接收初始化回應，由此可決定每一記憶體裝置的裝置位址。
舉例來說，對每一記憶體裝置30-0、30-1、...、及30-N來說，轉送至下一裝置的新裝置位址為裝置位址的增量。因此，若第一記憶體裝置30-0指派一位址0，則最後記憶體裝置30-N將指派一位址N，其中記憶體裝置的數量為N+1。 藉由透過輸入介面12接收指示最後記憶體裝置30-N之增量裝置位址的初始化回應，控制器操作電路13可決定每一記憶體裝置的裝置位址。
根據上述的第二實施，一旦每一記憶體裝置30-0、30-1、...、及30-N的裝置位址已經指派，控制器操作電路13決定每一記憶體裝置的裝置類型。針對每一裝置位址，控制器操作電路13透過輸出介面11傳送額外的初始化訊息，以決定裝置位址之記憶體裝置的裝置類型。每一記憶體裝置30-0、30-1、...、及30-N接收並處理額外的初始化訊息。
舉例來說，當第一記憶體裝置30-0透過輸入介面21接收一額外初始化訊息，第一記憶體裝置30-0根據額外初始化訊息所指示的裝置位址而決定額外初始化訊息是否供第一裝置30-0使用。若是，則第一記憶體裝置30-0將以其記憶體類型的識別而透過輸出介面22回應額外初始化訊息。若額外初始化訊息係針對其他記憶體裝置30-1、...、及30-N中的一個，則第一記憶體裝置30-0將透過輸出介面22轉送額外初始化訊息。其他記憶體裝置30-1、...、及30-N的每一個對額外初始化訊息執行類似的處理。記憶體控制器10的控制 器操作電路13透過輸入介面12、針對每一記憶體裝置而接收指示記憶體裝置之記憶體類型的初始化回應。
應了解，前述針對控制器操作電路13的第一及第二實施僅為特定的範例。變化及修改是有可能的。舉例來說，前述的第一實施包含複數個初始化訊息，供指派裝置位址至每一記憶體裝置，然而，另一方面，針對此目的可能有一或更多初始化訊息。此外，前述的第二實施也包含複數個額外初始化訊息，用以決定每一記憶體裝置的記憶體類型，然而，另一方面，針對此目的可能有一或更多額外初始化訊息。在前述範例中，所接收之初始化訊息的位址係建立為裝置位址，且新位址係產生並傳送至下一裝置。在其他實施中，每一記憶體裝置接收一位址，並在將此建立為裝置位址前將其增量。此實施的詳細範例係描述共同讓渡之申請中的美國專利11/529,293，其申請於2006年9月29日、發明名稱為“串聯裝置的封包基礎ID產生”，其全部內容係併入本文作為參考。
上述範例提及介面。應了解到，這些介面有許多可能性。 範例中所提到的特定介面將描述於下。一般而言，任何適當的介面都可實施。
在某些實施中，記憶體控制器10具有重設輸出(圖未示)，供與每一裝置30-0、30-1、...、及30-N連接。重設的例子將於下述的範例中提出。一般來說，記憶體系統40可使 用任何適當的重設實施而重設。
在某些實施中，記憶體控制器10具有串列時脈輸出(圖未示)，供與每一裝置30-0、30-1、...、及30-N連接。串列時脈輸出的例子將於下述的範例中提出。一般來說，記憶體系統40可使用任何適當的時脈實施而具有串列時脈。
在某些實施中，記憶體控制器10具有晶片選擇(圖未示)，供與每一裝置30-0、30-1、...、及30-N連接。晶片選擇的例子將於下述的範例中提出。一般來說，裝置30-0、30-1、...、及30-N可使用任何適當的裝置致能實施而致能。
圖2C顯示圖2B所示之記憶體系統的操作。參考圖2B及2C，控制器10的控制器操作電路13透過輸出介面11傳送記憶體指令，以控制裝置30-0、30-1、...、及30-N。控制器操作電路13藉由傳送記憶體指令而控制裝置30-0、30-1、...、及30-N。有許多方法可達到此目的。舉例來說，以下將描述某些範例性的實施，然而，其他的實施也是有可能的。
一般來說，記憶體系統40執行兩階段的操作：標示為35的初始化階段、及標示為36的正常操作階段。在初始化階段35中(或初始化模式)，指派裝置位址給裝置30-0、30-1、...、及30-N。所指派的裝置位址保留於裝置30-0、 30-1、...、及30-N中。接著，在正常操作階段36中(或正常操作模式)，目標或定址的記憶體裝置執行資料存取操作。
在初始化階段35的一範例中，控制器操作電路13傳送記憶體指令。指令具有指派唯一位址給裝置之裝置位址指派的部份以及裝置位址相關數字的部份。在一實施中，來自控制器操作電路13之指令的裝置位址相關數字為一初始值或數字，且初始數字隨每一裝置而增加。每一增加的數字係保留於個別的裝置，作為其裝置位址。
在正常操作階段36的一範例中，控制器10的控制器操作電路13傳送記憶體指令。記憶體指令包含第一部分，其係以裝置位址而唯一地識別複數個記憶體裝置中之一所選擇的記憶體裝置。記憶體指令中沒有包含記憶體類型。每一記憶體指令也具有一指令部份，其識別由所選記憶體裝置所執行之一所選擇指令。每一記憶體指令也可適當地包含其他部分。當記憶體裝置(例如第一裝置30-0)接收一記憶體指令，接著其裝置操作電路23決定記憶體指令是否定址至該裝置(即第一裝置30-0)，以回應記憶體指令的第一部分。裝置操作電路23決定由第一部分所指示的裝置位址是否符合第一裝置30-0的裝置位址。若兩裝置位址符合，裝置30-0的裝置操作電路23將執行由指令部分所指示之選擇指令。其他的情況下，裝置操作電路23透過輸出介面22轉送記憶體指令至下一裝置(如第二裝置30-1)。
在某些實施中，控制器10的控制器操作電路13透過輸出介面11傳送記憶體指令，以回應透過介面14所接收的請求，且進一步使用透過輸入介面12所接收之記憶體回應而回應請求。介面14可為對使用記憶體系統40之其他裝置或系統(圖未示)的任何適當的介面。
記憶體指令有許多可能性。其可能包含一或多個讀取操作、寫入操作、清除操作、讀取狀態操作、讀取DA操作、寫入組態暫存器操作、寫入位址操作、及重設操作。也有許多其他記憶體指令。
控制器10傳送記憶體指令的方法可取決於指派裝置位址的方法。用以指派裝置位址的範例實施係提供於下。
在以下的描述及圖式中，某些參考符號係用以表示信號及連接。舉例來說，“SCLK”代表一記憶體裝置的時脈信號及時脈輸入連接、“SIP”代表串列輸入埠信號及串列輸入埠連接、“SOP”代表串列輸出埠信號及串列輸出埠連接、“IPE”代表輸入埠致能信號及輸入埠致能連接、“OPE”代表輸出埠致能信號及輸出埠致能連接、“CS#”代表晶片選擇信號及晶片選擇輸入連接或埠、“RST#”代表重設信號及重設輸入連接或埠。此外，某些參考符號係用以表示相同或對應的區塊、連接、信號、及電路。
圖3A、3B、3C、3D、3E、及3F根據本發明實施例而顯示特定的記憶體系統範例。應了解，這些圖式僅為特定的範例。
圖3A顯示範例記憶體系統的一般組態。記憶體系統41包含記憶體控制器50及複數個(n+1)記憶體裝置，n為整數。 在此特定範例中，記憶體控制器50及記憶體裝置係以串列鏈接而連接。串列互連組態包含第一裝置80(“裝置-0)、第二裝置81(“裝置-1)、第三裝置82(“裝置-2)、...、及第(n+1)裝置83(“裝置-n)。
參考圖3A，記憶體控制器50具有連接至每一記憶體裝置80、81、82、...、及83的重設埠51、晶片選擇埠52、及串列時脈埠53。因此，每一記憶體裝置80、81、82、...、及83具有重設埠61、晶片選擇埠62、及串列時脈埠63。記憶體控制器50具有一輸出介面，包含連接至第一記憶體裝置80的串列輸出54、輸入致能55、及輸出致能56。因此，第一記憶體裝置80具有輸入介面，包含串列輸入64、輸入致能65、及輸出致能66。第一記憶體裝置80也具有輸出介面，包含串列輸出67、輸入致能回音68、及輸出致能回音69。 其它記憶體裝置81、82、...、及83的每一個具有對應的輸入介面64、65、66及輸出介面67、68、69，使得記憶體裝置80、81、82、...、及83透過串列鏈接而互連。記憶體控制器50具有輸入介面，包含串列輸入57、輸入致能回音58、 及輸出致能回音59，用以與最後記憶體裝置83的輸出介面67、68、及69連接。
記憶體控制器50具有與圖2B所示之記憶體控制器之組件類似的組件(圖未示)，但為簡化起見並未顯示。
記憶體裝置80、81、82、...、及83具有記憶體類型特定組件，例如分別為記憶體80A、81A、82A、...、及83A。 然而，在所描述的範例中，其裝置類型並非特定。每一記憶體裝置80、81、82、...、及83具有介面電路(圖未示)於其介面及其記憶體之間。每一記憶體裝置80、81、82、...、及83也具有暫存器60，供維持其裝置類型的識別。在其他實施中，每一記憶體裝置80、81、82、...、及83具有其他用以維持其裝置類型之識別的電路。每一記憶體裝置80、81、82、...、及83可具有其他組件，但為簡化起見並未顯示。
在操作上，記憶體系統41以類似前述參考圖2B之記憶體系統40的方法操作。然而，為了說明，記憶體系統41之操作的其他範例細節將參考額外圖式描述於下。
圖3B顯示第一特定範例記憶體系統42。記憶體系統42類似圖3B所示的記憶體系統41。記憶體系統42包含(n+1)記憶體裝置84、85、86、...、及87，其具有與圖3B範例所示相同的記憶體核心84A、85A、86A、...、及87A。在圖 3B所示的特定範例中，第一記憶體裝置84具有NOR快閃記憶體核心84A，而第二、第三、...、及第(n+1)個記憶體裝置85、86、...、及87分別具有NAND快閃記憶體核心85A、86A、...、及87A。圖3C範例與圖3B範例不同的地方在於使用位址方式的定址架構，即前面所介紹的第一定址架構。 類型加上位址係標示為“NOR-0”、“NAND-1”、“NAND-2”、...、及“NAND-(n-1)”，其假設有一個NOR裝置及n個NAND裝置。
如在前面所需注意的，記憶體裝置84、85、86、...、及87可為任何適合的裝置類型。為了描述這點，具有可變或混合裝置類型的額外範例記憶體系統係參考圖3D、3E、及3F而提供。
圖3C顯示第二特定範例記憶體系統43。記憶體系統43與圖3C所示的記憶體系統42相同，除了記憶體系統43具有不同的記憶體裝置。在圖3C所示的特定範例中，記憶體系統43包含複數個(n+1)記憶體裝置88、89、90、...、及91，其分別具有混合的記憶體核心88A、89A、90A、...、及91A。 第一記憶體裝置88具有SRAM記憶體核心88A，而第二記憶體裝置89具有NOR快閃記憶體核心89A。第三、...、及第(n+1)個記憶體裝置91分別具有NAND快閃記憶體核心90A、...、及91A。記憶體裝置使用位址方式的定址架構而定址。類型加上位址係標示為“SRAM-0”、“NOR-0”、 “NAND-0”、...、及“NAND-(n-2)”，其假設有一個SRAM裝置、一個NOR裝置、及(n-1)個NAND裝置。
圖3D顯示第三特定範例記憶體系統44，其包含複數個(n+1)記憶體裝置。參考圖3D，記憶體系統44與圖3C所示的記憶體系統42相同，除了記憶體系統44具有不同的記憶體裝置92、93、...、94、及95。在圖3E所示的特定範例中，記憶體裝置92、93、...、94及95的記憶體核心92A、93A、94A、...、及95A係混合。在所描述的範例中，第一、第二、第三、...、及第n個記憶體裝置92、93、...、及94分別具有NAND快閃記憶體核心92A、93A、...、及94A。最後(第(n+1)個)記憶體裝置95具有NOR快閃記憶體核心95A。記憶體裝置使用位址方式的定址架構而定址。類型加上位址係標示為“NAND-0”、“NAND-1”、...、“NAND-(n-1)”、及“NOR-0”，其假設有n個NAND裝置及一個NOR裝置。需注意，記憶體控制器50並不會注意到圖3B及3D之範例間的實體佈局差異。
圖3E顯示第四特定範例記憶體系統45。記憶體系統45與圖3C所示的記憶體系統42相同，除了記憶體系統45具有不同的記憶體裝置96、97、98、...、99。在圖3E所示的特定範例中，記憶體裝置96、97、98、...、99的記憶體核心96A、97A、98A、...、及99A係混合。在所描述的範例中，第一記憶體裝置96具有NAND快閃記憶體核心96A。第二 記憶體裝置97具有NOR快閃記憶體核心97A。第三、...、及最後第(n+1)個記憶體裝置98、...、及99分別具有NAND快閃記憶體核心98A、...、及99A。記憶體裝置使用位址方式的定址架構而定址。類型加上位址係標示為“NAND-0”、“NOR-0”、“NAND-1”...、及“NAND-(n-1)”，其假設有n個NAND裝置及一個NOR裝置。需注意，記憶體控制器50並不會注意到圖3B-3E之範例間的實體佈局差異。
可看出，圖3B-3E的四個範例可由相同電路佈局、相同記憶體控制器50、及記憶體的槽或插槽而實施，其假設記憶體控制器50能夠至少與NOR快閃裝置、NAND快閃裝置、及SRAM裝置互動。接著，所支援裝置類型的任意安排可安裝於槽或插槽中，其中圖3B、3C、3D、及3E分別為此範例。
在圖3A-3E所描述的每一範例中，重設、晶片選擇、及串列時脈信號係以多支路的方式提供。在圖3F所示的另一實施中，串列時脈信號係以點對點環狀類形架構而連接，且具有額外的輸出回音時脈信號“SCLK_O”。SCLK為一系統時脈，用以同步化記憶體控制器50A及記憶體裝置180、181、182、...、及183。來自每一記憶體裝置的回音時脈信號輸出係饋入下一記憶體裝置的時脈輸入SCLK。記憶體控制器50A及記憶體裝置180、181、182、...、及183分別操作為主裝置及從動裝置。所指派的位址係標示為“裝置-0”、“裝置-1”、“裝置-2”、...、及“裝置-n”，其假設有(n+1)個記憶體裝 置。
在所提供的範例中，時脈係取決於SDR(單一資料速率)，然而，應了解到，也可考慮其他合適的時脈架構。舉例來說，其他合適的時脈架構包含DDR(雙倍資料速率)、QDR(四倍資料速率)、上升緣SDR或下降緣SDR。其他合適的時脈架構也可考慮。
圖3G顯示記憶體裝置之範例SDR操作的相對時序。圖3G顯示在一埠中的操作。參考圖3A及3G，操作如下：轉移至裝置80、81、82、...、及83的資訊可於饋入裝置之串列時脈埠63之時脈信號SCLK的不同時間點擷取。在SDR實施的範例中，饋入其中一裝置之串列輸入64的資訊可在時脈信號SCLK的上升緣處擷取。在SDR操作中，晶片選擇信號係共同地連接，以同時致能所有裝置，使得第一裝置的輸入資料可透過串列互連組態而轉移。或者，在SDR操作中，在SIP連接處饋入裝置的資訊可在時脈信號SCLK的下降緣處擷取。
圖3H顯示記憶體裝置之範例DDR操作的相對時序。圖3H顯示在一埠中的操作。在DDR操作中，時脈信號SCLK的上升及下降緣兩者可用以擷取饋入串列輸入64的資訊。
圖4A顯示使用做為圖3A-3E所示記憶體裝置的範例記 憶體裝置區塊。參考圖4A，記憶體裝置140A代表任一個記憶體裝置，且包含裝置控制器/處理器142A、裝置類型匹配決定器143、記憶體144、裝置類型暫存器146、位址匹配決定器147、裝置位址暫存器148、以及位址增量運算器149。 裝置控制器/處理器142A控制記憶體裝置140A的操作。記憶體144包含任何類型的記憶體，例如像是NAND快閃記憶體、NOR快閃記憶體、SRAM及DRAM。裝置類型暫存器146包含暫存器60，用以維持如圖3A-3E所示之其記憶體類型的識別。裝置位址暫存器148保留記憶體裝置140A之裝置控制器/處理器142A所指派的裝置位址(DA)。裝置類型暫存器146的細節顯示於圖5A中。裝置類型匹配決定器143及位址匹配決定器147在裝置控制器/處理器142A的控制下執行相關的匹配決定功能。位址增量運算器149執行裝置位址增量的功能(即“DA+1”)。
裝置140A具有連接至記憶體控制器(如圖3A所示的記憶體控制器50)的重設埠“RST#”、晶片選擇埠“CS#”、及串列時脈埠“SCLK”。裝置控制器/處理器142A連接至該記憶體裝置的串列輸入“SIP”、輸入致能“IPE”、及輸出致能“OPE”，其連接至前面的記憶體裝置或記憶體控制器。此外，裝置控制器/處理器142A連接至該記憶體裝置的串列輸出“SOP”、輸入致能回音“IPEQ”、及輸出致能回音“OPEQ”，其連接至下一個記憶體裝置。記憶體144對應快閃記憶體核心。裝置類型暫存器146對應類型暫存器60，以維持其裝置類型的識 別。
由記憶體控制器所發布之記憶體指令的範例格式如下：
TYPE為供特定記憶體裝置類型之識別的裝置類型。TDA為供特定記憶體裝置之位址之識別的目標裝置位址。CMD為目標記憶體裝置所執行的操作指令。DATA包含針對記憶體裝置之程序或控制上的資訊(數量或數值)。各種操作指令CMD的範例係顯示於表1。
再次參考圖4A，裝置控制器/處理器142A決定記憶體指令是否定址至該記憶體裝置140A，以回應包含於串列輸入(SI)中之裝置類型及裝置位址。舉例來說，裝置類型匹配決定器143在裝置控制器/處理器142A的控制下決定在SI中的裝置類型(“DTs”)是否符合在裝置類型暫存器146中所保留的裝置類型(“DTr”)。在兩者符合的情況下，裝置類型匹配決定器143提供類型符合指示143M至裝置控制器/處理器142A。接著，位址匹配決定器147在裝置控制器/處理器142A的控制下決定包含於SI中的裝置位址(“DAs”)是否符合在裝置位址暫存器148中所保留的裝置位址(“DAr”)。在兩者符合的情況下，位址匹配決定器147提供位址符合指示147M至裝置控制器/處理器142A。
在圖2C所示之初始化階段35的操作中，回應類型符合指示143M及位址符合指示147M，裝置控制器/處理器142A提供包含於SI中之裝置位址(DA)至位址增量運算器149，其執行“+1”的計算。因此，所計算或增量的位址(DA+1)係輸出至裝置控制器/處理器142A。增量的裝置位址透過SOP而饋入至下一裝置。在沒有提供類型符合指示143M也沒有提供位址符合指示147M的情況下，裝置控制器/處理器142A透過SOP轉送指令至下一裝置。
圖4B顯示做為圖3F所示記憶體裝置的範例記憶體裝置。圖4B中所顯示的記憶體裝置140B代表顯示於圖3F中的任一記憶體裝置。記憶體裝置140B係類似圖4A所顯示的記憶體裝置140A。記憶體裝置140B的裝置控制器/處理器142B包含時脈同步器191，用以輸出與饋入其中之輸入時脈同步化的一輸出時脈。時脈同步器191可包含鎖相迴路(PLL)或延遲鎖定迴路(DLL)，其提供自先前記憶體裝置輸入之時脈信號SCLK的輸出回音時脈信號SCLK_O。裝置140B的其他操作與圖4A所示的裝置140A之操作相同。
上述範例係參考圖3A-3F，每一記憶體裝置具有一暫存器(如裝置類型暫存器146)。快閃記憶體(如NAND快閃、NOR快閃記憶體)包含寫入唯讀(factory programmed)暫存器於裝置內，利用快閃胞核心陣列的備用區以識別有用資訊，例如製造者程式碼、記憶體密度、頁尺寸、塊尺寸、記憶庫數量、 I/O組態、或任何關鍵AC/DC特徵。然而，如前所指出的，在某些實施中，暫存器係用以維持記憶體類型的識別。有許多方法供暫存器指示裝置類型。圖5A提供一範例。
參考圖5A，範例暫存器塊120具有類型暫存器，其為實體硬可程式化暫存器單元的一種類型。暫存器塊120具有電子可程式化熔絲(eFuse)陣列121及eFuse等級偵測邏輯單元122。在所述的範例中，eFuse陣列121係顯示為具有位元7、6、5、...、1、及0之八位元組態。在此特定範例中，前四個位元7-4為“0000”，而後四個位元3-0為“0111”。舉例來說，這代表“07h(=00000111)”。在特定的實施中，此組態指示一PCRAM記憶體類型。不同組態可指示不同的記憶體類型。 在所述的範例中，“關閉”及“開啟”熔絲分別指示“0”及“1”。 這些“0”及“1”邏輯由eFuse等級偵測邏輯單元122所偵測，且所偵測的位元狀態(位元7-0)係提供至圖4A所示之裝置控制器/處理器142A。或者，暫存器塊120可具有傳統的多晶矽或金屬熔絲、一次式可程式化記憶體(OTP)、或任何非揮發可程式化組件。
圖5B顯示每一記憶體類型之一範例編碼方式的表格。 在此表格中，“RFU”表示“保留供將來使用”。參考圖5B，表格定義10記憶體類型之每一個的編碼方式：NAND快閃、NOR快閃、DRAM、SRAM、PSRAM、DiNOR快閃、FeRAM、PCRAM、串列EEPROM、及MRAM。舉例來說，SRAM記 憶體類型具有“03h”的編碼方式。NAND快閃類型係指派為“00h”，而NOR快閃類型係指派為“01h”。在此範例中，位元架構為MSB(最高有效位元)至LSB(最低有效位元)。在其他實施中，可在順序上顛倒，首先從LSB開始，而不是MSB。 某些暫存器組態係保留供將來使用(RFU)。
有許多方法可實施圖2C所示之初始化階段35。如前述，每一記憶體裝置具有一記憶體類型。以類型相關定址而指派裝置位址的程序將參考圖6A而描述。
圖6A顯示以類型相關定址而初始化裝置位址的方法。 應了解到，此程序僅針對特定範例。此方法可應用至任何記憶體系統，其中複數個記憶體裝置係串列互連(如圖3B所示的記憶體系統)。
參考圖3B及6A，當有一個電源啟動初始化(步驟6-1)時，記憶體控制器50針對裝置類型“m”的記憶體裝置執行寫入裝置位址操作(步驟6-2)。寫入裝置位址操作具有“00h”目標裝置位址(TDA)，因為所有記憶體裝置具有在電源啟動過程中初始地設定為“00h”的裝置位址。當寫入裝置位址操作經過每一記憶體裝置，其目標裝置位址維持為“00h”，使得每一記憶體裝置處理寫入裝置位址操作。寫入裝置位址操作經過每一記憶體裝置。裝置類型“m”的每一記憶體裝置係根據由寫入裝置位址操作所指示之裝置位址而指派其裝置位址。指 派其裝置位址的每一記憶體裝置在將由寫入裝置位址操作所指示之裝置位址轉送至下一記憶體裝置前將其增量。
最後，寫入裝置位址操作使其回到記憶體控制器50。若寫入裝置位址操作回到記憶體控制器50，如具有一等待(步驟6-4)之信號輸入致能回音(IPEQ)及串列輸入(SIP)(步驟6-3為是)所指示，則記憶體控制器50將決定裝置類型“m”的記憶體裝置數量等於由寫入裝置位址操作所指示之裝置位址(“NA”)，且記憶體控制器50增量“m”(步驟6-5)。之後，記憶體控制器50根據“m”值決定是否有額外的裝置類型(步驟6-6)。若有額外的裝置類型(步驟6-6為是)，則操作回到步驟6-2。對每一額外的裝置類型，記憶體控制器50重覆步驟6-2至6-5。記憶體控制器50嘗試指派裝置位址給對應每一可能“m”值之每一可能裝置類型的記憶體裝置。執行的理由是因為記憶體控制器50事前可能不知道什麼裝置類型出現在記憶體系統中。當沒有更多額外裝置類型(步驟6-6為否)，則程序結束(步驟6-7)。
前述步驟6-2的細節係顯示於圖6B中。參考圖3B、4A、6A、及6B，寫入裝置位址操作所接收的裝置決定所接收的裝置類型“m”是否符合暫存於裝置類型暫存器146中之其裝置類型(步驟6-8)。此由裝置控制器/處理器142A及裝置類型匹配決定器143所執行。若裝置類型符合(步驟6-8為是)，裝置將進一步決定目標裝置位址(TDA)是否符合暫存於裝置位 址暫存器148中的裝置位址(步驟6-9)。此由裝置控制器/處理器142A及裝置類型匹配決定器147所執行。若裝置位址符合(步驟6-9為是)，所接收的裝置位址將暫存於裝置位址暫存器148中(步驟6-10)，且所接收的裝置位址將增量(DA+1)(步驟6-11)。這樣的裝置位址增量係由裝置控制器/處理器142A及位址增量運算器149所執行。若沒有裝置類型匹配(步驟6-8為否)，則將不執行裝置位址指派也不執行裝置位址增量。此外，若沒有裝置位址匹配(步驟6-9為否)，則將不執行裝置位址指派也不執行位址增量。
為了提供上述關於圖6A及6B之描述的進一步說明，將參考圖7A、7B、7C、及7D而描述時脈圖於下。
圖7A、7B、7C、及7D顯示用以由類型相關定址而指派裝置位址之信號的時序。時脈圖顯示範例信號，其可由具有互連之一NOR類型快閃裝置及“n”NAND類型快閃裝置的一記憶體系統所產生。這種類型的記憶體類似圖3D的記憶體系統42。
如前述，格式化由記憶體控制器所發布之記憶體指令。 舉例來說，在記憶體系統中，只有NAND快閃裝置以從“0”的裝置位址指派，由記憶體控制器所發布的記憶體指令為：
在記憶體指令中：TYPE(00h)識別“NAND快閃”裝置(參考圖5B)。
TDA(00h)在執行初始化操作時識別保留裝置位址“0”之裝置。假設串列互連組態的所有記憶體裝置已經重設至“0”。
CMD(39h)識別將執行的操作為“寫入裝置位址”(參考圖1)。
DATA(00h)識別裝置位址的初始數字為“0”。
參考圖7A-7D，在時脈圖頂部，針對電源(VDD)有一標示為7-1的信號。時脈圖包含針對分別標示為7-2及7-3之裝置-0之輸入致能(IPE)及串列輸入(SIP)的信號。時脈圖包含針對分別標示為7-4及7-5之裝置_1之輸入致能(IPE_1)及串列輸入(SIP_1)的信號。時脈圖包含針對分別標示為7-6及7-7之裝置_2之輸入致能(IPE_2)及串列輸入(SIP_2)的信號。時脈圖包含針對分別標示為7-8及7-9之裝置_(n-1)之輸入致能(IPE_n_1)及串列輸入(SIP_n-1)的信號。時脈圖包含針對分別標示為7-10及7-11之裝置_n之輸入致能(IPE_n)及串列輸入(SIP_n)的信號。最後，時脈圖包含針對分別標示為7-12及7-13之裝置_n之輸入致能回音(IPEQ)及串列輸出(SOP)的信 號，其中裝置_n為記憶體系統之串列互連組態中的最後記憶體裝置。
舉例來說，若此種類的記憶體系統施加至圖3D的記憶體系統42，則裝置_0、_1、...、_(n-1)、及_n將分別對應記憶體裝置92、93、...、94及95。
參考圖3D及7A-7D，記憶體系統係開啟電源，如VDD7-1所示，轉換至高狀態。稍後，記憶體控制器50發布第一寫入裝置位址操作7-14。第一寫入裝置位址操作7-14指示NAND快閃的裝置類型。第一寫入裝置位址操作7-14遍及每一記憶體裝置。每一NAND快閃記憶體裝置根據由寫入裝置位址操作所指示之裝置位址而指派其裝置位址。指派其裝置位址的每一記憶體裝置在轉送由第一寫入裝置位址操作所指示之裝置位址至下一記憶體裝置前將其增量。總共有“n”個增量對應“n”個NAND快閃記憶體裝置。最後的記憶體裝置沒有增量，因為此記憶體裝置不是NAND快閃裝置，而是NOR快閃裝置。第一寫入裝置位址操作7-14使其回到記憶體控制器。記憶體控制器決定NAND快閃裝置的數量等於第一寫入裝置位址操作所指示的“n”。
記憶體控制器50針對每一額外裝置類型發布一額外寫入裝置位址操作。發布指示NOR快閃裝置類型的第二寫入裝置位址操作7-15。NOR快閃裝置之裝置位址指派的記憶體 指令為：
第二寫入裝置位址操作7-15遍及每一記憶體裝置。沒有NAND快閃裝置增量由第二寫入裝置位址操作所指示的裝置位址。最後的記憶體裝置(其為NOR裝置)係指派其裝置位址(TDA)為“00h”。最後記憶體裝置也在轉送由第二寫入裝置位址操作所指示之裝置位址至記憶體控制器前將其增量。接收第二寫入裝置位址操作7-15後，記憶體控制器根據由第二寫入裝置位址操作所指示的裝置位址決定有一個NOR裝置。
額外寫入裝置位址操作可藉由記憶體控制器發布，但為簡化並未顯示。舉例來說，若指派裝置位址給SRAMs，則由記憶體控制器所發布記憶體指令將為“03h”(參考圖5B)。
串列互連組態的裝置執行操作，以回應記憶體控制器所發布的指令。
參考圖3D、4A、及圖7A-7D，記憶體控制器50針對NAND快閃的裝置類型發布第一寫入裝置位址操作。在IPE為高的過程中，包含於SIP中的TYPE(NAND快閃)、 TDA(00h)、CMD(39h)、及DATA(00h)係饋入第一裝置92(即裝置_0)。CMD(39h)使裝置92的裝置控制器/處理器142A執行“寫入裝置位址”操作。SIP的TYPE(DTs)及保留於裝置類型暫存器146中的裝置類型(DTr)為NAND快閃，因此裝置類型匹配決定器143提供裝置類型匹配結果(即類型匹配指示143M)。此外，TDA為“00h”(DAs)符合保留於裝置位址暫存器148中的裝置位址(DAr)，位址匹配決定器147提供裝置位址匹配結果(即位址匹配決定147M)。回應裝置類型匹配結果，位址增量運算器149執行DATA與一的加法，以達到位址增量(“DA+1”)。回應裝置位址匹配結果，裝置控制器/處理器142A使裝置位址暫存器148以所接收的位址(SIP之DATA的數字或數值)取代先前保留的位址，使得裝置92設定為“NAND-0”。SIP之DATA的數字由增量的位址數字所取代。 除了DATA，將旁通(SIP的)整個指令。因此，包含TYPE(NAND快閃)、TDA(000)、CMD(39h)、及增量的DATA(01h)之修改後的SIP(SIP_1)將傳送至下一裝置93(即裝置_1)。
這些操作是在IPE轉換至高及IPE_1轉換至高之間的時間週期TP1-S1過程中執行。裝置93執行相同操作，且設定為“NAND-1”。除了DATA，將旁通(SIP的)整個指令。這些操作在IPE_1轉換至高及IPE_2轉換至高之間的一段時間TP1-1執行。所接收的DATA增量1，且所增量的DATA(02h)包含於從裝置93至下一裝置94(即裝置_2)的SIP_2。這些操 作在時期TP1-2過程中執行。類似地，裝置94執行相同操作且設定為“NAND-(n-1)”。除了DATA，將旁通(SIP_(n-1)的)整個指令。這些操作在IPE_(n-1)轉換至高及IPE_n轉換至高之間的一段時間TP1-(n-1)執行。然而，裝置95沒有執行相同操作。回應包含於SIP_n中之TYPE(NAND快閃)、TDA(00h)、CMD(39h)、及DATA(nh)的輸入指令，裝置95決定沒有裝置類型符合(即不匹配)，且忽略指令。因此，對具有DATA無增量的下一裝置，DATA(nh)保持相同。自裝置95(最後裝置)輸出的指令在時期TP1-SO過程中轉移至記憶體控制器50作為回饋。記憶體控制器50從DATA的數字或數值識別NAND類型裝置的總數為“n”。
接著，記憶體控制50針對NOR快閃的裝置類型發布第二寫入裝置位址操作。在IPE再次為高的過程中，包含於SIP中的TYPE(NAND快閃)、TDA(00h)、CMD(39h)、及DATA(00h)饋入第一裝置92(即裝置_0)。CMD(39h)使裝置92的裝置控制器/處理器142A執行裝置類型匹配決定。SIP(DTs)的TYPE為NOR快閃，而保留於裝置類型暫存器146中的裝置類型(DTr)為NAND快閃。因此，裝置類型匹配決定器143提供無裝置類型匹配結果(或不匹配)，且裝置92忽略所接收(或輸入)的寫入裝置位址指令。DATA維持相同，而無增量。裝置92(裝置控制器/處理器142A)轉送TYPE(NAND快閃)、TDA(00h)、CMD(39h)、及DATA(00h)至下一裝置93。 包含TYPE(NAND快閃)、TDA(00h)、CMD(39h)、及無增量 的DATA(00h)之無修正的SIP(SIP_1)傳送至下一裝置93(即裝置_1)。這些操作在IPE轉換至高及IPE_1轉換至高之間的一段時間TP2-S1執行。
回應所接收的SIP_1，裝置93執行相同操作。由於裝置類型的不匹配，裝置93(裝置控制器/處理器142A)忽略所接收的指令(寫入裝置位址)，且DAIA位元組維持相同而無增量。裝置93轉送包含於SIP_2中的TYPE(NOR快閃)、TDA(00h)、CMD(39h)、及DATA(00h)至下一裝置94(即裝置_2)。 這些操作在IPE轉換至高及IPE_2轉換至高之間的一段時間TP2-1執行。類似地，回應包含TYPE(NOR快閃)、TDA(00h)、CMD(39h)、及DATA(00h)的SIP_2，裝置94執行相同功能。由於裝置類型的不匹配，裝置94忽略寫入裝置位址，且DATA位元組維持相同而無增量。這些操作在時期TP2-(n-1)過程中執行。
回應包含TYPE(NOR快閃)、TDA(00h)、CMD(39h)、及DATA(00h)的SIP_n，裝置95執行裝置類型匹配決定。 SIP(DTs)的TYPE及保留於裝置類型暫存器146中的裝置類型(DTr)為NOR快閃，因此裝置類型匹配決定器143提供裝置類型匹配結果(即類型匹配指示143M)。此外，TDA為“00h”(DAs)，,符合保留於裝置位址暫存器148中的裝置位址(DAr)，因此位址匹配決定器147提供裝置位址匹配結果(即位址匹配指示147M)。
回應裝置類型匹配的結果，位址增量運算器149執行DATA與1的加法，以達成位址增量(“DA+1”)。回應裝置位址匹配結果，裝置95的裝置控制器/處理器142A使裝置位址暫存器148以所接收的位址(SIP之DATA的數值或數字)取代先前保留的位址，使得裝置95設定為“NOR-0”。SIP之DATA的數字由增量的位址數字取代。除了DATA，旁通(SIP的)整個指令。因此，輸出包含於SOP中的TYPE(NAND快閃)、TDA(00h)、CMD(39h)、及增量的DATA(01h)。因為裝置95為最後的裝置，輸出SOP係傳輸至記憶體控制器50。這些操作在IPE_n轉換至高及IPEQ轉換至高之間的一段時間TP2-n執行。輸出自裝置95的指令在時期TP2-SO過程中轉移至記憶體控制器50作為回饋。記憶體控制器50從DAIA的數字或數值識別NO類型裝置的總數為“1”。
之後，在時間TAME，記憶體控制器50針對另一裝置類型發布另一寫入裝置位址操作。若不再有裝置類型被初始化，則系統44準備好正常操作(如圖2C所示的階段II)。
範例細節現在將提供於前述參考圖3A-3F所提出之範例內文中。這些細節係關於具有類型相關定址的實施。在這些實施中，每一記憶體裝置具有一裝置類型及一裝置位址，兩者皆使用供定址。其他實施使用類型獨立定址，其細節將以不同的段落標題提供於下。應了解到，在此段落中所提供的這些細節僅針對特定範例。
圖8顯示具有類型相關定址之範例信號的時序。時脈圖適用於前述參考圖3A-3F之範例記憶體系統的每一記憶體裝置。在時脈圖頂部，繪示了標示為8-1之晶片選擇(CS#)及標示為8-2之串列時脈(SCLK)的信號。此外，時脈圖包含針對輸入介面的信號，即標示為8-3的輸入致能(IPE)、標示為8-4的串列輸入(SIP)、及標示為8-5的輸出致能(OPE)。此外，時脈圖包含來自輸出介面的信號，即標示為8-6的串列輸出(SOP)。
晶片選擇CS#8-1為“低”有效，因此應為邏輯“低”以致能在記憶體系統中的所有記憶體裝置。SCLK 8-2為自由運行的串列時脈信號。IPE 8-3具有從邏輯“低”至邏輯“高”的轉換點，指示在串列化位元組模式中之輸入流的開始。在邏輯“高”狀態中接收IPE 8-3的記憶體裝置應準備好透過在位元組模式定義中之SIP埠處理資料流。SIP 8-4的第一位元組承載“裝置類型”的資訊。第一位元組包含參考上升緣之SCLK 8-2的八個循環，首先為MSB(最高有效位元)，最後為LSB(最低有效位元)。在第一位元組後，SIP 8-4的第二位元組持續承載“裝置位址”資訊(如目標裝置位址(TDA))。第三位元組接著第二位元組承載“指令”資訊，而第四、第五、及/或第六或更多位元組接著承載“行/列位址”。若可應用(如寫入相關操作)，一或更多資料輸入位元組跟隨在後。
如時脈圖所示，SIP 8-4與IPE 8-3的“串列位元組”之排 列係使用SCLK 8-2的上升緣而定義為一連串的八時脈循環。在另一實施中，也可使用SCLK 8-2的下降緣。若使用SCLK 8-2的上升緣及下降緣兩者，則只需要四時脈循環以形成一“串列位元組”，因為時脈的“雙緣”。一位元組包含八位元，而一位元代表邏輯“高”或邏輯“低”狀態。
在所述的範例中，當記憶體裝置沒有致能資料輸出至下一記憶體裝置時，SOP 8-6係指示為邏輯“不考慮”。然而，若記憶體裝置已致能資料輸出至下一記憶體裝置時，則記憶體裝置已將輸出致能(OPE)驅動至邏輯“高”狀態，且SOP 8-6不會為邏輯“不考慮”。
或者，承載資訊的SIP 8-4之位元組可首先為LSB，最後位置為MSB。
以下將參考圖9而提供一記憶體裝置接收資料並轉送資料至下一個記憶體裝置時的範例。
圖9顯示透過兩個鄰近記憶體裝置而發信號之時序的範例。此時脈圖適用於前述參考圖3C、3D、3E、及3F之範例記憶體系統之每一對鄰近記憶體裝置。在此範例中，選擇第一裝置(稱作裝置0)及第二裝置(稱作裝置1)以供描述。為了描述方便，每一信號名稱的後標“_D0”及“_D1”分別表示兩個裝置：裝置0及裝置1。在時脈圖的頂部，信號係針對標示 為9-1的串列時脈(SCLK)而繪示。接著，時脈圖包含裝置0之輸入介面的信號，即分別標示為9-2、9-3、及9-4的輸入致能(IPE_D0)、串列輸入(SIP_D0)、及輸出致能(OPE_D0)。 接著，時脈圖包含來自裝置1之輸出介面的信號，即分別標示為9-5、9-6、及9-7的串列輸出(SOP_D0)、輸入致能回音(IPEQ_D0)、及輸出致能回音(OPEQ_D0)。接著，時脈圖包含來自裝置1之輸入介面的信號，即分別標示為9-8、9-9、及9-10的輸入致能(IPE_D1)、串列輸入(SIP_D1)、及輸出致能(OPE_D1)。需注意，輸入至第二記憶體裝置(裝置1)之輸入介面的信號與自第一記憶體裝置(裝置0)之輸出介面輸出的信號相同。接著，時脈圖包含來自裝置1之輸出介面的信號，即分別標示為9-11、9-12、及9-13的串列輸出(SOP_D1)、輸入致能回音(IPEQ_D1)、及輸出致能回音(OPEQ_D1)
時脈圖僅提供作為描述之用，因此所有波形並沒有顯示實際操作。在時間T2，IPE_D0 9-2轉換至SCLK 9-1之上升緣上的邏輯“高”狀態，其代表經過SIP_D0 9-3之串列資料流的開始。接著，裝置0開始接收SIP_D0 9-3且根據串列流資訊處理適當的操作。此外，裝置0回應IPE_D0 9-4之邏輯“高”狀態至IPEQ_D0 9-6，其連接至裝置1的IPE埠。此外，SIP_D0 9-3的串流資料回應SOP_D0 9-5，其連接至裝置1的SOP埠。此程序持續至時間T10，其中IPE_D0 9-2的邏輯“低”裝態於SCLK 9-1的上升緣偵測。在裝置1等級中，IPE_D1 9-8顯示與裝置0等級中之IPEQ_D0 9-7信號邏輯上相同的信號 波形，因為IPEQ_D0 9-6透過一接線或其他互連方法而直接地連接至IPE_D1 9-8。此外，SIP_D1 9-9顯示與裝置0中之SOP_D0 9-5信號邏輯上相同的信號波形，因為SOP_D0 9-5透過一接線或其他互連方法而直接地連接至SIP_D1 9-9。在裝置1中，發生與在裝置0中類似的程序，而產生SIP_D1 9-9對SOP_D1 9-11的回應，以及IPE_D1 9-8對IPEQ_D1 9-12的回應。
在所描述的範例中，在回應程序中有一個時脈週期等待時間(latency)。然而，更一般地，可實施任何適當的時脈週期等待時間。舉例來說，可實施半個時脈週期、兩個時脈週期、或多於兩個時脈週期的時脈週期等待時間。通過每一記憶體裝置的時脈週期等待時間決定記憶體系統的全部時脈等待時間。假設在系統中有一時脈週期等待時間及四個裝置，則最後裝置的SOP_D3及IPEQ_D3將具有從最初SIP_D0 9-3、IPE_D0 9-2信號的四個時脈週期的等待時間。從裝置0等級的時間T13至時間T17，OPE_D0 9-4信號為主動，其透過信號SOP_D0 9-5造成來自裝置0的串列輸出操作。在時間T13，OPE_D0 9-4的邏輯“高”狀態於SCLK 9-1的上升緣偵測，接著裝置0根據裝置的先前條件開始透過SOP_D0 9-5埠輸出串列資料流。在此範例中，選擇裝置0以輸出串列資料，而沒有選擇裝置1，因此裝置1只回應SIP_D1 9-9信號(與SOP_D0 9-5相同)至SOP_D1 9-11埠。串列輸出操作與OPE埠具有與串列輸入程序相同的時脈等待時間。
在圖3A-3F所描述的範例中，來自最後裝置83、87、91、95、或99的輸出致能回音(OPEQ)69連接至各別記憶體控制器50。在此方法中，記憶體控制50不需要計數時脈等待時間的數量，其由互連裝置的數量所決定。記憶體控制器可從最後裝置偵測OPEQ信號的上升點，且可從互連中的裝置決定串列資料輸出流的開始點。在另一實施中，來自最後裝置83、87、91、95、或99的輸出致能回音(OPEQ)69沒有連接至記憶體控制器10，記憶體控制器50可根據時脈等待時間的先前知識而預測何時將透過串列輸入(SIP)59接收串列資料。
在上述有關圖8及9所描述的時脈圖中，針對SIP及(若適用)SOP所繪示之信號包含記憶體操作，其依照預定的格式。記憶體操作之範例預定格式的表格將參考圖10而描述於下。
圖10顯示具有類型相關定址之記憶體操作之範例預定格式的表格。應了解到，此表格僅針對特定範例。在此表格中：TYPE：目標裝置類型
TDA：目標裝置位址
CMD：指令程式碼
CA：列位址
RA：行位址
注釋＊ 1：當第一寫入裝置位址指令在電源開啟或硬式重設後發布，TDA(目標裝置位址)為“00h”。
參考圖10，表格顯示不同記憶體操作的可變格式。在表格中，列出8種記憶體操作：讀取、寫入、清除、讀取裝置、讀取ID、寫入組態暫存器、寫入裝置位址、及重設。可能有其他記憶體操作，但為簡化並未顯示。第一位元組定義裝置類型(TYPE)。此資訊可與晶片上預編程式裝置類型暫存器值比較，以決定是否應處理經過SIP埠的資料串列輸入流。藉由裝置類型，第二列指定目標裝置位址(TDA)，其用以區分相同裝置類型的記憶體裝置。第三位元組定義指令定義(CMD)。若合適(如讀取操作)，第四、第五及/或更多位元組定義行位址(RA)及/或列位址(CA)資訊。若合適(如寫入操作)，額外位元組定義由操作傳輸的資料(DATA)。
裝置類型、裝置位址、及指令以其特定於裝置類型的方式編碼。範例編碼方式將參考圖10到13而描述於下。應了解，這些編碼架構僅針對特定範例。編碼方式可由製造者依其目的而以不同的方式改變。
圖11顯示類型相關定址之範例編碼方式的表格。在表格中： DA[7：0]：裝置位址(在此範例中，裝置的最大數字=28 =256)；CA[11：0]：列位址(在此範例中，列的最大數字=212 =4096)；RA[11：0]：行位址(在此範例中，行的最大數字=218 =262144)。
參考圖11，表格定義針對裝置位址(TDA)、行位址(RA)、及列位址(CA)的編碼方式。在此範例中，裝置位址總共具有八位元，因此在此系統中可設置的裝置最大數字為28 =256。 然而，此裝置位址定義可使用另一串列位元組作適當的擴張。此外，行位址及列位址位元組以類似裝置位址格式的方式顯示。如先前之圖5B中表格所示，表格定義可選擇性地在順序上顛倒，從LSB開始。
圖12顯示具有類型相關定址之NAND快閃指令的範例編碼方式之一表格。在此表格中：注釋＊ 1：當“寫入裝置位址”指令在電源開啟或硬式重設後發布，目標DA應為00h。
注釋＊ 2：若相同的位置頁讀取指令在之前發布，可能不提供行及列位址位元組。
參考圖12，表格定義13個指令的每一個的編碼方式：頁讀取、隨即資料讀取、複製之頁讀取、複製之目標位址輸入、串列資料輸入、隨機資料輸入、頁程式化、塊刪除、讀取狀態、讀取ID、寫入組態暫存器、寫入裝置位址、及重設。 每一指令包含裝置類型(裝置TYPE)，根據圖5B的表格，其針對NAND快閃記憶體為“00h”。接著，每一指令包含裝置位址(目標DA)，其係指示為“有效”。裝置位址可識別任何裝置位址，以選擇串列互連中的特定裝置。若需要的話，裝置位址列可增加至更多位元組。接著，每一指令包含一指令定義。所顯示的指令定義類似傳統的NAND快閃記憶體指令定義。針對NAND快閃裝置的記憶體胞陣列塊中的特定行及列位置之選擇，表格中的第四列及第五列分別代表行位址及列位址。如表格所示，某些指令不包含行及/或列位址。
每一行跟列位址範圍的位元組數量可根據特定密度的記憶體陣列尺寸而改變。行位址及列位址可彼此交換。因此，列位址位元組可選擇性的為第一，而行位址位元組可跟隨列位址。這取決於特定記憶體晶片的設計偏好。最後一列針對“寫入”操作指令顯示輸入資料列定義，例如像是“串列資料輸入(80h)”、“隨機資料輸入(85h)”、及“寫入組態暫存器(A0h)”。 此輸入資料位元組可根據裝置規格而小至一位元組或大至N位元組。“讀取狀態(70h)”指令為必須，以使用相同串列鏈接埠SOP而檢驗每一裝置的狀態，否則每一裝置需要獨立的額外硬式接腳作為狀態指示。亦可改變為不同的十六進位制 定義。若互連裝置使用軟體產生的裝置數字而非硬式接腳組態，則使用“寫入裝置位制(39h)”指令。“重設(FFh)”指令可對每一所選裝置執行軟式重設功能。此軟式重設與使用連接至互連中每一裝置之“RST#”埠的“硬式重設”不同。
圖13顯示具有類型相關定址之NOR快閃指令的範例編碼方式之一表格。在此表格中：注釋＊ 1：當“寫入裝置位址”指令在電源開啟或硬式重設後發布，目標DA應為“00h”。
注釋＊ 2：若相同的位置讀取指令在之前發布，可能不提供行及列位址位元組。
圖13之表格與圖12之表格的格式類似。然而，可看出圖13之表格具有不同的12個指令組：讀取、寫入至緩衝器、程式化緩衝器至快閃(確認)、晶片刪除、區段刪除、程式化/刪除暫緩、程式化/刪除繼續、讀取狀態、讀取ID、寫入組態暫存器、寫入裝置位址、及重設。每一指令包含裝置類型(裝置TYPE)，根據圖5B的表格，其針對NOR快閃記憶體為“01h”。若互連裝置使用軟式產生的裝置數字而非硬式接腳組態，則使用“寫入DN項目(39h)指令”。如圖12的表格，“重設(FFh)”指令可對每一所選擇裝置執行軟式重設功能。此軟式重設不同於使用連接至互連中之每一裝置之“RST#”埠的 “硬式重設”。
圖14顯示以類型相關定址處理記憶體操作的方法。此程序顯示一般概念。特定的指令或操作流程圖可能於此範例不同。舉例來說，不包含讀取或寫入資料的操作不包含轉移資料。此外，若指令不包含行或列位址，則記憶體裝置不轉移行/列位址位元組。當串列信號流位元組經由互連中每一裝置的IPE、SIP、OPE或SOP而旁通，若旁通電路係設計為一個時脈等待時間，則有一個時脈週期等待時間的延遲。
參考圖14，根據接收記憶體指令的記憶體裝置，記憶體裝置比較由記憶體指令指示的裝置類型與由其類型暫存器所指示之其本身的裝置類型(步驟14-1)。記憶體指令係特定至由記憶體指令所指示的裝置類型。記憶體裝置決定記憶體指令之裝置類型是否符合其暫存器的裝置類型(步驟14-2)。在兩裝置類型間有一類型匹配的情況下(步驟14-2為是)，記憶體裝置更比較由記憶體指令所指示的裝置位址與由其裝置位址暫存器所指示之其本身的裝置位址(步驟14-3)。記憶體裝置決定記憶體指令之裝置位址是否符合其暫存器的裝置位址(步驟14-4)。在存在位址匹配的情況下(步驟14-4為是)，記憶體裝置執行指令(步驟14-5)。根據指令，這可包含處理由記憶體指令所指示之行及列位址的記憶體裝置，且也可包含處理接收作為記憶體指令之部分的資料。然而，若在裝置類型中不存在匹配(步驟14-2為否)，或裝置位址中不存在匹配 (步驟14-4為否)，則記憶體裝置不執行記憶體指令的內部處理，除了轉送記憶體指令至下一記憶體裝置(步驟14-6)。
為了進一步提供上述關於圖14之處理記憶體操作之程序的說明，以下將參考圖15A及15B而描述一時脈圖。
圖15A及15B顯示以類型相關定址處理記憶體操作之信號的時序。時脈圖顯示可能產生自圖3B之記憶體系統的範例信號，其具有一NOR類型快閃裝置84及三個互連的NAND類型快閃裝置85、86、...、及87。
針對由記憶體控制器所發布之NAND快閃裝置之頁讀取的記憶體指令為：
在記憶體指令中：TYPE(00h)識別“NAND快閃”裝置(參考圖5B)；TDA(01h)識別保留裝置位址“1”的裝置；CMD(00h)識別將被執行的操作為“頁讀取”；行/列位址(而非DATA)識別記憶體的行及列位址。
類似地，針對NOR快閃裝置之記憶體指令為：
參考圖3B、15A、及15B，NOR類型快閃裝置84為互連中的第一裝置(即最接近記憶體控制器50)。其具有唯一的類型加上裝置數字(或類型加上裝置識別，或類型加上裝置位址)為“NOR-0”。NAND類型快閃裝置85、86、...、及87串聯連接至NOR-0裝置84，具有唯一的裝置數字“NAND-0”、“NAND-1”、及“NAND-(n-1)”。在時脈圖頂部，有一標示為15-1之串列時脈(SCLK)的信號。接著，時脈圖包含分別標示為15-2、15-3、15-4、15-5之針對每一記憶體裝置84、85、86、...、及87的串列輸入(SIP)信號。接著，時脈圖包含分別標示為15-6、15-7、15-8、15-9之針對每一記憶體裝置84、85、86、...、及87的輸出致能(OPE)信號。接著，時脈圖包含標示為15-10之針對最後記憶體裝置87的輸出致能回音(OPEQ)信號。最後，時脈圖包含分別標示為15-11、15-12、15-13、15-14之針對每一記憶體裝置84、85、86、...、及87的串列輸出(SOP)信號。為了簡化起見，其他信號(像是IPE、CS#、RST#)並未顯示於時脈圖中。
時脈圖中，如15-15所標示，針對“裝置NAND-1而設定 的頁讀取指令”首先以裝置類型(TYPE=NAND)、目標裝置位址(DA=1)、指令(00h)、及行/列位址發布。此輸入信號的串列流透過接續的裝置而通過，且只有所選裝置(在此情況中為NAND-1)處理裝置內所給定的“頁讀取”指令。一般來說，NAND類型快閃記憶體花了更長的時間(一般為20微妙)在內部的“頁讀取操作”，其從NAND快閃胞轉移資料至資料暫存器塊。因此，記憶體控制器應等待20微妙。然而，記憶體控制器可存取NOR類型快閃裝置(NOR-0)，同時等待NAND-1的長頁讀取時間。因此，如15-16所指示，在“針對NAND-1設定的頁讀取指令”之後立刻發布“針對NOR-0設定的頁讀取指令”。NOR類型快閃記憶體具有非常快速的讀取存取時間，例如100ns，因此記憶體控制器可執行非常快速的操作，像是來自NOR-0的“需求分頁”。“需求分頁”為執行虛擬記憶體的簡單方法。
在使用需求分頁的系統中，作業系統只有在試圖存取時(即發生頁錯誤)複製一頁至實體記憶體。由此可知，程序開始執行，而無其在實體記憶體的頁，且許多頁錯誤將發生，直到多數之頁處理工作組設置於實體記憶體中。如15-17所指示，來自NOR-0的最終讀取資料輸出出現在NAND-2的SOP埠，其在4個時脈週期等待時間後直接地連接至控制器的SOP埠，因為連接的記憶體裝置之總數為4。在等待一段長時間後，記憶體控制器可存取NAND-1。此時，如15-18所指示，記憶體控制器發布“針對NAND-1設定的頁讀取指 令”，而無行/列位址位元組，且將OPE 15-6信號從邏輯“低”提高至邏輯“高”狀態，其致能NAND-1裝置中的輸出電路，接著來自NAND-1的讀取資料輸出開始透過串聯之SIP/SOP埠而向外串流，如圖15-19所示。在記憶體控制器的SOP埠上之最終資料輸出有4個時脈週期等待時間。
圖16A顯示使用作為圖3A-3E所示之記憶體裝置的另一範例記憶體裝置塊。圖16A所示之記憶體裝置140A類似圖4A所示的記憶體裝置140A。參考圖16A，位址增量運算器149執行操作，以回應在初始階段中來自裝置控制器/處理器142B之一請求。在此特定範例中，將被指派的裝置位址為由該裝置所增量的裝置位址。每一裝置執行圖6A所示的裝置位址指派方法。然而，圖6B所示的步驟6-10及6-11係顛倒，如圖16B所示。
參考圖3B、4A、16A及16B，接收寫入裝置位址操作之裝置決定所接收的裝置類型(“DTs”)是否符合暫存於裝置類型暫存器146中之其裝置類型(步驟16-8)。若有一裝置類型匹配(步驟16-8為是)或裝置類型匹配結果，則位址匹配決定器147決定目標裝置位址(TDA)(即“DTs”)是否符合暫存於裝置位址暫存器148中的裝置位址(DAr)(步驟16-9)。若有一裝置位址匹配(步驟16-9為是)或裝置位址匹配結果，則裝置位址匹配決定器147輸出位址匹配指示147M。接著，所接收的裝置位址(“DA”)由位址增量運算器149所增量(步驟 16-10)。所增量的位址(“DA+1”)係暫存於裝置位址暫存器148中(步驟16-11)，且所增量的裝置位址係傳送至下一裝置。若沒有裝置類型匹配(步驟16-8為否)或無裝置類型匹配結果，則將不會執行裝置位址指派或裝置位址增量。此外，若沒有裝置位址匹配(步驟16-9為否)或無裝置位址匹配結果，則將不會執行裝置位址指派或位址增量。
圖16C顯示由圖6A之裝置所執行之另一裝置位址指派操作。圖16C的步驟16-8及16-9與圖16B中的相同。若有一裝置類型匹配(步驟16-8為是)及一裝置位址匹配(步驟16-9為是)，則所接收的裝置位址(“DA”)由位址增量運算器149增量(步驟16-12)。所增量的位址(“DA+1”)係暫存於裝置位址暫存器148中(步驟16-13)，且所增量的裝置位址係傳送至下一裝置(步驟16-14)。
圖17顯示使用作為圖3F所示之記憶體裝置的另一範例記憶體裝置塊。圖17所示之記憶體裝置140B類似圖4A所示的記憶體裝置140A。參考圖17，位址增量運算器149執行操作，以回應在初始階段中來自裝置控制器/處理器142B之一請求。裝置140B執行與圖16B類似的操作。由位址增量運算器149所提供的增量裝置位址係暫存於裝置位址暫存器148中且傳輸至下一裝置。
圖18根據本發明另一實施例顯示兩通道的記憶體系 統。參考圖18，記憶體控制器150的第一通道透過串列鏈接而連接至記憶體裝置的第一串列互連組態151。類似地，記憶體控制器150的第二通道透過串列鏈接而連接至記憶體裝置的第二串列互連組態152。來自每一串列互連組態131之最後裝置的串列輸出(SOP)、輸入致能回音(IPEQ)、及輸出致能回音(OPEQ)係反饋至記憶體控制器150。
記憶體裝置151之第一串列互連組態的細節係顯示於圖19A。記憶體裝置152之第二串列互連組態的細節係顯示於圖19B。
參考圖19A，記憶體裝置151之第一串列互連組態包含串列互連之(n+1)個NOR快閃記憶體裝置160、161、162、...、及163。裝置160、161、162、...、及163分別具有NOR快閃記憶體核心160A、161A、162A、...、及163A。每一裝置160、161、162、...、及163具有保留其記憶體類型(NOR快閃)的暫存器60。在初始化操作中，分別指派裝置位址“NOR-0”、“NOR-1”、“NOR-2”、...、及“NOR-n”給裝置160、161、162、...、及163。所指派的裝置位址係保留於裝置的暫存器(圖未示)中。
參考圖19B，記憶體裝置152之第二串列互連組態包含串列互連之(n+1)個NAND快閃記憶體裝置170、171、172、...、及173。裝置170、171、172、...、及173分別具 有NAND快閃記憶體核心170A、171A、172A、...、及173A。 每一裝置170、171、172、...、及173具有保留其記憶體類型(NAND快閃)的暫存器60。在初始化操作中，分別指派裝置位址“NAND-0”、“NAND-1”、“NAND-2”、...、及“NAND-n”給裝置170、171、172、...、及173。所指派的裝置位址係保留於裝置的暫存器(圖未示)中。
或者，記憶體裝置151之第一串列互連組態可包含混合類型的裝置。此外，記憶體裝置152之第二串列互連組態可包含混合類型的裝置。
圖20A及20B顯示在圖16所示記憶體系統中所使用的其他特定範例記憶體裝置之示意圖。
參考圖20A，記憶體裝置151之第一串列互連組態包含具有記憶體核心210A、211A、212A、213A之(n+1)個記憶體裝置210、211、212、...、及213，其與圖3B範例相同。 在圖3B所示的特定範例中，第一記憶體裝置210具有NOR快閃記憶體核心210A，而第二、第三、...、及第(n+1)個記憶體裝置211、212、...、及213分別具有NAND快閃記憶體核心211A、212A、...、及213A。圖3C範例與圖3B範例不同，其使用有關類型的定址方式，即先前介紹的第一定址方式。類型加上位址係指示為“NOR-0”、“NAND-0”、“NAND-1”、...、及“NAND-(n-1)”，其假設有一個NOR裝置 及“n”個NAND裝置。
參考圖20B，記憶體裝置152之第二串列互連組態包含分別具有混合記憶體核心220A、221A、222A、...、及223A之複數個(n+1)記憶體裝置220、221、222、...、及223。第一記憶體裝置220具有SRAM記憶體核心220A，而第二記憶體裝置221具有NOR快閃記憶體核心221A。第三、...、及第(n+1)個記憶體裝置223分別具有NAND快閃記憶體核心222A、...、及223A。記憶體裝置係使用有關類型的定址方式而定址。類型加上位址係指示為“SRAM-0”、“NOR-0”、“NAND-0”、...、及“NAND-(n-2)”，其假設有一個SRAM裝置、一個NOR裝置、及“(n-1)”個NAND裝置。
在上述實施例中，一記憶體指令(如SIP的“寫入裝置位址”指令)與另一記憶體指令(如SIP_1的“寫入裝置位址”指令)並無重疊。在另一實施中，在連接至裝置的串列輸入中之記憶體指令可能會有重疊，如圖21所示。然而，一裝置的裝置位址(DATA)增量需要在其他裝置執行位址(DATA)增量前完成。
熟此技藝者將了解到，資料、資訊、或信號的傳輸係由單一位元或複數個位元執行。舉例來說，透過串列輸入SIP及串列輸出SOP的資料傳輸係由單一位元或由複數個位元(M位元)執行，如圖22所示，其中M為大於1的整數。介 面可包含單一I/O接腳或複數個I/O接腳。
圖23根據本發明另一實施例顯示一記憶體系統。圖23所示之記憶體系統包含複數個記憶體裝置351及記憶體控制器350的串列互連組態，用以控制裝置的操作。組態中的記憶體裝置細節係顯示於圖24。在所描述的範例中，組態包含(n+1)個記憶體裝置：裝置-0、裝置-1、裝置-2、...、及裝置-n。每一記憶體裝置具有複數個埠。在圖24的特定範例中，每一裝置為雙埠裝置。記憶體控制器350提供一重設信號“RST#”、晶片選擇信號“CS#”，及串列時脈信號“SCLK”至每一記憶體裝置的各別埠。
參考圖23及24，第一記憶體裝置(裝置-0)具有複數個資料輸入埠(SIP1、SIP2)、複數個資料輸出埠(SOP1、SOP2)、複數個控制輸入埠(IPE1、IPE2)、及複數個控制輸出埠(OPE1、OPE2)。資料及控制信號係從記憶體控制器350傳送至第一記憶體裝置。第二記憶體裝置(裝置-1)具有與裝置-0相同類型的埠，其中裝置-1連接至裝置-0。舉例來說，裝置-1接收來自裝置-0的資料及控制信號。組態中的最後記憶體裝置(裝置-n)在一預定等待時間後，向後提供資料及控制信號至記憶體控制器350。每一記憶體裝置輸出IPE1、IPE2、OPE1、及OPE2(即控制輸出埠)的一回音(IPEQ1、IPEQ2、OPEQ1、OPEQ2)至後續裝置。
圖25根據本發明另一實施例顯示一記憶體系統。圖25所示之記憶體系統包含一記憶體控制器450及複數個記憶體裝置451之串列互連組態。裝置的組態顯示於圖26中。每一記憶體裝置具有複數個埠。在圖26所示的特定範例中，每一裝置具有兩個埠裝置。記憶體控制器450提供對應埠之極性的複數個信號群組至裝置。在所述的範例中，重設信號“RST#1”、晶片選擇信號“CS#1”，及串列時脈信號“SCLK1”係提供至每一記憶體裝置的各別埠1。類似地，針對埠2，重設信號“RST#2”、晶片選擇信號“CS#2”，及串列時脈信號“SCLK2”係提供至每一記憶體裝置的各別埠。
在圖23-26所示的記憶體系統及裝置中，圖4A、16A、及16B所示的裝置可用於記憶體裝置的串列互連組態中。此外，圖4B及17所示的裝置可用於記憶體裝置的串列互連組態中。在此情況下，需要傳輸時脈信號SCLK，如圖3F所示，且每一裝置具有一時脈同步電路，用以針對下一裝置提供輸出回音時脈信號“SCLK_O”。
在上述的實施例中，為簡化起見，裝置元件及電路係彼此連接，如圖所示。在本發明的特定應用中，元件、電路等可直接地彼此連接。此外，若裝置或設備之操作需要的話，元件、電路等可透過其他元件、電路等而間接地彼此連接。 因此，在裝置或設備之實際組態中，元件及電路係直接或間接地彼此耦合或連接。
熟此技藝者將了解到，半導體裝置可實施為裝置。
本發明之上述實施例僅作為範例。熟此技藝者在不偏離本發明範疇下，可對特定實施例做出變更、修改、及變化，本發明範疇僅由後附之申請專利範圍所界定。
7-1~7-13‧‧‧信號
7-14‧‧‧第一寫入裝置位址操作
7-15‧‧‧第二寫入裝置位址操作
8-1~8-6‧‧‧信號
9-1~9-13‧‧‧信號
10‧‧‧控制器
11‧‧‧輸出介面
12‧‧‧輸入介面
13‧‧‧控制器操作電路
14‧‧‧介面
15-1~15-14‧‧‧信號
15-15、15-16、15-18‧‧‧頁讀取指令
15-17、15-19‧‧‧資料輸出
15-13‧‧‧類型讀取操作模式
21‧‧‧輸入介面
22‧‧‧輸出介面
23‧‧‧裝置操作電路
25‧‧‧暫存器
32-0、32-1、32-N‧‧‧記憶體
40、41、42、43、44、45‧‧‧記憶體系統
50A‧‧‧記憶體控制器
51、61‧‧‧重設埠
52、62‧‧‧晶片選擇埠
53、63‧‧‧串列時脈埠
54、67‧‧‧串列輸出
55、65‧‧‧輸入致能
56、66‧‧‧輸出致能
57、64‧‧‧串列輸入
58、68‧‧‧輸入致能回音
59、69‧‧‧輸出致能回音
60‧‧‧類型暫存器
80、81、82、83、84、85、86、87、88、89、90、91、92、93、94、95、96、97、98、99‧‧‧記憶體裝置
80A、81A、82A、83A、84A、85A、86A、87A、88A、89A、90A、91A、92A、93A、94A、95A、96A、97A、98A、99A‧‧‧記憶體核心
100‧‧‧控制器
101、104、108、112‧‧‧應用程式處理器
102、105‧‧‧NOR快閃記憶體
103、107、111、114‧‧‧揮發記憶體
106、110‧‧‧NAND快閃記憶體
109‧‧‧一次性可編程儲存器
113‧‧‧混合式NAND快閃記憶體
120‧‧‧暫存器塊
121‧‧‧電子可程式化熔絲陣列
122‧‧‧eFuse等級偵測邏輯單元
130‧‧‧控制器操作電路
140A、140B‧‧‧記憶體裝置
142A、142B‧‧‧裝置控制器/處理器
143‧‧‧裝置類型匹配決定器
144‧‧‧記憶體
146‧‧‧裝置類型暫存器
147‧‧‧位址匹配決定器
148‧‧‧裝置位址暫存器
149‧‧‧位址增量運算器
150‧‧‧記憶體控制器
151、152‧‧‧串列互連組態
160、161、162、163、170、171、172、173‧‧‧記憶體裝置
160A、161A、162A、163A、170A、171A、172A、173A‧‧‧記憶體核心
191‧‧‧時脈同步器
180、181、182、183‧‧‧記憶體裝置
210、211、212、213、220、221、222、223‧‧‧記憶體裝置
210A、211A、212A、213A、220A、221A、222A、223A‧‧‧記憶體核心
230‧‧‧裝置操作電路
250‧‧‧裝置類型暫存器
300-0、300-1、300-N‧‧‧裝置
320-0、320-1、320-N‧‧‧記憶體
350、450‧‧‧記憶體控制器
351、451‧‧‧串列互連組態
本發明之實施例將參考所附隨圖式而以範例方式描述，其中：圖1A、1B、1C、及1D為四個主要快閃記憶體架構的方塊圖；圖2A為根據本發明一實施例之一記憶體系統的方塊圖；圖2B為根據本發明一實施例之一記憶體系統的方塊圖；圖2C為描述顯示於圖2B中之該記憶體系統操作的流程圖；圖3A、3B、3C、3D、及3E為根據本發明實施例之特定範例記憶體系統的示意圖；圖3F為根據本發明實施例之另一範例記憶體系統的示意圖；圖3G為記憶體裝置之範例單一資料速率的時脈圖；圖3H為記憶體裝置之範例雙倍資料速率的時脈圖；圖4A為範例記憶體裝置之示意圖，其係使用作為顯示於圖3A、3B、3C、3D、及3E中的記憶體裝置；圖4B為範例記憶體裝置之示意圖，其係使用作為顯示 於圖3F中的記憶體裝置；圖5A為使用以識別一記憶體類型之範例暫存器塊的示意圖；圖5B為針對每一記憶體類型之範例編碼方式的表格；圖6A為以類型相關定址而指派裝置位址之方法的流程圖；圖6B為圖6A所示方法之裝置位址指派步驟之細節的流程圖；圖7A、7B、7C、及7D為以類型相關定址指派裝置位址的時脈圖；圖8為具有類型相關定址之範例輸入的時脈圖；圖9為透過兩個鄰近記憶體裝置而發信號之範例的時脈圖；圖10為針對具有類型相關定址之記憶體操作之範例預定格式的表格；圖11為針對類型相關定址的範例編碼方式之一表格；圖12為針對具有類型相關定址之NAND快閃指令的範例編碼方式之一表格；圖13為針對具有類型相關定址之NOR快閃指令的範例編碼方式之一表格；圖14為以類型相關定址而處理記憶體操作之方法的流程圖；圖15A及15B為以類型相關定址而處理記憶體操作之時脈圖； 圖16A為使用作為圖3A、3B、3C、3D、及3E所示之記憶體裝置的另一範例記憶體裝置塊的示意圖；圖16B為圖16A所示裝置進行之一裝置位址指派操作之流程圖；圖16C為圖16A所示裝置進行之另一裝置位址指派操作之流程圖；圖17為使用作為圖3F所示之記憶體裝置的另一範例記憶體裝置塊的示意圖；圖18根據本發明另一實施例顯示兩通道的記憶體系統圖19A及19B為用於圖18所示之記憶體系統中之特定範例記憶體裝置的示意圖圖20A及20B為用於圖18所示之記憶體系統中之特定範例記憶體裝置的示意圖；圖21為初始化記憶體系統之另一範例的時脈圖；圖22為根據本發明一實施例之另一範例記憶體系統的示意圖；圖23為根據本發明另一實施例之一記憶體系統的方塊圖；圖24用於圖23所示之記憶體系統中之特定範例記憶體裝置的示意圖；圖25為根據本發明另一實施例之一記憶體系統的方塊圖；以及圖26為用於圖25所示之記憶體系統中之特定範例記憶體裝置的示意圖。
41‧‧‧記憶體系統
50‧‧‧記憶體控制器
51、61‧‧‧重設埠
52、62‧‧‧晶片選擇埠
53、63‧‧‧串列時脈埠
54、67‧‧‧串列輸出
55、65‧‧‧輸入致能
56、66‧‧‧輸出致能
57、64‧‧‧串列輸入
58、68‧‧‧輸入致能回音
59、69‧‧‧輸出致能回音
60‧‧‧類型暫存器
80、81、82、83‧‧‧記憶體裝置
80A、81A、82A、83A‧‧‧記憶體

Claims (36)

  1. 一種用以在複數個混合類型之裝置的一串列互連組態中使用之半導體裝置，其中該複數個裝置係串列地互連，該半導體裝置包含：一輸入供接收一串列輸入，該串列輸入包含一裝置類型識別、一指令、及一裝置位址識別；一裝置類型保留器，用以保留一裝置類型；一位址保留器，用以保留一裝置位址，該指派的裝置位址指示該裝置之該位址；一第一比較器，比較該裝置類型識別與該裝置類型，以決定該裝置類型識別是否關連於該裝置類型，並提供一裝置類型比較結果；一第二比較器，比較該裝置位址識別與該裝置位址，以決定該裝置位址識別是否關連於該裝置位址，並提供一位址類型比較結果；以及一指令執行器，因應該裝置類型比較結果與該位址類型比較結果執行該指令。
  2. 如請求項1所述之半導體裝置，其中該第二比較器因應該裝置類型比較結果而執行該裝置位址識別與該裝置位址的比較。
  3. 如請求項2所述之半導體裝置，其中該第一比較器包含：一類型匹配決定器，用以決定該裝置類型識別是否符合該裝置類型保留器所保留之該裝置類型，並提供一 裝置類型匹配結果或一非裝置類型匹配結果作為該裝置類型比較結果；以及其中該第二比較器包含一位址匹配決定器，用以決定該裝置位址識別是否符合該位址保留器所保留之該裝置位址，並提供一裝置位址匹配結果或一非裝置位址匹配結果作為該裝置位址比較結果。
  4. 如請求項3所述之半導體裝置，其中該指令執行器包含一裝置控制器供：控制該裝置之操作，以回應該所接收的串列輸入；以及執行包含於該所接收串列輸入中之該指令，回應該裝置類型匹配結果及該位址匹配結果。
  5. 如請求項4所述之半導體裝置，其中該裝置控制器轉移該所接收串列輸入之該裝置類型識別、該指令、及該裝置位址識別至該串列互連組態之一下一裝置，以回應該非裝置類型匹配結果及該非裝置位址匹配結果之任何之一。
  6. 如請求項4所述之半導體裝置，其中：該裝置包含一記憶體；該串列輸入包含資料資訊，該資料資訊更包含關於 該記憶體之資訊資料；以及該裝置控制器根據該記憶體相關資訊資料而執行該指令以存取該記憶體，以回應該裝置類型匹配結果及該裝置位址匹配結果。
  7. 如請求項6所述之半導體裝置，其中該裝置控制器更轉移包含於該所接收串列輸入中之該裝置類型識別、該裝置位址識別、該指令、及該資料至該串列互連組態之一下一裝置，以回應該非裝置類型匹配結果及該非裝置位址匹配結果之任何之一。
  8. 如請求項6所述之半導體裝置，其中該記憶體包含以下任何一者：NAND快閃EEPROM、NOR快閃EEPROM、AND快閃EEPROM、DiNOR快閃EEPROM、串列快閃EEPROM、DRAM、SRAM、ROM、EPROM、FRAM、MRAM、及PCRAM。
  9. 一種記憶體系統，包含：複數個混合類型之裝置，該裝置係設置於一串列互連組態中，其中該裝置係串列地互連，每一該裝置包含：串列輸入及輸出連接，該串列輸入連接接收一串列輸入，該串列輸入包含一裝置類型識別、一指令、及一裝置位址識別；一裝置類型保留器，用以保留一裝置類型； 一位址保留器，用以保留一裝置位址，該指派的裝置位址指示該裝置之該位址；一第一比較器，比較該裝置類型識別與該裝置類型，以決定該裝置類型識別是否關連於該裝置類型，並提供一裝置類型比較結果；一第二比較器，比較該裝置位址識別與該裝置位址，以決定該裝置位址識別是否關連於該裝置位址，並提供一位址類型比較結果；以及一指令執行器，因應該裝置類型比較結果與該位址類型比較結果執行該指令；以及一串列輸出/輸入控制器，具有一串列輸出連接，以提供該串列輸入至該串列互連組態之一第一裝置之該串列輸入連接，該串列輸入透過該串列互連組態傳輸，該串列輸出/輸入控制器具有一串列輸入連接，用以自該串列互連組態之一最後裝置接收一串列輸出。
  10. 如請求項9所述之記憶體系統，其中該複數個裝置係設置於一串列互連組態中，該裝置之該類型係混合。
  11. 如請求項10所述之記憶體系統，其中該指令執行器包含一裝置控制器，用以控制該裝置之操作，以回應所接收之串列輸入。
  12. 如請求項11所述之記憶體系統，其中每一該裝置更包 含：一裝置位址指示器，用以指示將指派給該裝置之一裝置位址；以及一裝置類型指示器，用以指示該裝置之一裝置類型。
  13. 如請求項9所述之記憶體系統，其中該串列輸出/輸入控制器提供包含用以識別一目標裝置之裝置類型之該裝置類型識別、該指令、及用以識別一目標裝置位址之該裝置位址識別的該串列輸入至該裝置之該串列互連組態。
  14. 如請求項9所述之記憶體系統，其中該第一比較器包含：一類型匹配決定器，用以決定該所接收的裝置類型識別是否符合在該裝置類型保留器中所保留之該裝置類型，並提供一裝置類型匹配結果或一非裝置類型匹配結果作為該裝置類型比較結果；以及其中該第二比較器包含一位址匹配決定器，用以決定該所接收裝置位址識別是否符合該位址保留器所保留之該裝置位址，並提供一裝置位址匹配結果及一非裝置位址匹配結果作為該裝置位址比較結果。
  15. 如請求項14所述之記憶體系統，其中該裝置之該裝置控制器轉移該所接收串列輸入之該裝置類型識別、該指令、及該裝置位址識別至該串列互連組態之一下一裝置，以 回應該非裝置類型匹配結果及該非裝置位址匹配結果之任何之一。
  16. 如請求項9所述之記憶體系統，其中：該裝置包含一記憶體；包含於該串列輸入中之該資料資訊更包含關於該記憶體之資訊資料；以及該裝置控制器根據該記憶體相關資訊資料而執行該指令以存取該記憶體，以回應該裝置類型匹配結果及該裝置位址匹配結果。
  17. 如請求項16所述之記憶體系統，其中該裝置控制器更轉移該所接收串列輸入之該裝置類型識別、該指令、及該裝置位址識別至該串列互連組態之一下一裝置，以回應該非裝置類型匹配結果及該非裝置位址匹配結果之任何之一。
  18. 如請求項17所述之記憶體系統，其中該串列輸出/輸入控制器更包含：一時脈輸出連接，用以提供一串列時脈信號至該串列互連組態之每一該裝置，該串列輸入與該時脈信號同步而傳輸。
  19. 如請求項17所述之記憶體系統，其中： 每一該裝置更包含一時脈同步器；以及該串列輸出/輸入控制器更包含一時脈輸出連接，用以提供一時脈信號至該串列互連組態之該第一裝置，每一該裝置之該時脈同步器輸出與該輸入時脈信號同步之一輸出時脈信號，該輸出時脈信號係提供至該串列互連組態之該下一裝置，該串列輸入與該時脈信號同步而傳輸。
  20. 一種用以操作複數個混合類型之裝置的方法，該裝置係設置於一串列互連組態中，其中該裝置係串列地互連，該方法包含：提供一串列輸入至該串列互連組態之一第一裝置，該串列輸入透過該串列互連組態傳輸，該串列輸入包含一裝置類型識別、一指令、及一裝置位址識別；在每一裝置決定：該裝置類型識別是否關連於該裝置所保持之一裝置類型，並提供一裝置類型比較結果；該裝置位址識別是否關連於該裝置所保持之一裝置位址，並提供一位址類型比較結果；以及因應該裝置類型比較結果與該位址類型比較結果執行該指令。
  21. 如請求項20所述之方法，其中：決定該裝置類型識別是否關連於該所保留裝置類型 識別的步驟包含：在該所接收裝置類型識別符合該所保留裝置類型的情況中，提供一裝置類型匹配結果；以及在該所接收裝置類型識別不符合該所保留裝置類型的情況中，提供一非裝置類型匹配結果。
  22. 如請求項21所述之方法，其中：決定該裝置位址識別是否關連於該所保留裝置位址的步驟包含：在該所接收裝置位址識別符合該所保留裝置位址的情況中，提供一裝置位址匹配結果；以及在該所接收裝置位址識別不符合該所保留裝置位址的情況中，提供一非裝置位址匹配結果。
  23. 如請求項22所述之方法，更包含：執行該串列輸入之該所接收指令，以回應該裝置類型匹配結果及該裝置位址匹配結果。
  24. 如請求項21所述之方法，其中該所接收串列輸入之該裝置類型識別、該指令、及該裝置位址識別係轉移至該串列互連組態之一下一裝置，以回應該非裝置類型匹配結果及該非裝置位址匹配結果之任何之一。
  25. 如請求項21所述之方法，其中： 每一裝置包含一記憶體；包含於該串列輸入中之該資料資訊更包含關於該記憶體之資訊資料；以及每一裝置控制器根據該記憶體相關資訊資料而執行該指令以存取該記憶體，以回應該裝置類型匹配結果及該裝置位址匹配結果。
  26. 如請求項25所述之方法，其中該裝置控制器更轉移該所接收串列輸入之該裝置類型識別、該指令、及該裝置位址識別至該串列互連組態之一下一裝置，以回應非匹配決定結果。
  27. 一種用以操作複數個混合類型之裝置的設備，該裝置係設置於一串列互連組態中，其中該裝置係串列地互連，該設備包含：一控制器，用以提供一串列輸入至該串列互連組態之一第一裝置，該串列輸入透過該串列互連組態而傳輸，該串列輸入包含一裝置類型識別、一指令、及一裝置位址識別；每一裝置具有：一裝置類型保留器，用以保留一裝置類型；一位址保留器，用以保留一裝置位址，該指派的裝置位址指示該裝置之該位址；一第一比較器，比較該裝置類型識別與該裝置類型， 以決定該裝置類型識別是否關連於該裝置類型，並提供一裝置類型比較結果；以及一第二比較器，比較該裝置位址識別與該裝置位址，以決定該裝置位址識別是否關連於該裝置位址，並提供一位址類型比較結果。
  28. 如請求項27所述之設備，其中：每一該裝置具有串列輸入及輸出連接；以及該控制器具有連接至該第一裝置之該串列輸入連接之一串列輸出連接，以及連接至該串列互連組態之一最後裝置之該串列輸出連接之一串列輸入連接。
  29. 如請求項27所述之設備，其中該控制器包含：一串列輸出連接，用以提供該串列輸入至該串列互連組態之該裝置，該串列輸入包含第一及第二指令，該第二指令係接續該第一指令，該第一指令啟動一第一類型之至少一裝置處理該第一指令，該第二指令啟動一第二類型之至少一裝置處理該第二指令，由該第二類型之至少一裝置所進行之該第二指令之該處理在由該第一類型之至少一裝置所進行之該第一指令之該處理完成前完成。
  30. 如請求項29所述之設備，其中：該第一類型之該裝置為一NAND類型快閃記憶體裝 置；以及該第二類型之該裝置為一NOR類型快閃記憶體裝置。
  31. 一種用以操作複數個混合類型之裝置的方法，包含：指派裝置位址至複數個混合類型之裝置，該些裝置係設置於一串列互連組態中，其中該些裝置係串列地互連，每一裝置保持其個別的裝置類型；提供包含一裝置類型識別、一裝置位址識別、及一位址數字之一串列輸入至該串列互連組態之一第一裝置；透過該複數個混合類型之裝置傳輸該串列輸入，每一裝置具有串列輸入及輸出連接；以及根據一裝置類型比較結果及一裝置位址比較結果而存取該串列互連組態之一裝置，其中該裝置類型比較結果與該裝置位址比較結果係藉由分別比較個別裝置類型與該裝置類型識別以及比較個別裝置位址與該裝置位址識別。
  32. 如請求項31所述之方法，其中該指派步驟包含：建立位址於一類型之每一該裝置。
  33. 如請求項31所述之方法，其中該存取步驟包含：啟動一第一類型之至少一裝置處理一指令；以及 在該第一類型之該至少一裝置中之指令處理完成前啟動一第二類型之至少一裝置。
  34. 如請求項33所述之方法，其中該第一類型之該至少一裝置之該指令處理時間大於該第二類型之該至少一裝置之該指令處理時間。
  35. 如請求項34所述之方法，更包含：提供一連串第一及第二指令，該第二指令係接續該第一指令，其中：啟動該第一類型之該至少一裝置，以回應該第一指令；以及啟動該第二類型之該至少一裝置，以回應該第二指令，由該第二類型之至少一裝置進行之該第二指令之該處理在由該第一類型之至少一裝置進行之該第一指令之該處理完成前完成。
  36. 如請求項35所述之方法，其中：該第一類型之該裝置為一NAND類型快閃記憶體裝置；以及該第二類型之該裝置為一NOR類型快閃記憶體裝置。
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