TWI425362B - 對應不同記憶體之記憶體介面晶片及建立記憶體傳輸通道之方法 - Google Patents

Description

對應不同記憶體之記憶體介面晶片及建立記憶體傳輸通道之方法

本發明係關於一種記憶體介面晶片；特別是一種用於處理影像資料且可同時對應不同記憶體架構之記憶體介面晶片。

在資料處理技術之領域中，用以處理資料訊號之資料處理模組時常會因為用途的不同而使用具有不同架構之記憶體。舉例而言，在對影像訊號進行編/解碼處理時，資料處理模組通常會使用具有較高頻寬以及記憶密度之第二代雙倍資料率同步動態隨機存取記憶體(Double-Data-Rate Two Synchronous Dynamic Random Access Memory，一般稱為DDR2 SDRAM)來處理影像訊號。另一方面，在音訊處理時，資料處理模組較常使用雙倍數據率同步動態隨機存取記憶體(Double Data Rate Synchronous Dynamic Random Access Memory，一般稱為DDR SDRAM)，來處理聲音訊號。

由於具有不同架構及性能之記憶體具有相異之匯流排介面以及介面電壓。因此同時使用不同記憶體的資料處理模組將需要包含複數個類比前端(Analogue Front End)之資料傳輸介面來分別處理不同記憶體所傳輸而來的數位資料。然而，資料處理模組之資料傳輸介面將同樣因使用複數類比前端而使得該資料處理模組所占據之空間無法有效地進行縮減。此外，上述資料傳輸介面所使用之元件及內部結構也將因記憶體之介面電壓間的差異而有所不同。

記憶體在傳輸資料時所輸出之介面電壓將影響在目前消費性電子產品市場上。目前，DDR2 SDRAM已是該些消費性電子產品所使用之主流記憶體，其中包含使用不同介面電壓之普通DDR2 SDRAM以及低介面電壓DDR2 SDRAM，以供使用者根據訊號處理之需要來作選擇使用。

然而，普通DDR2 SDRAM以及低介面電壓DDR2 SDRAM之輸出介面電壓分別係為1.8伏特及1.2伏特；且對應普通DDR2 SDRAM以及低介面電壓DDR2 SDRAM之類比前端所使用之元件亦有所不同，因此兩者不適用於同時接受相異之介面電壓。

舉例而言，對應普通DDR2 SDRAM以及低介面電壓DDR2 SDRAM之類比前端可分別為厚氧化層元件及薄氧化層元件。當使用厚氧化層元件之類比前端用於支援低介面電壓DDR2 SDRAM時，該記憶體之低介面電壓(低於1.8伏特)將限制厚氧化層元件之輸出頻寬以及類比前端之整體資料傳輸速率。此外，當使用薄氧化層元件之類比前端用於支援普通DDR2 SDRAM時，該記憶體較高之介面電壓將破壞薄氧化層元件並使該類比前端無法正常運作。

由此可見，如何在使用具有不同頻寬及介面電壓記憶體之同時維持類比前端之整體資料傳輸速率，實是目前資料傳輸技術領域之重要課題之一。

本發明之發明目的在於提供一種可對應具不同架構記憶體之記憶體介面晶片及建立記憶體傳輸通道之方法，讓資料處理系統可以根據設計使用具有不同架構之記憶體。

本發明之另一目的在於提供一種記憶體介面晶片及建立記憶體傳輸通道之方法，用以接收並傳輸具有不同資料傳輸頻寬之記憶體所傳來的資料。

本發明之另一目的在於提供一種記憶體介面晶片及建立記憶體傳輸通道之方法，用以接收並傳輸採用不同介面電壓之記憶體所傳來的資料。

本發明記憶體介面晶片包含資料輸出單元及控制模組，其中資料輸出單元可選擇性連接具有不同記憶體架構之第一記憶體或第二記憶體。資料輸出單元包含第一輸出通道及第二輸出通道，其中控制模組係於資料輸出單元連接第一記憶體時實質上關閉第二輸出通道或在資料輸出單元連接第二記憶體時實質上關閉第一輸出通道。

控制模組透過第一匯流排和第二匯流排將信號傳輸至資料輸出單元並根據資料輸出單元所連接之記憶體種類及介面電壓位準決定不同的輸出通道。控制模組可於資料輸出單元傳送第一介面電壓時關閉第二輸出通道或在傳送第二介面電壓時關閉第一輸出通道。如此一來，控制模組可根據資料輸出單元所輸出的介面電壓位準選擇最適合的輸出通道來處理該介面電壓。

此外，本發明記憶體介面晶片進一步包含資料接收單元，用以自第一記憶體或第二記憶體接收資料訊號。資料接收單元包含第一接收通道及第二接收通道，其中控制模組將在資料接收單元連接第一記憶體時實質上關閉第二接收通道或在資料輸出單元連接第二記憶體時實質上關閉第一接收通道。

如同上述資料輸出單元一般，控制模組可經由資料接收單元所輸出之電壓位準做出選擇。控制模組可於接收第一介面電壓時關閉資料輸出單元之第二接收通道或於接收第二介面電壓時關閉資料輸出單元之第一接收通道。如此一來，控制模組可根據資料接收單元所收到介面電壓之位準來選擇最適合的接收通道來處理該介面電壓。

本發明係關於一種記憶體介面晶片；較佳是一種用於處理影像資料且對應不同架構記憶體之記憶體介面晶片。記憶體介面晶片連接於一個數位訊號源以接收數位資料訊號，並在處理該數位資料訊號後將其傳輸至資料處理系統(例如數位相機或個人電腦)。記憶體介面晶片包含複數輸出通道，分別對應具有不同記憶體架構及使用不同介面電壓之記憶體(例如DDR SDRAM及DDR2 SDRAM)。記憶體介面晶片可根據記憶體之架構及介面電壓選擇性關閉該些輸出通道至少其中之一。

圖1A所示係為一種影像處理系統100之方塊圖。如圖1A所示，影像處理系統100包含影像感測裝置110、本發明之記憶體介面晶片200、第一記憶體600以及數位訊號處理器700。在本實施例中影像感測裝置110較佳包含用以接受影像光線之鏡頭(未繪示)並根據鏡頭所接收到之影像光線產生複數對應之類比畫素訊號A，其中該些類比畫素訊號A代表著鏡頭所接收到影像之亮度及色度等資料。本實施例之影像感測裝置110係為CMOS(互補式金屬氧化層半導體)感測器，但不限於此；在不同實施例中，影像感測裝置110亦可包含CCD電荷耦合裝置或其他可根據影像光線產生對應類比訊號之光學電子裝置。

如圖1A所示，本發明之記憶體介面晶片200連接影像感測裝置110並接收類比畫素訊號A。本實施例之記憶體介面晶片200較佳包含類比數位轉換器210、資料輸出單元220及控制模組230。類比數位轉換器210將上述影像感測裝置110所產生之類比畫素訊號A轉換成一個數位畫素訊號B並透過控制模組230將數位畫素訊號B所包含的資料寫入第一記憶體600。

在圖1A所示之實施例中，第一匯流排271和第二匯流排272分別係為16位元資料介面(16-Bit Data Interface)；換言之，第一匯流排271和第二匯流排272分別具有16條接口(Pin)。

在圖1A所示之實施例中，第一記憶體600係為DDR2 SDRAM，因此第一匯流排271之每一接口用400MHZ之時鐘速率(Clock Rate)來和第一記憶體600進行資料傳輸。如此一來，第一匯流排271將以16 X 400M X 2=12.8 Gbits=1.6GByte/s之速率與第一記憶體600進行資料存取。換言之，第一匯流排271接口之資料傳輸速率係為800Mbit/s。

此外，本實施例之第二匯流排272則是用以傳輸第一記憶體600之定址資料，其中第二匯流排272可以低於上述第一匯流排271之資料傳輸速率進行資料傳輸。

在較佳實施例中，當第一記憶體600係為DDR SDRAM(雙倍數據率同步動態隨機存取記憶體)時，第一匯流排271及第二匯流排272將同時用於與第一記憶體600間之資料傳輸。此時，第一匯流排271及第二匯流排272將以200MHz之時鐘速率(Clock Rate)來和第一記憶體600進行資料傳輸。如此一來，第一匯流排271及第二匯流排272將以32 X 200Mbtis X 2=12.8 Gbits=1.6GByte/s之速率與第一記憶體600進行資料傳輸。換言之，各個第一匯流排271接口及第二匯流排272接口之資料傳輸速率係為400Mbit/s。

控制模組230會在收到數位畫素訊號B將其傳輸至數位訊號處理器700作進一步之訊號處理並透過第一匯流排271及第二匯流排272將數位訊號處理器700所產生之資料傳輸至資料輸出單元220，以供資料輸出單元220在調整電壓位準後對記憶體600做存取。在圖1A所示之實施例中，第一記憶體600係為輸出第一介面電壓是1.8伏特之DDR2 SDRAM(第二代雙倍資料率同步動態隨機存取記憶體)，但不限於此；在不同實施例中，第一記憶體600亦可是輸出介面電壓是2.5伏特之DDR SDRAM(雙倍數據率同步動態隨機存取記憶體)。

在圖1A所述之實施例中，本發明之記憶體介面晶片200較佳係用於如數位相機等影像處理系統100，以處理不同記憶體與數位訊號處理器700之間的數位訊號，但不限於此；在不同實施例中，本發明記憶體介面晶片200亦可用於個人電腦、手機或其他可能會使用不同記憶體之電子裝置中。

此外，在圖1A所示之實施例中，控制模組230係為影像感測裝置110、第一記憶體600、數位訊號處理器700以及記憶體介面晶片200之模組間訊號傳輸之中樞，但不限於此；在圖1B所示之實施例中，類比數位轉換器210可直接連接數位訊號處理器700並將數位畫素訊號B直接傳輸至數位訊號處理器700以供處理。

圖2所示係為圖1A所示記憶體介面晶片200內部所包含資料輸出單元220之間連接示意圖。如圖2所示，資料輸出單元220較佳包含反相器240、且邏輯閘250(AND Gate)、或邏輯閘260(OR Gate)、第一輸出通道300、第二輸出通道350、第三輸出通道400、第四輸出通道450、第一後驅動器500以及第二後驅動器510。

此外，在圖2所示之實施例中，且邏輯閘250輸入端的其中之一係接受控制模組230控制第一匯流排271所輸出之致能控制訊號WE。或邏輯閘260輸入端的其中之一則是接受經反相器240處理輸出致能控制訊號WE之反相對應訊號。

如圖2所示，第一後驅動器500較佳為一個PMOS電晶體，其中第一後驅動器500之源極連接著電壓源端Vp。此外，第一後驅動器500之閘極同時電性連接第一輸出通道300及第二輸出通道350，以根據第一輸出通道300或第二輸出通道350之輸出訊號選擇性開啟或關閉。

另一方面，第二後驅動器510係較佳係為NMOS電晶體，其中第二後驅動器510之源極電性連接著地端。此外，第二後驅動器510之閘極電性連接第三輸出通道400及第四輸出通道450，以根據第三輸出通道400或第四輸出通道450所輸出之訊號選擇性開啟或導通。此外，資料輸出單元220之輸出端係位於第一後驅動器500之汲極和第二後驅動器510之汲極之連接處。

如圖2所示，第一輸出通道300包含第一位準偏移器310及第一前驅動器320。且邏輯閘250將根據輸入端之電壓選擇性輸出高位準或低位準之訊號至第一位準偏移器310，以供該第一位準偏移器310將高位準訊號轉換成電壓更高之訊號至第一前驅動器320。第一前驅動器320則是將輸出位準相異於且邏輯閘250輸出電壓之第一資料訊號C至第一後驅動器500之閘極。

此外，第一前驅動器320係電性連接於控制模組230，其中控制模組230將根據圖1A中記憶體介面晶片200所連接記憶體之架構或該記憶體之輸出介面電壓等條件其中之一選擇性使第一前驅動器320導通或進入高輸出阻抗狀態。換言之，控制模組230可根據記憶體之架構或其他條件選擇性使第一輸出通道300導通或實質上關閉第一輸出通道300，但不限於此；在不同實施例中，記憶體介面晶片200亦可在確認連接第一記憶體600後透過資料輸出單元220內部所包含之韌體(Firmware)直接控制第一前驅動器320保持在導通狀態。

如圖2所示，本實施例之第二輸出通道350包含第二前驅動器360及第一通道開關370。且邏輯閘250將根據輸入端之電壓選擇性輸出高位準或低位準之且邏輯閘250之電壓至第二前驅動器360。第二前驅動器360可透過導通之第一通道開關370輸出位準相異於且邏輯閘250之電壓之第二資料訊號D至第一後驅動器500。

此外，第二前驅動器360及第一通道開關370係連接於控制模組230。控制模組230將根據記憶體介面晶片200所連接記憶體之輸出介面電壓或其它條件選擇性使第二前驅動器360導通或進入高輸出阻抗狀態，但不限於此；在不同實施例中，記憶體介面晶片200亦可在確認連接第一記憶體600後透過資料輸出單元220內部所包含之韌體(Firmware)直接控制第二前驅動器360保持在高輸出阻抗狀態。

在圖2所述之實施例中，第一匯流排271將輸出資料傳輸至且邏輯閘250以及或邏輯閘260，其中控制模組230將控制第二前驅動器360進入高輸出阻抗狀態並同時關閉第一通道開關370。換言之，控制模組230將於關閉第二傳輸通道350之資料傳輸。

在本實施例中，第二前驅動器360所使用之電晶體係為不耐1.8伏特以上電壓之薄氧化層電晶體，其中上述薄氧化層電晶體可能因輸入訊號電壓過高而使通過薄氧化層電晶體之電流激增並同時破壞薄氧化層電晶體之結構。因此控制模組230藉由上述關閉第二傳輸通道350所包含元件之動作以避免該些元件因電壓過高而受損以及影響到記憶體介面晶片200整體之運作。然而，在不同實施例中，第二前驅動器360所使用之電晶體亦可使用其他用以處理1.8伏特以下之材料所製成。

在此請參照圖2所示之第三輸出通道400及第四輸出通道450，其中第三輸出通道400包含第二位準偏移器410及第三前驅動器420。或邏輯閘260將根據輸入端之電壓輸出高位準或低位準之電壓至第二位準偏移器410，以供第二位準偏移器410在提高該電壓之位準後將其傳輸至第三前驅動器420。第三前驅動器420則是將輸出位準相異於且邏輯閘250輸出電壓之第三資料訊號E至第二後驅動器510。

圖2所示之第三前驅動器420係電性連接於控制模組230，其中控制模組230將根據記憶體介面晶片200所連接記憶體之輸出介面電壓或其它條件選擇性使第三前驅動器420導通或進入高輸出阻抗狀態。換言之，控制模組230可根據記憶體介面晶片200所連接記憶體之輸出介面電壓或其它條件選擇性使第三輸出通道400導通或實質上關閉第三輸出通道400，但不限於此；在不同實施例中，記憶體介面晶片200亦可在確認連接第一記憶體600後透過資料輸出單元220內部所包含之韌體(Firmware)直接控制第三前驅動器420保持在導通狀態。

如圖2所示，第四輸出通道450包含第四前驅動器460及第二通道開關470。或邏輯閘260將根據輸入端之電壓選擇性輸出高位準或低位準之電壓至第四前驅動器460。在第二通道開關470導通之情況下，第四前驅動器460則可透過第二通道開關470輸出位準相異於或邏輯閘260輸出電壓之第四資料訊號F至第二後驅動器510。

第四前驅動器460及第二通道開關470係同時連接於控制模組230，其中控制模組230將根據記憶體介面晶片200所連接記憶體之輸出介面電壓或其它條件選擇性使第四前驅動器460導通或進入高輸出阻抗狀態。另一方面，控制模組230將根據記憶體介面晶片200所連接記憶體之輸出介面電壓或其它條件選擇性開啟或關閉第二通道開關470。換言之，控制模組230可根據記憶體介面晶片200所連接記憶體之架構或輸出介面電壓選擇性導通或關閉第四輸出通道450，但不限於此；在不同實施例中，記憶體介面晶片200亦可在確認連接第一記憶體600後透過資料輸出單元220內部所包含之韌體(Firmware)直接控制第四前驅動器460保持在高輸出阻抗狀態。

在圖2所述之實施例中，第四前驅動器460所使用之電晶體係為電壓耐性較低之薄氧化層電晶體。因此較易因1.8伏特以上電壓而受損。為此，控制模組230在接受1.8伏特之第一介面電壓G後將關閉第二通道開關470，以避免第四前驅動器460之元件因接受1.8伏特之電壓而受損以及影響到記憶體晶片整體之運作。

由於第一記憶體600係為輸出介面電壓是1.8伏特之DDR2 SDRAM，因此控制模組230將於確認第一記憶體600所對應之介面電壓位準後關閉第二傳輸通道350及第四傳輸通道450。如此一來，第一後驅動器500及第二後驅動器510將分別自導通之第一傳輸通道300及第三傳輸通道400接收訊號並選擇性開啟或關閉。由於資料輸出單元220之訊號輸出端係位於第一後驅動器500之汲極和第二後驅動器510之汲極之連接處，因此當第一匯流排271輸出係為高位準時(或稱1)時，資料輸出單元220之輸出端的電壓亦將處於高位準(或稱1)或實質上等於電壓源端之電壓。另一方面，當第一匯流排271輸出係為低位準時(或稱0)時，輸出端之電壓亦將處於低位準(或稱0)或接近地端。

圖3所示係為圖1A所示影像處理系統100之變化實施例。如圖3所示，本實施例之影像處理系統100以輸出第二介面電壓H之第二記憶體610來代替圖1A所示之第一記憶體600。此外，上述第二記憶體610較佳為輸出第二介面電壓H較佳係為1.2伏特之低功耗DDR2 SDRAM(Low Power Double-Data-Rate Two Synchronous Dynamic Random Access Memory)，但不限於此；在不同實施例中，第二記憶體610亦可是其他輸出第二介面電壓H低於1.8伏特之電子資料記憶體。

圖4所示係為圖3所示記憶體介面晶片200內部所包含資料輸出單元220之示意圖。圖4及圖2所示資料輸出單元220之結構以及使用之元件實質上相等，故在此不對資料輸出單元220之結構及元件作進一步的說明。然而，本實施例之資料輸出單元220係傳輸1.2伏特之第二介面電壓至第二記憶體610，而第一傳輸通道300及第三傳輸通道400所包含之電晶體係用厚氧化層材料所製成。因此1.2伏特之第二介面電壓H將不足以驅動第一傳輸通道300及第三傳輸通道400之元件。亦因此上述傳輸通道之輸出頻寬將受到很大的限制。然而，在不同實施例中，第一傳輸通道300及第三傳輸通道400之中所包含的元件亦可用其他較佳用以處理1.2伏特以上電訊號之材料所製成。

為此，圖4所示之控制模組230將控制第二輸出通道350之第二前驅動器360及第一通道開關370進入導通狀態以處理1.2伏特之電訊號。控制模組230也將同時控制第四輸出通道450之第四前驅動器460及第二通道開關470進入導通狀態來處理1.2伏特之電訊號。

如此一來，當第一匯流排271輸出係位於高位準時(或稱1)時，資料輸出單元220之輸出端的電壓亦將處於高位準(或稱1)或實質上等於電壓源端之電壓。另一方面，當第一匯流排271輸出係為低位準時(或稱0)時，輸出端之電壓亦將處於低位準(或稱0)或接近地端。

在圖1A至圖4所示之實施例中，控制模組230同時包含第一驅動軟體及第二驅動軟體，分別作為驅動第一記憶體600及第二記憶體610之依據。在圖1A至圖4所示之實施例中，當記憶體介面晶片200連接第一記憶體600或當控制模組230測得記憶體所輸出之介面電壓大於1.8伏特時，控制模組230將根據第一驅動軟體來導通資料輸出單元220之第一傳輸通道300及第三傳輸通道400並藉此控制該些傳輸通道處理大於1.8伏特之電訊號。如上所述，在本發明之不同實施例中，記憶體介面晶片200亦可使用資料輸出單元220所包含之韌體直接控制第一傳輸通道300及第三傳輸通道400進入導通狀態並控制第二傳輸通道350及第四傳輸通道450進入高阻抗狀態。

另一方面，當記憶體介面晶片200連接第二記憶體610或當控制模組230測得介面電壓小於1.8伏特時，控制模組230將根據第二驅動軟體來導通資料輸出單元220之第二傳輸通道350及第四傳輸通道450並藉此控制小於1.8伏特之電訊號。

此外，在圖1A至圖4之實施例中，控制模組230係以1.8伏特作為控制資料輸出單元220中傳輸通道之電壓位準依據，但不限於此；在不同實施例中，控制模組230亦可以2.5伏特或其他合適的電壓來作為控制資料輸出單元220之電壓位準依據。

在上述實施例中，第一記憶體600係為資料傳輸量和運作頻率皆大於第二記憶體610之DDR2 SDRAM。換言之，第一記憶體600之資料傳輸量和運作頻率較佳大於第二記憶體610之資料量及運作頻率，但不限於此；在不同實施例中，第一記憶體600亦可因使用規格或架構之不同而具有不同介面電壓並具有小於第二記憶體610之資料傳輸量和運作頻率。

此外，在上述實施例中，控制模組230係根據記憶體之介面電壓來選擇性關閉第一輸出通道300及第三輸出通道400或關閉第二輸出通道350及第四輸出通道450，但不限於此；在不同實施例中，控制模組230亦可監測記憶體之資料傳輸量或運作頻率來選擇性關閉傳輸通道。

圖5A係為圖2所示第一前驅動器320之內部電路較佳實施例。第一前驅動器320包含厚氧化PMOS電晶體322a、322b、厚氧化NMOS電晶體362a、362b及開關S1、S2，其中本實施例之開關S1、S2較佳係為厚氧化互補式金屬氧化層半導體開關(CMOS Switch)。

開關S1及S2係為自圖2所示之控制模組230接受訊號。此外，控制模組230輸出兩個相位相異之第一控制訊號Va及第二控制訊號Vb至厚氧化PMOS電晶體321a,321b及厚氧化NMOS電晶體322a,322b以及開關S1及S2。在本實施例中，當輸入第一前驅動器320之訊號係為低位準時，第一前驅動器320之輸出訊號具有高位準；另一方面，當輸入第一前驅動器320之訊號係為高位準時，第一前驅動器320之輸出訊號具有低位準。

圖2所示第三前驅動器420之內部電路及運作方式較佳相同於圖5A所示之第一前驅動器320，故在此不加贅述。此外，在不同實施例中，第一前驅動器320及第三前驅動器420亦可使用其他電子元件或具有其他架構，以處理高於1.8伏特之電壓。

另一方面，圖5B係為圖2所示第二前驅動器360之內部電路較佳實施例。如圖5B所示，第二前驅動器360包含薄氧化PMOS電晶體361a、361b、薄氧化NMOS電晶體362a、362b及開關S3、S4，其中開關S3、S4較佳係為薄氧化互補式金屬氧化層半導體開關(CMOS Switch)。控制模組230同時輸出兩個相位相異之第一控制訊號Va及第二控制訊號Vb至薄氧化PMOS電晶體361a、361b及薄氧化NMOS電晶體362a、362b以及開關S3及S4。如此一來，當輸入第二前驅動器360之訊號係為低位準時，第二前驅動器360之輸出訊號具有高位準；另一方面，當輸入第二前驅動器360之訊號係為高位準時，第二前驅動器360之輸出訊號具有低位準。

圖2所示第四前驅動器460之內部電路及運作方式實質上相同於圖5B所示之第四前驅動器460，故在此不加贅述。此外，在不同實施例中，第二前驅動器360及第四前驅動器460亦可使用其他電子元件或具有其他架構，以處理低於1.8伏特之電壓。

圖6所示係為圖1A所示記憶體介面晶片200內部所包含資料接收單元900之較佳實施例示意圖。本實施例之資料接收單元900包含開關S1,S2,S3,S4、第一比較器910、第二比較器920、第一反相器930、第二反相器940以及緩衝器950。如圖6所示，第一比較器910及第二比較器920之非反相輸入端被參考電壓Vref保持於高位準狀態；如此一來，第一比較器910及第二比較器920之運作方式實質上接近市面上所熟知的差動比較器，故在此不加贅述。

此外，本實施例之第一比較器910及第二比較器920分別係由厚氧化材料及薄氧化材料所製成。如此一來，第一比較器910較適合用於處理1.8伏特以上之電訊號而第二比較器920較適合用於處理1.8伏特以下之電訊號。

在圖6所示之實施例中，該些開關S1,S2,S3,S4同時連接控制模組230並根據控制模組230的指示選擇性開啟或關閉。

當本實施例之資料接收單元900連接圖1A所示之第一記憶體600並接受電壓高於1.8伏特之數位資料時，控制模組230將開啟開關S2、S4並同時關閉開關S1、S3以使其導通。如此一來，自第一記憶體600而來的數位資料將在通過開關S1、S3、第一比較器910及第一反相器930之後被緩衝器950所接收並最終透過緩衝器950、第一匯流排271以及第二匯流排272傳輸至數位訊號處理器700以供處理。

另一方面，當本實施例之資料接收單元900連接圖3所示之第二記憶體610並接受電壓低於1.8伏特之數位資料時，控制模組230將開啟開關S1、S3並關閉開關S2、S4以使其導通。如此一來，第二記憶體610輸入之低電壓數位資料將通過開關S2、S4、第二比較器920及第二反相器940並在被緩衝器950暫存後透過第一匯流排271或第二匯流排272傳輸至數位訊號處理器700。

由此可見，圖6所示之控制模組230可根據記憶體610之介面電壓位準選擇最合適之傳輸通道並將其他傳輸通道關閉。如此一來，控制模組230既可保護資料接收單元900也可確保訊號傳輸之速率。然而，在其他實施例中，記憶體介面晶片200亦可在確認連接於第一記憶體600後透過資料輸出單元220內部所包含之韌體(Firmware)將開關S1、S3維持在關閉狀態並將圖7所示係為本發明影像處理系統用以建立記憶體傳輸通道之方法的流程圖。如圖7所示，本方法包含步驟S1000，提供具有第一輸出通道及第二輸出通道之記憶體介面晶片。第一輸出通道及第二輸出通道分別係用於傳輸電壓位準不相同之數位訊號。在本實施例中，第一輸出通道及第二輸出通道分別係用於輸出高於1.8伏特以及低於1.8伏特之訊號，但不限於此；在不同實施例中，第一輸出通道及第二輸出通道亦可以其他電壓作為分界點。

本方法進一步包含步驟S1010，自訊號源接收依資料訊號並將其輸入記憶體介面晶片。本實施例之訊號源係為CMOS(互補式金屬氧化層半導體)影像感測器，但不限於此；在不同實施例中，訊號源亦可包含CCD電荷耦合裝置或其他可根據影像光線產生對應類比訊號之光學電子裝置。

在本實施例中，建立記憶體傳輸通道之方法包含步驟S1020，包含將記憶體介面晶片訊號連接第一記憶體及第二記憶體其中之一。本實施例之記憶體介面晶片包含第一匯流排及第二匯流排，用以連接第一記憶體及第二記憶體其中之一以供記憶體介面晶片將上述訊號源所傳來的資料傳輸至第一記憶體及第二記憶體其中之一。在本實施例中，第一匯流排和第二匯流排分別係為16位元資料介面(16-Bit Data Interface)；換言之，第一匯流排和第二匯流排分別具有16條接口(Pin)。

上述第一匯流排及第二匯流排之用途可根據記憶體來做改變。當記憶體係為DDR SDRAM(雙倍數據率同步動態隨機存取記憶體)時，第一匯流排及第二匯流排將同時用於接受自記憶體所傳輸而來之數位資料。然而，當記憶體係為DDR2 SDRAM時，第一匯流排及第二匯流排則是分別用以傳輸數位資料以及記憶體之定址資料。

此外，記憶體介面晶片訊號可選擇性連接具有不同記憶體架構之第一記憶體和第二記憶體，其中第一記憶體及第二記憶體且分別對應上述第一輸出通道及第二輸出通道。在本實施例中，第一記憶體及第二記憶體分別係為輸出介面電壓不同之普通DDR2 SDRAM和低功耗DDR2 SDRAM，但不限於此。

此外，建立記憶體傳輸通道之方法包含步驟S1030，根據記憶體介面晶片所連接之記憶體關閉第一輸出通道及第二輸出通道其中之一並控制另一傳送通道根據資料訊號產生資料電壓。此外，建立記憶體傳輸通道之方法將於調整資料電壓之位準後將其傳輸至外界之作進一步之訊號處理來作進一步之訊號處理。

在步驟S1030中，當記憶體介面晶片連接第一記憶體時，記憶體介面晶片將同時控制第二輸出通道之第二前驅動器進入高輸出阻抗狀態並關閉第一輸出通道之通道開關以使第一傳輸通道導通。另一方面，當記憶體介面晶片連接第二記憶體時，記憶體介面晶片將控制第一前驅動器進入高輸出阻抗狀態並關閉第二輸出通道之通道開關以使第二傳輸通道導通。

此外，在圖7所示之實施例中，記憶體介面晶片包含第一驅動軟體及第二驅動軟體，分別用來作為驅動不同記憶體之根據。在本實施例中，當記憶體之輸出介面電壓大於1.8伏特時，記憶體介面晶片將根據第一驅動軟體來控制第一傳輸通道以處理大於1.8伏特之電訊號。另一方面，當記憶體之輸出介面電壓小於1.8伏特時，記憶體介面晶片將根據第二驅動軟體將來控制第二傳輸通道以處理小於1.8伏特之電訊號。

雖然前述的描述及圖示已揭示本發明之較佳實施例，必須瞭解到各種增添、許多修改和取代可能使用於本發明較佳實施例，而不會脫離如所附申請專利範圍所界定的本發明原理之精神及範圍。熟悉該技藝者將可體會本發明可能使用於很多形式、結構、佈置、比例、材料、元件和組件的修改。因此，本文於此所揭示的實施例於所有觀點，應被視為用以說明本發明，而非用以限制本發明。本發明的範圍應由後附申請專利範圍所界定，並涵蓋其合法均等物，並不限於先前的描述。

100．．．影像處理系統

110．．．影像感測裝置

200．．．記憶體介面晶片

210．．．類比數位轉換器

220．．．資料輸出單元

230．．．控制模組

240‧‧‧反相器

250‧‧‧且邏輯閘

260‧‧‧或邏輯閘

271‧‧‧第一匯流排

272‧‧‧第二匯流排

300‧‧‧第一輸出通道

310‧‧‧第一位準偏移器

320‧‧‧第一前驅動器

321a,321b‧‧‧厚氧化PMOS電晶體

322a,322b‧‧‧厚氧化NMOS電晶體

350‧‧‧第二輸出通道

360‧‧‧第二前驅動器

361a,361b‧‧‧薄氧化PMOS電晶體

362a,362b‧‧‧薄氧化NMOS電晶體

370‧‧‧第一通道開關

400‧‧‧第三輸出通道

410‧‧‧第二位準偏移器

420‧‧‧第三前驅動器

450‧‧‧第四輸出通道

460‧‧‧第四前驅動器

470‧‧‧第二通道開關

500‧‧‧第一後驅動器

510‧‧‧第二後驅動器

600‧‧‧第一記憶體

610‧‧‧第二記憶體

700‧‧‧數位訊號處理器

900‧‧‧資料接收單元

910‧‧‧第一比較器

920‧‧‧第二比較器

930‧‧‧第一反相器

940‧‧‧第二反相器

950‧‧‧緩衝器

Vp‧‧‧電壓源端

Vref‧‧‧參考電壓

Va‧‧‧第一控制訊號

Vb‧‧‧第二控制訊號

A‧‧‧類比畫素訊號

B‧‧‧數位畫素訊號

C‧‧‧第一資料訊號

D‧‧‧第二資料訊號

E‧‧‧第三資料訊號

F‧‧‧第四資料訊號

G‧‧‧第一介面電壓

H‧‧‧第二介面電壓

WE‧‧‧致能控制訊號

S1,S2,S3,S4‧‧‧開關

圖1A所示係為一種影像處理系統之方塊圖，其中該影像處理系統之本發明之記憶體介面晶片；

圖1B所示係為本發明記憶體介面晶片之變化實施例；

圖2所示係為圖1A所示記憶體介面晶片內部所包含資料輸出單元之間連接示意圖；

圖3所示另一影像處理系統之方塊圖，其中該影像處理系統使用輸出第二介面電壓之第二記憶體；

圖4所示係為圖3所示記憶體介面晶片內部所包含資料輸出單元之示意圖；

圖5A及圖5B所示係為本發明記憶體介面晶片中第一前驅動器及第二前驅動器之電路示意圖；

圖6所示係為圖1A所示記憶體介面晶片內部所包含資料接收單元之示意圖；以及

圖7所示係為本發明影像處理系統用以建立記憶體傳輸通道之方法的流程圖。

220．．．資料輸出單元

230．．．控制模組

240．．．反相器

250．．．且邏輯閘

260．．．或邏輯閘

271．．．第一匯流排

300．．．第一輸出通道

310．．．第一位準偏移器

320．．．第一前驅動器

350．．．第二輸出通道

360．．．第二前驅動器

370．．．第一通道開關

400．．．第三輸出通道

410．．．第二位準偏移器

450．．．第四輸出通道

460．．．第四前驅動器

470．．．第二通道開關

500．．．第一後驅動器

510．．．第二後驅動器

600．．．第一記憶體

C．．．第一資料訊號

D．．．第二資料訊號

E．．．第三資料訊號

F．．．第四資料訊號

G．．．第一介面電壓

Vp．．．電壓源端

WE．．．致能控制訊號

Claims (18)

1. 一種記憶體介面晶片，連接一訊號源並接收一資料訊號，對應具有不同記憶體架構之一第一記憶體或一第二記憶體，該記憶體介面晶片包含：一資料輸出單元，選擇性連接該第一記憶體或該第二記憶體，該資料輸出單元包含：一第一輸出通道，接收該資料訊號並根據該資料訊號產生一第一資料訊號；以及一第二輸出通道，接收該資料訊號並根據該資料訊號產生一第二資料訊號；以及一控制模組，連接該資料輸出單元，其中該控制模組將在該資料輸出單元連接該第一記憶體時實質上關閉該第二輸出通道或在該資料輸出單元連接該第二記憶體時實質上關閉該第一輸出通道；其中，該第一記憶體具有對應於一第一記憶體型式之一第一介面電壓且該第二記憶體具有對應於一第二記憶體型式之一第二介面電壓；當該資料輸出單元接收到該第一介面電壓時，該控制模組根據該第一介面電壓辨識出該第一記憶體型式並根據第一記憶體型式關閉該第二輸出通道；當該資料輸出單元接收到該第二介面電壓時，該控制模組根據該第二介面電壓辨識出該第二記憶體型式並根據第二記憶體型式關閉該第一輸出通道。
2. 如請求項1所述之記憶體介面晶片，其中該資料輸出單元進一步包含一後驅動器，同時連接該第一輸出通道、該第二輸出通道及該記憶體，用以自該第一輸出通道及該第二輸出通道其中之一接收該第一資料訊號或該第二資料訊號並將其傳輸至該記憶體。
3. 如請求項1所述之記憶體介面晶片，其中該第一輸出通道包含：一位準偏移器，用以接收該資料訊號並將該資料訊號之自一第一位準調整至一第二位準；以及一第一前驅動器，連接後驅動器並自該位準偏移器接收該資料訊 號以根據該資料訊號輸出該第一資料訊號；其中該控制模組將於該資料輸出單元連接該第二記憶體時控制該第一前驅動器進入一高輸出阻抗狀態。
4. 如請求項1所述之記憶體介面晶片，其中該第二輸出通道包含：一第二前驅動器，用以接收該資料訊號並產生該第二資料訊號；以及一通道開關，連接該第二驅動器，用以自該第二前驅動接收該第二資料訊號並將其傳輸至該記憶體；其中該控制模組將在該資料輸出單元連接該第一記憶體時控制該第二前驅動器進入一高輸出阻抗狀態並同時關閉該通道開關。
5. 如請求項1所述之記憶體介面晶片，進一步包含一資料接收單元，用以自該第一記憶體或該第二記憶體接收該資料訊號，該資料接收單元包含一第一接收通道及一第二接收通道，其中該控制模組將在該資料輸出單元連接該第一記憶體時實質上關閉該第二接收通道或在該資料輸出單元連接該第二記憶體時實質上關閉該第一接收通道。
6. 如請求項5所述之記憶體介面晶片，其中該第一接收通道及該第二接收通道分別包含一第一開關及一第二開關，分別用以控制該第一接收通道及該第二接收通道之導通；該控制模組將在該資料輸出單元連接該第一記憶體時關閉該第二開關或在該資料輸出單元連接該第二記憶體時實質上關閉該第一開關。
7. 如請求項1至6其中之一所述之該記憶體介面晶片，包含一第一匯流排及一第二匯流排，連接該第一記憶體及該第二記憶體其中之一；當連接於該第一記憶體時，該第一匯流排及該第二匯流排係分別用於傳輸資料和記憶體定址資料；當連接於該第二記憶體時，該第一匯流排及該第二匯流排係同時用於傳輸資料。
8. 如請求項1至6其中之一所述之該記憶體介面晶片，其中該控制模組具有：一第一驅動軟體，用以驅動該第一記憶體；以及 一第二驅動軟體，用以驅動該第二記憶體。
9. 如請求項8所述之該記憶體介面晶片，其中該控制模組係於該資料輸出單元連接該第一記憶體採用該第一驅動軟體來驅動該第一記憶體；該控制模組係於該資料輸出單元連接該第二記憶體採用該第二驅動軟體來驅動該第二記憶體。
10. 如請求項9所述之記憶體介面晶片，其中該第一記憶體之資料傳輸量及運作頻率係大於該第二記憶體之資料量及運作頻率。
11. 一種建立記憶體傳輸通道之方法，包含下列步驟：a)提供一記憶體介面晶片，包含一第一輸出通道及一第二輸出通道；b)自一訊號源接收依資料訊號並將其輸入該記憶體介面晶片；c)將該記憶體介面晶片訊號連接一第一記憶體及一第二記憶體其中之一，其中該第一記憶體及該第二記憶體具有不同記憶體架構且分別對應該第一輸出通道及該第二輸出通道，該第一記憶體具有對應於一第一記憶體型式之一第一介面電壓且該第二記憶體具有對應於一第二記憶體型式之一第二介面電壓；以及d)根據步驟c)中該記憶體介面晶片所連接之記憶體選擇性關閉該第一輸出通道及該第二輸出通道其中之一並控制另一傳送通道根據該資料訊號產生一資料電壓；其中步驟d)包含：d1)當該記憶體介面晶片接收到該第一介面電壓時，根據該第一介面電壓辨識出該第一記憶體型式並根據第一記憶體型式關閉該第二輸出通道；以及d2)當該記憶體介面晶片接收到該第二介面電壓時，根據該第二介面電壓辨識出該第二記憶體型式並根據第二記憶體型式關閉該第一輸出通道。
12. 如請求項11所述之方法，其中步驟d)包含：e)當該記憶體介面晶片連接該第一記憶體時，控制該第二輸出通道之一第二前驅動器進入一高輸出阻抗狀態並關閉該第 一輸出通道之一通道開關；以及f)當該記憶體介面晶片連接該第二記憶體時，控制該第一前驅動器進入一高輸出阻抗狀態。
13. 如請求項11所述之方法進一步包含：g)將該記憶體介面晶片之一資料接收單元連接該第一記憶體及該第二記憶體其中之一；h)自步驟g)中該資料接收單元所連接之記憶體接收該資料訊號；以及i)根據步驟g)中該資料接收單元所連接之記憶體選擇性關閉該資料接收單元之一第一輸出通道及一第二輸出通道其中之一並控制另一傳送通道根據該資料訊號產生一資料電壓，其中該第一輸出通道及該第二輸出通道分別對應該第一記憶體及該第二記憶體。
14. 如請求項11所述之方法，其中步驟g)包含：當資料接收單元連接該第一記憶體時，關閉該第一輸出通道之一第一開關以關閉該第一輸出通道之資料流通；以及當資料接收單元連接該第二記憶體時，關閉該第二輸出通道之一第二開關以關閉該第二輸出通道之資料流通。
15. 如請求項11至14所述之方法其中之一，其中步驟c)包含將該第一記憶體或該第二記憶體連接於該記憶體介面晶片之一第一匯流排及一第二匯流排；其中當該記憶體介面晶片連接於該第一記憶體時，該第一匯流排及該第二匯流排係分別用於傳輸資料和記憶體定址資料；當該記憶體介面晶片連接於該第二記憶體時，該第一匯流排及該第二匯流排係同時用於傳輸資料。
16. 如請求項15所述之方法進一步包含根據該記憶體介面晶片所連接之該記憶體選擇一第一驅動軟體或一第二驅動軟體以驅動該記憶體。
17. 如請求項11所述之方法進一步包含將一後驅動器連接該記憶體介面晶片之該第一輸出通道及該第二輸出通道，以自該第一輸出通道及該第二輸出通道其中之一接收該資料電壓。
18. 如請求項11所述之方法進一步包含根據該記憶體介面晶片所連接記憶體之資料傳輸量或運作頻率選擇性關閉該第一輸出通道及該第二輸出通道其中之一。