JP5430502B2 - 光電変換装置 - Google Patents

Description

この発明は、いわゆる半導体イメージセンサと呼ばれている光電変換装置に関するものである。

半導体集積回路は、通常Ｐ型シリコン基板上に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが混在する形で製造形成されるが、ＰＭＯＳトランジスタの製造プロセスは、ＮＭＯＳトランジスタの製造プロセスよりも複雑である。そのため、半導体チップ上に、１ビット光電変換回路を所定ビット数分直線上に配置した光電変換装置では、各１ビット光電変換回路において、光センサであるフォトダイオードにて光電変換された画素信号を出力するまでの経路にＰＭＯＳトランジスタが含まれていると、各１ビット光電変換回路の相互間で製造バラツキによる出力差が生ずる。これは、各画素間での光電変換特性にバラツキを発生させる原因になるので、光電変換装置では、各画素間での光電変換特性のバラツキ低減が１つの課題になっている。

例えば特許文献１に、この課題を解決する光電変換装置が提案されている。すなわち、特許文献１では、半導体チップ上に、ＮＭＯＳトランジスタのみで構成される１ビット光電変換回路および出力回路を１単位とし、それを所定ビット数分直線上に配置し、各１ビット光電変換回路内のスイッチを開閉させるパルス信号を出力する制御回路を配置した光電変換装置が開示されている。

動作を簡単に説明すると、ＮＭＯＳトランジスタのみで構成される１ビット光電変換回路および出力回路の１単位では、１ビットの光電変換回路において、原稿などから読に取った画像信号電圧と基準信号電圧とをそれぞれの容量素子に保持し、その２つの容量素子の保持電圧を出力回路から外部に設けた差動増幅器に出力し、差動増幅器から差分電圧を出力することで、各画素間での光電変換特性のバラツキ低減を図っている。

特開２００５−２６８９３７号公報

しかし、半導体チップ上に搭載される半導体集積回路での容量素子とトランジスタとの実装面積は、容量素子の方がトランジスタよりも非常に大きい。具体的な数値で示すと、一般的なトランジスタの実装面積は、１００μｍ^２であるのに対し、容量素子の実装面積は、１６００μｍ^２である。つまり、上記特許文献１に記載の技術では、１ビット光電変換回路内に２つの容量素子が必要であるので、所定ビット分を搭載する半導体チップが大型化するという問題がある。

本発明は、上記に鑑みてなされたものであり、各画素間での光電変換特性のバラツキ低減が図れるとともに、搭載する半導体チップの小型化が図れる光電変換装置を得ることを目的とする。

上述した目的を達成するために、本発明は、ｎ個の１ビット光電変換回路と、前記ｎ個の１ビット光電変換回路の各出力端子が並列に接続される１つの出力回路と、制御回路とを備え、前記ｎ個の１ビット光電変換回路は、それぞれ、一端が電源に接続される第１のスイッチと、カソード端子が前記第１のスイッチの他端に接続され、アノード端子が接地されるフォトダイオードと、ドレイン端子が電源に接続され、ゲート端子が前記第１のスイッチの他端に接続される第１のＮｃｈトランジスタと、前記第１のＮｃｈトランジスタのソース端子と接地との間に設けられ、常時導通状態に設定される第２のＮｃｈトランジスタと、一端が前記第１のＮｃｈトランジスタのソース端子に接続される第２のスイッチと、一端が前記第２のスイッチの他端に接続される第３のスイッチと、前記第３のスイッチの他端と接地との間に設けられる第１の容量素子と、ドレイン端子が電源に接続され、ゲート端子が前記第２のスイッチの他端に接続される第３のＮｃｈトランジスタと、一端が前記第３のＮｃｈトランジスタのソース端子に接続され、他端が前記出力端子となる第４のスイッチとを備え、前記出力回路は、入力端子に前記ｎ個の１ビット光電変換回路の各前記出力端子が並列に接続されるバッファと、前記バッファの入力端子と接地との間に設けられ、常時導通状態に設定される第４のＮｃｈトランジスタと、各一端が前記バッファの出力端子に並列に接続される第５および第６のスイッチと、前記第５および第６のスイッチ各他端と接地との間にそれぞれ設けられる第２および第３の容量素子と、前記第５のスイッチの他端が一方の入力端子に接続され、前記第６のスイッチの他端が他方の入力端子に接続される差動増幅器とを備え、前記制御回路は、前記ｎ個の１ビット光電変換回路のそれぞれにおいて、前記第１のスイッチを所定時間閉状態にし、前記第１のスイッチを開状態に切り替えた後の一定時間内に前記第２のスイッチと前記第３のスイッチとを同時に所定時間閉状態にして前記フォトダイオードが保持する画像信号電圧を前記第１の容量素子に転送保持させ、その後、前記各１ビット光電変換回路の前記第４のスイッチを所定の順序で順に所定時間閉状態にし、前記第４のスイッチを閉状態にして接続した一の前記１ビット光電変換回路と前記出力回路とにおいて、前記第３のスイッチと前記第５のスイッチとを前記第４のスイッチを閉状態にするタイミングで同時に所定時間閉状態にして前記第１の容量素子が保持する画像信号電圧を前記第２の容量素子に転送保持させ、その後、前記第１のスイッチと前記第２のスイッチと前記第６のスイッチとを同時に所定時間閉状態にして前記フォトダイオードに印加される電源電圧を基準信号電圧として前記第３の容量素子に転送保持させ、前記第１のスイッチと前記第２のスイッチと前記第６のスイッチとが開状態に切り替わった後に、前記差動増幅器から前記第２の容量素子に保持される画像信号電圧と前記第３の容量素子に保持される基準信号電圧との差電圧を画像信号として外部へ出力させることを特徴とする。

本発明によれば、ｎ個の１ビット光電変換回路のそれぞれで使用する容量素子を１個とした場合でも、読み取った画像信号と基準信号との差分を出力回路において形成出力できるので、光電変換特性のバラツキを軽減することでき、高精度の画像信号を外部に出力できる光電変換装置が得られる。そして、ｎ個の１ビット光電変換回路のそれぞれで使用する容量素子は１個であるから、例えば、先行例（特許文献１）に示されている、１ビット光電変換回路を約４２μｍピッチで２８８ビット分並べて６００ＤＰＩの画像読み取りを実現する半導体チップ（光電変換装置）を考えると、搭載する容量素子の個数は、先行例では５７６個も必要であったが、本発明によれば、出力回路の２個を含めても遥かに少ない２９０個で済むことになる。このように、本発明によれば、各画素間での光電変換特性のバラツキ低減が図れるとともに、搭載する半導体チップの小型化が図れる光電変換装置が得られるという効果を奏する。

図１は、本発明の実施の形態１による光電変換装置の構成を示すブロック図である。 図２は、図１に示す１ビット光電変換回路および出力回路の構成例と相互の関係を示す回路図である。 図３は、図１に示す光電変換装置の動作を説明するタイムチャートである。 図４は、本発明の実施の形態２による光電変換装置における１ビット光電変換回路および出力回路の構成例と相互の関係を示す回路図である。 図５は、図４に示す光電変換装置の動作を説明するタイムチャートである。

以下に、本発明にかかる光電変換装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。

実施の形態１．
図１は、本発明の実施の形態１による光電変換装置の構成を示すブロック図である。図２は、図１に示す１ビット光電変換回路および出力回路の構成例と相互の関係を示す回路図である。

図１において、この実施の形態１による光電変換装置１は、直線上に配置されたｎ個の１ビット光電変換回路２−１〜２−ｎと、ｎ個の１ビット光電変換回路２−１〜２−ｎの各出力端子が並列に接続される１つの出力回路３と、制御回路４とを備えている。制御回路４は、ｎ個の１ビット光電変換回路２−１〜２−ｎに原稿などの読み取り動作を行わせる制御と、ｎ個の１ビット光電変換回路２−１〜２−ｎを１つずつ順に出力回路３と接続して画像信号を外部の処理系へ出力させる制御とを行うようになっている。これらの要素は、この実施の形態では、同一の半導体チップ上に搭載されている。

ｎ個の１ビット光電変換回路２−１〜２−ｎは、それぞれ同一の構成であり、その中の１つを１ビット光電変換回路２とすると、図２に示すように、光センサであるフォトダイオードＰＤと、３個のスイッチＳＷ１〜ＳＷ３と、３個のＮｃｈトランジスタＴＲ１〜ＴＲ３と、１個の容量素子Ｃ１と、バイアス電圧発生回路ＶＢ１とを備えている。

出力回路３は、図２に示すように、１個のＮｃｈトランジスタＴＲ４と、バッファＢＵＦと、２個のスイッチＳＷ５，ＳＷ６と、２個の容量素子Ｃ２，Ｃ３と、差動増幅器ＡＭＰと、バイアス電圧発生回路ＶＢ２とを備えている。差動増幅器ＡＭＰは、先行例（特許文献１）では、外付けであったが、この実施の形態では出力回路３内に設けられている。

各要素の接続関係を示すと、１ビット光電変換回路２では、スイッチＳＷ１（第１のスイッチに対応）の一端は、電源に接続され、他端は、フォトダイオードＰＤのカソード端子と、ＮｃｈトランジスタＴＲ１（第１のＮｃｈトランジスタに対応）のゲート端子とに接続されている。フォトダイオードＰＤのアノード端子は接地されている。ＮｃｈトランジスタＴＲ１のドレイン端子は、電源に接続され、ソース端子は、ＮｃｈトランジスタＴＲ２（第２のＮｃｈトランジスタに対応）のドレイン端子と、スイッチＳＷ２（第２のスイッチに対応）の一端とに接続されている。ＮｃｈトランジスタＴＲ２は、ソース端子が接地され、ゲート端子にバイアス電圧発生回路ＶＢ１から所定のバイアス電圧が印加され常時導通状態に設定されている。要するに、ＮｃｈトランジスタＴＲ１，ＴＲ２は、全体としてソースフォロアを構成し、ＮｃｈトランジスタＴＲ１のゲート端子への印加電圧がほぼ同じ大きさでソース端子に出力される。

スイッチＳＷ２の他端は、スイッチＳＷ３（第３のスイッチに対応）の一端と、ＮｃｈトランジスタＴＲ３（第３のＮｃｈトランジスタに対応）のゲート端子とに接続されている。スイッチＳＷ３の他端と接地との間に、容量素子Ｃ１（第１の容量素子に対応）が設けられている。ＮｃｈトランジスタＴＲ３のドレイン端子は、電源に接続され、ソース端子は、スイッチＳＷ４（第４のスイッチに対応）の一端に接続されている。スイッチＳＷ４の他端は、出力端子として出力回路３の入力段に設けられるバッファＢＵＦの入力端子に接続されている。

つまり、ｎ個の１ビット光電変換回路２−１〜２−ｎは、それぞれのスイッチＳＷ４が制御回路４からのビット選択信号により所定の順序で所定時間内閉状態になることで、１つずつ順に出力回路３と接続される。

次に、出力回路３では、バッファＢＵＦの入力端子にＮｃｈトランジスタＴＲ４（第４のＮｃｈトランジスタに対応）のドレイン端子が接続されている。ＮｃｈトランジスタＴＲ４は、ソース端子が接地され、ゲート端子にバイアス電圧発生回路ＶＢ２から所定のバイアス電圧が印加され常時導通状態に設定されている。要するに、１ビット光電変換回路２のスイッチＳＷ４が閉路している所定期間において、ＮｃｈトランジスタＴＲ４，ＴＲ５は、全体としてソースフォロアを構成し、ＮｃｈトランジスタＴＲ３のゲート端子への印加電圧がほぼ同じ大きさでソース端子に現れ、スイッチＳＷ４を介してバッファＢＵＦの入力端子に出力される。

バッファＢＵＦの出力端子には、スイッチＳＷ５（第５のスイッチに対応）の一端と、スイッチＳＷ６（第６のスイッチに対応）の一端とが並列に接続されている。スイッチＳＷ５の他端は、容量素子Ｃ２（第２の容量素子に対応）の他端と、差動増幅器ＡＭＰの一方の入力端子（図示例では、正相側入力端子）とに接続されている。スイッチＳＷ６の他端は、容量素子Ｃ３（第３の容量素子に対応）の他端と、差動増幅器ＡＭＰの他方の入力端子（図示例では、逆相側入力端子）とに接続されている。容量素子Ｃ２，Ｃ３の各他端は、接地されている。差動増幅器ＡＭＰの出力は、図示しない画像処理系へ入力される。

次に、図３を参照して、制御回路４の動作について説明する。なお、図３は、図１に示す光電変換装置の動作を説明するタイムチャートである。

図３に示す「初期化」では、制御回路４は、ｎ個の１ビット光電変換回路２−１〜２−ｎのそれぞれにおいて、スイッチＳＷ１のみを所定時間内閉状態にする。電源の電圧（初期化電圧であり、基準電圧信号である）がフォトダイオードＰＤに印加される。原稿などからの光を受光しているフォトダイオードＰＤは、スイッチＳＷ１が閉状態にある所定時間内光電変換動作を行うが、電源電圧が印加されている期間内では、フォトダイオードＰＤの端子電圧は、初期化電圧（基準信号電圧）である。スイッチＳＷ１が開状態に切り替わり電源印加が無くなると、フォトダイオードＰＤの端子電圧は、初期化電圧から受光した光レベルに応じた変換電圧（画像信号電圧）に低下していき保持される。

ＮｃｈトランジスタＴＲ１は、ゲート端子にフォトダイオードＰＤの端子電圧（保持している画像信号電圧）が印加されオン動作している。ＮｃｈトランジスタＴＲ２もオン動作しているので、ソースフォロアが構成され、フォトダイオードＰＤが保持している画像信号電圧がＮｃｈトランジスタＴＲ１のソース端子から開状態のスイッチＳＷ２の一端に出力されている。

図３に示す「画像読取」では、制御回路４は、ｎ個の１ビット光電変換回路２−１〜２−ｎのそれぞれにおいて、スイッチＳＷ１を開状態にした後、フォトダイオードＰＤに画像信号電圧が保持される一定時間内に、スイッチＳＷ２とスイッチＳＷ３とを同時に所定時間内閉状態にする。そうすると、ＮｃｈトランジスタＴＲ１のソース端子に出力されている画像信号電圧が、スイッチＳＷ２とスイッチＳＷ３とを通って容量素子Ｃ１に転送され保持される。

図３に示す「出力期間」では、制御回路４は、ＳＷ４（１）、ＳＷ４（２）、…、ＳＷ４（ｎ）と示してあるように、各１ビット光電変換回路のスイッチＳＷ４を所定の順序で順に、所定時間内閉状態にすることで、ｎ個の１ビット光電変換回路２−１〜２−ｎのそれぞれを１つずつ順に出力回路３と接続する。

そして、スイッチＳＷ４を閉状態にした１つの１ビット光電変換回路２と出力回路３とにおいて、スイッチＳＷ４を閉状態にするタイミングで、スイッチＳＷ３とスイッチＳＷ５とを同時に所定時間内閉状態にする。そうすると、ＮｃｈトランジスタＴＲ３は、ゲート端子に容量素子Ｃ１が保持している画像信号電圧が印加されオン動作する。ＮｃｈトランジスタＴＲ３のソース端子にスイッチＳＷ４を介してドレイン端子が接続されるＮｃｈトランジスタＴＲ４はオン動作しているので、ソースフォロアが構成され、ＮｃｈトランジスタＴＲ３のソース端子に、容量素子Ｃ１が保持している画像信号電圧が出力される。これによって、ＮｃｈトランジスタＴＲ３のソース端子に出力される画像信号電圧が、スイッチＳＷ４、バッファＢＵＦ、スイッチＳＷ５を通って容量素子Ｃ２に転送され保持される。容量素子Ｃ２の保持電圧（画像信号電圧）は、差動増幅器ＡＭＰの正相側入力端子に入力される。

その後、制御回路４は、スイッチＳＷ４を閉状態にしている所定時間内にスイッチＳＷ１，ＳＷ２，ＳＷ６を同時に所定時間内閉状態にする。そうすると、フォトダイオードＰＤへの印加電圧（電源電圧＝基準信号電圧）が、スイッチＳＷ２，ＳＷ４，バッファＢＵＦ、スイッチＳＷ６を通って容量素子Ｃ３に転送され保持される。容量素子Ｃ３の保持電圧（基準信号電圧）は、差動増幅器ＡＭＰの逆相側入力端子に入力される。

これによって、差動増幅器ＡＭＰは、スイッチＳＷ１，ＳＷ２，ＳＷ６が開状態に切り替わった後のタイミングで、画像信号電圧と基準信号電圧との差電圧を外部の処理系へ出力する。制御回路４は、スイッチＳＷ１，ＳＷ２，ＳＷ６を開状態に切り替えた後に該閉状態にしているスイッチＳＷ４を開状態にし、同時に次のビットを保持する１ビット光電変換回路でのスイッチＳＷ４を閉状態にする。

以上の動作がｎ個の１ビット光電変換回路２−１〜２−ｎのそれぞれと出力回路３とにおいて順に行われ、１ビット〜ｎビットの各読取値（差電圧）が外部の処理系へ出力される。画像信号電圧と基準信号電圧の転送路にあるトランジスタは、全て同じＮｃｈトランジスタであるから、素子バラツキの成分は画像信号電圧と基準信号電圧の両方に同じように含まれている。つまり、画像信号電圧と基準信号電圧との差電圧には、素子バラツキの成分は含まれないことになる。

以上のように、実施の形態１によれば、直線上に配置されるｎ個の１ビット光電変換回路のそれぞれで使用する容量素子を１個とした場合でも、読み取った画像信号と基準信号との差分を出力回路において形成出力できるので、光電変換特性のバラツキを軽減することでき、高精度の画像信号を外部に出力できる光電変換装置が得られる。

実施の形態２．
この実施の形態２では、実施の形態１示した構成の光電変換装置において、出力回路の他の構成例を示す。図４は、本発明の実施の形態２による光電変換装置における１ビット光電変換回路および出力回路の構成例と相互の関係を示す回路図であり、図５は、図４に示す光電変換装置の動作を説明するタイムチャートである。

図４に示すように、この実施の形態２による光電変換装置では、実施の形態１に示した構成において、出力回路３に代えて出力回路５が設けられている。出力回路５は、図２に示した構成における出力回路３において容量素子Ｃ３を省略した構成である。その他は、図２に示した構成と同様である。

但し、図１に示した制御回路４は、ＳＷ１〜ＳＷ６を実施の形態１と同様の順序で開閉制御するが、この実施の形態２では、容量素子Ｃ３を省略したので、図５に示すように、「出力期間」において開閉制御するタイミングが少し異なっている。

以下図５を参照して、この実施の形態２による光電変換装置の動作について説明する。「ＰＤ初期化」と「画像読取」の動作は図３にて説明したのと同様の手順、タイミングで行われるので、説明を省略する。

「出力期間」では、制御回路４は、ＳＷ４（１）、ＳＷ４（２）、…、ＳＷ４（ｎ）と示してあるように、各１ビット光電変換回路のスイッチＳＷ４を所定の順序で順に、所定時間内閉状態にすることで、ｎ個の１ビット光電変換回路２−１〜２−ｎのそれぞれを１つずつ順に出力回路５と接続する。この点は、実施の形態１と同様である。

そして、スイッチＳＷ４を閉状態にした１つの１ビット光電変換回路２と出力回路５とにおいて、スイッチＳＷ４を閉状態にするタイミングで、スイッチＳＷ３とスイッチＳＷ５とを同時に所定時間内閉状態にする。そうすると、ＮｃｈトランジスタＴＲ３は、ゲート端子に容量素子Ｃ１が保持している画像信号電圧が印加されオン動作する。ＮｃｈトランジスタＴＲ３のソース端子にスイッチＳＷ４を介してドレイン端子が接続されるＮｃｈトランジスタＴＲ４はオン動作しているので、ソースフォロアが構成され、ＮｃｈトランジスタＴＲ３のソース端子に、容量素子Ｃ１が保持している画像信号電圧が出力される。これによって、ＮｃｈトランジスタＴＲ３のソース端子に出力される画像信号電圧が、スイッチＳＷ４、バッファＢＵＦ、スイッチＳＷ５を通って容量素子Ｃ２に転送され保持される。容量素子Ｃ２の保持電圧（画像信号電圧）は、差動増幅器ＡＭＰの正相側入力端子に入力される。この点も実施の形態１と同様である。

その後、制御回路４は、スイッチＳＷ４を閉状態にしている所定時間の終端側においてスイッチＳＷ１，ＳＷ２，ＳＷ６を同時に所定時間内閉状態にする。そうすると、フォトダイオードＰＤへの印加電圧（電源電圧＝基準信号電圧）が、スイッチＳＷ２，ＳＷ４，バッファＢＵＦ、スイッチＳＷ６を通って差動増幅器ＡＭＰの逆相側入力端子に入力される。このとき、制御回路４は、スイッチＳＷ４の閉状態期間の終了と同時に、スイッチＳＷ１，ＳＷ２，ＳＷ６を開状態に切り替えて、同時に次のビットを保持する１ビット光電変換回路でのスイッチＳＷ４を閉状態にする動作へ移行するので、差動増幅器ＡＭＰは、フォトダイオードＰＤが基準信号電圧を保持しているスイッチＳＷ１，ＳＷ２，ＳＷ６の閉状態期間において、画像信号電圧と基準信号電圧との差電圧を外部の処理系へ出力することになる。

以上の動作がｎ個の１ビット光電変換回路２−１〜２−ｎのそれぞれと出力回路３とにおいて順に行われ、実施の形態１と同様に、１ビット〜ｎビットの各読取値（差電圧）が外部の処理系へ出力される。このように、出力回路において基準信号電圧を蓄積する容量素子を設けなくとも、基準信号電圧を差動増幅器に入力させることができるので、実施の形態１と同様の作用・効果が得られる。

ここで、以上説明したように、ｎ個の１ビット光電変換回路は、それぞれ、容量素子を１個用いて構成できる。また、出力回路は、容量素子を２個または１個用いて構成されるが、ｎ個の１ビット光電変換回路に対して１つ設けられる。したがって、例えば、先行例（特許文献１）に示されている、１ビット光電変換回路を約４２μｍピッチで２８８ビット分並べて６００ＤＰＩの画像読み取りを実現する半導体チップを考えると、搭載する容量素子の個数は、先行例では、５７６個も必要であったが、この実施の形態によれば、出力回路の２個を含めても遥かに少ない２９０個で済むことになる。しかも、先行例では、チップサイズの制約から別置きにする必要があった差動増幅器を、この実施の形態では、同一の半導体チップ上に搭載することができる。

このように、この実施の形態１，２によれば、半導体チップの実装面積を大幅に低減することが可能となり、光電変換装置を小型化することができる。

以上のように、本発明にかかる光電変換装置は、各画素間での光電変換特性のバラツキ低減が図れるとともに、搭載する半導体チップの小型化が図れる光電変換装置として有用である。

１ 光電変換装置
２，２−１〜２−ｎ １ビット光電変換回路
３，５ 出力回路
４ 制御回路
ＴＲ１〜ＴＲ４ Ｎｃｈトランジスタ（第１〜第４のトランジスタ）
ＳＷ１〜ＳＷ６ スイッチ（第１〜第６のスイッチ）
Ｃ１，Ｃ２，Ｃ３ 容量素子（第１〜第３の容量素子）
ＡＭＰ 差動増幅器

Claims (2)

1. ｎ個の１ビット光電変換回路と、前記ｎ個の１ビット光電変換回路の各出力端子が並列に接続される１つの出力回路と、制御回路とを備え、
   前記ｎ個の１ビット光電変換回路は、それぞれ、一端が電源に接続される第１のスイッチと、カソード端子が前記第１のスイッチの他端に接続され、アノード端子が接地されるフォトダイオードと、ドレイン端子が電源に接続され、ゲート端子が前記第１のスイッチの他端に接続される第１のＮｃｈトランジスタと、前記第１のＮｃｈトランジスタのソース端子と接地との間に設けられ、常時導通状態に設定される第２のＮｃｈトランジスタと、一端が前記第１のＮｃｈトランジスタのソース端子に接続される第２のスイッチと、一端が前記第２のスイッチの他端に接続される第３のスイッチと、前記第３のスイッチの他端と接地との間に設けられる第１の容量素子と、ドレイン端子が電源に接続され、ゲート端子が前記第２のスイッチの他端に接続される第３のＮｃｈトランジスタと、一端が前記第３のＮｃｈトランジスタのソース端子に接続され、他端が前記出力端子となる第４のスイッチとを備え、
   前記出力回路は、入力端子に前記ｎ個の１ビット光電変換回路の各前記出力端子が並列に接続されるバッファと、前記バッファの入力端子と接地との間に設けられ、常時導通状態に設定される第４のＮｃｈトランジスタと、各一端が前記バッファの出力端子に並列に接続される第５および第６のスイッチと、前記第５および第６のスイッチ各他端と接地との間にそれぞれ設けられる第２および第３の容量素子と、前記第５のスイッチの他端が一方の入力端子に接続され、前記第６のスイッチの他端が他方の入力端子に接続される差動増幅器とを備え、
   前記制御回路は、前記ｎ個の１ビット光電変換回路のそれぞれにおいて、前記第１のスイッチを所定時間閉状態にし、前記第１のスイッチを開状態に切り替えた後の一定時間内に前記第２のスイッチと前記第３のスイッチとを同時に所定時間閉状態にして前記フォトダイオードが保持する画像信号電圧を前記第１の容量素子に転送保持させ、その後、前記各１ビット光電変換回路の前記第４のスイッチを所定の順序で順に所定時間閉状態にし、前記第４のスイッチを閉状態にして接続した一の前記１ビット光電変換回路と前記出力回路とにおいて、前記第３のスイッチと前記第５のスイッチとを前記第４のスイッチを閉状態にするタイミングで同時に所定時間閉状態にして前記第１の容量素子が保持する画像信号電圧を前記第２の容量素子に転送保持させ、その後、前記第１のスイッチと前記第２のスイッチと前記第６のスイッチとを同時に所定時間閉状態にして前記フォトダイオードに印加される電源電圧を基準信号電圧として前記第３の容量素子に転送保持させ、前記第１のスイッチと前記第２のスイッチと前記第６のスイッチとが開状態に切り替わった後に、前記差動増幅器から前記第２の容量素子に保持される画像信号電圧と前記第３の容量素子に保持される基準信号電圧との差電圧を画像信号として外部へ出力させる
   ことを特徴とする光電変換装置。
2. ｎ個の１ビット光電変換回路と、前記ｎ個の１ビット光電変換回路の各出力端子が並列に接続される１つの出力回路とを備える光電変換装置であって、
   前記ｎ個の１ビット光電変換回路は、それぞれ、一端が電源に接続される第１のスイッチと、アノード端子が接地され、カソード端子が前記第１のスイッチの他端に接続されるフォトダイオードと、ドレイン端子が電源に接続され、ゲート端子が前記第１のスイッチの他端に接続される第１のＮｃｈトランジスタと、前記第１のＮｃｈトランジスタのソース端子と接地との間に設けられ、常時導通状態に設定される第２のＮｃｈトランジスタと、一端が前記第１のＮｃｈトランジスタのソース端子に接続される第２のスイッチと、一端が前記第２のスイッチの他端に接続される第３のスイッチと、前記第３のスイッチの他端と接地との間に設けられる第１の容量素子と、ドレイン端子が電源に接続され、ゲート端子が前記第２のスイッチの他端に接続される第３のＮｃｈトランジスタと、一端が前記第３のＮｃｈトランジスタのソース端子に接続され、他端が前記出力端子となる第４のスイッチとを備え、
   前記出力回路は、入力端子に前記ｎ個の１ビット光電変換回路の各前記出力端子が並列に接続されるバッファと、前記バッファの入力端子と接地との間に設けられ、常時導通状態に設定される第４のＮｃｈトランジスタと、各一端が前記バッファの出力端子に並列に接続される第５および第６のスイッチと、前記第５のスイッチの他端と接地との間に設けられる第２の容量素子と、前記第５のスイッチの他端が一方の入力端子に接続され、前記第６のスイッチの他端が他方の入力端子に接続される差動増幅回路とを備え、
   前記制御回路は、
   前記ｎ個の１ビット光電変換回路のそれぞれにおいて、前記第１のスイッチを所定時間閉状態にし、前記第１のスイッチを開路させた後の一定時間内に前記第２のスイッチと前記第３のスイッチとを同時に所定時間閉状態にして前記フォトダイオードが保持する画像信号電圧を前記第１の容量素子に転送保持させ、その後、前記各１ビット光電変換回路の前記第４のスイッチを所定の順序で順に、所定時間閉状態にし、前記第４のスイッチを閉状態にして接続した一の前記１ビット光電変換回路と前記出力回路とにおいて、前記第３のスイッチと前記第５のスイッチとを前記第４のスイッチを閉状態にするタイミングで同時に所定時間閉状態にして前記第１の容量素子が保持する信号電荷を前記第２の容量素子に転送保持させ、その後、前記第１のスイッチと前記第２のスイッチと前記第６のスイッチとを同時に所定時間閉状態にして前記フォトダイオードに印加される電源電圧を基準信号電圧として前記差動増幅器の他方の入力端子に入力させ、前記第１のスイッチと前記第２のスイッチと前記第６のスイッチとが開状態に切り替わる前に、前記差動増幅器から前記一方の入力端子に入力される第２の容量素子に保持される画像信号電圧と他方の入力端子に入力される前記基準電圧信号との差電圧を画像信号として外部へ出力させる
   ことを特徴とする光電変換装置。

Images