WO2017179319A1 - 固体撮像素子、電子機器、および、固体撮像素子の制御方法 - Google Patents

固体撮像素子、電子機器、および、固体撮像素子の制御方法 Download PDF

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佐藤　守
加藤　昭彦
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Definitions

  • the present technology relates to a solid-state imaging device, an electronic device, and a control method for the solid-state imaging device.
  • the present invention relates to a differential amplification type solid-state imaging device, an electronic apparatus, and a control method for the solid-state imaging device.
  • a solid-state image sensor that captures image data by photoelectrically converting light has been used in an imaging device or the like.
  • a differential amplification type imaging device that amplifies a differential signal with a pair of transistors has been proposed (see, for example, Patent Document 1).
  • this differential amplification type solid-state imaging device unit pixels from which pixel signals are read and dummy pixels from which signals are not read are arranged.
  • a readout circuit in the solid-state imaging device reads out a pixel signal differentially amplified by a differential pair including an amplification transistor in a unit pixel and an amplification transistor in a dummy pixel, and performs CDS (Correlated Sampling) processing. .
  • the CDS process is a process for reducing fixed pattern noise by reading signals from a pixel twice and obtaining a difference between the signal levels as pixel data.
  • the signal level read for the first time is called a P-phase level, for example, and the signal level read for the second time is called a D-phase level.
  • the readout circuit outputs the difference data between the P-phase level and the D-phase level as pixel data having a value corresponding to the exposure amount.
  • a black spot phenomenon occurs in which the pixel data becomes a value close to “0” (black level) even though the light is incident.
  • This sunspot phenomenon occurs because a very large amount of charge is generated in the photodiode by strong light and leaks to the floating diffusion layer, and the P phase level rises and the difference from the D phase level is almost eliminated. is there.
  • the present technology has been created in view of such a situation, and aims to prevent the occurrence of a black spot phenomenon in a differential amplification type solid-state imaging device.
  • the present technology has been made to solve the above-described problems.
  • the first aspect of the present technology is to supply a signal current corresponding to one of a pair of differential input voltages from an output node to an in-phase node.
  • a signal-side amplification transistor that generates an output voltage according to a signal current;
  • a reference-side amplification transistor that supplies a reference current according to the other of the pair of differential input voltages to the common-mode node;
  • a constant current source that controls the sum of the signal current and the reference current to be constant, and when the output voltage reaches a predetermined limit voltage, the output node and the common-mode node are connected to respond to the limit voltage.
  • a solid-state imaging device including a bypass control unit that supplies the signal current having a value to the in-phase node, and a control method thereof. As a result, when the output voltage reaches a predetermined limit voltage, the output node and the in-phase node are connected.
  • the first aspect further includes a signal processing unit that reads a signal from the effective pixel circuit out of the effective pixel circuit and the dummy pixel circuit and performs predetermined signal processing.
  • the reference-side amplification transistor may be disposed in the dummy pixel circuit, which is disposed in the effective pixel circuit.
  • the dummy pixel circuit may be shielded from light. Thereby, when the output voltage of the effective pixel circuit that is not shielded from light reaches a predetermined limit voltage, the output node and the common-mode node are connected.
  • the dummy pixel circuit may be arranged adjacent to the effective pixel circuit without being shielded from light.
  • the output node and the common-mode node are connected when the output voltage of the effective pixel circuit adjacent to the dummy pixel circuit reaches a predetermined limit voltage.
  • the bypass control unit may include a bypass transistor having a source connected to the output node.
  • the output node and the common-mode node are connected by the bypass transistor.
  • the signal-side amplification transistor outputs a P-phase level as the output voltage after outputting a P-phase level as the output voltage
  • the limiting voltage is A P-phase limiting voltage for limiting the P-phase level and a D-phase limiting voltage for limiting the D-phase level may be included. As a result, the P phase level and the D phase level are limited.
  • the bypass control unit further includes first and second resistance elements connected in parallel to the bypass transistor, the gate and drain of the bypass transistor are short-circuited, and the first The resistance value of the resistor element may be a value corresponding to the P-phase limit voltage, and the resistance value of the second resistor element may be a value corresponding to the D-phase limit voltage.
  • the bypass transistor includes first and second bypass transistors having different threshold voltages, the gates and drains of the first and second bypass transistors are short-circuited, and the first The threshold voltage of the bypass transistor may be a value corresponding to the P-phase limit voltage, and the threshold voltage of the second bypass transistor may be a value corresponding to the D-phase limit voltage.
  • the P-phase level and the D-phase level are limited by the limiting voltage corresponding to the threshold voltage of the first and second bypass transistors.
  • the bypass control unit further includes a selector that selects one of the first and second bias voltages different from the power supply voltage and supplies the selected bias voltage to the gate of the bypass transistor.
  • the first bias voltage may be a value corresponding to the P-phase limit voltage
  • the second bias voltage may be a value corresponding to the D-phase limit voltage. This brings about the effect that the P-phase level and the D-phase level are limited by the limiting voltage corresponding to the first and second bias voltages.
  • a second aspect of the present technology includes a signal side amplification transistor that supplies a signal current corresponding to one of a pair of differential input voltages from an output node to an in-phase node to generate an output voltage corresponding to the signal current;
  • a reference-side amplifying transistor that supplies a reference current corresponding to the other of the pair of differential input voltages to the common-mode node, and a constant current that controls the sum of the signal current and the reference current combined at the common-mode node to be constant
  • the bypass control unit connects the output node and the common-mode node to supply the signal current having a value corresponding to the limit voltage to the common-mode node.
  • an image processing unit that performs predetermined image processing on the image data generated from the output voltage signal. As a result, when the output voltage reaches a predetermined limit voltage, the output node and the in-phase node are connected, and the image processing is performed.
  • the differential amplification type solid-state imaging device in the differential amplification type solid-state imaging device, it is possible to achieve an excellent effect that it is possible to prevent the occurrence of a black spot phenomenon.
  • the effects described here are not necessarily limited, and may be any of the effects described in the present disclosure.
  • FIG. 3 is a timing chart illustrating an example of a driving operation of the pixel circuit according to the first embodiment of the present technology.
  • 6 is a flowchart illustrating an example of the operation of the solid-state imaging element according to the first embodiment of the present technology.
  • It is a circuit diagram showing an example of 1 composition of a differential amplifier circuit in the 1st modification of a 1st embodiment of this art.
  • It is a circuit diagram showing an example of 1 composition of a differential amplifier circuit in the 2nd modification of a 1st embodiment of this art.
  • 12 is a timing chart illustrating an example of a driving operation of a pixel circuit according to a second modification of the first embodiment of the present technology. It is a block diagram showing an example of 1 composition of a solid-state image sensing device in a 2nd embodiment of this art. It is a block diagram showing an example of 1 composition of a pixel array part in a 2nd embodiment of this art. It is a circuit diagram showing an example of 1 composition of a differential amplifier circuit in a 2nd embodiment of this art. 12 is a timing chart illustrating an example of a driving operation of an odd-numbered pixel circuit according to the second embodiment of the present technology. 12 is a timing chart illustrating an example of a driving operation of an even-numbered row pixel circuit according to the second embodiment of the present technology.
  • First embodiment example of connecting an output node and an in-phase node
  • Second embodiment an example in which an effective pixel and a dummy pixel are adjacent to each other and an output node and an in-phase node are connected
  • FIG. 1 is a block diagram illustrating a configuration example of the electronic device 100 according to the first embodiment.
  • the electronic device 100 is a device that captures image data, and includes an imaging lens 110, a solid-state imaging device 200, a digital signal processor 120, a frame memory 130, a recording device 140, a display device 150, a power supply circuit 160, an operation circuit 170, and a bus. 180.
  • a digital camera, a mobile device including a camera module, or the like is assumed.
  • the imaging lens 110 collects light and guides it to the solid-state imaging device 200.
  • the solid-state imaging device 200 generates image data by photoelectrically converting light from the imaging lens 110 under the control of the digital signal processor 120.
  • the solid-state imaging device 200 supplies image data to the digital signal processor 120 via the signal line 209.
  • the digital signal processor 120 performs predetermined image processing on the image data.
  • the digital signal processor 120 controls the solid-state image sensor 200 to generate image data in response to an operation such as pressing a shutter button.
  • the digital signal processor 120 performs various image processing on the image data using the frame memory 130 as necessary. As the image processing, demosaic processing, white balance processing, composition processing, and the like are performed.
  • the digital signal processor 120 supplies the image data after the image processing to the recording device 140 via the bus 180 for recording.
  • the digital signal processor 120 causes the display device 150 to display image data in accordance with a user operation.
  • the digital signal processor 120 is an example of an image processing unit described in the claims.
  • the frame memory 130 holds image data (frames).
  • the recording device 140 records image data.
  • the display device 150 displays image data.
  • the power supply circuit 160 supplies power to circuits in the electronic device 100.
  • the operation circuit 170 generates an operation signal according to a user operation and supplies the operation signal to the digital signal processor 120.
  • the bus 180 is a common path for exchanging signals among the digital signal processor 120, the frame memory 130, the recording device 140, the display device 150, the power supply circuit 160, and the operation circuit 170.
  • FIG. 2 is a block diagram illustrating a configuration example of the solid-state imaging device 200 according to the first embodiment.
  • the solid-state imaging device 200 includes a power supply unit 210, a vertical scanning circuit 230, a pixel array unit 240, a column signal processing unit 270, a horizontal scanning circuit 280, and a timing control unit 285.
  • a plurality of pixel circuits are arranged in a two-dimensional lattice pattern.
  • a set of pixel circuits arranged in a predetermined direction is hereinafter referred to as “row”, and a set of pixel circuits arranged in a direction perpendicular to the row is hereinafter referred to as “column”.
  • the number of rows is M (M is an integer), and the number of columns is N (N is an integer).
  • the power supply unit 210 supplies power to the pixel array unit 240.
  • the vertical scanning circuit 230 selects and drives rows in order under the control of the timing control unit 285.
  • the column signal processing unit 270 performs predetermined signal processing on the pixel signals from the pixel array unit 240. As signal processing, AD (Analog to Digital) conversion processing and CDS processing are performed. The column signal processing unit 270 holds the processed signal as pixel data and outputs it to the digital signal processor 120.
  • the column signal processing unit 270 is an example of a signal processing unit described in the claims.
  • the horizontal scanning circuit 280 controls the column signal processing unit 270 according to the control of the timing control unit 285, and sequentially outputs the pixel data in the row.
  • the timing control unit 285 drives the vertical scanning circuit 230, the column signal processing unit 270, and the horizontal scanning circuit 280 under the control of the digital signal processor 120.
  • the frame memory 130 is disposed outside the solid-state image sensor 200, but may be disposed inside the solid-state image sensor 200.
  • each of the circuits in the solid-state imaging device 200 may be arranged on the same chip, or may be arranged in a distributed manner on a plurality of stacked chips.
  • the power supply unit 210, the vertical scanning circuit 230, and the pixel array unit 240 are arranged on one of the two stacked chips, and the column signal processing unit 270, the horizontal scanning circuit 280, and the timing control unit are arranged on the other side. 285 is arranged.
  • FIG. 3 is a block diagram illustrating a configuration example of the pixel array unit 240 according to the first embodiment.
  • a plurality of pixel circuits are arranged in a two-dimensional lattice pattern. These pixel circuits are classified into effective pixel circuits 250 and dummy pixel circuits 260.
  • the effective pixel circuit 250 is not shielded from light, and is a circuit from which a pixel signal is read out by the column signal processing unit 270.
  • the dummy pixel circuit 260 is shielded from light and is a circuit from which a signal is not read out by the column signal processing unit 270.
  • the effective pixel circuit 250 is arranged in the 1st to M ⁇ 1th rows, and the dummy pixel circuit 260 is arranged in the Mth row.
  • the arrangement location of the dummy pixel circuit 260 is not limited to the Mth row.
  • the dummy pixel circuit 260 may be arranged in the first row or the Nth column.
  • the pixel circuit in the m-th (m is an integer from 1 to M) row is connected to a horizontal signal line group 239-m including three signal lines.
  • the pixel circuits in the nth column (n is an integer from 1 to N) are connected to a vertical signal line group 219-n including five signal lines.
  • FIG. 4 is a circuit diagram illustrating a configuration example of the differential amplifier circuit according to the first embodiment.
  • the power supply unit 210 includes P-type transistors 211 and 212, a constant current source 213, and a bypass control unit 220 for each column.
  • the bypass control unit 220 includes a bypass transistor 221, resistance elements 222 and 224, and switches 223 and 225.
  • the effective pixel circuit 250 includes a transfer transistor 252, a photodiode 253, a reset transistor 254, a floating diffusion layer 255, a selection transistor 256, and an amplification transistor 257.
  • the dummy pixel circuit 260 includes a transfer transistor 262, a photodiode 263, a reset transistor 264, a floating diffusion layer 265, a selection transistor 266, and an amplification transistor 267. 4 indicates the parasitic capacitance of the floating diffusion layers 255 and 265, and these are not provided as capacitive components.
  • the photodiode 253 generates electric charges (for example, electrons) by photoelectrically converting light.
  • the transfer transistor 252 transfers the charge generated by the photodiode 253 to the floating diffusion layer 255 according to the transfer signal TRG_S.
  • the floating diffusion layer 255 accumulates electric charges and generates a voltage corresponding to the amount of electric charges.
  • the reset transistor 254 sets the voltage of the floating diffusion layer 255 to an initial value in accordance with the reset signal RST_S.
  • the selection transistor 256 opens and closes a path between the signal line VSL_S and the amplification transistor 257 in accordance with the selection signal SEL_S.
  • the amplification transistor 257 amplifies the voltage of the floating diffusion layer 255.
  • the amplification transistor 257 supplies a current corresponding to the voltage of the floating diffusion layer 255 as a signal current. An output voltage is generated by this signal current and is output from the signal line VSL_S.
  • the amplification transistor 257 is an example of a signal side amplification transistor described in the claims.
  • the drain of the reset transistor 254 is connected to the signal line VRD_S, and the drain of the selection transistor 256 is connected to the signal line VSL_S.
  • each element in the dummy pixel circuit 260 is the same as that of the effective pixel circuit 250.
  • the source of the amplification transistor 267 is connected to the signal line Vcom together with the source of the amplification transistor 257.
  • the drain of the reset transistor 264 is connected to the signal line VRD_S to which the reset voltage V rst is applied, and the drain of the selection transistor 266 is connected to the signal line VSL_D.
  • the transfer transistor, reset transistor, and selection transistor in the dummy pixel circuit 260 are controlled by the transfer signal TRG_D, the reset signal RST_D, and the selection signal SEL_D.
  • the amplification transistor 267 is an example of a reference-side amplification transistor described in the claims.
  • the gate of the P-type transistor 211 is connected to the gate of the P-type transistor 212.
  • the source of the P-type transistor 211 is connected to its own gate and the signal line VSL_D, and the drain is connected to the power supply of the power supply voltage Vdd.
  • the source of the P-type transistor 212 is connected to the signal line VSL_S, and the drain is connected to the power supply.
  • a vertical signal line group 219-n including signal lines VRD_S, VSL_S, Vcom, VRD_D, and VSL_D is provided for each column.
  • the constant current source 213 controls the current from the signal line Vcom to be constant.
  • the constant current source 213 is realized by, for example, an N-type transistor in which a predetermined bias voltage Vbn is applied to the gate.
  • the above-described current mirror circuit, amplification transistors 267 and 257, and constant current source 213 form a differential amplification circuit that amplifies a pair of differential input voltages.
  • One of the pair of differential input voltages is input to the amplification transistor 257 and the other is input to the amplification transistor 267.
  • an output voltage obtained by amplifying the differential input voltage is output to the column signal processing unit 270 via the signal line VSL_S on the drain side of the amplification transistor 257.
  • Such a differential amplifier circuit generally has a higher amplification factor than a source follower circuit that does not perform differential amplification.
  • the conversion efficiency of the pixel of the source follower circuit is 100 ⁇ V / e ⁇
  • the output noise of the amplification transistor is 100 ⁇ Vrms (root mean square)
  • the noise in AD conversion is 100 ⁇ Vrms.
  • the total noise is 141 ⁇ Vrms
  • the input conversion noise is 1.02e ⁇ rms.
  • the pixel conversion efficiency of the differential amplifier circuit is 500 ⁇ V / e ⁇
  • the output noise of the amplification transistor is 500 ⁇ Vrms
  • the noise in AD conversion is 500 ⁇ Vrms.
  • the total noise is 510 ⁇ Vrms and the input conversion noise is 1.02e ⁇ rms.
  • the bypass transistor 221 is, for example, a P-type MOS transistor, and its gate and drain are short-circuited (so-called diode connection).
  • the source of the bypass transistor 221 is connected to the signal line VSL_S.
  • the bypass transistor 221 may be an N-type transistor.
  • resistance elements 222 and 224 are commonly connected to the drain of the bypass transistor 221.
  • the other end of the resistance element 222 is connected to the switch 223, and the other end of the resistance element 224 is connected to the switch 225.
  • the resistance values of the resistance elements 222 and 224 are different.
  • the resistance elements 222 and 224 are examples of the first and second resistance elements described in the claims.
  • the switch 223 opens and closes a path between the resistance element 222 and the signal line Vcom in accordance with the switching signal SWP.
  • the switch 225 opens and closes a path between the resistance element 224 and the signal line Vcom in accordance with the switching signal SWD.
  • the vertical scanning circuit 230 selects one of the rows of the effective pixel circuits 250 and the row of the dummy pixel circuits 260 at the same time, and is driven by the reset signal, the transfer signal, and the selection signal.
  • a pair of the effective pixel circuit 250 in the selected row and the dummy pixel circuit 260 in the same column as the circuit operates as a differential amplifier circuit, and generates a pixel signal. Details of the function of the bypass control unit 220 will be described later.
  • FIG. 5 is a block diagram illustrating a configuration example of the column signal processing unit 270 according to the first embodiment.
  • the column signal processing unit 270 includes a ramp signal generation circuit 271, N capacitors 272, N capacitors 273, N comparators 274, N counters 275, and a data holding unit 276.
  • One capacitor 272, one capacitor 273, one comparator 274, and one counter 275 are provided for each column.
  • the ramp signal generation circuit 271 generates a ramp signal whose level increases at a constant speed under the control of the timing control unit 285.
  • the capacitor 272 holds a ramp signal.
  • the capacitor 273 holds the pixel signal from the corresponding column. With these capacitors, an auto-zero function is realized.
  • the comparator 274 compares the ramp signal with the pixel signal in the corresponding column.
  • the comparator 274 supplies the comparison result to the counter 275 of the corresponding column.
  • the counter 275 counts the count value based on the comparison result of the comparator 274.
  • a clock signal CLK and reset signals RSTp and RSTd are input to the counter 275 by the timing control unit 285.
  • the counter 275 sets the count value to an initial value.
  • the counter 275 increments the count value in synchronization with the clock signal CLK until the level of the ramp signal exceeds the level of the pixel signal. Thereby, the P phase level is measured.
  • the counter 275 When the reset signal RSTd is input, the counter 275 inverts the sign of the count value. Thereafter, the counter 275 increments the count value in synchronization with the clock signal CLK until the level of the ramp signal exceeds the level of the pixel signal. Thereby, the difference between the P phase level and the D phase level is measured.
  • the counter 275 outputs the difference data to the data holding unit 276 as pixel data.
  • the process for obtaining the difference between the P-phase level and the D-phase level is called a CDS process. Analog CDS processing is executed by the capacitors 272 and 273, and digital CDS processing is executed by the counter 275.
  • the data holding unit 276 holds N pixel data.
  • the data holding unit 276 sequentially outputs the held pixel data according to the control of the horizontal scanning circuit 280.
  • FIG. 6 is a diagram illustrating an example of a current flowing through the differential amplifier circuit before the limitation in the first embodiment.
  • the vertical scanning circuit 230 controls the switch 223 to be closed by the switching signal SWP and controls the switch 225 to be opened by the switching signal SWD.
  • the voltage of the node on the source side of the P-type transistor 212 is output to the column signal processing unit 270 as the output voltage Vo of the differential amplifier circuit.
  • This node is hereinafter referred to as an output node 501.
  • an in-phase voltage is generated at the node on the amplification transistor side of the constant current source 213.
  • This node is hereinafter referred to as an in-phase node 502.
  • To the gate of the amplifying transistor 267 is supplied with one in which V IN_R of the differential input voltage, to the gate of the amplifying transistor 257 is the other of the input differential input voltage V In_s is input.
  • the input voltage V in_r is a voltage of the floating diffusion layer of the dummy pixel circuit 260
  • the input voltage V in_s is a voltage of the floating diffusion layer of the effective pixel circuit 250.
  • the vertical scanning circuit 230 controls the selection transistor 256 in the selected row and the selection transistor 266 in the dummy pixel 260 to be turned on. The vertical scanning circuit 230 then turns on the reset transistors 264 and 254 to initialize the input voltages V in_r and V in_s .
  • the P-type transistor 211 in the current mirror circuit supplies a reference current Ir, and the P-type transistor 212 supplies a signal current Is close to the reference current Ir.
  • Ir I + ⁇ I Formula 1
  • Is I ⁇ I Equation 2
  • the reference current Ir and the signal current Is merge at the in-phase node 502, and the sum is controlled to be constant by the constant current source 213.
  • I const in Equation 3 is 2I.
  • the reference current Ir and the signal current Is are equal. For example, if I const is 20 microamperes ( ⁇ A), the reference current Ir and the signal current Is are both 10 microamperes ( ⁇ A).
  • the dummy pixel circuit 260 is shielded from light while the effective pixel circuit 250 is not shielded from light, electric charges are generated by the photodiode 253 in the effective pixel circuit 250.
  • the vertical scanning circuit 230 turns off the transfer transistor 252 in the effective pixel circuit 250. For this reason, normally, the charge of the photodiode 253 is not transferred to the floating diffusion layer, and the input voltage Vin_s remains at the initial value.
  • V clip_p Vc + Rp ⁇ Is ′ +
  • Vc in the above equation is a common voltage of the common-mode node 502, and its unit is, for example, volts (V).
  • Rp is the resistance value of the resistance element 222, and the unit is, for example, ohm ( ⁇ ).
  • Is ′ is a signal current corresponding to V clip — p , and its unit is, for example, ampere (A).
  • V th is a threshold voltage of the bypass transistor 221, and its unit is, for example, volts (V).
  • bypass transistor 221 When the bypass transistor 221 is in the off state (P-phase level is less than the limit voltage V clip — p ), no current flows through the bypass controller 220, and the signal current Is is output from the output node 501 through the amplification transistor 257 to the in-phase node. It flows to 502.
  • FIG. 7 is a diagram illustrating an example of a current flowing through the limited differential amplifier circuit according to the first embodiment.
  • the output voltage Vo reaches the limit voltage V clip_p
  • the gate-source voltage of the bypass transistor 221 exceeds the threshold voltage, and the bypass transistor 221 transitions to the on state.
  • the output node 501 and the in-phase node 502 are connected (bypassed) via the bypass transistor 221, and the signal current Is ′ flows through the bypass control unit 220.
  • the vertical scanning circuit 230 opens the switch 223 and closes the switch 225.
  • the D phase level is fixed to the limit voltage V clip_d shown in the following equation.
  • the limiting voltages V clip_p and V clip_d are preferably equal to or lower than the upper limit voltage at which the amplification transistor operates in the saturation region.
  • V clip_d Vc + Rd ⁇ Is ′ +
  • Rp and Rd have different values, the D phase level is clipped to a value different from the P phase level.
  • a configuration in which the bypass control unit 220 is not provided is assumed as a comparative example. Also in this comparative example, when very strong light is incident, a large amount of charge is generated in the photodiode 253 and may exceed the potential of the transfer transistor 252 and leak to the floating diffusion layer. As a result, the output voltage Vo (P phase level) increases.
  • the P-phase level is not limited in the comparative example without the bypass control unit 220, the P-phase level can rise to a value close to the power supply voltage Vdd.
  • a D-phase level is generated next to the P-phase level, but a D-phase level having a value close to the power supply voltage Vdd is similarly generated under high illuminance.
  • the difference between them becomes close to “0” in the CDS process, and black level pixel data is output even though strong light is incident. That is, a black spot phenomenon occurs.
  • the bypass control unit 220 bypasses the output node and the in-phase node to limit the P-phase level to the limit voltage V clip_p or less. And D phase level are not comparable. Thereby, a black spot phenomenon can be eliminated.
  • the amplitude of the output voltage Vo may become very large when strong light is incident.
  • the amplification transistor 257 may be in an operation range (a linear region or a cutoff region) other than the saturation region. In this case, a settling time is required for the amplification transistor 257 to return to the saturation region before the next reading.
  • the frame rate is reduced by the amount of time for this stabilization.
  • the solid-state imaging device 200 is limited to the upper limit voltage in the saturation region, the amplitude of the output voltage Vo can be suppressed and the amplification transistor 257 can be operated in the saturation region. As a result, the settling time becomes unnecessary, and the frame rate can be improved accordingly.
  • the solid-state imaging device 200 restricts both the D-phase level and the P-phase level. However, when the P-phase level can be restricted by an overflow gate or the like, the P-phase level may not be restricted. . When the P-phase level is not limited, the P-phase side resistance element 224 and the switch 225 are not required.
  • FIG. 8 is a timing chart illustrating an example of the driving operation of the pixel circuit according to the first embodiment of the present technology.
  • the timing control unit 285 resets the count value CNT of the counter 275 to an initial value before exposure.
  • the vertical scanning circuit 230 sets the selection signal SEL_S and the selection signal SEL_D of the selected row to a high level, and the reset signal RST_S and RST_S of the row for a predetermined pulse period from the exposure start timing Tr of the row. Set RST_D to high level.
  • the vertical scanning circuit 230 controls the P-phase side switch 223 to be closed by setting the switching signal SWP to a high level. As a result, the P-phase level is limited to the limit voltage V clip_p or less.
  • the ramp signal rises over a period from the timing Tps to Tpe after the timing Tr, and the counter 275 counts the count value CNT p of the P-phase level. That is, the P phase level is read by the column signal processing unit 270.
  • the output voltage Vo (P-phase level) of the signal line VSL_S may continue to rise after reset.
  • the bypass control unit 220 since the P-phase level is not limited, it may reach a value close to the power supply voltage Vdd.
  • the thick dotted line in FIG. 8 is an example of the fluctuation of the output voltage Vo of this comparative example. If the bypass control unit 220 is provided, the P phase level is limited as shown by the solid line in FIG.
  • the vertical scanning circuit 230 sets the transfer signal TRG_S to the high level over the pulse period at the timing Tswd when the exposure period has elapsed from the resetting of the floating diffusion layer. As a result, charges are transferred to the floating diffusion layer, and output of the D phase level is started. Further, the vertical scanning circuit 230 controls the D-phase side switch 225 to be closed by setting the switching signal SWP to the low level and the switching signal SWD to the high level. As a result, the D-phase level is limited to the limit voltage V clip_d or less. In addition, the timing control unit 285 inverts the sign of the count value of the counter 275 to ⁇ CNT p .
  • the potential difference between the limit voltage V Clip_p the limit voltage V Clip_d is set to exceed the full code of the pixel data.
  • the potential difference is set to exceed a level corresponding to “4095”.
  • the ramp signal rises over a period from timing Tds to timing Tde after timing Tswd, and the counter 275 counts the difference value CNT d ⁇ p between the P phase level and the D phase level.
  • the difference data is read as pixel data.
  • the D-phase level is not limited, and thus the D-phase level also rises to a value close to the power supply voltage Vdd. Then, the difference between the P-phase level and the D-phase level is almost “0”, and pixel data close to the black level is output. That is, a black spot phenomenon occurs.
  • the solid-state imaging device 200 limits the P-phase level by the bypass control unit 220, it can suppress the black spot phenomenon. Further, since the P-phase level and the D-phase level are limited to be equal to or lower than the upper limit voltage of the saturation operation region, the amplitude of the output voltage Vo can be suppressed and the amplification transistor 257 can be operated in the saturation region. As a result, the settling time becomes unnecessary, and the frame rate can be improved accordingly.
  • FIG. 9 is a flowchart showing an example of the operation of the solid-state imaging device 200 according to the first embodiment. This operation is started, for example, when an operation (such as pressing a shutter button) for capturing image data is performed.
  • an operation such as pressing a shutter button
  • the vertical scanning circuit 230 selects one of the unselected rows (step S901), and resets the voltage of the floating diffusion layer in that row (step S902). Then, the differential amplifier circuit outputs the P-phase level limited to the limit voltage V clip_p or less (step S903), and outputs the D-phase level limited to the limit voltage V clip_d or less after the exposure period has elapsed (step S904). .
  • the column signal processing unit 270 outputs the difference between the P phase level and the D phase level as pixel data (step S905).
  • the vertical scanning circuit 230 determines whether or not the selected row is the last row (step S906). When it is not the last row (step S906: No), the vertical scanning circuit 230 repeatedly executes step S901 and subsequent steps. On the other hand, when it is the last row (step S906: Yes), the vertical scanning circuit 230 ends the imaging process. Note that when imaging a plurality of pieces of image data, the processing in steps S901 to S906 is repeatedly executed until the imaging is completed.
  • the bypass control unit 220 connects the output node and the in-phase node to flow a signal current, and thus strong light is emitted. Even when it is incident, the P-phase level can be limited to a voltage lower than the limit voltage. As a result, it is possible to prevent the occurrence of a black spot phenomenon in which the P-phase level and the D-phase level are close to each other and the pixel data of the difference between them becomes “0” (black level).
  • the bypass control unit 220 limits the output voltage Vo with two different limiting voltages using the two resistance elements (222 and 224). However, the output voltage can be limited by two limiting voltages without providing these resistance elements.
  • the bypass control unit 220 according to the first modification of the first embodiment is different from the first embodiment in that the bypass control unit 220 is not provided with a resistance element and is limited by two limiting voltages. Different.
  • FIG. 10 is a circuit diagram showing a configuration example of the differential amplifier circuit according to the first modification of the first embodiment.
  • the bypass control unit 220 according to the first modification is different from the first embodiment in that a bypass transistor 226 is provided instead of the resistance elements 222 and 224.
  • the bypass transistor 226 is, for example, a P-type MOS transistor, its gate and drain are short-circuited, and its source is connected to the signal line VSL_S. Further, the threshold voltage of the bypass transistor 226 is different from the threshold voltage of the bypass transistor 221.
  • the bypass transistors 221 and 226 are examples of the first and second bypass transistors described in the claims. Further, the bypass transistor 226 may be an N-type transistor.
  • the switch 223 is connected to the drain of the bypass transistor 221, and the switch 225 is connected to the drain of the bypass transistor 226.
  • V clip_p Vc +
  • V clip_d Vc +
  • bypass transistors 221 and 226 having different threshold voltages limit the threshold voltage, two limiting voltages can be provided without providing a resistance element.
  • the restriction by can be realized.
  • the bypass control unit 220 limits the output voltage Vo with two different limiting voltages using the two resistance elements (222 and 224). However, the output voltage can be limited by two limiting voltages without providing these resistance elements.
  • the bypass control unit 220 according to the second modification of the first embodiment is different from the first embodiment in that the limitation by the two limiting voltages is realized without providing the bypass control unit 220 with a resistance element. Different.
  • FIG. 11 is a circuit diagram showing a configuration example of the differential amplifier circuit according to the second modification of the first embodiment.
  • the bypass control unit 220 according to the second modification is different from the first embodiment in that a selector 227 is provided instead of the switch 223, the switch 225, and the resistance elements 222 and 224.
  • the selector 227 selects any one of the power supply voltage Vdd, the bias voltage Vbp, and the bias voltage Vbd according to the selection signal VSEL and outputs the selected voltage to the gate of the bypass transistor 221.
  • the bias voltage Vbp and the bias voltage Vbd are different from each other.
  • the bias voltage Vbp and the bias voltage Vbd are both set to a value between the power supply voltage Vdd and the common voltage Vc. These bias voltages are preferably higher than the common voltage Vc. By making the bias voltage higher than the common voltage Vc, the amplification transistor 257 can be operated in the saturation operation region.
  • the vertical scanning circuit 230 outputs the bias voltage Vbp during the P-phase level reading period and the bias voltage Vbd during the D-phase level reading period in response to the selection signal VSEL. Further, the vertical scanning circuit 230 outputs the power supply voltage Vdd during the periods other than those periods.
  • V clip_p and V clip_d are expressed by the following equations.
  • V clip_p Vc + Vbp ⁇
  • V clip_d Vc + Vbd ⁇
  • FIG. 12 is a timing chart showing an example of the driving operation of the pixel circuit in the second modification of the first embodiment.
  • the alternate long and short dash line in the figure indicates the fluctuation of the voltage output from the selector 227.
  • the vertical scanning circuit 230 changes the voltage output from the selector 227 from the power supply voltage Vdd to the bias voltage Vbp by the selection signal VSEL at the timing Tswp before reading the P-phase level.
  • the vertical scanning circuit 230 changes the voltage output from the selector 227 to the bias voltage Vbd by the selection signal VSEL at the timing Tswd before the D-phase level reading.
  • the bypass control unit 220 limits the output voltage with two different limiting voltages by applying two different bias voltages.
  • the limitation by the two limiting voltages can be realized without providing a resistance element.
  • the dummy pixel circuit 260 is arranged only in the Mth row, but in this arrangement, the distance between the effective pixel circuit 250 other than the M ⁇ 1th row and the dummy pixel circuit 260 is set. I will leave.
  • the variation in the characteristics of the elements in the differential amplifier circuit in which the effective pixel circuit 250 and the dummy pixel circuit 260 are not adjacent to each other is larger than that in the case where the effective pixel circuit 250 and the dummy pixel circuit 260 are adjacent to each other. It can be a noise source in data. For this reason, it is desirable to dispose the dummy pixel circuit 260 at a position adjacent to the effective pixel circuit 250 from the viewpoint of reducing noise.
  • the solid-state imaging device 200 according to the second embodiment is different from the first embodiment in that a dummy pixel circuit and an effective pixel circuit are arranged adjacent to each other.
  • FIG. 13 is a block diagram illustrating a configuration example of the solid-state imaging device 200 according to the second embodiment.
  • the solid-state imaging device 200 according to the second embodiment is different from the first embodiment in that a signal switching unit 290 is further provided.
  • FIG. 14 is a block diagram illustrating a configuration example of the pixel array unit 240 according to the second embodiment.
  • odd-numbered row pixel circuits 251 are arranged in odd-numbered rows
  • even-numbered row pixel circuits 261 are arranged in even-numbered rows. None of these pixel circuits are shielded from light.
  • the odd row pixel circuit 251 is an effective pixel circuit from which a signal is read out by the column signal processing unit 270.
  • the even-row pixel circuit 261 is a dummy pixel circuit from which no signal is read.
  • the effective pixel and the dummy pixel are alternately arranged for each row, the configuration is not limited to this configuration as long as the effective pixel and the dummy pixel are adjacent to each other.
  • effective pixels may be arranged in 4k and 4k + 3 (k is an integer) rows, and dummy pixels may be arranged in 4k + 1 and 4k + 2 rows.
  • FIG. 15 is a circuit diagram illustrating a configuration example of the differential amplifier circuit according to the second embodiment.
  • the power supply unit 210 according to the second embodiment is different from the first embodiment in that it further includes a differential input limiting unit 300.
  • the differential input limiting unit 300 limits the output voltage of the signal line VSL_E on the even-numbered row pixel circuit 261 (dummy pixel) side to a limit voltage or less.
  • the dummy-side output voltage (in other words, one of the pair of differential output voltages) is, for example, equal to or lower than a voltage comparable to the limit voltage V clip_p for the P-phase level of the other (Vo) of the pair of differential output voltages.
  • the differential input limiting unit 300 includes a P-type transistor 301, a resistance element 302, and a switch 303.
  • the P-type transistor is diode-connected, and is inserted between the source of the P-type transistor 211 and the resistance element 302.
  • the switch 303 opens and closes the path between the resistance element 302 and the constant current source 213 according to the switching signal SWR.
  • the signal switching unit 290 includes switches 291, 292, 293, and 294.
  • the switch 291 switches the connection destination of the drain of the selection transistor 266 to either the P-type transistor 211 or the P-type transistor 212 according to the selection signal SWR.
  • the switch 292 switches the connection destination of the drain of the selection transistor 256 to either the P-type transistor 211 or the P-type transistor 212 in accordance with the selection signal SWR.
  • the switch 293 switches the connection destination of the drain of the reset transistor 264 to either the power source of the reset voltage V rst or the P-type transistor 212 according to the selection signal SWR.
  • Switch 294 in accordance with selection signals SWR, it is intended to switch the connection destination of the drain of the reset transistor 254 to either the power supply and the P-type transistor 212 of the reset voltage V rst.
  • the vertical scanning circuit 230 controls the switch 303 to be closed by a selection signal SWR, controls the connection destination of the selection transistor 266 to the P-type transistor 211, and sets the connection destination of the selection transistor 256 to the P-type.
  • the transistor 212 is controlled.
  • the vertical scanning circuit 230 controls the connection destination of the reset transistor 264 to the reset voltage V rst and controls the connection destination of the reset transistor 254 to the P-type transistor 212 when driving an odd-numbered row.
  • the connection configuration of the differential amplifier circuit is the same as that of the first embodiment.
  • the vertical scanning circuit 230 controls the switch 303 to be in an open state by the selection signal SWR, controls the connection destination of the selection transistor 266 to the P-type transistor 212, and determines the connection destination of the selection transistor 256.
  • the P-type transistor 211 is controlled.
  • the vertical scanning circuit 230 controls the connection destination of the reset transistor 264 to the P-type transistor 212 and drives the connection destination of the reset transistor 254 to the reset voltage V rst when driving even-numbered rows. By this control, the connection destinations of the selection transistors and reset transistors in the odd rows and the connection destinations of the selection transistors and reset transistors in the even rows are switched.
  • odd-numbered pixel circuit 251 is controlled by the transfer signal TRG_O, the reset signal RST_O and the selection signal SEL_O
  • even-numbered pixel circuit 261 is controlled by the transfer signal TRG_E, the reset signal RST_E and the selection signal SEL_E.
  • FIG. 16 is a timing chart showing an example of the driving operation of the odd-numbered pixel circuit 251 according to the second embodiment.
  • the vertical scanning circuit 230 sets the switching signal SWR to a low level so that the connection configuration of the differential amplifier circuit is the same as in the first embodiment, and the switch 303 is closed.
  • the level of the signal line VSL_E of the dummy pixel (even number row) is limited to be equal to or lower than the limit voltage with respect to the P phase level of the effective pixel (odd number row).
  • the reason for limiting the voltage of the dummy signal line VSL_E is that the dummy pixels are not shielded from light. As described above, the dummy pixels are not shielded from light because it is difficult to shield only the dummy pixels in the configuration in which the dummy pixels and the effective pixels are alternately arranged.
  • the transmission timing of the odd-numbered transfer signal TRG_O, the reset signal RST_O, and the selection signal SEL_O is the same as that of the effective pixel of the first embodiment.
  • the transmission timings of the transfer signal TRG_O, the reset signal RST_O, and the selection signal SEL_O in an even number of rows are the same as the dummy pixels in the first embodiment.
  • FIG. 17 is a timing chart showing an example of the driving operation of the even-numbered pixel circuit 261 in the second embodiment.
  • the vertical scanning circuit 230 switches the connection destination of the selection transistor and the reset transistor by setting the switching signal SWR to a high level.
  • the vertical scanning circuit 230 sets only the odd-numbered transfer signal TRG_E to the high level over the pulse period from the transfer timing Tswd immediately before the D-phase level reading.
  • the effective pixels and the dummy pixels are alternately arranged adjacent to each other, and therefore, compared with the first embodiment in which there are effective pixels that are not adjacent to the dummy pixels.
  • variation in element characteristics can be reduced and noise can be reduced.
  • this technique can also take the following structures.
  • a signal side amplification transistor that supplies a signal current corresponding to one of a pair of differential input voltages from an output node to an in-phase node to generate an output voltage corresponding to the signal current;
  • a reference-side amplification transistor that supplies a reference current according to the other of the pair of differential input voltages to the common-mode node;
  • a constant current source that controls the sum of the signal current and the reference current that merge at the common-mode node to be constant;
  • a bypass control unit that connects the output node and the common-mode node when the output voltage reaches a predetermined limit voltage and supplies the signal current having a value corresponding to the limit voltage to the common-mode node;
  • a solid-state imaging device that connects the output node and the common-mode node when the output voltage reaches a predetermined limit voltage and supplies the signal current having a value corresponding to the limit voltage to the common-mode node.
  • the solid-state imaging device according to any one of (1) to (4), wherein the bypass control unit includes a bypass transistor having a source connected to the output node. (6) The signal side amplification transistor outputs a P phase level as the output voltage after outputting a P phase level as the output voltage,
  • the solid-state imaging device according to (5), wherein the limiting voltage includes a P-phase limiting voltage that limits the P-phase level and a D-phase limiting voltage that limits the D-phase level.
  • the bypass control unit further includes first and second resistance elements connected in parallel to the bypass transistor, The gate and drain of the bypass transistor are short-circuited, (6)
  • the resistance value of the first resistance element is a value according to the P-phase limit voltage
  • the resistance value of the second resistance element is a value according to the D-phase limit voltage.
  • the bypass transistor includes first and second bypass transistors having different threshold voltages, The gates and drains of the first and second bypass transistors are short-circuited; (6)
  • the threshold voltage of the first bypass transistor is a value according to the P-phase limit voltage
  • the threshold voltage of the second bypass transistor is a value according to the D-phase limit voltage.
  • the bypass controller further includes a selector that selects one of the first and second bias voltages different from the power supply voltage and supplies the selected one to the gate of the bypass transistor,
  • the solid-state imaging device according to (6) wherein the first bias voltage is a value corresponding to the P-phase limit voltage, and the second bias voltage is a value corresponding to the D-phase limit voltage.
  • a signal side amplification transistor that supplies a signal current corresponding to one of the pair of differential input voltages from the output node to the common-mode node to generate an output voltage corresponding to the signal current;
  • a reference-side amplification transistor that supplies a reference current according to the other of the pair of differential input voltages to the common-mode node;
  • a constant current source that controls the sum of the signal current and the reference current that merge at the common-mode node to be constant;
  • a bypass controller that connects the output node and the common-mode node when the output voltage reaches a predetermined limit voltage, and supplies the signal current having a value corresponding to the limit voltage to the common-mode node;
  • An electronic apparatus comprising: an image processing unit that performs predetermined image processing on image data generated from the output voltage signal.
  • a signal-side amplification transistor that supplies a signal current corresponding to one of a pair of differential input voltages from an output node to an in-phase node to generate an output voltage corresponding to the signal current, and the pair of differential input voltages
  • a differential amplifier circuit comprising: a reference side amplifying transistor that supplies a reference current according to the other to the common-mode node; and a constant current source that controls a sum of the signal current and the reference current that merge at the common-mode node to be constant Output voltage generating step for generating the output voltage,

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Abstract

差動増幅型の固体撮像素子において黒点現象の発生を防止する。　信号側増幅トランジスタは、一対の差動入力電圧の一方に応じた信号電流を出力ノードから同相ノードに供給して前記信号電流に応じた出力電圧を生成する。参照側増幅トランジスタは、一対の差動入力電圧の他方に応じた参照電流を同相ノードに供給する。定電流源は、同相ノードで合流する前記信号電流および前記参照電流の和を一定に制御する。バイパス制御部は、出力電圧が所定の制限電圧に達した場合には出力ノードと前記同相ノードとを接続して制限電圧に応じた値の信号電流を同相ノードに供給する。

Description

固体撮像素子、電子機器、および、固体撮像素子の制御方法
　本技術は、固体撮像素子、電子機器、および、固体撮像素子の制御方法に関する。詳しくは、差動増幅型の固体撮像素子、電子機器、および、固体撮像素子の制御方法に関する。
　従来より、撮像装置などにおいて、光を光電変換して画像データを撮像する固体撮像素子が用いられている。例えば、感度を高くする目的で、一対のトランジスタにより差動信号を増幅する差動増幅型の撮像素子が提案されている（例えば、特許文献１参照。）。この差動増幅型の固体撮像素子では、画素信号の読出しが行われる単位画素と、信号の読出しが行われないダミー画素とが配列される。そして、固体撮像素子内の読出し回路は、単位画素内の増幅トランジスタとダミー画素内の増幅トランジスタとからなる差動対により差動増幅された画素信号を読み出し、ＣＤＳ（Correlated Double Sampling）処理を行う。
　ここで、ＣＤＳ処理とは、画素から２回に亘って信号を読み出し、それらの信号レベルの差分を画素データとして求めることにより、固定パターンノイズを低減する処理である。１回目に読み出される信号レベルは例えば、Ｐ相レベルと呼ばれ、２回目に読み出される信号レベルはＤ相レベルと呼ばれる。
特開２００８－２７１２８０号公報
　上述の従来技術では、Ｐ相レベルとＤ相レベルとの差分のデータを、露光量に応じた値の画素データとして読出し回路が出力している。しかしながら、この従来技術では、非常に強い光が入射された場合、光が入射されているにも関わらず、その画素データが「０」（黒レベル）に近い値になってしまう黒点現象が生じるおそれがある。この黒点現象が生じるのは、強い光によりフォトダイオードで非常に多くの電荷が発生して浮遊拡散層に漏出し、Ｐ相レベルが上昇してＤ相レベルとの差がほとんどなくなってしまうためである。
　本技術はこのような状況に鑑みて生み出されたものであり、差動増幅型の固体撮像素子において黒点現象の発生を防止することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、一対の差動入力電圧の一方に応じた信号電流を出力ノードから同相ノードに供給して上記信号電流に応じた出力電圧を生成する信号側増幅トランジスタと、上記一対の差動入力電圧の他方に応じた参照電流を上記同相ノードに供給する参照側増幅トランジスタと、上記同相ノードで合流する上記信号電流および上記参照電流の和を一定に制御する定電流源と、上記出力電圧が所定の制限電圧に達した場合には上記出力ノードと上記同相ノードとを接続して上記制限電圧に応じた値の上記信号電流を上記同相ノードに供給するバイパス制御部とを具備する固体撮像素子、および、その制御方法である。これにより、出力電圧が所定の制限電圧に達した場合に出力ノードと同相ノードとが接続されるという作用をもたらす。
　また、この第１の側面において、有効画素回路およびダミー画素回路のうち上記有効画素回路からの信号を読み出して所定の信号処理を行う信号処理部をさらに具備し、上記信号側増幅トランジスタは、上記有効画素回路に配置され、上記参照側増幅トランジスタは、上記ダミー画素回路に配置されてもよい。これにより、有効画素回路の出力電圧が所定の制限電圧に達した場合に出力ノードと同相ノードとが接続されるという作用をもたらす。
　また、この第１の側面において、上記ダミー画素回路は、遮光されてもよい。これにより、遮光されていない有効画素回路の出力電圧が所定の制限電圧に達した場合に出力ノードと同相ノードとが接続されるという作用をもたらす。
　また、この第１の側面において、上記ダミー画素回路は、遮光されず、上記有効画素回路に隣接して配置されてもよい。これにより、ダミー画素回路に隣接する有効画素回路の出力電圧が所定の制限電圧に達した場合に出力ノードと同相ノードとが接続されるという作用をもたらす。
　また、この第１の側面において、上記バイパス制御部は、上記出力ノードにソースが接続されたバイパストランジスタを備えてもよい。これにより、バイパストランジスタにより出力ノードと同相ノードとが接続されるという作用をもたらす。
　また、この第１の側面において、上記信号側増幅トランジスタは、Ｐ相レベルを上記出力電圧として出力した後に上記Ｐ相レベルと異なるＤ相レベルを上記出力電圧として出力し、上記制限電圧は、上記Ｐ相レベルを制限するＰ相制限電圧と上記Ｄ相レベルを制限するＤ相制限電圧とを含んでもよい。これにより、Ｐ相レベルおよびＤ相レベルが制限されるという作用をもたらす。
　また、この第１の側面において、上記バイパス制御部は、上記バイパストランジスタに並列に接続された第１および第２の抵抗素子をさらに備え、上記バイパストランジスタのゲートおよびドレインは短絡され、上記第１の抵抗素子の抵抗値は、上記Ｐ相制限電圧に応じた値であり、上記第２の抵抗素子の抵抗値は、上記Ｄ相制限電圧に応じた値であってもよい。これにより、第１および第２の抵抗素子の抵抗値に応じた制限電圧によりＰ相レベルおよびＤ相レベルが制限されるという作用をもたらす。
　また、この第１の側面において、上記バイパストランジスタは、閾値電圧の異なる第１および第２のバイパストランジスタを含み、上記第１および第２のバイパストランジスタのゲートおよびドレインは短絡され、上記第１のバイパストランジスタの閾値電圧は、上記Ｐ相制限電圧に応じた値であり、上記第２のバイパストランジスタの閾値電圧は、上記Ｄ相制限電圧に応じた値であってもよい。これにより、第１および第２のバイパストランジスタの閾値電圧に応じた制限電圧によりＰ相レベルおよびＤ相レベルが制限されるという作用をもたらす。
　また、この第１の側面において、上記バイパス制御部は、電源電圧と互いに異なる第１および第２のバイアス電圧とのいずれかを選択して上記バイパストランジスタのゲートに供給するセレクタをさらに備え、上記第１のバイアス電圧は、上記Ｐ相制限電圧に応じた値であり、上記第２のバイアス電圧は、上記Ｄ相制限電圧に応じた値であってもよい。これにより、第１および第２のバイアス電圧に応じた制限電圧によりＰ相レベルおよびＤ相レベルが制限されるという作用をもたらす。
　また、本技術の第２の側面は、一対の差動入力電圧の一方に応じた信号電流を出力ノードから同相ノードに供給して上記信号電流に応じた出力電圧を生成する信号側増幅トランジスタと、上記一対の差動入力電圧の他方に応じた参照電流を上記同相ノードに供給する参照側増幅トランジスタと、上記同相ノードで合流する上記信号電流および上記参照電流の和を一定に制御する定電流源と、上記出力電圧が所定の制限電圧に達した場合には上記出力ノードと上記同相ノードとを接続して上記制限電圧に応じた値の上記信号電流を上記同相ノードに供給するバイパス制御部と、上記出力電圧の信号から生成された画像データに対して所定の画像処理を行う画像処理部とを具備する電子機器である。これにより、出力電圧が所定の制限電圧に達した場合に出力ノードと同相ノードとが接続され、画像処理が行われるという作用をもたらす。
　本技術によれば、差動増幅型の固体撮像素子において、黒点現象の発生を防止することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における電子機器の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素アレイ部の一構成例を示すブロック図である。 本技術の第１の実施の形態における差動増幅回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態における制限前の差動増幅回路に流れる電流の一例を示す図である。 本技術の第１の実施の形態における制限後の差動増幅回路に流れる電流の一例を示す図である。 本技術の第１の実施の形態における画素回路の駆動動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例における差動増幅回路の一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例における差動増幅回路の一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例における画素回路の駆動動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第２の実施の形態における画素アレイ部の一構成例を示すブロック図である。 本技術の第２の実施の形態における差動増幅回路の一構成例を示す回路図である。 本技術の第２の実施の形態における奇数行画素回路の駆動動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における偶数数行画素回路の駆動動作の一例を示すタイミングチャートである。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（出力ノードと同相ノードとを接続する例）
　２．第２の実施の形態（有効画素とダミー画素とを隣接させて出力ノードと同相ノードとを接続する例）
　＜１．第１の実施の形態＞
　［電子機器の構成例］
　図１は、第１の実施の形態における電子機器１００の一構成例を示すブロック図である。この電子機器１００は、画像データを撮像する機器であり、撮像レンズ１１０、固体撮像素子２００、デジタルシグナルプロセッサ１２０、フレームメモリ１３０、記録装置１４０、表示装置１５０、電源回路１６０、操作回路１７０およびバス１８０を備える。電子機器１００としては、デジタルカメラや、カメラモジュールを備えるモバイル機器などが想定される。
　撮像レンズ１１０は、光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、デジタルシグナルプロセッサ１２０の制御に従って、撮像レンズ１１０からの光を光電変換して画像データを生成するものである。この固体撮像素子２００は、画像データを信号線２０９を介してデジタルシグナルプロセッサ１２０に供給する。
　デジタルシグナルプロセッサ１２０は、画像データに対して所定の画像処理を行うものである。このデジタルシグナルプロセッサ１２０は、シャッターボタンの押下などの操作に応じて、固体撮像素子２００を制御して画像データを生成させる。そして、デジタルシグナルプロセッサ１２０は、必要に応じてフレームメモリ１３０を用いて、画像データに対して様々な画像処理を行う。画像処理として、デモザイク処理、ホワイトバランス処理や合成処理などが行われる。デジタルシグナルプロセッサ１２０は、画像処理後の画像データをバス１８０を介して記録装置１４０に供給して記録させる。また、デジタルシグナルプロセッサ１２０は、ユーザの操作に従って、画像データを表示装置１５０に表示させる。なお、デジタルシグナルプロセッサ１２０は、特許請求の範囲に記載の画像処理部の一例である。
　フレームメモリ１３０は、画像データ（フレーム）を保持するものである。記録装置１４０は、画像データを記録するものである。表示装置１５０は、画像データを表示するものである。電源回路１６０は、電子機器１００内の回路に電源を供給するものである。
　操作回路１７０は、ユーザの操作に従って操作信号を生成してデジタルシグナルプロセッサ１２０に供給するものである。バス１８０は、デジタルシグナルプロセッサ１２０、フレームメモリ１３０、記録装置１４０、表示装置１５０、電源回路１６０および操作回路１７０の間で相互に信号をやりとりするための共通の経路である。
　［固体撮像素子の構成例］
　図２は、第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、電源供給部２１０、垂直走査回路２３０、画素アレイ部２４０、カラム信号処理部２７０、水平走査回路２８０およびタイミング制御部２８５を備える。
　画素アレイ部２４０には、二次元格子状に複数の画素回路が配列される。所定の方向に配列された画素回路の集合を以下、「行」と称し、行に垂直な方向に配列された画素回路の集合を以下、「列」と称する。また、行数をＭ（Ｍは整数）とし、列数をＮ（Ｎは整数）とする。
　電源供給部２１０は、画素アレイ部２４０に電源を供給するものである。垂直走査回路２３０は、タイミング制御部２８５の制御に従って行を順に選択して駆動するものである。
　カラム信号処理部２７０は、画素アレイ部２４０からの画素信号に対して所定の信号処理を行うものである。信号処理として、ＡＤ（Analog to Digital）変換処理やＣＤＳ処理が行われる。このカラム信号処理部２７０は、処理後の信号を画素データとして保持し、デジタルシグナルプロセッサ１２０に出力する。なお、カラム信号処理部２７０は、特許請求の範囲に記載の信号処理部の一例である。
　水平走査回路２８０は、タイミング制御部２８５の制御に従ってカラム信号処理部２７０を制御して、行内の画素データを順に出力させるものである。
　タイミング制御部２８５は、デジタルシグナルプロセッサ１２０の制御に従って、垂直走査回路２３０、カラム信号処理部２７０および水平走査回路２８０を駆動するものである。
　なお、フレームメモリ１３０を固体撮像素子２００の外部に配置しているが、固体撮像素子２００の内部に配置してもよい。また、固体撮像素子２００内の回路のそれぞれは、同一のチップに配置してもよいし、積層した複数のチップに分散して配置してもよい。この場合には、例えば、積層した２つのチップの一方に、電源供給部２１０、垂直走査回路２３０および画素アレイ部２４０が配置され、他方にカラム信号処理部２７０、水平走査回路２８０およびタイミング制御部２８５が配置される。
　［画素アレイ部の構成例］
　図３は、第１の実施の形態における画素アレイ部２４０の一構成例を示すブロック図である。この画素アレイ部２４０には複数の画素回路が二次元格子状に配列される。これらの画素回路は、有効画素回路２５０とダミー画素回路２６０とに分類される。有効画素回路２５０は、遮光されておらず、カラム信号処理部２７０により画素信号が読み出される回路である。一方、ダミー画素回路２６０は遮光されており、カラム信号処理部２７０により信号が読み出されない回路である。
　例えば、１乃至Ｍ－１行目に有効画素回路２５０が配置され、Ｍ行目にダミー画素回路２６０が配置される。なお、ダミー画素回路２６０の配置箇所は、Ｍ行目に限定されない。例えば、ダミー画素回路２６０を１行目やＮ列目に配置してもよい。
　また、ｍ（ｍは１乃至Ｍの整数）行目の画素回路は、３本の信号線を含む水平信号線群２３９－ｍに接続される。ｎ（ｎは１乃至Ｎの整数）列目の画素回路は、５本の信号線を含む垂直信号線群２１９－ｎに接続される。
　［差動増幅回路の構成例］
　図４は、第１の実施の形態における差動増幅回路の一構成例を示す回路図である。電源供給部２１０は、Ｐ型トランジスタ２１１および２１２と、定電流源２１３と、バイパス制御部２２０とを列ごとに備える。バイパス制御部２２０は、バイパストランジスタ２２１と、抵抗素子２２２および２２４と、スイッチ２２３および２２５とを備える。
　また、有効画素回路２５０は、転送トランジスタ２５２、フォトダイオード２５３、リセットトランジスタ２５４、浮遊拡散層２５５、選択トランジスタ２５６および増幅トランジスタ２５７を備える。
　一方、ダミー画素回路２６０は、転送トランジスタ２６２、フォトダイオード２６３、リセットトランジスタ２６４、浮遊拡散層２６５、選択トランジスタ２６６および増幅トランジスタ２６７を備える。なお、図４におけるコンデンサの図記号は、浮遊拡散層２５５および２６５の寄生容量を示し、これらは容量部品として設けられてはいない。
　フォトダイオード２５３は、光を光電変換して電荷（例えば、電子）を生成するものである。転送トランジスタ２５２は、フォトダイオード２５３で生成された電荷を転送信号ＴＲＧ_Ｓに従って浮遊拡散層２５５に転送するものである。
　浮遊拡散層２５５は、電荷を蓄積して、電荷量に応じた電圧を生成するものである。リセットトランジスタ２５４は、リセット信号ＲＳＴ_Ｓに従って、浮遊拡散層２５５の電圧を初期値にするものである。
　選択トランジスタ２５６は、選択信号ＳＥＬ_Ｓに従って、信号線ＶＳＬ_Ｓと増幅トランジスタ２５７との間の経路を開閉するものである。増幅トランジスタ２５７は、浮遊拡散層２５５の電圧を増幅するものである。この増幅トランジスタ２５７は、浮遊拡散層２５５の電圧に応じた電流を信号電流として供給する。この信号電流により出力電圧が生成され、信号線ＶＳＬ_Ｓから出力される。なお、増幅トランジスタ２５７は、特許請求の範囲に記載の信号側増幅トランジスタの一例である。
　また、リセットトランジスタ２５４のドレインは、信号線ＶＲＤ_Ｓに接続され、選択トランジスタ２５６のドレインは、信号線ＶＳＬ_Ｓに接続される。
　ダミー画素回路２６０内の素子のそれぞれの構成は、有効画素回路２５０と同様である。ただし、増幅トランジスタ２６７のソースは、増幅トランジスタ２５７のソースとともに信号線Ｖｃｏｍに接続される。また、リセットトランジスタ２６４のドレインは、リセット電圧Ｖｒｓｔが印加された信号線ＶＲＤ_Ｓに接続され、選択トランジスタ２６６のドレインは、信号線ＶＳＬ_Ｄに接続される。また、ダミー画素回路２６０内の転送トランジスタ、リセットトランジスタおよび選択トランジスタは、転送信号ＴＲＧ_Ｄ、リセット信号ＲＳＴ_Ｄおよび選択信号ＳＥＬ_Ｄにより制御される。なお、増幅トランジスタ２６７は、特許請求の範囲に記載の参照側増幅トランジスタの一例である。
　また、電源供給部２１０において、Ｐ型トランジスタ２１１のゲートは、Ｐ型トランジスタ２１２のゲートに接続される。Ｐ型トランジスタ２１１のソースは、自身のゲートと信号線ＶＳＬ_Ｄとに接続され、ドレインは電源電圧Ｖｄｄの電源に接続される。一方、Ｐ型トランジスタ２１２のソースは、信号線ＶＳＬ_Ｓに接続され、ドレインは電源に接続される。この構成により、Ｐ型トランジスタ２１１は、参照電流をソースから出力し、Ｐ型トランジスタ２１２は、その参照電流に近い値の信号電流をソースから出力する。このような回路は、カレントミラー回路と呼ばれる。
　信号線ＶＲＤ_Ｓ、ＶＳＬ_Ｓ、Ｖｃｏｍ、ＶＲＤ_ＤおよびＶＳＬ_Ｄからなる垂直信号線群２１９－ｎは、列ごとに設けられる。
　定電流源２１３は、信号線Ｖｃｏｍからの電流を一定に制御するものである。定電流源２１３は、例えば、所定のバイアス電圧Ｖｂｎがゲートに印加されたＮ型トランジスタにより実現される。
　上述のカレントミラー回路と、増幅トランジスタ２６７および２５７と、定電流源２１３とにより、一対の差動入力電圧を増幅する差動増幅回路が構成される。一対の差動入力電圧の一方が増幅トランジスタ２５７に入力され、他方が増幅トランジスタ２６７に入力される。そして、その差動入力電圧を増幅した出力電圧が、増幅トランジスタ２５７のドレイン側の信号線ＶＳＬ_Ｓを介してカラム信号処理部２７０へ出力される。
　このような差動増幅回路は、一般に、差動増幅しないソースフォロワ回路と比較して増幅率が大きい。例えば、ソースフォロワ回路の画素の変換効率を１００μＶ／ｅ－とし、増幅トランジスタの出力ノイズを１００μＶｒｍｓ（root mean square）とし、ＡＤ変換におけるノイズを１００μＶｒｍｓとする。この構成では、トータルノイズは、１４１μＶｒｍｓとなり、入力換算ノイズは１．０２ｅ－ｒｍｓである。一方、差動増幅回路の画素の変換効率を５００μＶ／ｅ－とし、増幅トランジスタの出力ノイズを５００μＶｒｍｓとし、ＡＤ変換におけるノイズを５００μＶｒｍｓとする。この構成では、トータルノイズは、５１０μＶｒｍｓとなり、入力換算ノイズは１．０２ｅ－ｒｍｓである。
　また、バイパス制御部２２０において、バイパストランジスタ２２１は、例えば、Ｐ型のＭＯＳトランジスタであり、そのゲートおよびドレインが短絡（いわゆる、ダイオード接続）されている。また、バイパストランジスタ２２１のソースは、信号線ＶＳＬ_Ｓに接続される。なお、バイパストランジスタ２２１はＮ型のトランジスタであってもよい。
　抵抗素子２２２および２２４の一端は、バイパストランジスタ２２１のドレインに共通に接続される。また、抵抗素子２２２の他端は、スイッチ２２３に接続され、抵抗素子２２４の他端は、スイッチ２２５に接続される。また、抵抗素子２２２および２２４のそれぞれの抵抗値は異なる。なお、抵抗素子２２２および２２４は、特許請求の範囲に記載の第１および第２の抵抗素子の一例である。
　スイッチ２２３は、切替信号ＳＷＰに従って、抵抗素子２２２と信号線Ｖｃｏｍとの間の経路を開閉するものである。スイッチ２２５は、切替信号ＳＷＤに従って、抵抗素子２２４と信号線Ｖｃｏｍとの間の経路を開閉するものである。
　垂直走査回路２３０は、有効画素回路２５０の行のいずれかと、ダミー画素回路２６０の行とを同時に選択して、リセット信号、転送信号および選択信号により駆動する。この選択された行内の有効画素回路２５０と、その回路と同じ列のダミー画素回路２６０とのペアが差動増幅回路として動作し、画素信号を生成する。バイパス制御部２２０の機能の詳細については後述する。
　［カラム信号処理部の構成例］
　図５は、第１の実施の形態におけるカラム信号処理部２７０の一構成例を示すブロック図である。このカラム信号処理部２７０は、ランプ信号生成回路２７１と、Ｎ個のコンデンサ２７２と、Ｎ個のコンデンサ２７３と、Ｎ個のコンパレータ２７４と、Ｎ個のカウンタ２７５とデータ保持部２７６とを備える。コンデンサ２７２およびコンデンサ２７３と、コンパレータ２７４とカウンタ２７５とは、列ごとに１つずつ設けられる。
　ランプ信号生成回路２７１は、タイミング制御部２８５の制御に従って一定の速度でレベルが増加するランプ信号を生成するものである。
　コンデンサ２７２は、ランプ信号を保持するものである。コンデンサ２７３は、対応する列からの画素信号を保持するものである。これらのコンデンサにより、オートゼロ機能が実現される。
　コンパレータ２７４は、ランプ信号と、対応する列の画素信号とを比較するものである。このコンパレータ２７４は、比較結果を対応する列のカウンタ２７５に供給する。
　カウンタ２７５は、コンパレータ２７４の比較結果に基づいて計数値を計数するものである。カウンタ２７５のそれぞれには、クロック信号ＣＬＫと、リセット信号ＲＳＴｐおよびＲＳＴｄとがタイミング制御部２８５により入力される。リセット信号ＲＳＴｐが入力されるとカウンタ２７５は、計数値を初期値にする。そして、カウンタ２７５は、ランプ信号のレベルが画素信号のレベルを超えるまでクロック信号ＣＬＫに同期して計数値を増分する。これにより、Ｐ相レベルが測定される。
　そして、リセット信号ＲＳＴｄが入力されるとカウンタ２７５は、計数値の符号を反転する。その後にカウンタ２７５は、ランプ信号のレベルが画素信号のレベルを超えるまでクロック信号ＣＬＫに同期して計数値を増分する。これにより、Ｐ相レベルとＤ相レベルとの差分が測定される。カウンタ２７５は、この差分のデータを画素データとしてデータ保持部２７６に出力する。このように、Ｐ相レベルとＤ相レベルとの差分を求める処理は、ＣＤＳ処理と呼ばれる。コンデンサ２７２および２７３により、アナログのＣＤＳ処理が実行され、カウンタ２７５によりデジタルのＣＤＳ処理が実行される。
　データ保持部２７６は、Ｎ個の画素データを保持するものである。このデータ保持部２７６は、保持した画素データを水平走査回路２８０の制御に従って順に出力する。
　図６は、第１の実施の形態における制限前の差動増幅回路に流れる電流の一例を示す図である。Ｐ相レベルを測定する際に、垂直走査回路２３０は、切替信号ＳＷＰによりスイッチ２２３を閉状態に制御し、切替信号ＳＷＤによりスイッチ２２５を開状態に制御する。
　ここで、Ｐ型トランジスタ２１２のソース側のノードの電圧が、差動増幅回路の出力電圧Ｖｏとして、カラム信号処理部２７０へ出力される。このノードを以下、出力ノード５０１とする。また、定電流源２１３の増幅トランジスタ側のノードには、同相の電圧が生じる。このノードを以下、同相ノード５０２と称する。増幅トランジスタ２６７のゲートには、差動入力電圧の一方であるＶｉｎ_ｒが入力され、増幅トランジスタ２５７のゲートには入差動入力電圧の他方であるＶｉｎ_ｓが入力される。入力電圧Ｖｉｎ_ｒは、ダミー画素回路２６０の浮遊拡散層の電圧であり、入力電圧Ｖｉｎ_ｓは、有効画素回路２５０の浮遊拡散層の電圧である。
　垂直走査回路２３０は、選択した行の選択トランジスタ２５６と、ダミー画素２６０内の選択トランジスタ２６６とをオン状態に制御する。そして、垂直走査回路２３０は、リセットトランジスタ２６４および２５４をオン状態にして入力電圧Ｖｉｎ_ｒおよびＶｉｎ_ｓを初期化する。
　カレントミラー回路におけるＰ型トランジスタ２１１は、参照電流Ｉｒを供給し、Ｐ型トランジスタ２１２は、その参照電流Ｉｒに近い信号電流Ｉｓを供給する。これらの電流は、例えば、次の式により表される。
　　Ｉｒ＝Ｉ＋ΔＩ　　　　　　　　　　　　　　　　　　・・・式１
　　Ｉｓ＝Ｉ－ΔＩ　　　　　　　　　　　　　　　　　　・・・式２
　同相ノード５０２で参照電流Ｉｒおよび信号電流Ｉｓが合流し、その和は定電流源２１３により一定に制御される。この定電流源２１３が同相ノード５０２から接地ノードに流す電流Ｉconstは、次の式により表される。
　　Ｉconst＝Ｉｓ＋Ｉｒ　　　　　　　　　　　　　　　　・・・式３
　式１および式２より式３のＩconstは２Ｉである。入力電圧Ｖｉｎ_ｒおよびＶｉｎ_ｓを初期化した直後においては、参照電流Ｉｒと信号電流Ｉｓとが等しい。例えば、Ｉconstを２０マイクロアンペア（μＡ）とすると、参照電流Ｉｒおよび信号電流Ｉｓはいずれも１０マイクロアンペア（μＡ）となる。
　そして、ダミー画素回路２６０が遮光されている一方で、有効画素回路２５０は遮光されていないため、有効画素回路２５０内のフォトダイオード２５３により電荷が生成される。
　Ｐ相レベルの読出し時において垂直走査回路２３０は、有効画素回路２５０内の転送トランジスタ２５２をオフ状態にする。このため、通常は、フォトダイオード２５３の電荷が浮遊拡散層に転送されず、入力電圧Ｖｉｎ_ｓは初期値のままである。
　しかし、太陽の下で撮像した際など、非常に光量の多い光が入射されると、フォトダイオード２５３で大量の電荷が発生し、転送トランジスタ２５２のポテンシャルを超えて、浮遊拡散層に漏出することがある。この結果、出力電圧Ｖｏ（Ｐ相レベル）が上昇するおそれがある。
　出力電圧Ｖｏが、次の式により表される制限電圧Ｖclip_pよりも低い場合には、バイパストランジスタ２２１のゲート－ソース間電圧が閾値電圧未満であるため、バイパストランジスタ２２１はオフ状態である。
　　Ｖclip_p＝Ｖｃ＋Ｒｐ×Ｉｓ'＋｜Ｖｔｈ｜
上式におけるＶｃは、同相ノード５０２のコモン電圧であり、単位は例えば、ボルト（Ｖ）である。Ｒｐは、抵抗素子２２２の抵抗値であり、単位は例えば、オーム（Ω）である。Ｉｓ'は、Ｖclip_pに対応する信号電流であり、単位は例えば、アンペア（Ａ）である。Ｖｔｈは、バイパストランジスタ２２１の閾値電圧であり、単位は例えば、ボルト（Ｖ）である。
　このバイパストランジスタ２２１がオフ状態（Ｐ相レベルが制限電圧Ｖclip_p未満）の場合には、バイパス制御部２２０に電流が流れず、信号電流Ｉｓは、増幅トランジスタ２５７を介して出力ノード５０１から同相ノード５０２へと流れる。
　図７は、第１の実施の形態における制限後の差動増幅回路に流れる電流の一例を示す図である。出力電圧Ｖｏが制限電圧Ｖclip_pに達すると、バイパストランジスタ２２１のゲート－ソース間電圧が閾値電圧を超えて、バイパストランジスタ２２１がオン状態に遷移する。これにより、出力ノード５０１と同相ノード５０２とがバイパストランジスタ２２１を介して接続（バイパス）され、バイパス制御部２２０に信号電流Ｉｓ'が流れる。このとき、Ｐ型トランジスタ２１１からはＩｒ'（＝２Ｉ－Ｉｓ'）が供給される。
　定電流源２１３に流れる電流（＝Ｉｓ'＋Ｉｒ'）は一定であるため、増幅トランジスタ２５７には電流が流れなくなる。このため、出力電圧Ｖｏの上昇は停止し、制限電圧Ｖclip_pに固定（言い換えれば、クリップ）される。
　そして、Ｐ相レベルの次にＤ相レベルを読み出す際に垂直走査回路２３０は、スイッチ２２３を開状態にし、スイッチ２２５を閉状態にする。これにより、Ｄ相レベルは、次の式に示す制限電圧Ｖclip_ｄに固定される。なお、制限電圧Ｖclip_ｐおよびＶclip_ｄは、増幅トランジスタが飽和領域で動作する上限電圧以下であることが望ましい。
　　Ｖclip_ｄ＝Ｖｃ＋Ｒｄ×Ｉｓ'＋｜Ｖｔｈ｜
上式におけるＲｄは、抵抗素子２２４の抵抗値であり、単位は例えば、オーム（Ω）である。前述したように、ＲｐおよびＲｄは異なる値であるため、Ｄ相レベルは、Ｐ相レベルと異なる値にクリップされる。
　ここで、バイパス制御部２２０を設けない構成を比較例として想定する。この比較例でも、非常に強い光が入射された際にフォトダイオード２５３で大量の電荷が発生し、転送トランジスタ２５２のポテンシャルを超えて、浮遊拡散層に漏出することがある。この結果、出力電圧Ｖｏ（Ｐ相レベル）が上昇する。
　しかし、バイパス制御部２２０が無い比較例ではＰ相レベルが制限されないため、Ｐ相レベルが電源電圧Ｖｄｄに近い値まで上昇しうる。このＰ相レベルの次にＤ相レベルが生成されるが、高照度下では、同様に電源電圧Ｖｄｄに近い値のＤ相レベルが生成される。このようにＰ相レベルとＤ相レベルとが等しいと、ＣＤＳ処理において、それらの差分が「０」に近くなり、強い光が入射したにも関わらず、黒レベルの画素データが出力される。すなわち、黒点現象が生じる。
　これに対して、固体撮像素子２００では、バイパス制御部２２０が出力ノードと同相ノードとをバイパスしてＰ相レベルを制限電圧Ｖclip_p以下に制限するため、強い光が入射してもＰ相レベルとＤ相レベルとが同程度にならない。これにより、黒点現象を解消することができる。
　また、制限電圧Ｖclip_ｐおよびＶclip_ｄを、増幅トランジスタが飽和領域で動作する上限電圧以下にしないと、強い光が入射した際に出力電圧Ｖｏの振幅が非常に大きくなるおそれがある。出力電圧Ｖｏの振幅が大きいと、増幅トランジスタ２５７が飽和領域以外の動作範囲（線形領域やカットオフ領域）になることがある。この場合には、次の読出しまでに、増幅トランジスタ２５７が飽和領域に戻るための静定時間が必要となる。複数の画像データの撮像時には、この静定時間の分、フレームレートが低下してしまう。
　しかし、固体撮像素子２００では、飽和領域の上限電圧以下に制限しているため、出力電圧Ｖｏの振幅を抑制して、増幅トランジスタ２５７を飽和領域で動作させることができる。これにより、静定時間が不要となり、その分、フレームレートを向上させることができる。
　なお、固体撮像素子２００は、Ｄ相レベルおよびＰ相レベルの両方を制限しているが、Ｐ相レベルをオーバーフローゲートなどにより制限することができる場合は、Ｐ相レベルを制限しない構成としてもよい。Ｐ相レベルを制限しない場合は、Ｐ相側の抵抗素子２２４およびスイッチ２２５が不要となる。
　［画素回路の動作例］
　図８は、本技術の第１の実施の形態における画素回路の駆動動作の一例を示すタイミングチャートである。タイミング制御部２８５は、露光前にカウンタ２７５の計数値ＣＮＴを初期値にリセットする。また、垂直走査回路２３０は、選択した行の選択信号ＳＥＬ_Ｓと、選択信号ＳＥＬ_Ｄとをハイレベルにし、その行の露光開始のタイミングＴｒから所定のパルス期間に亘って、その行のリセット信号ＲＳＴ_ＳおよびＲＳＴ_Ｄをハイレベルにする。
　このリセット時に、差動増幅回路のボルテージフォロワ機能により、浮遊拡散層が初期化され、差動増幅回路の信号線ＶＳＬ_Ｓの出力電圧Ｖｏがリセット電圧Ｖｒｓｔに近い値（ローレベル）となる。信号線ＲＳＴ_ＳおよびＲＳＴ_Ｄがローレベルになるときにスイッチフィードスルーにより浮遊拡散層２６５および２５５の電圧が下がるが、差動増幅回路の同相キャンセル効果により信号線ＲＳＴ_ＳおよびＲＳＴ_Ｄの電圧変動は抑制される。
　また、タイミングＴｒ直後のタイミングＴｓｗｐにおいて、垂直走査回路２３０は、切替信号ＳＷＰをハイレベルにしてＰ相側のスイッチ２２３を閉状態に制御する。これにより、Ｐ相レベルは、制限電圧Ｖclip_p以下に制限される。
　そして、タイミングＴｒの後のタイミングＴｐｓからＴｐｅまでの期間に亘ってランプ信号が上昇し、カウンタ２７５により、Ｐ相レベルの計数値ＣＮＴｐが計数される。すなわち、カラム信号処理部２７０によりＰ相レベルが読み出される。非常に強い光が入射した場合には、電荷がフォトダイオードから浮遊拡散層に漏出して、信号線ＶＳＬ_Ｓの出力電圧Ｖｏ（Ｐ相レベル）がリセット後も上昇し続けることがある。バイパス制御部２２０を設けない比較例では、Ｐ相レベルが制限されないため、電源電圧Ｖｄｄに近い値にまで達することがある。図８における太い点線は、この比較例の出力電圧Ｖｏの変動の一例である。バイパス制御部２２０を設ければ、同図における実線に示すように、Ｐ相レベルが制限される。
　そして、浮遊拡散層のリセットから露光期間が経過したタイミングＴｓｗｄにおいて垂直走査回路２３０は、転送信号ＴＲＧ_Ｓをパルス期間に亘ってハイレベルにする。これにより、浮遊拡散層に電荷が転送され、Ｄ相レベルの出力が開始される。また、垂直走査回路２３０は、切替信号ＳＷＰをローレベルにし、切替信号ＳＷＤをハイレベルにしてＤ相側のスイッチ２２５を閉状態に制御する。これにより、Ｄ相レベルは、制限電圧Ｖclip_ｄ以下に制限される。また、タイミング制御部２８５は、カウンタ２７５の計数値の符号を反転させて－ＣＮＴｐにする。
　ここで、制限電圧Ｖclip_ｐと制限電圧Ｖclip_ｄとの電位差は、例えば、それらの電位差にに対応する計数値ＣＮＴｄ－ｐが、画素データのフルコードを超えるように設定される。例えば、ＡＤ変換の量子化ビット数が１２ビットで、「０」乃至「４０９５」の計数値を計数する場合には、電位差が「４０９５」に対応するレベルを超えるように設定される。このように設定することにより、固体撮像素子２００は、強い光が入射された際に、フルコード（白）の画素データを出力することができる。
　タイミングＴｓｗｄの後のタイミングＴｄｓからタイミングＴｄｅまでの期間に亘ってランプ信号が上昇し、カウンタ２７５によりＰ相レベルとＤ相レベルとの差分の計数値ＣＮＴｄ－ｐが計数される。この差分のデータは画素データとして読み出される。
　バイパス制御部２２０を設けない比較例では、Ｄ相レベルも制限されないため、Ｄ相レベルも電源電圧Ｖｄｄに近い値まで上昇する。そして、Ｐ相レベルとＤ相レベルとの差分がほぼ「０」となり、黒レベルに近い画素データが出力されてしまう。すなわち、黒点現象が生じる。
　これに対して、固体撮像素子２００は、バイパス制御部２２０により、Ｐ相レベルを制限するため、黒点現象を抑制することができる。また、Ｐ相レベルおよびＤ相レベルを飽和動作領域の上限電圧以下に制限するため、出力電圧Ｖｏの振幅を抑制して、増幅トランジスタ２５７を飽和領域で動作させることができる。これにより、静定時間が不要となり、その分、フレームレートを向上させることができる。
　図９は、第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像させるための操作（シャッターボタンの押下など）が行われたときに開始する。
　垂直走査回路２３０は、未選択のいずれかの行を選択し（ステップＳ９０１）、その行の浮遊拡散層の電圧をリセットする（ステップＳ９０２）。そして、差動増幅回路は、制限電圧Ｖclip_p以下に制限したＰ相レベルを出力し（ステップＳ９０３）、露光期間の経過後に制限電圧Ｖclip_ｄ以下に制限したＤ相レベルを出力する（ステップＳ９０４）。カラム信号処理部２７０は、Ｐ相レベルおよびＤ相レベルの差分を画素データとして出力する（ステップＳ９０５）。
　垂直走査回路２３０は、選択した行が最終行であるか否かを判断する（ステップＳ９０６）。最終行でない場合に（ステップＳ９０６：Ｎｏ）、垂直走査回路２３０は、ステップＳ９０１以降を繰り返し実行する。一方、最終行である場合に（ステップＳ９０６：Ｙｅｓ）、垂直走査回路２３０は、撮像処理を終了する。なお、複数枚の画像データを撮像する際には、ステップＳ９０１乃至Ｓ９０６の処理が撮像の終了まで繰り返し実行される。
　このように、本技術の第１の実施の形態によれば、Ｐ相レベルが制限電圧に達するとバイパス制御部２２０が出力ノードと同相ノードとを接続して信号電流を流すため、強い光が入射された際であってもＰ相レベルを制限電圧以下に制限することができる。これにより、Ｐ相レベルとＤ相レベルとが近い値になってしまい、それらの差分の画素データが「０」（黒レベル）になってしまうという黒点現象の発生を防止することができる。
　［第１の変形例］
　上述の第１の実施の形態では、バイパス制御部２２０は、２つの抵抗素子（２２２および２２４）により、出力電圧Ｖｏを互いに異なる２つの制限電圧で制限していた。しかし、これらの抵抗素子を設けずに、２つの制限電圧で出力電圧を制限することもできる。この第１の実施の形態の第１の変形例のバイパス制御部２２０は、バイパス制御部２２０に抵抗素子を設けずに、２つの制限電圧による制限を実現した点において第１の実施の形態と異なる。
　図１０は、第１の実施の形態の第１の変形例における差動増幅回路の一構成例を示す回路図である。この第１の変形例のバイパス制御部２２０は、抵抗素子２２２および２２４の代わりにバイパストランジスタ２２６を備える点において第１の実施の形態と異なる。
　バイパストランジスタ２２６は、例えば、Ｐ型のＭＯＳトランジスタであり、そのゲートおよびドレインが短絡されて、ソースは、信号線ＶＳＬ_Ｓに接続される。また、バイパストランジスタ２２６の閾値電圧は、バイパストランジスタ２２１の閾値電圧と異なる。なお、バイパストランジスタ２２１および２２６は、特許請求の範囲に記載の第１および第２のバイパストランジスタの一例である。また、バイパストランジスタ２２６は、Ｎ型のトランジスタであってもよい。
　また、スイッチ２２３は、バイパストランジスタ２２１のドレインに接続され、スイッチ２２５は、バイパストランジスタ２２６のドレインに接続される。
　また、バイパストランジスタ２２１および２２６のそれぞれの閾値電圧をＶｔｈｐおよびＶｔｈｄとすると、制限電圧Ｖclip_pおよびＶclip_dは次の式により表される。
　　Ｖclip_p＝Ｖｃ＋｜Ｖｔｈｐ｜
　　Ｖclip_d＝Ｖｃ＋｜Ｖｔｈｄ｜
　このように、本技術の第１の実施の形態の第１の変形例によれば、閾値電圧の異なるバイパストランジスタ２２１および２２６が閾値電圧を制限するため、抵抗素子を設けることなく２つの制限電圧による制限を実現することができる。
　［第２の変形例］
　上述の第１の実施の形態では、バイパス制御部２２０は、２つの抵抗素子（２２２および２２４）により、出力電圧Ｖｏを互いに異なる２つの制限電圧で制限していた。しかし、これらの抵抗素子を設けずに、２つの制限電圧で出力電圧を制限することもできる。この第１の実施の形態の第２の変形例のバイパス制御部２２０は、バイパス制御部２２０に抵抗素子を設けずに、２つの制限電圧による制限を実現した点において第１の実施の形態と異なる。
　図１１は、第１の実施の形態の第２の変形例における差動増幅回路の一構成例を示す回路図である。この第２の変形例のバイパス制御部２２０は、スイッチ２２３、スイッチ２２５、抵抗素子２２２および２２４の代わりにセレクタ２２７を備える点において第１の実施の形態と異なる。
　セレクタ２２７は、選択信号ＶＳＥＬに従って、電源電圧Ｖｄｄ、バイアス電圧Ｖｂｐおよびバイアス電圧Ｖｂｄのいずれかを選択してバイパストランジスタ２２１のゲートに出力するものである。バイアス電圧Ｖｂｐおよびバイアス電圧Ｖｂｄの電圧は互いに異なる。また、バイアス電圧Ｖｂｐおよびバイアス電圧Ｖｂｄの電圧は、いずれも電源電圧Ｖｄｄとコモン電圧Ｖｃとの間の値に設定される。これらのバイアス電圧は、コモン電圧Ｖｃより高いことが望ましい。バイアス電圧をコモン電圧Ｖｃより高くすることにより、増幅トランジスタ２５７を飽和動作領域で動作させることができる。
　垂直走査回路２３０は、選択信号ＶＳＥＬによりＰ相レベルの読出しの期間においてバイアス電圧Ｖｂｐを出力させ、Ｄ相レベルの読出しの期間においてバイアス電圧Ｖｂｄを出力させる。また、垂直走査回路２３０は、それらの期間以外において電源電圧Ｖｄｄを出力させる。
　また、制限電圧Ｖclip_pおよびＶclip_dは次の式により表される。
　　Ｖclip_p＝Ｖｃ＋Ｖｂｐ－｜Ｖｔｈ｜
　　Ｖclip_d＝Ｖｃ＋Ｖｂｄ－｜Ｖｔｈ｜
　図１２は、第１の実施の形態の第２の変形例における画素回路の駆動動作の一例を示すタイミングチャートである。同図における一点鎖線は、セレクタ２２７が出力する電圧の変動を示す。
　垂直走査回路２３０は、Ｐ相レベル読出し前のタイミングＴｓｗｐにおいて選択信号ＶＳＥＬにより、セレクタ２２７の出力する電圧を電源電圧Ｖｄｄからバイアス電圧Ｖｂｐに変更させる。そして、垂直走査回路２３０は、Ｄ相レベル読出し前のタイミングＴｓｗｄにおいて選択信号ＶＳＥＬにより、セレクタ２２７の出力する電圧をバイアス電圧Ｖｂｄに変更させる。
　このように、本技術の第１の実施の形態の第２の変形例によれば、バイパス制御部２２０は、異なる２つのバイアス電圧の印加により異なる２つの制限電圧で出力電圧を制限するため、抵抗素子を設けることなく２つの制限電圧による制限を実現することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、ダミー画素回路２６０をＭ行目にのみ配置していたが、この配置では、Ｍ－１行目以外の有効画素回路２５０とダミー画素回路２６０との距離が離れてしまう。有効画素回路２５０とダミー画素回路２６０とが隣接していない差動増幅回路内の素子の特性のばらつきは、有効画素回路２５０とダミー画素回路２６０とが隣接する場合と比較して大きくなり、画像データにおいてノイズ源となりうる。このため、ノイズを低減する観点から、ダミー画素回路２６０を有効画素回路２５０に隣接する位置に配置することが望ましい。この第２の実施の形態の固体撮像素子２００は、ダミー画素回路と有効画素回路とを隣接して配置した点において第１の実施の形態と異なる。
　図１３は、第２の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この第２の実施の形態の固体撮像素子２００は、信号切替え部２９０をさらに備える点において第１の実施の形態と異なる。
　図１４は、第２の実施の形態における画素アレイ部２４０の一構成例を示すブロック図である。第２の実施の形態の画素アレイ部２４０には、奇数行に奇数行画素回路２５１が配置され、偶数行に偶数行画素回路２６１が配置される。これらの画素回路は、いずれも遮光されていない。
　奇数行画素回路２５１は、カラム信号処理部２７０により信号が読み出される有効画素の回路である。一方、偶数行画素回路２６１は、信号が読み出されないダミー画素の回路である。
　なお、１行ごとに有効画素とダミー画素とを交互に配置しているが、有効画素とダミー画素とが隣接するのであれば、この構成に限定されない。例えば、４ｋおよび４ｋ＋３（ｋは整数）行に有効画素を配置し、４ｋ＋１および４ｋ＋２行にダミー画素を配置してもよい。
　図１５は、第２の実施の形態における差動増幅回路の一構成例を示す回路図である。この第２の実施の形態の電源供給部２１０は、差動入力制限部３００をさらに備える点において第１の実施の形態と異なる。
　差動入力制限部３００は、偶数行画素回路２６１（ダミー画素）側の信号線ＶＳＬ_Ｅの出力電圧を制限電圧以下に制限するものである。ダミー側の出力電圧（言い換えれば、一対の差動出力電圧の一方）は、例えば、その一対の差動出力電圧の他方（Ｖｏ）のＰ相レベルに対する制限電圧Ｖclip_pと同程度の電圧以下に制限される。この差動入力制限部３００は、Ｐ型トランジスタ３０１、抵抗素子３０２およびスイッチ３０３を備える。
　Ｐ型トランジスタは、ダイオード接続されており、Ｐ型トランジスタ２１１のソースと抵抗素子３０２の間に挿入される。スイッチ３０３は、抵抗素子３０２と定電流源２１３との間の経路を切替信号ＳＷＲに従って開閉するものである。
　また、信号切替え部２９０は、スイッチ２９１、２９２、２９３および２９４を備える。スイッチ２９１は、選択信号ＳＷＲに従って、選択トランジスタ２６６のドレインの接続先をＰ型トランジスタ２１１とＰ型トランジスタ２１２とのいずれかに切り替えるものである。スイッチ２９２は、選択信号ＳＷＲに従って、選択トランジスタ２５６のドレインの接続先をＰ型トランジスタ２１１とＰ型トランジスタ２１２とのいずれかに切り替えるものである。
　スイッチ２９３は、選択信号ＳＷＲに従って、リセットトランジスタ２６４のドレインの接続先をリセット電圧Ｖｒｓｔの電源とＰ型トランジスタ２１２とのいずれかに切り替えるものである。スイッチ２９４は、選択信号ＳＷＲに従って、リセットトランジスタ２５４のドレインの接続先をリセット電圧Ｖｒｓｔの電源とＰ型トランジスタ２１２とのいずれかに切り替えるものである。
　垂直走査回路２３０は、奇数行を駆動する場合に選択信号ＳＷＲによりスイッチ３０３を閉状態に制御し、選択トランジスタ２６６の接続先をＰ型トランジスタ２１１に制御し、選択トランジスタ２５６の接続先をＰ型トランジスタ２１２に制御する。また、垂直走査回路２３０は、奇数行の駆動時にリセットトランジスタ２６４の接続先をリセット電圧Ｖｒｓｔに制御し、リセットトランジスタ２５４の接続先をＰ型トランジスタ２１２に制御する。この制御により、差動増幅回路の接続構成は、第１の実施の形態と同様となる。
　一方、偶数行を駆動する場合に垂直走査回路２３０は、選択信号ＳＷＲによりスイッチ３０３を開状態に制御し、選択トランジスタ２６６の接続先をＰ型トランジスタ２１２に制御し、選択トランジスタ２５６の接続先をＰ型トランジスタ２１１に制御する。また、垂直走査回路２３０は、偶数行の駆動時にリセットトランジスタ２６４の接続先をＰ型トランジスタ２１２に制御し、リセットトランジスタ２５４の接続先をリセット電圧Ｖｒｓｔに制御する。この制御により、奇数行の選択トランジスタおよびリセットトランジスタの接続先と、偶数行の選択トランジスタおよびリセットトランジスタの接続先とが入れ替えられる。
　また、奇数行画素回路２５１は、転送信号ＴＲＧ_Ｏ、リセット信号ＲＳＴ_Ｏおよび選択信号ＳＥＬ_Ｏにより制御され、偶数行画素回路２６１は、転送信号ＴＲＧ_Ｅ、リセット信号ＲＳＴ_Ｅおよび選択信号ＳＥＬ_Ｅにより制御される。
　図１６は、第２の実施の形態における奇数行画素回路２５１の駆動動作の一例を示すタイミングチャートである。奇数行の駆動時に垂直走査回路２３０は、切替信号ＳＷＲをローレベルにして差動増幅回路の接続構成を第１の実施の形態と同様にし、スイッチ３０３を閉状態にする。スイッチ３０３を閉状態にすることにより、ダミー画素（偶数行）の信号線ＶＳＬ_Ｅのレベルは、有効画素（奇数行）のＰ相レベルに対する制限電圧以下に制限される。このようにダミー側の信号線ＶＳＬ_Ｅの電圧を制限するのは、ダミー画素を遮光していないためである。ダミー画素を遮光しないのは、前述したように、ダミー画素と有効画素とを交互に配列する構成では、ダミー画素のみを遮光するのは困難である理由による。
　奇数行の転送信号ＴＲＧ_Ｏ、リセット信号ＲＳＴ_Ｏおよび選択信号ＳＥＬ_Ｏの送信タイミングは、第１の実施の形態の有効画素と同様である。偶数数行の転送信号ＴＲＧ_Ｏ、リセット信号ＲＳＴ_Ｏおよび選択信号ＳＥＬ_Ｏの送信タイミングは、第１の実施の形態のダミー画素と同様である。
　図１７は、第２の実施の形態における偶数行画素回路２６１の駆動動作の一例を示すタイミングチャートである。垂直走査回路２３０は、切替信号ＳＷＲをハイレベルにして選択トランジスタおよびリセットトランジスタの接続先を切り替える。また、Ｄ相レベル読出し直前の転送タイミングＴｓｗｄからパルス期間に亘って、垂直走査回路２３０は、奇数行の転送信号ＴＲＧ_Ｅのみをハイレベルにする。
　このように、本技術の第２の実施の形態によれば、有効画素とダミー画素とを隣接して交互に配置したため、ダミー画素に隣接しない有効画素が存在する第１の実施の形態と比較して、素子特性のばらつきを小さくしてノイズを低減することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）一対の差動入力電圧の一方に応じた信号電流を出力ノードから同相ノードに供給して前記信号電流に応じた出力電圧を生成する信号側増幅トランジスタと、
　前記一対の差動入力電圧の他方に応じた参照電流を前記同相ノードに供給する参照側増幅トランジスタと、
　前記同相ノードで合流する前記信号電流および前記参照電流の和を一定に制御する定電流源と、
　前記出力電圧が所定の制限電圧に達した場合には前記出力ノードと前記同相ノードとを接続して前記制限電圧に応じた値の前記信号電流を前記同相ノードに供給するバイパス制御部と
を具備する固体撮像素子。
（２）有効画素回路およびダミー画素回路のうち前記有効画素回路からの信号を読み出して所定の信号処理を行う信号処理部をさらに具備し、
　前記信号側増幅トランジスタは、前記有効画素回路に配置され、前記参照側増幅トランジスタは、前記ダミー画素回路に配置される
前記（１）記載の固体撮像素子。
（３）前記ダミー画素回路は、遮光される
前記（２）記載の固体撮像素子。
（４）前記ダミー画素回路は、遮光されず、前記有効画素回路に隣接して配置される
前記（２）記載の固体撮像素子。
（５）前記バイパス制御部は、前記出力ノードにソースが接続されたバイパストランジスタを備える
前記（１）から（４）のいずれかに記載の固体撮像素子。
（６）前記信号側増幅トランジスタは、Ｐ相レベルを前記出力電圧として出力した後に前記Ｐ相レベルと異なるＤ相レベルを前記出力電圧として出力し、
　前記制限電圧は、前記Ｐ相レベルを制限するＰ相制限電圧と前記Ｄ相レベルを制限するＤ相制限電圧とを含む
前記（５）記載の固体撮像素子。
（７）前記バイパス制御部は、前記バイパストランジスタに並列に接続された第１および第２の抵抗素子をさらに備え、
　前記バイパストランジスタのゲートおよびドレインは短絡され、
　前記第１の抵抗素子の抵抗値は、前記Ｐ相制限電圧に応じた値であり、前記第２の抵抗素子の抵抗値は、前記Ｄ相制限電圧に応じた値である
前記（６）記載の固体撮像素子。
（８）　前記バイパストランジスタは、閾値電圧の異なる第１および第２のバイパストランジスタを含み、
　前記第１および第２のバイパストランジスタのゲートおよびドレインは短絡され、
　前記第１のバイパストランジスタの閾値電圧は、前記Ｐ相制限電圧に応じた値であり、前記第２のバイパストランジスタの閾値電圧は、前記Ｄ相制限電圧に応じた値である
前記（６）記載の固体撮像素子。
（９）前記バイパス制御部は、電源電圧と互いに異なる第１および第２のバイアス電圧とのいずれかを選択して前記バイパストランジスタのゲートに供給するセレクタをさらに備え、
　前記第１のバイアス電圧は、前記Ｐ相制限電圧に応じた値であり、前記第２のバイアス電圧は、前記Ｄ相制限電圧に応じた値である
前記（６）記載の固体撮像素子。
（１０）一対の差動入力電圧の一方に応じた信号電流を出力ノードから同相ノードに供給して前記信号電流に応じた出力電圧を生成する信号側増幅トランジスタと、
　前記一対の差動入力電圧の他方に応じた参照電流を前記同相ノードに供給する参照側増幅トランジスタと、
　前記同相ノードで合流する前記信号電流および前記参照電流の和を一定に制御する定電流源と、
　前記出力電圧が所定の制限電圧に達した場合には前記出力ノードと前記同相ノードとを接続して前記制限電圧に応じた値の前記信号電流を前記同相ノードに供給するバイパス制御部と、
　前記出力電圧の信号から生成された画像データに対して所定の画像処理を行う画像処理部と
を具備する電子機器。
（１１）一対の差動入力電圧の一方に応じた信号電流を出力ノードから同相ノードに供給して前記信号電流に応じた出力電圧を生成する信号側増幅トランジスタと、前記一対の差動入力電圧の他方に応じた参照電流を前記同相ノードに供給する参照側増幅トランジスタと、前記同相ノードで合流する前記信号電流および前記参照電流の和を一定に制御する定電流源とを備える差動増幅回路が、前記出力電圧を生成する出力電圧生成ステップと、
　前記出力電圧が所定の制限電圧に達した場合には前記出力ノードと前記同相ノードとを接続して前記制限電圧に応じた値の前記信号電流を前記同相ノードに供給するバイパス制御ステップと
を具備する固体撮像素子の制御方法。
　１００　電子機器
　１１０　撮像レンズ
　１２０　デジタルシグナルプロセッサ
　１３０　フレームメモリ
　１４０　記録装置
　１５０　表示装置
　１６０　電源回路
　１７０　操作回路
　１８０　バス
　２００　固体撮像素子
　２１０　電源供給部
　２１１、２１２、３０１　Ｐ型トランジスタ
　２１３　定電流源
　２２０　バイパス制御部
　２２１、２２６　バイパストランジスタ
　２２２、２２４、３０２　抵抗素子
　２２３、２２５、２９１、２９２、２９３、２９４、３０３　スイッチ
　２２７　セレクタ
　２３０　垂直走査回路
　２４０　画素アレイ部
　２５０　有効画素回路
　２５１　奇数行画素回路
　２５２、２６２　転送トランジスタ
　２５３、２６３　フォトダイオード
　２５４、２６４　リセットトランジスタ
　２５５、２６５　浮遊拡散層
　２５６、２６６　選択トランジスタ
　２５７、２６７　増幅トランジスタ
　２６０　ダミー画素回路
　２６１　偶数行画素回路
　２７０　カラム信号処理部
　２７１　ランプ信号生成回路
　２７２、２７３　コンデンサ
　２７４　コンパレータ
　２７５　カウンタ
　２７６　データ保持部
　２８０　水平走査回路
　２８５　タイミング制御部
　２９０　信号切替え部
　３００　差動入力制限部

Claims (11)

  1. 　一対の差動入力電圧の一方に応じた信号電流を出力ノードから同相ノードに供給して前記信号電流に応じた出力電圧を生成する信号側増幅トランジスタと、
    　前記一対の差動入力電圧の他方に応じた参照電流を前記同相ノードに供給する参照側増幅トランジスタと、
    　前記同相ノードで合流する前記信号電流および前記参照電流の和を一定に制御する定電流源と、
    　前記出力電圧が所定の制限電圧に達した場合には前記出力ノードと前記同相ノードとを接続して前記制限電圧に応じた値の前記信号電流を前記同相ノードに供給するバイパス制御部と
    を具備する固体撮像素子。
  2. 　有効画素回路およびダミー画素回路のうち前記有効画素回路からの信号を読み出して所定の信号処理を行う信号処理部をさらに具備し、
    　前記信号側増幅トランジスタは、前記有効画素回路に配置され、前記参照側増幅トランジスタは、前記ダミー画素回路に配置される
    請求項１記載の固体撮像素子。
  3. 　前記ダミー画素回路は、遮光される
    請求項２記載の固体撮像素子。
  4. 　前記ダミー画素回路は、遮光されず、前記有効画素回路に隣接して配置される
    請求項２記載の固体撮像素子。
  5. 　前記バイパス制御部は、前記出力ノードにソースが接続されたバイパストランジスタを備える
    請求項１記載の固体撮像素子。
  6. 　前記信号側増幅トランジスタは、Ｐ相レベルを前記出力電圧として出力した後に前記Ｐ相レベルと異なるＤ相レベルを前記出力電圧として出力し、
    　前記制限電圧は、前記Ｐ相レベルを制限するＰ相制限電圧と前記Ｄ相レベルを制限するＤ相制限電圧とを含む
    請求項５記載の固体撮像素子。
  7. 　前記バイパス制御部は、前記バイパストランジスタに並列に接続された第１および第２の抵抗素子をさらに備え、
    　前記バイパストランジスタのゲートおよびドレインは短絡され、
    　前記第１の抵抗素子の抵抗値は、前記Ｐ相制限電圧に応じた値であり、前記第２の抵抗素子の抵抗値は、前記Ｄ相制限電圧に応じた値である
    請求項６記載の固体撮像素子。
  8. 　前記バイパストランジスタは、閾値電圧の異なる第１および第２のバイパストランジスタを含み、
    　前記第１および第２のバイパストランジスタのゲートおよびドレインは短絡され、
    　前記第１のバイパストランジスタの閾値電圧は、前記Ｐ相制限電圧に応じた値であり、前記第２のバイパストランジスタの閾値電圧は、前記Ｄ相制限電圧に応じた値である
    請求項６記載の固体撮像素子。
  9. 　前記バイパス制御部は、電源電圧と互いに異なる第１および第２のバイアス電圧とのいずれかを選択して前記バイパストランジスタのゲートに供給するセレクタをさらに備え、
    　前記第１のバイアス電圧は、前記Ｐ相制限電圧に応じた値であり、前記第２のバイアス電圧は、前記Ｄ相制限電圧に応じた値である
    請求項６記載の固体撮像素子。
  10. 　一対の差動入力電圧の一方に応じた信号電流を出力ノードから同相ノードに供給して前記信号電流に応じた出力電圧を生成する信号側増幅トランジスタと、
    　前記一対の差動入力電圧の他方に応じた参照電流を前記同相ノードに供給する参照側増幅トランジスタと、
    　前記同相ノードで合流する前記信号電流および前記参照電流の和を一定に制御する定電流源と、
    　前記出力電圧が所定の制限電圧に達した場合には前記出力ノードと前記同相ノードとを接続して前記制限電圧に応じた値の前記信号電流を前記同相ノードに供給するバイパス制御部と、
    　前記出力電圧の信号から生成された画像データに対して所定の画像処理を行う画像処理部と
    を具備する電子機器。
  11. 　一対の差動入力電圧の一方に応じた信号電流を出力ノードから同相ノードに供給して前記信号電流に応じた出力電圧を生成する信号側増幅トランジスタと、前記一対の差動入力電圧の他方に応じた参照電流を前記同相ノードに供給する参照側増幅トランジスタと、前記同相ノードで合流する前記信号電流および前記参照電流の和を一定に制御する定電流源とを備える差動増幅回路が、前記出力電圧を生成する出力電圧生成ステップと、
    　前記出力電圧が所定の制限電圧に達した場合には前記出力ノードと前記同相ノードとを接続して前記制限電圧に応じた値の前記信号電流を前記同相ノードに供給するバイパス制御ステップと
    を具備する固体撮像素子の制御方法。
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