DE112020002407T5 - Festkörper-bildgebungseinrichtung und elektronische vorrichtung - Google Patents

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DE112020002407T5
DE112020002407T5 DE112020002407.5T DE112020002407T DE112020002407T5 DE 112020002407 T5 DE112020002407 T5 DE 112020002407T5 DE 112020002407 T DE112020002407 T DE 112020002407T DE 112020002407 T5 DE112020002407 T5 DE 112020002407T5
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pixel
transistor
floating diffusion
reset
pixels
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Mamoru Sato
Akihiko Kato
Eriko Kato
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Sony Semiconductor Solutions Corp
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    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Abstract

Eine lichtdetektierende Vorrichtung enthält: ein oder mehr Schalttransistoren, ein erstes Pixel, das ein erstes Floating-Diffusionsgebiet, das über einen ersten Übertragungstransistor mit einem ersten fotoelektrischen Wandler gekoppelt ist, und einen ersten Verstärkungstransistor enthält, der mit dem ersten Floating-Diffusionsgebiet gekoppelt ist, ein zweites Pixel, das ein zweites Floating-Diffusionsgebiet enthält, das über einen zweiten Übertragungstransistor mit einem zweiten fotoelektrischen Wandler gekoppelt ist, und einen zweiten Verstärkungstransistor enthält, der mit dem zweiten Floating-Diffusionsgebiet gekoppelt ist, und ein drittes Pixel, das ein drittes Floating-Diffusionsgebiet enthält, das über einen dritten Übertragungstransistor mit einem dritten fotoelektrischen Wandler gekoppelt ist, und ein dritten Verstärkungstransistorenthält, der mit dem dritten Floating-Diffusionsgebiet gekoppelt ist. Ein Pixelsignal wird durch den ersten und dritten Verstärkungstransistor differentiell verstärkt. Die ersten und zweiten Floating-Diffusionsgebiete werden über einen der ein oder mehr Schalttransistoren selektiv miteinander verbunden.

Description

  • [QUERVERWEIS AUF VERWANDTE ANMELDUNGEN]
  • Diese Anmeldung beansprucht den Nutzen der am 17. Mai 2019 eingereichten japanischen Prioritäts-Patentanmeldung JP 2019-093923 , deren gesamte Inhalte durch Verweis hierin einbezogen sind.
  • [Technisches Gebiet]
  • Die Technologie gemäß der vorliegenden Offenbarung (die vorliegende Technologie) bezieht sich auf eine Festkörper-Bildgebungseinrichtung und eine elektronische Vorrichtung.
  • [Hintergrundtechnik]
  • In der verwandten Technik bzw. im Stand der Technik ist ein Sourcefolger-CMOS-Bildsensor (CIS) bekannt, der ein Auslesen mit einer Sourcefolger-Schaltung unter Verwendung eines Verstärkungstransistors durchführt. Auch wurde ein CIS mit differentieller Verstärkung vorgeschlagen, der im Vergleich mit einem Sourcefolger-CIS zu einer erhöhten Verstärkung und signifikant höherem Umwandlungseffizienz imstande ist (siehe PTLs 1 bis 3 und NPL 1). In einem CIS mit differentieller Verstärkung wird ein Differenzverstärker von einem Auslese-Pixel gebildet, von dem ein Pixelsignal ausgelesen wird, und einem Referenz-Pixel, von dem kein Pixelsignal ausgelesen wird, und wird ein durch den Differenzverstärker differentiell verstärktes Pixelsignal ausgelesen.
  • [Zitatliste]
  • [Patentliteratur]
    • [PTL 1] JP 2008-271280A
    • [PTL 2] WO 2017/179319
    • [PTL 3] JP 2003-259218A
  • [Nicht-Patentliteratur]
  • [NPL 1]
  • Kazuko Nishimura und andere 11 Personen. „An 8K4K Resolution 60fps 450ke- Saturation Signal Organic Photoconductive Film Global Shutter CMOS Image Sensor with In-Pixel Noise Canceller“, International Solid-State Circuits Conference (ISSCC), Institute of Electrical and Electronics Engineers (IEEE), Digest of Technical Papers, 2018, S. 82-83.
  • [Zusammenfassung]
  • [Technisches Problem]
  • Im CIS mit differentieller Verstärkung werden weitere Leistungsverbesserungen gefordert.
  • Es ist erwünscht, eine Festkörper-Bildgebungseinrichtung mit differentieller Verstärkung bereitzustellen, bei der weitere Leistungsverbesserungen erreicht werden können.
  • [Lösung für das Problem]
  • Gemäß einem Aspekt der vorliegenden Technologie wird eine lichtdetektierende Vorrichtung bereitgestellt, die ein oder mehr Schalttransistoren enthält, ein erstes Pixel, das einen ersten fotoelektrischen Wandler, ein erstes Floating-Diffusionsgebiet, das über einen ersten Übertragungstransistor mit dem ersten fotoelektrischen Wandler gekoppelt ist, und einen ersten Verstärkungstransistor enthält, der mit dem ersten Floating-Diffusionsgebiet gekoppelt ist, ein zweites Pixel in einer Spalte, in der das erste Pixel angeordnet ist, wobei das zweite Pixel einen zweiten fotoelektrischen Wandler, ein zweites Floating-Diffusionsgebiet, das über einen zweiten Übertragungstransistor mit dem zweiten fotoelektrischen Wandler gekoppelt ist, und einen zweiten Verstärkungstransistor enthält, der mit dem zweiten Floating-Diffusionsgebiet gekoppelt ist, und ein drittes Pixel in der Spalte, wobei das dritte Pixel einen dritten fotoelektrischen Wandler, ein drittes Floating-Diffusionsgebiet, das über einen dritten Übertragungstransistor mit dem dritten fotoelektrischen Wandler gekoppelt ist, und einen dritten Verstärkungstransistor enthält, der mit dem dritten Floating-Diffusionsgebiet gekoppelt ist, wobei ein Pixelsignal durch den ersten Verstärkungstransistor und den dritten Verstärkungstransistor differentiell verstärkt wird und wobei das erste Floating-Diffusionsgebiet und das zweite Floating-Diffusionsgebiet über einen der ein oder mehr Schalttransistoren selektiv verbunden sind.
  • Gemäß einem anderen Aspekt der vorliegenden Technologie wird eine lichtdetektierende Vorrichtung wie oben bereitgestellt, die ferner eine Vielzahl von Rücksetztransistoren enthält, wobei die Vielzahl von Rücksetztransistoren einen ersten Rücksetztransistor, der dafür konfiguriert ist, das erste Floating-Diffusionsgebiet zurückzusetzen, einen zweiten Rücksetztransistor, der dafür konfiguriert ist, das zweite Floating-Diffusionsgebiet zurücksetzen, und einen dritten Rücksetztransistor enthält, der dafür konfiguriert ist, das dritte Floating-Diffusionsgebiet zurückzusetzen.
  • Gemäß einem anderen Aspekt der vorliegenden Technologie wird eine lichtdetektierende Vorrichtung wie oben bereitgestellt, wobei eine Source des ersten Rücksetztransistors oder ein Drain des ersten Rücksetztransistors mit einer Stromversorgungsspannung gekoppelt ist und eine Source des dritten Rücksetztransistors oder ein Drain des dritten Rücksetztransistors mit einer ersten Spannungsleitung gekoppelt ist, die eine von der Stromversorgungsspannung verschiedene erste Spannung bereitstellt.
  • Gemäß einem anderen Aspekt der vorliegenden Technologie wird eine lichtdetektierende Vorrichtung wie oben bereitgestellt, die ferner ein viertes Pixel in der Spalte enthält, wobei das vierte Pixel einen vierten fotoelektrischen Wandler, ein viertes Floating-Diffusionsgebiet, das über einen vierten Übertragungstransistor mit dem vierten fotoelektrischen Wandler gekoppelt ist, und einen vierten Verstärkungstransistor enthält, der mit dem vierten Floating-Diffusionsgebiet gekoppelt ist, wobei das dritte Floating-Diffusionsgebiet und das vierte Floating-Diffusionsgebiet über einen zweiten der ein oder mehr Schalttransistoren selektiv verbunden sind.
  • Gemäß einem anderen Aspekt der vorliegenden Technologie wird eine lichtdetektierende Vorrichtung wie oben bereitgestellt, die ferner eine Stromzufuhr-(VCOM-)Leitung, die der Spalte benachbart angeordnet ist, und eine Ausgangssignal-(VSL-)Leitung enthält, die der Spalte benachbart angeordnet ist.
  • Gemäß einem anderen Aspekt der vorliegenden Technologie wird eine lichtdetektierende Vorrichtung wie oben bereitgestellt, wobei die Stromzufuhrleitung zwischen dem ersten Verstärkungstransistor und einem vierten Verstärkungstransistor eines vierten Pixels angeordnet ist, wobei das vierte Pixel in einer benachbarten Spalte zu der Spalte angeordnet ist.
  • Gemäß einem anderen Aspekt der vorliegenden Technologie wird eine lichtdetektierende Vorrichtung bereitgestellt, wobei der erste Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist, der zweite Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist und der dritte Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist.
  • Gemäß einem anderen Aspekt der vorliegenden Technologie wird eine lichtdetektierende Vorrichtung wie oben bereitgestellt, wobei der erste Verstärkungstransistor mit der Ausgangssignalleitung gekoppelt ist und der zweite Verstärkungstransistor mit der Ausgangssignalleitung gekoppelt ist.
  • Gemäß einem anderen Aspekt der vorliegenden Technologie wird eine lichtdetektierende Vorrichtung wie oben bereitgestellt, die ferner eine zweite Ausgangssignal-(VSLR-)leitung enthält, die der Spalte benachbart angeordnet ist, wobei die zweite Ausgangssignalleitung von der Ausgangssignalleitung verschieden ist, wobei der dritte Verstärkungstransistor mit der zweiten Ausgangssignalleitung gekoppelt ist.
  • Gemäß einem anderen Aspekt der vorliegenden Technologie wird eine lichtdetektierende Vorrichtung wie oben bereitgestellt, wobei das erste Pixel einen ersten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der ersten Schalttransistor der eine der ein oder mehr Schalttransistoren ist, der dafür konfiguriert ist, das erste Floating-Diffusionsgebiet mit dem zweiten Floating-Diffusionsgebiet elektrisch zu verbinden, das zweite Pixel einen zweiten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der zweite Schalttransistor dafür konfiguriert ist, das zweite Floating-Diffusionsgebiet mit einem vierten Floating-Diffusionsgebiet elektrisch zu verbinden, und das dritte Pixel einen dritten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der dritte Schalttransistor dafür konfiguriert ist, das dritte Floating-Diffusionsgebiet mit einem fünften Floating-Diffusionsgebiet elektrisch zu verbinden.
  • Gemäß einem anderen Aspekt der vorliegenden Technologie wird eine lichtdetektierende Vorrichtung wie oben bereitgestellt, die ferner ein Pixel-Array enthält, das das erste Pixel, das zweite Pixel und das dritte Pixel enthält, wobei das dritte Pixel ein Referenz-Pixel ist, das an einem Rand des Pixel-Arrays positioniert ist.
  • Gemäß einem anderen Aspekt der vorliegenden Technologie wird eine elektronische Einrichtung wie oben bereitgestellt, die eine lichtdetektierende Vorrichtung enthält, die ein oder mehr Schalttransistoren enthält, ein erstes Pixel, das einen ersten fotoelektrischen Wandler, ein erstes Floating-Diffusionsgebiet, das über einen ersten Übertragungstransistor mit dem ersten fotoelektrischen Wandler gekoppelt ist, und einen ersten Verstärkungstransistor enthält, der mit dem ersten Floating-Diffusionsgebiet gekoppelt ist, ein zweites Pixel in einer Spalte, in der das erste Pixel angeordnet ist, wobei das zweite Pixel einen zweiten fotoelektrischen Wandler, ein zweites Floating-Diffusionsgebiet, das über einen zweiten Übertragungstransistor mit dem zweiten fotoelektrischen Wandler gekoppelt ist, und einen zweiten Verstärkungstransistor enthält, der mit dem zweiten Floating-Diffusionsgebiet gekoppelt ist, und ein drittes Pixel in der Spalte, wobei das dritte Pixel einen dritten fotoelektrischen Wandler, ein drittes Floating-Diffusionsgebiet, das über einen dritten Übertragungstransistor mit dem dritten fotoelektrischen Wandler gekoppelt ist, und einen dritten Verstärkungstransistor enthält, der mit dem dritten Floating-Diffusionsgebiet gekoppelt ist, wobei ein Pixelsignal durch den ersten Verstärkungstransistor und den dritten Verstärkungstransistor differentiell verstärkt wird und wobei das erste Floating-Diffusionsgebiet und das zweite Floating-Diffusionsgebiet über einen der ein oder mehr Schalttransistoren selektiv verbunden sind.
  • Gemäß einem anderen Aspekt der vorliegenden Technologie wird eine elektronische Einrichtung wie oben bereitgestellt, wobei die lichtdetektierende Vorrichtung ferner eine Vielzahl von Rücksetztransistoren enthält, wobei die Vielzahl von Rücksetztransistoren einen ersten Rücksetztransistor, der dafür konfiguriert ist, das erste Floating-Diffusionsgebiet zurückzusetzen, einen zweiten Rücksetztransistor, der dafür konfiguriert ist, das zweite Floating-Diffusionsgebiet zurückzusetzen, und einen dritten Rücksetztransistor enthält, der dafür konfiguriert ist, das dritte Floating-Diffusionsgebiet zurückzusetzen.
  • Gemäß einem anderen Aspekt der vorliegenden Technologie wird eine elektronische Einrichtung wie oben bereitgestellt, wobei eine Source des ersten Rücksetztransistors oder ein Drain des ersten Rücksetztransistors mit einer Stromversorgungsspannung gekoppelt ist und eine Source des dritten Rücksetztransistors oder ein Drain des dritten Rücksetztransistors mit einer ersten Spannungsleitung gekoppelt ist, die eine von der Stromversorgungsspannung verschiedene erste Spannung bereitstellt.
  • Gemäß einem anderen Aspekt der vorliegenden Technologie wird eine elektronische Einrichtung wie oben bereitgestellt, wobei die lichtdetektierende Vorrichtung ferner ein viertes Pixel in der Spalte enthält, wobei das vierte Pixel einen vierten fotoelektrischen Wandler, ein viertes Floating-Diffusionsgebiet, das über einen vierten Übertragungstransistor mit dem vierten fotoelektrischen Wandler gekoppelt ist, und einen vierten Verstärkungstransistor enthält, der mit dem vierten Floating-Diffusionsgebiet gekoppelt ist, wobei das dritte Floating-Diffusionsgebiet und das vierte Floating-Diffusionsgebiet über einen zweiten der ein oder mehr Schalttransistoren miteinander selektiv verbunden sind.
  • Gemäß einem anderen Aspekt der vorliegenden Technologie wird eine elektronische Einrichtung wie oben bereitgestellt, wobei die lichtdetektierende Vorrichtung ferner eine Stromzufuhr-(VCOM-)leitung, die der Spalte benachbart angeordnet ist, und eine Ausgangssignal-(VSL-)leitung enthält, die der Spalte benachbart angeordnet ist.
  • Gemäß einem weiteren Aspekt der vorliegenden Technologie wird eine elektronische Einrichtung wie oben bereitgestellt, wobei der erste Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist, der zweite Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist und der dritte Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist.
  • Gemäß einem weiteren Aspekt der vorliegenden Technologie wird eine elektronische Einrichtung wie oben bereitgestellt, wobei der erste Verstärkungstransistor mit der Ausgangssignalleitung gekoppelt ist und der zweite Verstärkungstransistor mit der Ausgangssignalleitung gekoppelt ist.
  • Gemäß einem anderen Aspekt der vorliegenden Technologie wird eine elektronische Einrichtung bereitgestellt, wobei das erste Pixel einen ersten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der erste Schalttransistor der eine der ein oder mehr Schalttransistoren ist, der dafür konfiguriert ist, das erste Floating-Diffusionsgebiet mit dem zweiten Floating-Diffusionsgebiet elektrisch zu verbinden, das zweite Pixel einen zweiten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der zweite Schalttransistor dafür konfiguriert ist, das zweite Floating-Diffusionsgebiet mit einem vierten Floating-Diffusionsgebiet elektrisch zu verbinden, und das dritte Pixel einen dritten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der dritte Schalttransistor dafür konfiguriert ist, das dritte Floating-Diffusionsgebiet mit einem fünften Floating-Diffusionsgebiet elektrisch zu verbinden.
  • Gemäß einem anderen Aspekt der vorliegenden Technologie wird eine elektronische Einrichtung wie oben bereitgestellt, wobei die lichtdetektierende Vorrichtung ferner ein Pixel-Array enthält, das das erste Pixel, das zweite Pixel und das dritte Pixel enthält, und wobei das dritte Pixel ein Referenz-Pixel ist, das an einem Rand des Pixel-Arrays positioniert ist.
  • Figurenliste
    • [1] 1 ist ein schematisches Konfigurationsdiagramm einer Festkörper-Bildgebungseinrichtung gemäß einer ersten Ausführungsform.
    • [2] 2 ist ein Schaltungsdiagramm eines Teils der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform.
    • [3] 3 ist ein Schaltungsdiagramm eines Pixels gemäß der ersten Ausführungsform.
    • [4] 4 ist ein Schaltungsdiagramm eines Teils der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform.
    • [5] 5 ist ein Zeitablaufdiagramm, um eine Ausleseoperation durch die Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform zu erläutern.
    • [6] 6 ist ein Schaltungsdiagramm eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer ersten Modifikation der ersten Ausführungsform.
    • [7] 7 ist ein Schaltungsdiagramm eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer zweiten Modifikation der ersten Ausführungsform.
    • [8] 8 ist ein Schaltungsdiagramm eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer dritten Modifikation der ersten Ausführungsform.
    • [9] 9 ist ein Schaltungsdiagramm eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer vierten Modifikation der ersten Ausführungsform.
    • [10] 10 ist ein Schaltungsdiagramm eines Teils der Festkörper-Bildgebungseinrichtung gemäß der vierten Modifikation der ersten Ausführungsform.
    • [11] 11 ist ein Zeitablaufdiagramm, um eine Ausleseoperation durch die Festkörper-Bildgebungseinrichtung gemäß der vierten Modifikation der ersten Ausführungsform zu erläutern.
    • [12] 12 ist ein Schaltungsdiagramm eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer fünften Modifikation der ersten Ausführungsform.
    • [13] 13 ist ein Zeitablaufdiagramm, um eine Ausleseoperation durch die Festkörper-Bildgebungseinrichtung gemäß der fünften Modifikation der ersten Ausführungsform zu erläutern.
    • [14] 14 ist ein Schaltungsdiagramm in einem Auslesezustand mit differentieller Verstärkung eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer zweiten Ausführungsform.
    • [15] 15 ist ein Schaltungsdiagramm eines Sourcefolger-Auslesezustands eines Teils der Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform.
    • [16] 16 ist ein Schaltungsdiagramm in einem Auslesezustand mit differentieller Verstärkung eines Teils der Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform.
    • [17] 17 ist ein Zeitablaufdiagramm, um eine Ausleseoperation mit differentieller Verstärkung durch die Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform zu erläutern.
    • [18] 18 ist ein Schaltungsdiagramm in einem Sourcefolger-Auslesezustand der Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform.
    • [19] 19 ist ein Zeitablaufdiagramm, um eine Sourcefolger-Ausleseoperation durch die Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform zu erläutern.
    • [20] 20 ist ein Schaltungsdiagramm in einem Auslesezustand mit differentieller Verstärkung eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer Modifikation der zweiten Ausführungsform.
    • [21] 21 ist ein Schaltungsdiagramm in einem Auslesezustand mit differentieller Verstärkung eines Teils der Festkörper-Bildgebungseinrichtung gemäß der Modifikation der zweiten Ausführungsform.
    • [22] 22 ist ein Zeitablaufdiagramm, um eine Ausleseoperation mit differentieller Verstärkung durch die Festkörper-Bildgebungseinrichtung gemäß der Modifikation der zweiten Ausführungsform zu erläutern.
    • [23] 23 ist ein Schaltungsdiagramm in einem Sourcefolger-Auslesezustand der Festkörper-Bildgebungseinrichtung gemäß der Modifikation der zweiten Ausführungsform.
    • [24] 24 ist ein Zeitablaufdiagramm, um eine Sourcefolger-Ausleseoperation durch die Festkörper-Bildgebungseinrichtung gemäß der Modifikation der zweiten Ausführungsform zu erläutern.
    • [25] 25 ist ein Schaltungsdiagramm eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer dritten Ausführungsform.
    • [26] 26 ist eine schematische Draufsicht eines Teils der Festkörper-Bildgebungseinrichtung gemäß der dritten Ausführungsform.
    • [27] 27 ist eine schematische Draufsicht eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer ersten Modifikation der dritten Ausführungsform.
    • [28] 28 ist ein Schaltungsdiagramm eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer zweiten Modifikation der dritten Ausführungsform.
    • [29] 29 ist eine schematische Draufsicht eines Teils einer Festkörper-Bildgebungseinrichtung gemäß der zweiten Modifikation der dritten Ausführungsform.
    • [30A] 30A ist eine schematische Draufsicht eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer dritten Modifikation der dritten Ausführungsform.
    • [30B] 30B ist eine schematische Draufsicht eines anderen Teils einer Festkörper-Bildgebungseinrichtung gemäß der dritten Modifikation der dritten Ausführungsform.
    • [31] 31 ist eine schematische Draufsicht eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer vierten Modifikation der dritten Ausführungsform.
    • [32] 32 ist ein Schaltungsdiagramm eines Teils einer Festkörper-Bildgebungseinrichtung gemäß der vierten Ausführungsform.
    • [33] 33 ist ein Zeitablaufdiagramm, um eine Ausleseoperation durch die Festkörper-Bildgebungseinrichtung gemäß der vierten Ausführungsform zu erläutern.
    • [34] 34 ist ein Schaltungsdiagramm eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer fünften Ausführungsform.
    • [35] 35 ist ein Schaltungsdiagramm eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer ersten Modifikation der fünften Ausführungsform.
    • [36A] 36A ist ein Schaltungsdiagramm, das die parasitäre Kapazität von parallel verbundenen Verstärkungstransistoren veranschaulicht.
    • [36B] 36B ist ein Schaltungsdiagramm, das die parasitäre Kapazität eines Verstärkungstransistors veranschaulicht.
    • [37] 37 ist ein Schaltungsdiagramm eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer zweiten Modifikation der fünften Ausführungsform.
    • [38] 38 ist ein Schaltungsdiagramm eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer dritten Modifikation der fünften Ausführungsform.
    • [39] 39 ist ein Schaltungsdiagramm eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer vierten Modifikation der fünften Ausführungsform.
    • [40] 40 ist ein Schaltungsdiagramm eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer fünften Modifikation der fünften Ausführungsform.
    • [41] 41 ist ein Schaltungsdiagramm eines Teils einer Festkörper-Bildgebungseinrichtung gemäß einer sechsten Modifikation der fünften Ausführungsform.
    • [42] 42 ist eine schematische Querschnittsansicht, die ein Beispiel einer Verwendung einer Festkörper-Bildgebungseinrichtung gemäß einer sechsten Ausführungsform für einen von vorne beleuchteten CIS veranschaulicht.
    • [43] 43 ist eine schematische Querschnittsansicht, die ein Beispiel einer Verwendung der Festkörper-Bildgebungseinrichtung gemäß der sechsten Ausführungsform für einen rückseitig beleuchteten CIS veranschaulicht.
    • [44] 44 ist ein schematisches Diagramm, das ein Beispiel einer Verwendung der Festkörper-Bildgebungseinrichtung gemäß der sechsten Ausführungsform für einen rückseitig beleuchteten CIS veranschaulicht.
    • [45] 45 ist ein schematisches Diagramm, das ein Beispiel einer Verwendung der Festkörper-Bildgebungseinrichtung gemäß der sechsten Ausführungsform für einen rückseitig beleuchteten CIS veranschaulicht.
    • [46] 46 ist ein schematisches Diagramm, das ein Beispiel einer Verwendung der Festkörper-Bildgebungseinrichtung gemäß der sechsten Ausführungsform für eine elektronische Vorrichtung veranschaulicht.
  • [Beschreibung von Ausführungsformen]
  • Im Folgenden werden mit Verweis auf die Zeichnungen erste bis sechste Ausführungsformen der vorliegenden Technologie beschrieben. In der Notation der Diagramme, auf die in der folgenden Beschreibung Bezug genommen wird, sind identische oder ähnliche Bereiche mit identischen oder ähnlichen Zeichen bezeichnet. Jedoch sollte erkannt werden, dass die Diagramme schematische Veranschaulichungen sind und Merkmale wie etwa die Beziehung zwischen Dicke und planarer Abmessung und das Verhältnis der Dicke jeder Schicht von tatsächlichen Merkmalen verschieden sein können. Folglich sollen spezifische Dicken und Abmessungen unter Berücksichtigung der folgenden Beschreibung bestimmt werden. Auch können die Beziehungen und Verhältnisse von Abmessungen in Bezug aufeinander in verschiedenen Zeichnungen offensichtlich einige Bereiche enthalten, die sich voneinander unterscheiden. Man beachte, dass die in dieser Beschreibung beschriebenen Effekte nur beispielhaft und nicht einschränkend sind und es andere zusätzliche Effekte geben kann.
  • Die Definitionen von Richtungen wie etwa aufwärts und abwärts in der folgenden Beschreibung sind einfache Definitionen der Einfachheit halber und schränken die technischen Ideen der vorliegenden Technologie nicht ein. Beispielsweise ist offensichtlich, dass aufwärts und abwärts als links und rechts uminterpretiert werden, wenn das Ziel um 90° gedreht betrachtet wird, und aufwärts und abwärts umgekehrt interpretiert werden, wenn das Ziel um 180° gedreht betrachtet wird.
  • (Erste Ausführungsform)
  • Wie oben beschrieben wurde, wurde ein CIS mit differentieller Verstärkung vorgeschlagen, der im Vergleich mit einem Sourcefolger-CIS der verwandten Technik zu einer erhöhten Verstärkung und signifikant höheren Umwandlungseffizient imstande ist. In einem CIS mit differentieller Verstärkung kann es im Vergleich mit einem Sourcefolger-CIS viele vertikale Signalleitungen geben, und, da die Leitungsfläche Platz einnimmt, stellen die vertikalen Signalleitungen ein Hindernis für die Miniaturisierung der Pixel dar. Außerdem gibt es auch Probleme in dem Fall, in dem für einen schnelleren Betrieb aus mehreren Zeilen zur gleichen Zeit ausgelesen wird. Dementsprechend beschreibt die erste Ausführungsform eine Festkörper-Bildgebungseinrichtung mit differentieller Verstärkung, in der die Anzahl vertikaler Signalleitungen reduziert werden kann.
  • <Konfiguration einer Festkörper-Bildgebungseinrichtung>
  • Ein CIS wird als ein Beispiel der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform veranschaulicht. Ein CIS fängt einfallendes Licht (Bildlicht) von einem Objekt ein, wandelt die Lichtintensität des einfallenden Lichts, das auf einer Bildgebungsoberfläche in ein Bild umgewandelt wird, in Einheiten von Pixeln bzw. pixelweise in elektrische Signale um und gibt die elektrischen Signale als Pixelsignale ab.
  • Wie in 1 veranschaulicht ist, ist die Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform mit einer Pixel-Arrayeinheit 1 und peripheren Schaltungen (2, 3, 4, 5, 6 und 7) versehen. In der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform kann die in 1 veranschaulichte Konfiguration auf einem einzigen Substrat vorgesehen sein oder kann die Konfiguration eine laminierte Struktur aufweisen, in der eine Vielzahl von Substraten zusammengeklebt sind.
  • Die Pixel-Arrayeinheit 1 weist eine Vielzahl von Pixeln auf, die in einem zweidimensionalen Layout aus Zeilen und Spalten (einer Matrix) angeordnet sind. Jedes der Vielzahl von Pixeln enthält eine fotoelektrische Umwandlungseinheit, die imstande ist, eine der Menge an einfallendem Licht entsprechende Ladungsmenge fotoelektrisch umzuwandeln und intern zu speichern und die gespeicherte Ladung als Signal abzugeben. Die fotoelektrische Umwandlungseinheit enthält zum Beispiel eine Fotodiode. In der Pixel-Arrayeinheit 1 sind Pixel-Ansteuerleitungen 8 jeweils mit jeder Pixel-Zeile verbunden und sind vertikale Signalleitungen 9 jeweils mit jeder Pixel-Spalte verbunden. Die Pixel-Ansteuerleitungen 8 sind eine Gruppe von Leitungen, die Signale wie etwa ein Übertragungssignal, ein Auswahlsignal und ein Rücksetzsignal als Eingabe empfangen. Die vertikalen Signalleitungen 9 sind eine Gruppe von Leitungen wie etwa Ausgangssignalleitungen, Rücksetzsignalleitungen und Stromzufuhrleitungen.
  • Die peripheren Schaltungen (2, 3, 4, 5, 6 und 7) umfassen eine vertikale Ansteuereinheit 2, eine Spalten-Ausleseschaltungseinheit 3, eine Spalten-Signalverarbeitungseinheit 4, eine horizontale Ansteuereinheit 5, eine Signalverarbeitungseinheit 6 und eine System-Steuerungseinheit 7. Die vertikale Ansteuereinheit 2 enthält beispielsweise ein Schieberegister, einen Adressdecodierer oder dergleichen. Die vertikale Ansteuereinheit 2 wählt sukzessiv die Pixel-Ansteuerleitungen 8 aus, stellt Impulse zum Ansteuern von Pixeln der ausgewählten Pixel-Ansteuerleitung 8 bereit und steuert jedes der Pixel in Einheiten von Zeilen bzw. zeilenweise an.
  • Die Spalten-Ausleseschaltungseinheit 3 enthält eine Schaltung, die einen Konstantstrom bereitstellt, eine Stromspiegelschaltung und dergleichen für jede Pixel-Spalte und bildet einen Differenzverstärker zusammen mit Transistoren innerhalb der Pixel der Pixel-Arrayeinheit 1. Die Spalten-Ausleseschaltungseinheit 3 liest Signale von der Pixel-Arrayeinheit 1 zu den vertikalen Signalleitungen 9 aus.
  • Die Spalten-Signalverarbeitungseinheit 4 ist für jede Pixel-Spalte beispielsweise angeordnet und verarbeitet die von den individuellen Zeilen von Pixeln abgegebenen Signale für jede Pixel-Spalte. Beispielsweise führt die Spalten-Signalverarbeitungseinheit 4 eine Signalverarbeitung wie etwa eine korrelierte Doppelabtastung (CDS) und eine Analog-Digital-(AD-)Umwandlung durch. CDS ist ein Prozess, der Rauschen mit festem Muster reduziert, indem ein Signal von einem Pixel zweimal ausgelesen und die Differenz zwischen den beiden Auslesungen als die Pixel-Daten behandelt wird. Das zu dem ersten Zeitpunkt ausgelesene Signal ist beispielsweise ein Rücksetzpegel, und darauf wird als P-Phase-Pegel verwiesen. Das zu dem zweiten Zeitpunkt ausgelesene Signal ist beispielsweise ein Signalpegel, und darauf wird als D-Phase-Pegel verwiesen.
  • Die horizontale Ansteuereinheit 5 enthält beispielsweise ein Schieberegister, einen Adressdecodierer oder dergleichen. Die horizontale Ansteuereinheit 5 gibt sukzessiv horizontale Scan-Impulse an die Spalten-Signalverarbeitungseinheit 4 aus, wählt sequenziell die Spalten-Signalverarbeitungseinheit 4 aus und veranlasst, dass die ausgewählte Spalten-Signalverarbeitungseinheit 4 ein verarbeitetes Pixelsignal abgibt. Die Signalverarbeitungseinheit 6 führt eine Signalverarbeitung an den von der Spalten-Signalverarbeitungseinheit 4 abgegebenen Pixelsignalen durch und gibt verarbeitete Bilddaten aus.
  • Die System-Steuerungseinheit 7 erzeugt Steuerungssignale und Taktsignale, die als Referenz für Operationen durch die vertikale Ansteuereinheit 2, die Spalten-Ausleseschaltungseinheit 3, die Spalten-Signalverarbeitungseinheit 4, die horizontale Ansteuereinheit 5 und dergleichen auf der Basis eines vertikalen Synchronisierungssignals, eines horizontalen Synchronisierungssignals und eines Haupttaktsignals dienen, und gibt die erzeugten Taktsignale und Steuerungssignale an die vertikale Ansteuereinheit 2, die Spalten-Ausleseschaltungseinheit 3, die Spalten-Signalverarbeitungseinheit 4, die horizontale Ansteuereinheit 5 und dergleichen ab.
  • Wie in 2 veranschaulicht ist, enthält die Pixel-Arrayeinheit 1 eine Vielzahl von Pixeln Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi+4,k, Xi+5,k, Xi,k+1, Xi+1,k+1, Xi+2,k+1, Xi+3,k+1, Xi+4,k+1 und Xi+5,k+1, die in einer Zeilenrichtung (horizontalen Richtung) und einer Spaltenrichtung (vertikalen Richtung) angeordnet sind. Die Reihenrichtung ist als die Links-Rechts-Richtung von 2 definiert, während die Spaltenrichtung als die Oben-Unten-Richtung von 2 definiert ist. In 2 sind die Pixel Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi+4,k, Xi+5,k, Xi,k+1, Xi+1,k+1, Xi+2,k+1, Xi+3,k+1, Xi+4,k+1 und Xi+5,k+1 in der k-ten (wobei k eine ganze Zahl ist) und (k+1)-ten Spalte und auch in der i-ten (wobei i eine ganze Zahl ist) bis (i+5)-ten Zeile schematisch veranschaulicht, wohingegen eine Veranschaulichung der anderen Pixel unterlassen ist. Die Notationen wie etwa „I“, „2I“ und „4I“ und die in den Schaltungsdiagrammen von 2 und danach veranschaulichten Pfeile geben Größen und Flüsse eines Stroms an.
  • Wie in 3 veranschaulicht ist, enthält das in 2 veranschaulichte Pixel Xi,k eine fotoelektrische Umwandlungseinheit, die eine Fotodiode PD, die einfallendes Licht fotoelektrisch umwandelt, und eine Vielzahl von Pixel-Transistoren (T1, T2, T3 und T4) enthält, die die fotoelektrisch umgewandelte Signalladung steuert. Die Vielzahl von Pixel-Transistoren (T1, T2, T3 und T4) umfasst beispielsweise einen Übertragungstransistor T1, einen Rücksetztransistor T2, einen Auswahltransistor T3 und einen Verstärkungstransistor T4. Der Übertragungstransistor T1, der Rücksetztransistor T2, der Auswahltransistor T3 und der Verstärkungstransistor T4 sind zum Beispiel n-Kanal-MOS-Transistoren.
  • Wie in 3 veranschaulicht ist, ist die Anode der Fotodiode PD geerdet, während die Kathode der Fotodiode PD mit der Source des Übertragungstransistors T1 verbunden ist. Der Drain des Übertragungstransistors T1 ist mit einem Floating-Diffusionsgebiet (FD) verbunden. Ein Übertragungssignal TRGi wird an das Gate des Übertragungstransistors T1 angelegt. Der Übertragungstransistor T1 überträgt die von der Fotodiode PD erzeugte Signalladung auf der Basis des Übertragungssignal TRGi zum Floating-Diffusionsgebiet FD.
  • Das Floating-Diffusionsgebiet FD ist mit der Source des Rücksetztransistors T2 und dem Gate des Verstärkungstransistors T4 verbunden. Das Floating-Diffusionsgebiet FD speichert eine durch den Übertragungstransistor T1 übertragene Ladung. Das Potential des Floating-Diffusionsgebiets FD wird gemäß der im Floating-Diffusionsgebiet FD gespeicherten Ladungsmenge moduliert.
  • Die Source des Verstärkungstransistors T4 ist mit einer Stromzufuhrleitung VCOMk verbunden, während der Drain des Verstärkungstransistors T4 mit der Source des Auswahltransistors T3 verbunden ist. Der Verstärkungstransistor T4 verstärkt das Potential des Floating-Diffusionsgebiets FD und gibt einen dem Potential des Floating-Diffusionsgebiets FD entsprechenden Strom an eine Ausgangssignalleitung VSL0k ab.
  • Der Drain des Auswahltransistors T3 ist mit der Ausgangssignalleitung VSL0k verbunden. Ein Auswahlsignal SELi wird an das Gate des Auswahltransistors T3 angelegt. Der Auswahltransistor T3 wählt auf der Basis des Auswahlsignals SELi das Pixel Xi,k als das Auslesepixel aus.
  • Der Drain des Rücksetztransistors T2 ist mit einer Rücksetzeingangsleitung VDR0k verbunden. Ein Rücksetzsignal RSTi wird an das Gate des Rücksetztransistors T2 angelegt. Auf der Basis des Rücksetzsignals RSTi entlädt (setzt zurück) der Rücksetztransistor T2 die im Floating-Diffusionsgebiet FD gespeicherte Ladung. Man beachte, dass in dem Fall, in dem die Polarität der Fotodiode PD umgekehrt ist, die Source und der Drain des Rücksetztransistors T2 umgekehrt verbunden sein können. In diesem Fall ist der Drain des Rücksetztransistors T2 mit dem Floating-Diffusionsgebiet FD verbunden, während die Source des Rücksetztransistors T2 mit der Rücksetzeingangsleitung VRD0k verbunden ist.
  • Die Pixel Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi+4,k, Xi+5,k, Xi,k+1, X1+1,k+1, X1+2,k+1, Xi+3,k+1, Xi+4,k+1 und Xi+5,k+1, die in 2 veranschaulicht sind, weisen gleichfalls eine dem in 3 veranschaulichten Pixel Xi,k ähnliche Konfiguration auf.
  • Wie in 2 veranschaulicht ist, wird in jedem der Pixel Xi,k und Xi,k+1 in der gleichen i-ten Zeile das Übertragungssignal TRGi an das Gate des Übertragungstransistors angelegt, wird das Rücksetzsignal RSTi an das Gate des Rücksetztransistors angelegt und wird das Auswahlsignal SELi an das Gate des Auswahltransistors angelegt. In jedem der Pixel Xi+1,k und Xi+i,k+1 in der gleichen (i+1)-ten Zeile wird das Übertragungssignal TRGi+1 an das Gate des Übertragungstransistors angelegt, wird das Rücksetzsignal RSTi+1 an das Gate des Rücksetztransistors angelegt und wird das Auswahlsignal SELi+1 an das Gate des Auswahltransistors angelegt.
  • In jedem der Pixel Xi+2,k und Xi+2,k+1 in der gleichen (i+2)-ten Zeile wird das Übertragungssignal TRGi+2 an das Gate des Übertragungstransistors angelegt, wird das Rücksetzsignal RSTi+2 an das Gate des Rücksetztransistors angelegt und wird das Auswahlsignal SELi+2 an das Gate des Auswahltransistors angelegt. In jedem der Pixel Xi+3,k und Xi+3,k+1 in der gleichen (i+3)-ten Zeile wird das Übertragungssignal TRGi+3 an das Gate des Übertragungstransistors angelegt, wird das Rücksetzsignal RSTi+3 an das Gate des Rücksetztransistors angelegt und wird das Auswahlsignal SELi+3 an das Gate des Auswahltransistors angelegt.
  • In jedem der Pixel Xi+4,k und Xi+4,k+1 in der gleichen (i+4)-ten Zeile wird das Übertragungssignal TRGi+4 an das Gate des Übertragungstransistors angelegt, wird das Rücksetzsignal RSTi+4 an das Gate des Rücksetztransistors angelegt und wird das Auswahlsignal SELi+4 an das Gate des Auswahltransistors angelegt. In jedem der Pixel Xi+5,k und Xi+5,k+1 in der gleichen (i+5)-ten Zeile wird das Übertragungssignal TRGi+5 an das Gate des Übertragungstransistors angelegt, wird das Rücksetzsignal RSTi+5 an das Gate des Rücksetztransistors angelegt und wird das Auswahlsignal SELi+5 an das Gate des Auswahltransistors angelegt.
  • In der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform wird ein Differenzverstärker von dem Paar (differentiellen Paar) eines Auslese-Pixels, das die Signalladung ausliest, und eines Referenz-Pixels, das eine Referenzspannung ohne Signalladung erhält, gebildet. Beispielsweise wird das Auslese-Pixel unter der Vielzahl von Pixeln Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi+4,k, Xi+5,k, Xi,k+1, Xi+i,k+1, Xi+2,k+1, Xi+3,k+1, Xi+4,k+1 und Xi+5,k+1 sukzessiv ausgewählt. Das Referenz-Pixel kann unter der Vielzahl von Pixeln Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi+4,k, Xi+5,k, Xi,k+1, Xi+1,k+1, Xi+2,k+1, Xi+3,k+1, Xi+4,k+1 und Xi+5,k+1 sukzessiv ausgewählt werden, um dem Auslese-Pixel zu folgen, oder das Referenz-Pixel kann vorher fixiert werden. Wie in 2 durch Schraffur schematisch veranschaulicht ist, wird hierin ein Fall beschrieben, in dem die Pixel Xi,k, Xi+3,k, Xi,k+1 und Xi+3,k+1 als Referenz-Pixel ausgewählt werden und die Pixel Xi+1,k, Xi+2,k, Xi+1,k+1 und Xi+2,k+1 als Auslese-Pixel ausgewählt werden.
  • Rücksetzeingangsleitungen VRD1k und VRD2k sind mit dem Drain des Rücksetztransistors der Auslese-Pixel Xi+1,k bzw. Xi+2,k in der k-ten Spalte verbunden. Ausgangssignalleitungen VSL1k und VSL2k sind mit dem Drain des Auswahltransistors der Auslese-Pixel Xi+1,k bzw. Xi+2,k verbunden. Eine gemeinsame Stromzufuhrleitung VCOMk ist mit der Source des Verstärkungstransistors der Auslese-Pixel Xi+1,k und Xi+2,k verbunden. Eine gemeinsame Rücksetzeingangsleitung VRD0k ist mit dem Drain des Rücksetztransistors der Referenz-Pixel Xi,k und Xi+3,k in der k-ten Spalte verbunden. Eine gemeinsame Ausgangssignalleitung VSL0k ist mit dem Drain des Auswahltransistors der Referenz-Pixel Xi,k und Xi+3,k verbunden. Eine gemeinsame Stromzufuhrleitung VCOMk ist mit der Source des Verstärkungstransistors der Referenz-Pixel Xi,k und Xi+3,k verbunden.
  • Rücksetzeingangsleitungen VRD1k+1 und VRD2k+1 sind mit dem Drain des Rücksetztransistors der Auslese-Pixel Xi+1,k+1 bzw. Xi+2,k+1 in der (k+1)-ten Spalte verbunden. Ausgangssignalleitungen VSL1k+1 VSL2k+1 sind mit dem Drain des Auswahltransistors der Auslese-Pixel Xi+1,k+1 bzw. Xi+2,k+1 verbunden. Eine gemeinsame Stromzufuhrleitung VCOMk+1 ist mit der Source des Verstärkungstransistors der Auslese-Pixel Xi+1,k+1 und Xi+2,k+1 verbunden. Eine gemeinsame Rücksetzeingangsleitung VRD0k+1 ist mit dem Drain des Rücksetztransistors der Referenz-Pixel Xi,k+1 und Xi+3,k+1 in der (k+1)-ten Spalte verbunden. Eine gemeinsame Ausgangssignalleitung VSL0k+1 ist mit dem Drain des Auswahltransistors der Referenz-Pixel Xi,k+1 und Xi+3,k+1 verbunden. Eine gemeinsame Stromzufuhrleitung VCOMk+1 ist mit der Source des Verstärkungstransistors der Referenz-Pixel Xi,k+1 und Xi+3,k+1 verbunden.
  • Die Spalten-Ausleseschaltungseinheit 3 hat eine Konfiguration, die jeder der k-ten und (k+1)-ten Spalte entspricht. Als die der k-ten Spalte entsprechende Konfiguration enthält die Spalten-Ausleseschaltungseinheit 3 einen Schalter M0k, der zwischen einer Rücksetzspannung Vrst und den Rücksetzeingangsleitungen VRD0k, VRD1k und VRD2k angeordnet ist. Der Schalter M0k schaltet das Verbindungsziel der Rücksetzspannung Vrst auf eine der Rücksetzeingangsleitungen VRD0k, VRD1k und VRD2k. Der Schalter M0k verbindet das Verbindungsziel der Rücksetzspannung Vrst mit der Rücksetzeingangsleitung VRD0k, die mit dem Drain des Rücksetztransistors der Referenz-Pixel Xi,k und Xi+3,k verbunden ist.
  • Außerdem enthält die Spalten-Ausleseschaltungseinheit 3 Transistoren T1k, T2k, T3k und T4k, die eine Stromspiegelschaltung bilden. Die Transistoren T1k, T2k, T3k und T4k sind beispielsweise p-Kanal-MOS-Transistoren. Die Drains der Transistoren T1k, T2k, T3k und T4k sind mit einer Stromversorgungsspannung VDD verbunden. Die Gates der Transistoren T1k, T2k, T3k und T4k sind miteinander verbunden und sich auch mit den Sources der Transistoren T1k und T2k verbunden. Die Transistoren T1k und T2k geben einen Signalstrom 21 von einer Source ab. Die Transistoren T3k und T4k geben jeweils einen Referenzstrom I von der Source ab.
  • Darüber hinaus enthält die Spalten-Ausleseschaltungseinheit 3 einen Schalter M1k, der zwischen den Sources der Transistoren T1k und T2k und den Ausgangssignalleitungen VSL0k, VSL1k und VSL2k angeordnet ist, einen Schalter M2k, der zwischen der Source des Transistors T3k und den Ausgangssignalleitungen VSL0k VSL1k und VSL2k angeordnet ist, und einen Schalter M3k, der zwischen der Source des Transistors T4k und den Ausgangssignalleitungen VSL0k, VSL1k und VSL2k angeordnet ist. Der Schalter M1k ist imstande, das Verbindungsziel der Transistoren T1k und T2k auf eine der Ausgangssignalleitungen VSL0k, VSL1k und VSL2k zu schalten, und ist mit der Ausgangssignalleitung VSL0k verbunden. Der Schalter M2k ist imstande, das Verbindungsziel des Transistors T3k auf eine der Ausgangssignalleitungen VSL0k, VSL1k und VSL2k zu schalten, und ist mit der Ausgangssignalleitung VSL1k verbunden. Der Schalter M3k ist imstande, das Verbindungsziel des Transistors T4k auf eine der Ausgangssignalleitungen VSL0k, VSL1k und VSL2k zu schalten, und ist mit der Ausgangssignalleitung VSL2k verbunden.
  • Darüber hinaus enthält die Spalten-Ausleseschaltungseinheit 3 einen Schalter S1k, der zwischen der Rücksetzeingangsleitung VRD0k und der Ausgangssignalleitung VSL0k angeordnet ist, einen Schalter S2k, der zwischen der Rücksetzeingangsleitung VRD1k und der Ausgangssignalleitung VSL1k angeordnet ist, und einen Schalter S3k, der zwischen der Rücksetzeingangsleitung VRD2k und der Ausgangssignalleitung VSL2k angeordnet ist. Der Schalter S1k ist eingeschaltet. Der Schalter S2k ist ausgeschaltet, was die Rücksetzleitung VRD1k und die Ausgangssignalleitung VSL1k kurzschließt. Der Schalter S3k ist ausgeschaltet, was die Rücksetzeingangsleitung VRD2k und die Ausgangssignalleitung VSL2k kurzschließt. Darüber hinaus enthält die Spalten-Ausleseschaltungseinheit 3 eine Konstantstromquelle L1k, die mit der Stromzufuhrleitung VCOMk verbunden ist. Die Konstantstromquelle L1k ist beispielsweise ein n-Kanal-MOS-Transistor. Die Konstantstromquelle L1k hält einen Konstantstrom 41 von der Stromzufuhrleitung VCOMk aufrecht.
  • Die Stromspiegelschaltung, die die Verstärkungstransistoren der Auslese-Pixel Xi+1,k und X1+2,k, die Verstärkungstransistoren der Referenz-Pixel Xi,k und Xi+3,k und die Transistoren T1k, T2k, T3k und T4k enthält, bildet mit der Konstantstromquelle L1k einen Differenzverstärker, der ein Paar differentieller Eingangsspannungen verstärkt. Eine des Paars differentieller Eingangsspannungen wird in die Verstärkungstransistoren der Auslese-Pixel Xi+1,k und Xi+2,k eingespeist, während die andere des Paars differentieller Eingangsspannungen in die Verstärkungstransistoren der Referenz-Pixel Xi,k und Xi+3,k eingespeist wird. Außerdem werden die Ausgangsspannungen, die die differentiellen Eingangsspannungen verstärken, über die Ausgangssignalleitungen VSL1k und VSL2k, die mit dem Drain der Verstärkungstransistoren der Auslese-Pixel Xi+1,k und Xi+2,k verbunden sind, an die Spalten-Ausleseschaltungseinheit 3 abgegeben.
  • Als die der (k+1)-ten Spalte entsprechende Konfiguration enthält die Spalten-Ausleseschaltungseinheit 3 einen Schalter M0k+1, der zwischen der Rücksetzspannung Vrst und den Rücksetzeingangsleitungen VRD0k+1, VRD1k+1 und VRD2k+1 angeordnet ist. Der Schalter M0k+1 ist imstande, das Verbindungsziel der Rücksetzspannung Vrst auf eine der Rücksetzeingangsleitungen VRD0k+1, VRD1k+1 und VRD2k+1 zu schalten, und ist mit der Rücksetzeingangsleitung VRD0k+1 verbunden.
  • Außerdem enthält die Spalten-Ausleseschaltungseinheit 3 Transistoren T1k+1, T2k+1, T3k+1 und T4k+1, die eine Stromspiegelschaltung bilden. Die Transistoren T1k+1, T2k+1, T3k+1 und T4k+1 sind beispielsweise p-Kanal-MOS-Transistoren. Die Drains der Transistoren T1k+1, T2k+1, T3k+1 und T4k+1 sind mit einer Stromversorgungsspannung VDD verbunden. Die Gates der Transistoren T1k+1, T2k+1, T3k+1 und T4k+1 sind miteinander verbunden und sind auch mit den Sources der Transistoren T1k+1 und T2k+1 verbunden. Die Transistoren T1k+1 und T2k+1 geben einen Signalstrom 21 von der Source ab. Die Transistoren T3k+1 und T4k+1 geben jeweils einen Referenzstrom I von der Source ab.
  • Darüber hinaus enthält die Spalten-Ausleseschaltung 3 einen Schalter M1k+1, der zwischen den Sources der Transistoren T1k+1 und T2k+1 und den Ausgangssignalleitungen VSL0k+1, VSL1k+1 und VSL2k+1 angeordnet ist, einen Schalter M2k+1, der zwischen der Source des Transistors T3k+1 und den Ausgangssignalleitungen VSL0k+1, VSL1k+1 und VSL2k+1 angeordnet ist, und einen Schalter M3k+1, der zwischen der Source des Transistors T4k+1 und den Ausgangssignalleitungen VSL0k+1, VSL1k+1 und VSL2k+1 angeordnet ist. Der Schalter M1k+1 schaltet das Verbindungsziel der Transistoren T1k+1 und T2k+1 auf eine der Ausgangssignalleitungen VSL0k+1, VSL1k+1 und VSL2k+1. Der Schalter M2k+1 schaltet das Verbindungsziel des Transistors T3k+1 auf eine der Ausgangssignalleitungen VSL0k+1, VSL1k+1 und VSL2k+1. Der Schalter M3 schaltet das Verbindungsziel des Transistors T4k+1 auf eine der Ausgangssignalleitungen VSL0k+1, VSL1k+1 und VSL2k+1.
  • Darüber hinaus enthält die Spalten-Ausleseschaltungseinheit 3 einen Schalter S1k+1, der zwischen der Rücksetzeingangsleitung VRD0k+1 und der Ausgangssignalleitung VSL0k+1 angeordnet ist, einen Schalter S2k+1, der zwischen der Rücksetzeingangsleitung VRD1k+1 und der Ausgangssignalleitung VSL1k+1 angeordnet ist, und einen Schalter S3k+1, der zwischen der Rücksetzeingangsleitung VRD2k+1 und der Ausgangssignalleitung VSL2k+1 angeordnet ist. Überdies enthält die Spalten-Ausleseschaltungseinheit 3 eine Konstantstromquelle L1k+1, die mit der Stromzufuhrleitung VCOMk+1 verbunden ist. Die Konstantstromquelle L1k+1 ist beispielsweise ein n-Kanal-MOS-Transistor. Die Konstantstromquelle L1k+1 hält einen Konstantstrom 41 von der Stromzufuhrleitung VCOMk+1 aufrecht.
  • <Ausleseoperation mit differentieller Verstärkung>
  • Als Nächstes wird auf das Zeitablaufdiagramm in 5 Bezug genommen, um eine Ausleseoperation mit differentieller Verstärkung in dem Fall zu beschreiben, in dem die Pixel Xi,k und Xi+3,k in der i-ten und (i+3) -ten Zeile der k-ten Spalte als Referenz-Pixel ausgewählt sind, während die Pixel Xi+1,k und Xi+2,k in der (i+1) -ten und (i+2) -ten Zeile der k-ten Spalten als Auslese-Pixel ausgewählt sind, wie in 4 veranschaulicht ist.
  • Von einem Zeitpunkt t1 bis zu einem Zeitpunkt t5 wird ein hoher (H) Pegel aus die Auswahlsignale SELi und SELi+3 der Referenz-Pixel Xi,k und Xi+3,k angelegt, während außerdem die Auswahlsignale SELi+1 und SELi+2 der Auslese-Pixel Xi+1,k und Xi+2,k auf den H-Pegel gesetzt werden.
  • Vom Zeitpunkt t1 bis t2 werden die Rücksetzsignale RSTi+1 und RSTi+2 der Auslese-Pixel Xi+1,k und Xi+2,k auf den H-Pegel gesetzt, was die Auslese-Pixel Xi+1,k und Xi+2,k zurücksetzt. Zur gleichen Zeit werden die Rücksetzsignale RSTi und RSTi+3 der Referenz-Pixel Xi,k und Xi+3,k auf den H-Pegel gesetzt, was die Referenz-Pixel Xi,k und Xi+3,k zurücksetzt. Während der Rücksetzung bewirkt die Spannungsfolgerfunktion des Differenzverstärkers, dass die Ausgangsspannungen der Ausgangssignalleitungen VSL1k und VSL2k auf den Rücksetzpegel Vrst gehen. Vom Zeitpunkt t2 bis t3 wird der Rücksetzpegel Vrst von den Ausgangssignalleitungen VSL1k und VSL2k als der P-Phase-Pegel ausgelesen.
  • Vom Zeitpunkt t3 bis t4 werden die Übertragungssignale TRGi+1 und TRGi+2 der Auslese-Pixel Xi+1,k und Xi+2,k auf den H-Pegel gesetzt, wird der Rücksetzpegel Vrst der Ausgangssignalleitungen VSL1k und VSL2k invertiert und verstärkt und wird der D-Phase-Pegel ausgelesen. Die Spalten-Signalverarbeitungseinheit 4 gibt die Differenz zwischen dem P-Phase-Pegel und dem D-Phase-Pegel als Bilddaten aus.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform kann, indem man die Referenz-Pixel Xi,k und Xi+3,k jeweils die mit dem Drain des Rücksetztransistors verbundene Rücksetzeingangsleitung VRD0k, die mit dem Drain des Auswahltransistors verbundene Ausgangssignalleitung VSL0k und die mit der Source des Verstärkungstransistors verbundene Stromzufuhrleitung VCOMk gemeinsam nutzen lässt, die Anzahl vertikaler Signalleitungen im Vergleich mit einer Konfiguration ohne gemeinsame Nutzung reduziert werden. Aus diesem Grund können die Pixel miniaturisiert werden und ist es auch möglich, die Leitungsfläche zu reduzieren, wenn ein Auslesen mehrerer Zeilen durchgeführt wird.
  • Man beachte, dass die Referenz-Pixel Xi,k und Xi+3,k nicht notwendigerweise alle der Rücksetzeingangsleitung VRD0k, der Ausgangssignalleitung VSL0k und der Stromzufuhrleitung VCOMk gemeinsam nutzen müssen. Die Anzahl vertikaler Signalleitungen kann reduziert werden, falls die Referenz-Pixel Xi,k und Xi+3,k zumindest eine der Rücksetzeingangsleitung VRD0k, der Ausgangssignalleitung VSL0k und der Stromzufuhrleitung VCOMk gemeinsam nutzen.
  • <Erste Modifikation der ersten Ausführungsform>
  • Wie in 6 veranschaulicht ist, unterscheidet sich in einer Festkörper-Bildgebungseinrichtung gemäß einer ersten Modifikation der ersten Ausführungsform die Konfiguration der Pixel-Arrayeinheit 1 von der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform, die in 2 veranschaulicht ist.
  • Die Pixel-Arrayeinheit 1 enthält Pixel Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi+4,k und Xi+5,k in der i-ten bis (i+5) -ten Zeile der k-ten Spalte, Pixel Xj,k+1, Xj+1,k+1, Xj+2,k+1, Xj+3,k+1, Xj+4,k+1 und Xj+5,k+1 in der j-ten bis (j+5) -ten Zeile (wobei j eine ganze Zahl ist) der (k+1) -ten Spalte, Pixel Xi,k+2, Xi+1,k+2, Xi+2,k+2, Xi+3,k+2, Xi+4,k+2 und Xi+5,k+2 in der i-ten bis (i+5) -ten Zeile der (k+2) -ten Spalte und Pixel Xj,k+3, Xj+1,k+3, Xj+2,k+3, Xj+3,k+3, Xj+4,k+3 und Xj+5,k+3 in der j-ten bis (j+5) -ten Zeile der (k+3) -ten Spalte.
  • In der k-ten Spalte wird das Pixel Xi,k in der i-ten Zeile als Referenz-Pixel ausgewählt, während das Pixel Xi+1,k+1 in der (i+1) -ten Zeile als das Auslese-Pixel ausgewählt wird. In der (k+1) -ten Spalte wird das Pixel Xj+1,k+1 in der (j+1) -ten Zeile als das Auslese-Pixel ausgewählt, während das Pixel Xj+2,k+1 in der (j+2) -ten Zeile als das Referenz-Pixel ausgewählt wird. Die Auslese-Pixel Xi+1,k und Xj+1,k+1 sind in der gleichen Zeile einander benachbart.
  • Die Drains der jeweiligen Rücksetztransistoren der Auslese-Pixel Xi+1,k und Xj+1,k+1 in der k-ten und (k+1) -ten Spalte sind mit den Rücksetzleitungen VRD1k bzw. VRD2k verbunden. Die Sources der jeweiligen Verstärkungstransistoren der Auslese-Pixel Xi+1,k und Xj+1,k+1 sind mit einer gemeinsamen Stromzufuhrleitung VCOMk verbunden. Die Drains der jeweiligen Auswahltransistoren der Auslese-Pixel Xi+1,k und Xj+1,k+1 sind mit den Ausgangssignalleitungen VSL1k bzw. VSL2k verbunden.
  • Die Drains der jeweiligen Rücksetztransistoren der Referenz-Pixel Xi,k und Xj+2,k+1 in der k-ten und (k+1) -ten Spalte sind mit einer gemeinsamen Rücksetzeingangsleitung VRD0k verbunden. Die Sources der jeweiligen Verstärkungstransistoren der Referenz-Pixel Xi,k und Xj+2,k+1 sind mit einer gemeinsamen Stromzufuhrleitung VCOMk verbunden. Die Drains der jeweiligen Auswahltransistoren der Referenz-Pixel Xi,k und Xj+2,k+1 sind mit einer gemeinsamen Ausgangssignalleitung VSL0k verbunden.
  • Ferner wird in der (k+2)-ten Spalte das Pixel Xi,k+2 in der i-ten Zeile als das Referenz-Pixel ausgewählt, während das Pixel Xi+1,k+2 in der (i+1)-ten Zeile als das Auslese-Pixel ausgewählt wird. In der (k+3) -ten Spalte wird das Pixel Xj+1,k+1 in der (j+1)-ten Zeile als das Auslese-Pixel ausgewählt, während das Pixel Xj+2,k+3 in der (j+2)-ten Zeile als das Referenz-Pixel ausgewählt wird. Die Auslese-Pixel Xi+1,k+2 und Xj+1,k+3 sind in der gleichen Zeile einander benachbart.
  • Die Drains der jeweiligen Rücksetztransistoren der Auslese-Pixel Xi+1,k+2 und Xj+1,k+3 in der (k+2)-ten und (k+3) -ten Spalte sind mit den Rücksetzeingangsleitungen VRD1k+1 bzw. VRD2k+1 verbunden. Die Sources der jeweiligen Verstärkungstransistoren der Auslese-Pixel Xi+1,k+2 und Xj+1,k+3 sind mit einer gemeinsamen Stromzufuhrleitung VCOMk+1 verbunden. Die Drains der jeweiligen Auswahltransistoren der Auslese-Pixel Xi+1,k+2 und Xj+1,k+3 sind mit den Ausgangssignalleitungen VSL1k+1 bzw. VSL2k+1 verbunden.
  • Die Drains der jeweiligen Rücksetztransistoren der Referenz-Pixel Xi,k+2 und Xj+2,k+3 in der (k+2)-ten und (k+3) -ten Spalte sind mit einer gemeinsamen Rücksetzeingangsleitung VRD0k+1 verbunden. Die Sources der jeweiligen Verstärkungstransistoren der Referenz-Pixel Xi,k+2 und Xj+2,k+3 sind mit einer gemeinsamen Stromzufuhrleitung VCOMk+1 verbunden. Die Drains der jeweiligen Auswahltransistoren der Referenz-Pixel Xi,k+2 und Xj+2,k+3 sind mit einer gemeinsamen Ausgangssignalleitung VSL0k+1 verbunden.
  • Der Rest der Konfiguration der Festkörper-Bildgebungseinrichtung gemäß der ersten Modifikation der ersten Ausführungsform ist der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform ähnlich, die in 2 veranschaulicht ist, und daher wird eine wiederholte Beschreibung unterlassen.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der ersten Modifikation der ersten Ausführungsform kann, indem man die Referenz-Pixel Xi,k und Xj+2,k+1 sowie die Referenz-Pixel Xi,k+2 und Xj+2,k+3 in benachbarten Spalten jeweils die Rücksetzeingangsleitungen VRD0k und VRD0k+1, die mit dem Drain des Rücksetztransistors verbunden sind, die Ausgangssignalleitungen VSL0k und VSL0k+1, die mit dem Drain des Auswahltransistors verbunden sind, und die Stromzufuhrleitungen VCOMk, VCOMk+1, die mit der Source des Verstärkungstransistors verbunden sind, gemeinsam nutzen lässt, die Anzahl vertikaler Signalleitungen reduziert werden.
  • <Zweite Modifikation der ersten Ausführungsform>
  • Wie in 7 veranschaulicht ist, ist eine Festkörper-Bildgebungseinrichtung gemäß einer zweiten Modifikation der ersten Ausführungsform in einem Punkt identisch mit der in 2 veranschaulichten Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform, nämlich dass in der Pixel-Arrayeinheit 1 die Auslese-Pixel Xi+1,k, Xi+2,k, Xi+1,k+1 und Xi+2,k+1 jeweils zu zweit in jeder der k-ten und (k+1)-ten Spalte angeordnet sind. Jedoch unterscheidet sich die Festkörper-Bildgebungseinrichtung gemäß der zweiten Modifikation der ersten Ausführungsform von der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform, die in 2 veranschaulicht ist, dadurch, dass die Referenz-Pixel Xi+3,k und Xi+3,k+1 jeweils einzeln in jeder der k-ten (k+1)-ten Spalte angeordnet sind.
  • Die Referenz-Pixel Xi+3,k und Xi+3,k+1 sind in der gleichen (i+3)-ten Zeile angeordnet. Die Ausgangssignalleitung VSL0k, die mit dem Drain des Auswahltransistors des Referenz-Pixels Xi+3,k verbunden ist, und die Ausgangssignalleitung VSL0k+1, die mit dem Drain des Auswahltransistors des Referenz-Pixels Xi+3,k+1 verbunden ist, sind durch eine Kurzschlussleitung 51 durch die Schalter M1k und M1k+1 in der Spalten-Ausleseschaltungseinheit 3 kurzgeschlossen.
  • Die Stromzufuhrleitung VCOMk, die mit der Source des Verstärkungstransistors des Referenz-Pixels Xi+3,k verbunden ist, und die Stromzufuhrleitung VCOMk+1, die mit der Source des Verstärkungstransistors des Referenz-Pixels Xi+3,k+1 verbunden ist, sind durch eine Kurzschlussleitung 52 in der Spalten-Ausleseschaltungseinheit 3 kurzgeschlossen. Der Rest der Konfiguration der Festkörper-Bildgebungseinrichtung gemäß der zweiten Modifikation der ersten Ausführungsform ist ähnlich der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform, die in 2 veranschaulicht ist, und daher wird eine wiederholte Beschreibung unterlassen.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der zweiten Modifikation der ersten Ausführungsform, die in 7 veranschaulicht ist, kann, indem man die Referenz-Pixel Xi+3,k und Xi+3,k+1 jeweils einzeln in jeder der k-ten und (k+1)-ten Spalte anordnet und die Kurzschlussleitung 51 nutzt, um die Ausgangssignalleitungen VSL0k und VSL0k+1 kurzzuschließen, die mit dem Drain des Auswahltransistors von jedem der Referenz-Pixel Xi+3,k und Xi+3,k+1 in der gleichen Zeile verbunden sind, während auch die Kurzschlussleitung 52 genutzt wird, um die Stromzufuhrleitungen VCOMk und VCOMk+1, die mit der Source des Verstärkungstransistors von jedem der Referenz-Pixel Xi+3,k und Xi+3,k+1 in der gleichen Zeile verbunden sind, Rauschen reduziert werden. Darüber hinaus kann die Anzahl an Auslesevorgängen der Referenz-Pixel Xi+3,k und Xi+3,k+1 pro Spalte reduziert werden und kann der Stromverbrauch reduziert werden.
  • <Dritte Modifikation der ersten Ausführungsform>
  • Wie in 8 veranschaulicht ist, unterscheidet sich eine Festkörper-Bildgebungseinrichtung gemäß einer dritten Modifikation der ersten Ausführungsform von der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform, die in 2 veranschaulicht ist, dadurch, dass in der Pixel-Arrayeinheit 1 die Referenz-Pixel Xi,k, Xi+3,k, Xi+6,k, Xi,k+1, Xi+3,k+1 und Xi+6,k+1 mehr als die Auslese-Pixel Xi+1,k, Xi+2,k, Xi+1,k+1 und Xi+2,k+1 ausgewählt werden.
  • In 8 sind in der k-ten Spalte die drei Referenz-Pixel Xi,k, Xi+3,k und Xi+6,k in der i-ten, (i+3)-ten und (i+6)-ten Zeile ausgewählt, während die zwei Auslese-Pixel Xi+1,k und Xi+2,k in der (i+1)-ten und (i+2)-ten Zeile ausgewählt sind. In der (k+1)-ten Spalte sind die drei Referenz-Pixel Xi,k+1, Xi+3,k+1 und Xi+6,k+1 in der i-ten, (i+3)-ten und (i+6)-ten Zeile ausgewählt, während die zwei Auslese-Pixel Xi+1,k+1 und Xi+2,k+1 in der (i+1)-ten und (i+2)-ten Zeile ausgewählt sind.
  • Man beachte, dass vier oder mehr Referenz-Pixel in jeder Spalte ausgewählt werden können und drei oder mehr Auslese-Pixel in jeder Spalte ausgewählt werden können. Der Rest der Konfiguration der Festkörper-Bildgebungseinrichtung gemäß der dritten Modifikation der ersten Ausführungsform ist ähnlich der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform, die in 2 veranschaulicht ist, und daher wird eine wiederholte Beschreibung unterlassen.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der dritten Modifikation der ersten Ausführungsform kann, indem mehr Referenz-Pixel Xi,k, Xi+3,k, Xi+6,k, Xi,k+1, Xi+3,k+1 und Xi+6,k+1 als die Auslese-Pixel Xi+1,k, Xi+2,k, Xi+1,k+1 und Xi+2,k+1 auswählt, Rauschen weiter reduziert werden.
  • <Vierte Modifikation der ersten Ausführungsform>
  • Wie in 9 veranschaulicht ist, ist eine Festkörper-Bildgebungseinrichtung gemäß einer vierten Modifikation der ersten Ausführungsform in einem Punkt identisch mit der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform, die in 2 veranschaulicht ist, nämlich dass die Referenz-Pixel Xi,k und Xi+3,k in der gleichen k-ten Spalte die Ausgangssignalleitung VSL0k, die Rücksetzeingangsleitung VRD0k und die Stromzufuhrleitung VCOMk gemeinsam nutzen und außerdem die Referenz-Pixel Xi,k+1 und Xi+3,k+1 in der gleichen (k+1)-ten Spalte die Ausgangssignalleitung VSL0k+1, die Rücksetzeingangsleitung VRD0k+1 und die Stromzufuhrleitung VCOMk+1 gemeinsam nutzen bzw. sich teilen.
  • Die Festkörper-Bildgebungseinrichtung gemäß der vierten Modifikation der ersten Ausführungsform unterscheidet sich jedoch von der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform, die in 2 veranschaulicht ist, dadurch, dass die Auslese-Pixel Xi+1,k und Xi+2,k in der k-ten Spalte die mit dem Drain des Rücksetztransistors verbundene Rücksetzeingangsleitung VRD1k gemeinsam nutzen und außerdem die Auslese-Pixel Xi+1,k+1 und Xi+2,k+1 in der (k+1)-ten Spalte die mit dem Drain des Rücksetztransistors verbundene Rücksetzeingangsleitung VRD1k+1 gemeinsam nutzen.
  • Als die der k-ten Spalte entsprechende Konfiguration enthält die Spalten-Ausleseschaltungseinheit 3 Schalter M11k und M12k, die zwischen den Rücksetzeingangsleitungen VRD0k und VRD1k und den Ausgangssignalleitungen VSL0k, VSL1k und VSL2k angeordnet sind. Die Schalter M11k und M12k schalten die Verbindung von einer der Rücksetzeingangsleitungen VRD0k und VRD1k auf eine der Ausgangssignalleitungen VSL0k, VSL1k und VSL2k. Beispielsweise verbindet während einer Ausleseoperation der Schalter M11k die Rücksetzeingangsleitung VRD1k und die Ausgangssignalleitung VSL1k. Während einer Ausleseoperation verbindet der Schalter M12k die Rücksetzeingangsleitung VRD1k und die Ausgangssignalleitung VSL2k.
  • Wie die der k-ten Spalte entsprechende Konfiguration enthält als die der (k+1)-ten Spalte entsprechende Konfiguration die Spalten-Ausleseschaltungseinheit 3 Schalter M11k+1 und M12k+1, die zwischen den Rücksetzeingangsleitungen VRD0k+1 und VRD1k+1 und den Ausgangssignalleitungen VSL0k+1, VSL1k+1 und VSL2k+1 angeordnet sind. Der Rest der Konfiguration der Festkörper-Bildgebungseinrichtung gemäß der dritten Modifikation der ersten Ausführungsform ist ähnlich der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform, die in 2 veranschaulicht ist, und daher wird eine wiederholte Beschreibung unterlassen.
  • Als Nächstes wird auf das Zeitablaufdiagramm in 11 Bezug genommen, um eine Ausleseoperation mit differentieller Verstärkung in dem Fall zu beschreiben, in dem die Pixel Xi+1,k und Xi+2,k in der (i+1)-ten und (i+2)-ten Zeile der k-ten Spalte als Auslese-Pixel ausgewählt werden, während die Pixel Xi,k und Xi+3,k in der i-ten und (i+3)-ten Zeile als Referenz-Pixel ausgewählt werden, wie in 10 veranschaulicht ist.
  • Von einem Zeitpunkt t0 bis zu einem Zeitpunkt t3 wird der in 10 veranschaulichte Schalter M11k in den geschlossenen Zustand versetzt, was die Ausgangssignalleitung VSL1k und die Rücksetzeingangsleitung VRD1k kurzschließt. Vom Zeitpunkt t1 bis t2 wird das Rücksetzsignal RSTi+1 eines Auslese-Pixels Xi+1,k auf den H-Pegel gesetzt, was das Auslese-Pixel Xi+1,k zurücksetzt. Zur gleichen Zeit werden die Rücksetzsignale RSTi und RSTi+3 der Referenz-Pixel Xi,k und Xi+3,k auf den H-Pegel gesetzt, was die Referenz-Pixel Xi,k und Xi+3,k zurücksetzt. Da die Ausgangssignalleitung VSL1k und die Rücksetzeingangsleitung VRD1k kurzgeschlossen werden, geht die Ausgangssignalleitung VSL1k auf den Rücksetzpegel und wird als der P-Phase-Pegel ausgelesen.
  • Zum Zeitpunkt t3 wird der Schalter M11k in den offenen Zustand versetzt, was die Ausgangssignalleitung VSL1k und die Rücksetzeingangsleitung VRD1k elektrisch isoliert. Von dem Zeitpunkt t3 bis t6 wird der Schalter M12k in den geschlossenen Zustand versetzt, was die Rücksetzeingangsleitung VRD1k und die Ausgangssignalleitung VSL2k kurzschließt.
  • Vom Zeitpunkt t4 bis t5 wird das Rücksetzsignal RSTi+2 des anderen Auslese-Pixels Xi+2,k auf den H-Pegel gesetzt, was das Auslese-Pixel Xi+2,k zurücksetzt. Zur gleichen Zeit werden die Rücksetzsignale RSTi und RSTi+3 der Referenz-Pixel Xi,k und Xi+3,k auf den H-Pegel gesetzt, was die Referenz-Pixel Xi,k und Xi+3,k zurücksetzt. Da die Rücksetzeingangsleitung VRD1k und die Ausgangssignalleitung VSL2k kurzgeschlossen sind, geht die Ausgangssignalleitung VSL2k auf den Rücksetzpegel und wird als der P-Phase-Pegel ausgelesen. Zum Zeitpunkt t6 wird der Schalter M12k in den offenen Zustand versetzt, was die Rücksetzeingangsleitung VRD1k und die Ausgangssignalleitung VSL2k elektrisch isoliert.
  • Vom Zeitpunkt t7 bis t8 werden die Übertragungssignale TRGi+1 und TRGi+2 der Auslese-Pixel Xi+1,k und Xi+2,k auf den H-Pegel gesetzt und wird der Rücksetzpegel der Ausgangssignalleitungen VSL1k und VSL2k invertiert und verstärkt. Danach werden die D-Phase-Pegel der Ausgangssignalleitungen VSL1k und VSL2k zur gleichen Zeit ausgelesen.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der vierten Modifikation der ersten Ausführungsform kann, indem man die Auslese-Pixel Xi+1,k und Xi+2,k in der k-ten Spalte die mit dem Drain des Rücksetztransistors verbundene Rücksetzeingangsleitung VRD1k gemeinsam nutzen lässt und man auch die Auslese-Pixel Xi+1,k+1 und Xi+2,k+1 in der (k+1)-ten Spalte die mit dem Drain des Rücksetztransistors verbundene Rücksetzeingangsleitung VRD1k+1 gemeinsam nutzen lässt, die Anzahl vertikaler Signalleitungen weiter reduziert werden.
  • <Fünfte Modifikation der ersten Ausführungsform>
  • Wie in 12 veranschaulicht ist, unterscheidet sich eine Festkörper-Bildgebungseinrichtung gemäß der fünften Modifikation der ersten Ausführungsform von der Festkörper-Bildgebungseinrichtung gemäß der vierten Modifikation der ersten Ausführungsform, die in 10 veranschaulicht ist, dadurch, dass in der Pixel-Arrayeinheit 1 ein Referenz-Pixel Xi,k in der k-ten Spalte ausgewählt wird. Die Ausleseoperation mit differentieller Verstärkung in diesem Fall wird mit Verweis auf das Zeitablaufdiagramm in 13 beschrieben.
  • Von einem Zeitpunkt t0 bis zu einem Zeitpunkt t3 ist der in 10 veranschaulichte Schalter M11k in den geschlossenen Zustand versetzt, was die Ausgangssignalleitung VSL1k und die Rücksetzeingangsleitung VRD1k kurzschließt, die mit dem vorher zurückgesetzten Auslese-Pixel Xi+1,k verbunden sind.
  • Vom Zeitpunkt t1 bis t2 wird das Rücksetzsignal RSTi des Referenz-Pixels Xi,k auf den H-Pegel gesetzt, was das Referenz-Pixel Xi,k zurücksetzt. Zur gleichen Zeit wird das Rücksetzsignal RSTi+1 des Auslese-Pixels Xi+1,k auf den H-Pegel gesetzt, was das Auslese-Pixel Xi+1,k zurücksetzt. Da die Ausgangssignalleitung VSL1k und die Rücksetzeingangsleitung VRD1k kurzgeschlossen sind, geht die Ausgangssignalleitung VSL1k auf den Rücksetzpegel und wird der P-Phase-Pegel ausgelesen. Zum Zeitpunkt t3 wird der Schalter M11k in den offenen Zustand versetzt, was die Ausgangssignalleitung VSL1k und die Rücksetzeingangsleitung VRD1k elektrisch isoliert.
  • Vom Zeitpunkt t4 bis t7 wird der Schalter M12k in den geschlossenen Zustand versetzt, was die Rücksetzeingangsleitung VRD1k und die Ausgangssignalleitung VSL2k kurzschließt, die mit dem Auslese-Pixel Xi+2,k verbunden sind, das anschließend zurückgesetzt wird.
  • Vom Zeitpunkt t5 bis t6 wird das Rücksetzsignal RSTi des Referenz-Pixels Xi,k auf den H-Pegel gesetzt, was das Referenz-Pixel Xi,k zurücksetzt. Zur gleichen Zeit wird das Rücksetzsignal RSTi+2 des anderen Auslese-Pixels Xi+2,k auf den H-Pegel gesetzt, was das Auslese-Pixel Xi+2,k zurücksetzt. Da die Rücksetzeingangsleitung VRD1k und die Ausgangssignalleitung VSL2k kurzgeschlossen sind, geht die Ausgangssignalleitung VSL2k auf den Rücksetzpegel und wird der P-Phase-Pegel ausgelesen. Vom Zeitpunkt t5 bis t6 wird das Übertragungssignal TRGi+1 des Auslese-Pixels Xi+1,k auf den H-Pegel gesetzt, wird der Rücksetzpegel der Ausgangssignalleitung VSL1k invertiert und verstärkt und wird der D-Phase-Pegel ausgelesen.
  • Zum Zeitpunkt t7 wird der Schalter M12k in den offenen Zustand versetzt, was die Rücksetzeingangsleitung VRD1k und die Ausgangssignalleitung VSL2k elektrisch isoliert. Vom Zeitpunkt t8 bis t9 wird das Übertragungssignal TRGi+2 des Auslese-Pixels Xi+2,k auf den H-Pegel gesetzt, geht der Rücksetzpegel der Ausgangssignalleitung VSL2k auf den Signalpegel und wird der D-Phase-Pegel ausgelesen.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der fünften Modifikation der ersten Ausführungsform werden die Auslesevorgänge des P-Phase-Pegels und des D-Phase-Pegels der Auslese-Pixel Xi+1,k und Xi+2,k, die zur gleichen Zeit ausgewählt sind, um eine halbe Phase gegeneinander verschoben durchgeführt, was ermöglicht, den Signalpegel (D-Phase-Pegel) eines Auslese-Pixels Xi+1,k auszulesen, während zur gleichen Zeit der Rücksetzpegel (P-Phase-Pegel) des anderen Auslese-Pixels Xi+2,k ausgelesen wird. Folglich kann das Auslesen beschleunigt und kann die Auslesezeit verkürzt werden.
  • (Zweite Ausführungsform)
  • Wie oben beschrieben wurde, wurde ein CIS mit differentieller Verstärkung vorgeschlagen, der im Vergleich mit einem Sourcefolger-CIS der verwandten Technik zu einer erhöhten Verstärkung und einer signifikant höheren Umwandlungseffizienz imstande ist. Auf der anderen Seite weist der CIS mit differentieller Verstärkung einen engen Arbeitspunkt bzw. -bereich (engl.: operating point) auf und ist der Dynamikbereich schwer zu erweitern. Aus diesem Grund wurde eine Konfiguration untersucht, die zwischen einem Auslesen mit differentieller Verstärkung und einem Sourcefolger-Auslesen mit einem Schalter umschaltet.
  • Verglichen mit einem Pixel, das nur ein Sourcefolger-Auslesen durchführt, benötigt jedoch ein Pixel, das zwischen einem Sourcefolger-Auslesen und einem Auslesen mit differentieller Verstärkung umschaltet, zusätzliche vertikale Leitungen innerhalb des Pixels. Im Fall einer Konfiguration, bei der ein Spalten-ADC für jede Pixel-Spalte wie in PTL 2 angeordnet ist, gibt es beispielsweise eine oder zwei vertikale Leitungen in einem Pixel, das nur ein Sourcefolger-Auslesen der verwandten Technik durchführt, wohingegen die Anzahl vertikaler Leitungen auf fünf Leitungen in einem Pixel erhöht ist, das zwischen einem Sourcefolger-Auslesen und einem Auslesen mit differentieller Verstärkung umschaltet. Die Hinzufügung vertikaler Signalleitungen innerhalb eines Pixels führt zu einer verringerten Empfindlichkeit in einem von vorne beleuchteten CIS, und auch bei einem rückseitig beleuchteten CIS wird die Freiheit bei der Leitungsplatzierung im Innern des Pixels bei feinen PixelGrößen verringert, und überdies nehmen Metallverbindungsschichten zu und werden teuer. Dementsprechend schlägt die zweite Ausführungsform eine Festkörper-Bildgebungseinrichtung vor, die imstande ist, vertikale Leitungen innerhalb von Pixeln in einer Festkörper-Bildgebungseinrichtung zu reduzieren, die zum Umschalten zwischen einem Auslesen mit differentieller Verstärkung und einem Sourcefolger-Auslesen imstande ist.
  • <Konfiguration einer Festkörper-Bildgebungseinrichtung>
  • Die allgemeine Konfiguration der Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform ist mit der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform, die in 1 veranschaulicht ist, identisch. Wie in 14 veranschaulicht ist, unterscheidet sich jedoch die Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform von der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform, die in 2 veranschaulicht ist, dadurch, dass die Pixel-Arrayeinheit 1 ein Auslese-Pixel-Gebiet 1a und ein Referenz-Pixel-Gebiet 1b enthält.
  • Das Auslese-Pixel-Gebiet 1a enthält Pixel Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi,k+1, Xi+1,k+1, Xi+2,k+1 und Xi+3,k+1, die in einer zweidimensionalen Matrix angeordnet sind. Die Pixel Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi,k+1, Xi+1,k+1, Xi+2,k+1 und Xi+3,k+1, die in dem Auslese-Pixel-Gebiet 1a enthalten sind, sind nur als Auslese-Pixel auswählbar und werden nicht als Referenz-Pixel ausgewählt. Die Konfiguration von jedem der Auslese-Pixel Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi,k+1, Xi+1,k+1, Xi+2,k+1 und Xi+3,k+1 ist ähnlich der Konfiguration des Pixels Xi,k, das in 3 veranschaulicht ist.
  • Die Sources der jeweiligen Verstärkungstransistoren der Auslese-Pixel Xi,k und Xi+2,k in der i-ten und (i+2)-ten Zeile der k-ten Spalte sind mit einer gemeinsamen Stromzufuhrleitung VCOMk verbunden. Die Drains der jeweiligen Auswahltransistoren der Auslese-Pixel Xi,k und Xi+2,k sind mit einer gemeinsamen Ausgangssignalleitung VSL0k verbunden. Die Sources der jeweiligen Rücksetztransistoren der Auslese-Pixel Xi,k und Xi+2,k sind mit einem Floating-Diffusionsgebiet verbunden, und die Drains der jeweiligen Rücksetztransistoren sind mit einer gemeinsamen Ausgangssignalleitung VSL0k verbunden. Die Auslese-Pixel Xi,k und Xi+2,k bilden eine Schleife mit negativer Rückkopplung, die das Floating-Diffusionsgebiet und die Ausgangssignalleitung VSL1k über den Rücksetztransistor verbindet, und stellen die Rücksetzspannung bereit.
  • Die Source der jeweiligen Verstärkungstransistoren der Auslese-Pixel Xi+1,k und Xi+3,k in der (i+1)-ten und (i+3)-ten Zeile der k-ten Spalte sind mit einer gemeinsamen Stromzufuhrleitung VCOMk. Die Drains der jeweiligen Auswahltransistoren der Auslese-Pixel Xi+1,k und Xi+3,k sind mit einer gemeinsamen Ausgangssignalleitung VSL1k verbunden. Die Sources der jeweiligen Rücksetztransistoren der Auslese-Pixel Xi+1,k und Xi+3,k sind mit einem Floating-Diffusionsgebiet verbunden, und die Drains der jeweiligen Rücksetztransistoren sind mit einer gemeinsamen Ausgangssignalleitung VSL1k verbunden. Die Auslese-Pixel Xi+1,k und Xi+3,k bilden eine Schleife mit negativer Rückkopplung, die das Floating-Diffusionsgebiet und die Ausgangssignalleitung VSL1k über den Rücksetztransistor verbindet, und stellen die Rücksetzspannung bereit.
  • Die Sources der jeweiligen Verstärkungstransistoren der Auslese-Pixel Xi,k+1 und Xi+2,k+1 in der i-ten und (i+2)-ten Zeile der (k+1)-ten Spalte sind mit einer gemeinsamen Stromzufuhrleitung VCOMk+1 verbunden. Die Drains der jeweiligen Auswahltransistoren der Auslese-Pixel Xi,k+1 und Xi+2,k+1 sind mit einer gemeinsamen Ausgangssignalleitung VSL0k+1 verbunden. Die Sources der jeweiligen Rücksetztransistoren der Auslese-Pixel Xi,k+1 und Xi+2,k+1 sind mit einem Floating-Diffusionsgebiet verbunden, und die Drains der jeweiligen Rücksetztransistoren sind mit einer gemeinsamen Ausgangssignalleitung VSL0k+1 verbunden. Das heißt, die Auslese-Pixel Xi,k+1 und Xi+2,k+1 bilden eine Schleife mit negativer Rückkopplung, die das Floating-Diffusionsgebiet und die Ausgangssignalleitung VSL1k+1 über den Rücksetztransistor verbindet, und stellen die Rücksetzspannung bereit.
  • Die Sources der jeweiligen Verstärkungstransistoren der Auslese-Pixel Xi+1,k+1 und Xi+3,k+1 in der (i+1)-ten und (i+3)-ten Zeile der (k+1)-ten Spalte sind mit einer gemeinsamen Stromzufuhrleitung VCOMk+1 verbunden. Die Drains der jeweiligen Auswahltransistoren der Auslese-Pixel Xi+1,k+1 und Xi+3,k+1 sind mit einer gemeinsamen Ausgangssignalleitung VSL1k+1 verbunden. Die Sources der jeweiligen Rücksetztransistoren der Auslese-Pixel Xi+1,k+1 und Xi+3,k+1 sind mit einem Floating-Diffusionsgebiet verbunden, und die Drains der jeweiligen Rücksetztransistoren sind mit einer gemeinsamen Ausgangssignalleitung VSL1k+1 verbunden. Die Auslese-Pixel Xi+1,k+1 und Xi+3,k+1 bilden eine Schleife mit negativer Rückkopplung, die das Floating-Diffusionsgebiet und die Ausgangssignalleitung VSL1k+1 über den Rücksetztransistor verbindet, und stellen die Rücksetzspannung bereit.
  • Auf der anderen Seite enthält das Referenz-Pixel-Gebiet 1b eine Vielzahl von Pixeln XR,k und XR,k+1, die an einer spezifischen Zeile der Pixel-Arrayeinheit 1 fixiert sind. Hierin wird ein Beispiel eines Falls beschrieben, in dem die Pixel XR,k und XR,k+1 in der R-ten Zeile angeordnet sind, welche die Zeile ist, die unter den Zeilen der Pixel-Arrayeinheit 1 der Spalten-Ausleseschaltungseinheit 3 am Nächsten positioniert ist. Die Pixel XR,k und XR,k+1 sind entsprechend der k-ten und (k+1)-ten Spalte des Auslese-Pixel-Gebiets 1a angeordnet. Die Pixel XR,k und XR,k+1 sind als Referenz-Pixel festgelegt und werden nicht als Auslese-Pixel ausgewählt. Die Konfiguration von jedem der Referenz-Pixel XR,k und XR,k+1 ist ähnlich der in 3 veranschaulichten Konfiguration des Pixels Xi,k.
  • Die Drains der jeweiligen Rücksetztransistoren der Referenz-Pixel XR,k und XR,k+1 in der k-ten und (k+1)-ten Spalte sind mit einer gemeinsamen Rücksetzeingangsleitung VRD verbunden. Mit anderen Worten teilen sich die Referenz-Pixel XR,k und XR,k+1 die Rücksetzeingangsleitung VRD. Die Rücksetzeingangsleitung VRD wird mit einer beliebigen Rücksetzspannung Vrst von einer Rücksetzspannungsquelle versorgt.
  • Die Drains der jeweiligen Auswahltransistoren der Referenz-Pixel XR,k und XR,k+1 in der k-ten und (k+1)-ten Spalte sind mit Ausgangssignalleitungen VSLRk und VSLRk+1 verbunden. Die Ausgangssignalleitungen VSLRk und VSLRk+1 sind durch eine Kurzschlussleitung 61 in der Spalten-Ausleseschaltungseinheit 3 kurzgeschlossen.
  • Die Sources der jeweiligen Verstärkungstransistoren der Referenz-Pixel XR,k und XR,k+1 in der k-ten und (k+1)-ten Spalte sind mit Stromzufuhrleitungen VCOMk bzw. VCOMk+1 verbunden. Die Stromzufuhrleitungen VCOMk und VCOMk+1 sind durch eine Kurzschlussleitung 62 in der Spalten-Ausleseschaltungseinheit 3 kurzgeschlossen.
  • Die Spalten-Ausleseschaltungseinheit 3 hat eine entsprechende Konfiguration für jede der k-ten und (k+1)-ten Spalte. Als die der k-ten Spalte entsprechende Konfiguration enthält die Spalten-Ausleseschaltungseinheit 3 Konstantstromquelleen L1k und L2k. Die Konstantstromquellen L1k und L2k sind n-Kanal-MOS-Transistoren oder dergleichen. Die Spalten-Ausleseschaltungseinheit 3 enthält Transistoren T1k, T2k und T3k, die eine Stromspiegelschaltung bilden. Eine Stromversorgungsspannung VDD ist mit den Drains der Transistoren T1k, T2k und T3k verbunden. Die Gates der Transistoren T1k, T2k und T3k sind miteinander verbunden und sind auch mit der Source des Transistors T1k verbunden.
  • Die Spalten-Ausleseschaltungseinheit 3 enthält eine Vielzahl von Schaltern (Schalteinheiten) S11k, S12k, S13k, S14k, S15k, S16k, S17k, S18k, S19k und S20k, die den Arbeitspunkt der Verstärkungstransistoren der Auslese-Pixel Xi,k, Xi+1,k, Xi+2,k und Xi+3,k der k-ten Spalte zwischen einem Sourcefolger-Auslesen und einem Auslesen mit differentieller Verstärkung umschalten.
  • Der Schalter S11k ist zwischen der Source des Transistors T1k und der Ausgangssignalleitung VSLRk angeordnet. Der Schalter S12k ist zwischen der Source des Transistors T2k und der Ausgangssignalleitung VSL0k angeordnet. Der Schalter S13k ist zwischen der Source des Transistors T3k und der Ausgangssignalleitung VSL1k angeordnet. Der Schalter S14k ist zwischen der Stromversorgungsspannung VDD und der Stromzufuhrleitung VCOMk angeordnet.
  • Der Schalter S15k ist zwischen der Stromversorgungsspannung VDD und der Ausgangssignalleitung VSL0k angeordnet. Der Schalter S16k ist zwischen der Stromversorgungsspannung VDD und der Ausgangssignalleitung VSL1k angeordnet. Der Schalter S17k ist zwischen Ausgangssignalleitung VSL0k und der Konstantstromquelle L1k angeordnet. Der Schalter S18k ist zwischen der Ausgangssignalleitung VSL1k und der Konstantstromquelle L2k angeordnet. Der Schalter S19k ist zwischen der Konstantstromquelle L1k und der Stromzufuhrleitung VCOMk angeordnet. Der Schalter S20k ist zwischen der Konstantstromquelle L2k und der Stromzufuhrleitung VCOMk angeordnet.
  • Als die Konfiguration für die (k+1)-te Spalte enthält die Spalten-Ausleseschaltungseinheit 3 Konstantstromquellen L1k+1 und L2k+1 und Transistoren T1k+1, T2k+1 und T3k+1. Die Konfiguration von jeder der Konstantstromquellen L1k+1 und L2k+1 und der Transistoren T1k+1, T2k+1 und T3k+1 ist ähnlich den Konstantstromquellen L1k und L2k und den Transistoren T1k, T2k und T3k in der Konfiguration der k-ten Spalte.
  • Die Spalten-Ausleseschaltungseinheit 3 enthält eine Vielzahl von Schaltern (Schalteinheiten) S11k+1, S12k+1, S13k+1, S14k+1, S15k+1, S16k+1, S17k+1, S18k+1, S19k+1 und S20k+1, die den Arbeitspunkt der Verstärkungstransistoren der Auslese-Pixel Xi,k+1, Xi+1,k+1, Xi+2,k+1 und Xi+3,k+1 der (k+1)-ten Spalte zwischen einem Sourcefolger-Auslesen und einem Auslesen mit differentieller Verstärkung umschalten. Die Konfiguration von jedem der Vielzahl von Schaltern S11k+1, S12k+1, S13k+1, S14k+1, S15k+1, S16k+1, S17k+1, S18k+1, S19k+1 und S20k+1 ist ähnlich der Vielzahl von Schaltern S11k, S12k, S13k, S14k, S15k, S16k, S17k, S18k, S19k und S20k in der Konfiguration der k-ten Spalte.
  • 14 veranschaulicht den Auslesezustand mit differentieller Verstärkung der Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform. In der Konfiguration der k-ten Spalte der Spalten-Ausleseschaltungseinheit 3 sind die Schalter S11k, S12k, S13k, S19k und S20k im geschlossenen Zustand, während die Schalter S14k, S15k, S16k, S17k und S18k im offenen Zustand sind. Auch sind in der Konfiguration der (k+1)-ten Spalte der Spalten-Ausleseschaltungseinheit 3 die Schalter S11k+1, S12k+1, S13k+1, S19k+1 und S20k+1 im geschlossenen Zustand, während die Schalter S14k+1, S15k+1, S16k+1, S17k+1 und S18k+1 im offenen Zustand sind.
  • Auf der anderen Seite veranschaulicht 15 den Sourcefolger-Auslesezustand der Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform. In der Konfiguration der k-ten Spalte der Spalten-Ausleseschaltungseinheit 3 sind die Schalter S11k, S12k, S13k, S19k und S20k im offenen Zustand, während die Schalter S14k, S17k und S18k im geschlossenen Zustand sind. Die Schalter S15k und S16k werden während der Sourcefolger-Ausleseoperation zwischen dem offenen Zustand und dem geschlossenen Zustand umgeschaltet. Auch in der Konfiguration der (k+1)-ten Spalte der Spalten-Ausleseschaltungseinheit 3 sind die Schalter S11k+1 , S12k+1, S13k+1, S19k+1 und S20k+1 im offenen Zustand, während die Schalter S14k+1, S17k+1 und S18k+1 im geschlossenen Zustand sind. Die Schalter S15k+1 und S16k+1 werden während der Sourcefolger-Ausleseoperation zwischen dem offenen Zustand und dem geschlossenen Zustand umgeschaltet.
  • <Ausleseoperation mit differentieller Verstärkung>
  • Als Nächstes wird auf das Zeitablaufdiagramm in 17 Bezug genommen, um eine Ausleseoperation mit differentieller Verstärkung in dem Fall zu beschreiben, in dem die Pixel Xi,k+1 und Xi+1,k+1 in der i-ten und (i+1)-ten Zeile der k-ten Spalte als Auslese-Pixel ausgewählt werden, während das Referenz-Pixel XR,k festgelegt ist, wie in 16 veranschaulicht ist.
  • Von einem Zeitpunkt t1 bis zu einem Zeitpunkt t5 wird ein Auswahlsignal SELR des Referenz-Pixels XR,k auf den H-Pegel gesetzt, während außerdem die Auswahlsignale SELi und SELi+1 der Auslese-Pixel Xi,k ind Xi+1,k auf den H-Pegel gesetzt werden. Man beachte, dass vom Zeitpunkt t1 bis t5 ein Steuerungssignal φVSW der Schalter S15k und S16k auf den L-Pegel gesetzt wird, was die Schalter S15k und S16k in den offenen Zustand versetzt.
  • Vom Zeitpunkt t1 bis t2 werden die Rücksetzsignale RSTi und RSTi+1 der Auslese-Pixel Xi,k und Xi+1,k auf den H-Pegel gesetzt, was die Auslese-Pixel Xi,k und Xi+1,k zurücksetzt. Zur gleichen Zeit wird ein Rücksetzsignal RSTR des Referenz-Pixels XR,k auf den H-Pegel gesetzt, was das Referenz-Pixel XR,k zurücksetzt. Die Ausgangssignalleitungen VSL0k und VSL1k gehen gemäß der Spannungsfolgerfunktion des Differenzverstärkers auf den Rücksetzpegel Vrst. Vom Zeitpunkt t2 bis t3 wird der Rücksetzpegel Vrst aus den Ausgangssignalleitungen VSL0k und VSL1k als der P-Phase-Pegel ausgelesen.
  • Vom Zeitpunkt t3 bis t4 sind die Übertragungssignale TRGi und TRGi+1 der Auslese-Pixel Xi,k und Xi+1,k auf den H-Pegel gesetzt, wird der Rücksetzpegel Vrst of der Ausgangssignalleitungen VSL0k und VSL1k invertiert und verstärkt und wird danach der D-Phase-Pegel ausgelesen.
  • <Sourcefolger-Ausleseoperation>
  • Als Nächstes wird auf das Zeitablaufdiagramm in 19 Bezug genommen, um eine Sourcefolger-Ausleseoperation in dem Fall zu beschreiben, in dem die Pixel Xi,k und Xi+1,k in der i-ten und (i+1)-ten Zeile der k-ten Spalte Auslese-Pixel sind, wie in 18 veranschaulicht ist.
  • Von einem Zeitpunkt t1 bis zu einem Zeitpunkt t6 werden die Auswahlsignale SELi und SELi+1 der Auslese-Pixel Xi,k und Xi+1,k auf den H-Pegel gesetzt. Das Auswahlsignal SELR des Referenz-Pixels XR,k liegt beim L-Pegel, und das Referenz-Pixel XR,k ist nicht ausgewählt.
  • Vom Zeitpunkt t1 bis t2 werden die Rücksetzsignale RSTi und RSTi+1 der Auslese-Pixel Xi,k und Xi+1,k auf den H-Pegel gesetzt, was die Auslese-Pixel Xi,k und Xi+1,k zurücksetzt. Vom Zeitpunkt t1 bis t3 wird das Steuerungssignal φVSW der Schalter S15k und S16k auf den H-Pegel gesetzt, um die Schalter S15k und S16k in den geschlossenen Zustand zu versetzen, wodurch die Ausgangssignalleitungen VSL0k und VSL1k und das Stromversorgungspotential VDD kurzgeschlossen werden. Danach wird von den Ausgangssignalleitungen VSL0k und VSL1k der P-Phase-Pegel ausgelesen.
  • Vom Zeitpunkt t4 bis t5 werden die Übertragungssignale TRGi und TRGi+1 der Auslese-Pixel Xi,k und Xi+1,k auf den H-Pegel gesetzt, wird der P-Phase-Pegel der Ausgangssignalleitungen VSL0k und VSL1k is invertiert und verstärkt und wird der D-Phase-Pegel ausgelesen.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform ist es möglich, mit der Vielzahl von Schaltern (Schalteinheiten) S11k, S12k, S13k, S14k, S15k, S16k, S17k, S18k, S19k und S20k zwischen einem Sourcefolger-Auslesen und einem Auslesen mit differentieller Verstärkung umzuschalten. Darüber hinaus kann, indem man die Auslese-Pixel Xi,k, Xi+1,k, Xi+2,k und Xi+3,k eine Schleife mit negativer Rückkopplung bilden lässt, die den Darin des Auswahltransistors und den Drain des Rücksetztransistors mit den Ausgangssignalleitungen VSL0k und VSL1k verbindet, die Anzahl an Rücksetzeingangsleitungen reduziert werden. Folglich können die vertikalen Leitungen innerhalb der Pixel reduziert werden, wodurch die Empfindlichkeit verbessert und auch die Freiheit bei der Leitungsplatzierung verbessert wird.
  • Indem man die Pixel XR,k und XR,k+1 des Referenz-Pixel-Gebiets 1b auf die der Spalten-Ausleseschaltungseinheit 3 am Nächsten gelegene R-te Zeile oder eine nahe gelegene Zeile unter den Zeilen der Pixel-Arrayeinheit 1 festlegt, können die Leitungslängen der Ausgangssignalleitungen VSLRk und VSLRk+1, mit denen die Drains der jeweiligen Auswahltransistoren der Pixel XR,k und XR,k+1 verbunden sind, verkürzt werden.
  • <Modifikation der zweiten Ausführungsform>
  • Wie in 20 veranschaulicht ist, ist eine Festkörper-Bildgebungseinrichtung gemäß einer Modifikation der zweiten Ausführungsform in einem Punkt identisch mit der Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform, die in 14 veranschaulicht ist, nämlich einer Konfiguration, die imstande ist, zwischen einem Sourcefolger-Auslesen und einem Auslesen mit differentieller Verstärkung umzuschalten. 20 veranschaulicht den Zustand des Auslesens mit differentieller Verstärkung. In der Festkörper-Bildgebungseinrichtung gemäß der Modifikation der zweiten Ausführungsform ist die Konfiguration der Auslese-Pixel Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi,k+1, Xi+1,k+1, Xi+2,k+1 und Xi+3,k+1, die in dem Auslese-Pixel-Gebiet 1a enthalten sind, und der Referenz-Pixel XR,k und XR,k+1, die im Referenz-Pixel-Gebiet 1b enthalten sind, von der Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform, die in 14 veranschaulicht ist, verschieden.
  • Das im Auslese-Pixel-Gebiet 1a enthaltene Auslese-Pixel Xi,k enthält zwei fotoelektrische Umwandlungseinheiten, die Fotodioden PD1 und PD2 enthalten, die einfallendes Licht fotoelektrisch umwandeln, und eine Vielzahl von Pixel-Transistoren (T1a, T1b, T2a, T2b, T3 und T4), die die fotoelektrisch umgewandelte Signalladung steuert. Die Vielzahl von Pixel-Transistoren (T1a, T1b, T2a, T2b, T3 und T4) enthält beispielsweise Übertragungstransistoren T1a und T1b, einen Rücksetztransistor für ein Sourcefolger-Auslesen (Sourcefolger-Rücksetztransistor) T2a, einen Rücksetztransistor für ein Auslesen mit differentieller Verstärkung (Rücksetztransistor für differentielle Verstärkung) T2b, einen Auswahltransistor T3 und einen Verstärkungstransistors T4.
  • Die jeweiligen Anoden der fotoelektrischen Umwandlungseinheiten, das heißt, die Fotodioden PD1 und PD2, sind geerdet, während die jeweiligen Kathoden der Fotodioden PD1 und PD2 mit den Sources der Übertragungstransistoren T1a bzw. T1b verbunden sind. Die Drains der Übertragungstransistoren T1a und T1b sind mit dem Floating-Diffusionsgebiet FD verbunden. Übertragungssignale TRG0i und TRG1i werden an die Gates der Übertragungstransistoren T1a bzw. T1b angelegt.
  • Das Floating-Diffusionsgebiet FD ist mit den Sources des Sourcefolger-Rücksetztransistors T2a und des Rücksetztransistors T2b für differentielle Verstärkung und mit dem Gate des Verstärkungstransistors T4 verbunden. Die Source des Verstärkungstransistors T4 ist mit einer Stromzufuhrleitung VCOMk verbunden, während der Drain des Verstärkungstransistors T4 mit der Source des Auswahltransistors T3 verbunden ist. Der Drain des Auswahltransistors T3 ist mit der Ausgangssignalleitung VSL0k verbunden. Ein Auswahlsignal SELi wird an das Gate des Auswahltransistors T3 angelegt.
  • Der Drain des Sourcefolger-Rücksetztransistors T2a ist mit der Stromzufuhrleitung VCOMk verbunden. Der Drain des Rücksetztransistors T2b für differentielle Verstärkung ist mit der Ausgangssignalleitung VSL0k verbunden. Rücksetzsignale RSTSi und RSTDi warden jeweils an die Gates des Sourcefolger-Rücksetztransistors T2a bzw. des Rücksetztransistors T2b für differentielle Verstärkung angelegt. Jedes der anderen Auslese-Pixel Xi+1,k, Xi+2,k, Xi+3,k, Xi,k+1, Xi+2,k+1, Xi+2,k+1 und Xi+3,k+1, die im Auslese-Pixel-Gebiet 1a enthalten sind, sowie der Referenz-Pixel XR,k und XR,k+1, die im Referenz-Pixel-Gebiet 1b enthalten sind, hat eine Konfiguration ähnlich dem Auslese-Pixel Xi,k.
  • Auf der anderen Seite wird im Referenz-Pixel-Gebiet 1b ein Rücksetzsignal RSTSR an die Gates der jeweiligen Sourcefolger-Rücksetztransistoren der Referenz-Pixel XR,k und XR,k+1 angelegt. Die Drains der jeweiligen Sourcefolger-Rücksetztransistoren der Referenz-Pixel XR,k und XR,k+1 sind mit den Stromzufuhrleitungen VCOMk und VCOMk+1 verbunden.
  • Ein Rücksetzsignal RSTDR wird an die Gates der jeweiligen Rücksetztransistoren für differentielle Verstärkung der Referenz-Pixel XR,k und XR,k+1 angelegt. Die Drains der jeweiligen Rücksetztransistoren für differentielle Verstärkung der Referenz-Pixel XR,k und XR,k+1 sind mit einer gemeinsamen Rücksetzeingangsleitung VRD verbunden. Der Rest der Konfiguration, einschließlich der Spalten-Ausleseschaltungseinheit 3, der Festkörper-Bildgebungseinrichtung gemäß der Modifikation der zweiten Ausführungsform ist der Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform, die in 14 veranschaulicht ist, ähnlich, und daher wird eine wiederholte Beschreibung unterlassen.
  • <Ausleseoperation mit differentieller Verstärkung>
  • Als Nächstes wird auf das Zeitablaufdiagramm in 22 verwiesen, um eine Ausleseoperation mit differentieller Verstärkung in der Modifikation der zweiten Ausführungsform in dem Fall zu beschreiben, in dem die Pixel Xi,k+1 und Xi+1,k+1 in der i-ten und (i+1)-ten Zeile der k-ten Spalte die Auslese-Pixel sind, während das Referenz-Pixel XR,k festgelegt ist, wie in 21 veranschaulicht ist.
  • Von einem Zeitpunkt t1 bis zu einem Zeitpunkt t5 wird ein Auswahlsignal SELR des Referenz-Pixels XR,k auf den H-Pegel gesetzt, während außerdem die Auswahlsignale SELi und SELi+1 der Auslese-Pixel Xi,k und Xi+1,k auf den H-Pegel gesetzt werden. Man beachte, dass vom Zeitpunkt t1 bis t5 ein Steuerungssignal φVSW der Schalter S15k und S16k auf den L-Pegel gesetzt wird, was die Schalter S15k und S16k in den offenen Zustand versetzt. Vom Zeitpunkt t1 bis t5 werden auch die Rücksetzsignale RSTSi und RSTSi+1 der Auslese-Pixel Xi,k und Xi+1,k sowie das Rücksetzsignal RSTSR des Referenz-Pixels XR,k auf den L-Pegel gesetzt.
  • Vom Zeitpunkt t1 bis t2 werden die Rücksetzsignale RSTDi und RSTDi+1 der Auslese-Pixel Xi,k und Xi+1,k auf den H-Pegel gesetzt, was die Auslese-Pixel Xi,k und Xi+1,k zurücksetzt. Zur gleichen Zeit wird ein Rücksetzsignal RSTDR des Referenz-Pixels XR,k auf den H-Pegel gesetzt, was das Referenz-Pixel XR,k zurücksetzt. Die Ausgangssignalleitungen VSL0k und VSL1k gehen gemäß der Spannungsfolgerfunktion des Differenzverstärkers auf den Rücksetzpegel Vrst. Vom Zeitpunkt t2 bis t3 wird der Rücksetzpegel Vrst aus den Ausgangssignalleitungen VSL0k und VSL1k als der P-Phase-Pegel ausgelesen.
  • Vom Zeitpunkt t3 bis t4 werden die Übertragungssignale TRG0i und TRG0i+1 der Auslese-Pixel Xi,k und Xi+1,k auf den H-Pegel gesetzt, wird der Rücksetzpegel Vrst der Ausgangssignalleitungen VSL0k und VSL1k invertiert und verstärkt und wird der D-Phase-Pegel ausgelesen.
  • <Sourcefolger-Ausleseoperation>
  • Als Nächstes wird auf das Zeitablaufdiagramm in 24 Bezug genommen, um eine Sourcefolger-Ausleseoperation in der Modifikation der zweiten Ausführungsform in dem Fall zu beschreiben, in dem die Pixel Xi,k+1 und Xi+1,k+1 in der i-ten und (i+1)-ten Zeile die Auslese-Pixel sind, wie in 23 veranschaulicht ist.
  • Von einem Zeitpunkt t1 bis zu einem Zeitpunkt t5 werden die Auswahlsignale SELi und SELi+1 der Auslese-Pixel Xi,k und Xi+1,k auf den H-Pegel gesetzt. Das Auswahlsignal SELR des Referenz-Pixels XR,k liegt beim L-Pegel, und das Referenz-Pixel XR,k ist nicht ausgewählt. Man beachte, dass die Rücksetzsignale RSTDi und RSTDi+1 der Auslese-Pixel Xi,k und Xi+1,k auf den L-Pegel gesetzt werden.
  • Vom Zeitpunkt t1 bis t2 werden die Rücksetzsignale RSTSi und RSTSi+1 der Auslese-Pixel Xi,k und Xi+1,k auf den H-Pegel gesetzt, was die Auslese-Pixel Xi,k und Xi+1,k zurücksetzt. Vom Zeitpunkt t1 bis t3 wird das Steuerungssignal φVSW der Schalter S15k und S16k auf den H-Pegel gesetzt, um die Schalter S15k und S16k in den geschlossenen Zustand zu versetzen, wodurch die Ausgangssignalleitungen VSL0k und VSL1k und das Stromversorgungspotential VDD kurzgeschlossen werden. Danach wird der P-Phase-Pegel aus den Ausgangssignalleitungen VSL0k und VSL1k ausgelesen.
  • Vom Zeitpunkt t4 bis t5 werden die Übertragungssignale TRGi und TRGi+1 der Auslese-Pixel Xi,k und Xi+1,k auf den H-Pegel gesetzt, wird der P-Phase-Pegel der Ausgangssignalleitungen VSL0k und VSL1k invertiert und verstärkt und wird der D-Phase-Pegel ausgelesen.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der Modifikation der zweiten Ausführungsform ist es, indem man jedes der Auslese-Pixel Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi,k+1, Xi+1,k+1, Xi+2,k+1 und Xi+3,k+1 sowie der Referenz-Pixel XR,k und XR,k+1 den Sourcefolger-Rücksetztransistor T2a und den Rücksetztransistor T2b für differentielle Verstärkung enthalten lässt, verglichen mit der Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform, die in 15 veranschaulicht ist, möglich, zwischen einem Sourcefolger-Auslesen und einem Auslesen mit differentieller Verstärkung auch ohne den zwischen der Stromversorgungsspannung VDD und der Ausgangssignalleitung VSL0k angeordneten Schalter S15k und den zwischen der Stromversorgungsspannung VDD und der Ausgangssignalleitung VSL1k angeordneten Schalter S16k umzuschalten.
  • (Dritte Ausführungsform)
  • Wie oben beschrieben wurde, wurde ein CIS mit differentieller Verstärkung vorgeschlagen, der im Vergleich mit einem Sourcefolger-CIS der verwandten Technik zu einer erhöhten Verstärkung und signifikant höheren Umwandlungseffizienz imstande ist. Jedoch muss in einem CIS mit differentieller Verstärkung die Rücksetzspannung des Floating-Diffusionsgebiets unter der Stromversorgungsspannung der Pixel gehalten werden, um den Ausgangsamplitudenbereich während des Auslesens zu gewährleisten. Aus diesem Grund können in einem Sourcefolger-CIS der verwandten Technik die Source-Diffusionsschicht des Verstärkungstransistors und die Source-Diffusionsschicht des Rücksetztransistors unter den Pixeln gemeinsam genutzt bzw. geteilt werden, wohingegen in einem CIS mit differentieller Verstärkung die Source-Diffusionsschicht des Verstärkungstransistors und die Source-Diffusionsschicht des Rücksetztransistors unter den Pixeln nicht gemeinsam genutzt werden. Aus diesem Grund weist ein CIS mit differentieller Verstärkung im Vergleich mit einem Sourcefolger-CIS eine schlechte Layout-Effizienz auf. Insbesondere im Fall kleiner Pixel mit Submikrometer-Größen wird die Gate-Länge des Verstärkungstransistors kurz und verschlechtert sich RTS-Rauschen. Dementsprechend schlägt die dritte Ausführungsform eine Festkörper-Bildgebungseinrichtung vor, in der selbst bei kleinen Pixelgrößen die Gate-Länge des Verstärkungstransistors verlängert werden kann und das RTS-Rauschen verbessert werden kann.
  • <Konfiguration einer Festkörper-Bildgebungseinrichtung>
  • Die allgemeine Konfiguration der Festkörper-Bildgebungseinrichtung gemäß der dritten Ausführungsform ist identisch mit der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform, die in 1 veranschaulicht ist. Wie in 25 veranschaulicht ist, enthält in der Festkörper-Bildgebungseinrichtung gemäß der dritten Ausführungsform eine Pixel-Arrayeinheit 1 Pixel Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi+4,k, Xi+5,k, Xi,k+1, Xi+1,k+1, Xi+2,k+1, Xi+3,k+1, Xi+4,k+1 und Xi+5,k+1, die in einer Matrix angeordnet sind.
  • In 25 sind in der k-ten Spalte die Pixel Xi+1,k und Xi+2,k in der (i+1)-ten und (i+2)-ten Zeile als Auslese-Pixel ausgewählt werden, während das Pixel Xi+3,k in der (i+3)-ten Zeile als das Referenz-Pixel ausgewählt ist. Ebenso sind in der (k+1)-ten Spalte die Pixel Xi+1,k+1 und Xi+2,k+1 in der (i+1)-ten und (i+2)-ten Zeile als Auslese-Pixel ausgewählt, während das Pixel Xi+3,k in der (i+3)-ten Zeile als das Referenz-Pixel ausgewählt ist.
  • Die Sources der jeweiligen Verstärkungstransistoren der Auslese-Pixel Xi+1,k, Xi+2,k, Xi+1,k+1 und Xi+2,k+1 sowie der Referenz-Pixel Xi+3,k und Xi+3,k+1 sind mit einer gemeinsamen Stromzufuhrleitung VCOMk verbunden. Der Rest der Schaltungskonfiguration der Festkörper-Bildgebungseinrichtung gemäß der dritten Ausführungsform ist ähnlich der Festkörper-Bildgebungseinrichtung gemäß der zweiten Modifikation der ersten Ausführungsform, die in 7 veranschaulicht ist, und daher wird eine wiederholte Beschreibung unterlassen.
  • 26 veranschaulicht ein Layout in Draufsicht des Bereichs der Auslese-Pixel X1+1,k, Xi+2,k, Xi+1,k+1 und Xi+2,k+1 sowie der Referenz-Pixel Xi+3,k und Xi+3,k+1, die in 25 veranschaulicht sind. Die Auslese-Pixel Xi+1,k und Xi+2,k sowie das Referenz-Pixel Xi+3,k in der k-ten Spalte und die Auslese-Pixel Xi+1,k+1 und Xi+2,k+1 sowie das Referenz-Pixel Xi+3,k+1 in der (k+1)-ten Spalte weisen ein Layout in Draufsicht (eine Struktur in Draufsicht) mit einer Links/Rechts-Liniensymmetrie in 26 auf. Mit anderen Worten weist in den Auslese-Pixeln Xi+1,k und Xi+2,k sowie dem Referenz-Pixel Xi+3,k in der k-ten Spalte und den Auslese-Pixeln Xi+1,k+1 und Xi+2,k+1 sowie dem Referenz-Pixel Xi+3,k+1 in der (k+1)-ten Spalte die Anordnung von Komponenten wie etwa des Floating-Diffusionsgebiets, des Rücksetztransistors, des Verstärkungstransistors und des Auswahltransistors Liniensymmetrie auf. Man beachte, dass in den in 26 und nachfolgenden Zeichnungen veranschaulichten Layouts in Draufsicht zur Erleichterung eines Verständnisses jeder Teil mit einem Etikett wie etwa „PD“, „TRG“, „FD“, „RST“, „VRD“, „VSL“, „SEL“, „AMP“ oder „VCOM“ bezeichnet ist.
  • Das Auslese-Pixel Xi+1,k in der (i+1)-ten Zeile der k-ten Spalte ist mit einer Diffusionsschicht 70a zum Anlegen eines Substratpotentials versehen, einer Diffusionsschicht 71a, die eine Fotodiode bildet, einer Gateelektrode 81a des Übertragungstransistors, einer gemeinsamen Diffusionsschicht 72a, die als das Floating-Diffusionsgebiet und die Source-Diffusionsschicht des Rücksetztransistors dient, einer Gateelektrode 82a des Rücksetztransistors, einer Drain-Diffusionsschicht 73a des Rücksetztransistors, einer Source-Diffusionsschicht 74a des Auswahltransistors, einer Gateelektrode 83a des Auswahltransistors, einer gemeinsamen Diffusionsschicht 75a, die als die Source-Diffusionsschicht des Auswahltransistors und die Drain-Diffusionsschicht des Verstärkungstransistors dient, einer Gateelektrode 84a des Verstärkungstransistors und einer Source-Diffusionsschicht 76a des Verstärkungstransistors versehen.
  • Das Auslese-Pixel Xi+1,k+1 in der (i+1)-ten Zeile der (k+1)-ten Spalte, die dem Auslese-Pixel Xi+1,k in der Zeilenrichtung benachbart ist, ist mit einer Diffusionsschicht 70d zum Anlegen eines Substratpotentials, einer Diffusionsschicht 71d, die eine Fotodiode bildet, einer Gateelektrode 81d des Übertragungstransistors, einer gemeinsamen Diffusionsschicht 72d, die als das Floating-Diffusionsgebiet und die Source-Diffusionsschicht des Rücksetztransistors dient, einer Gateelektrode 82d des Rücksetztransistors, einer Drain-Diffusionsschicht 73d des Rücksetztransistors, einer Drain-Diffusionsschicht 74d des Auswahltransistors, einer Gateelektrode 83d des Auswahltransistors, einer gemeinsamen Diffusionsschicht 75d, die als die Source-Diffusionsschicht des Auswahltransistors und die Drain-Diffusionsschicht des Verstärkungstransistors dient, einer Gateelektrode 84d des Verstärkungstransistors und einer Source-Diffusionsschicht 76a des Verstärkungstransistors versehen. Mit anderen Worten nutzen in der gleichen (i+1)-ten Zeile die Auslese-Pixel Xi+1,k und Xi+1,k+1, die einander benachbart sind, gemeinsam die Source-Diffusionsschicht 76a des Verstärkungstransistors.
  • Das Auslese-Pixel Xi+2,k in der (i+2)-ten Zeile der k-ten Spalte ist mit einer Diffusionsschicht 70b zum Anlegen eines Substratpotentials, einer Diffusionsschicht 71b, die eine Fotodiode bildet, einer Gateelektrode 81b des Übertragungstransistors, einer gemeinsamen Diffusionsschicht 72b, die als das Floating-Diffusionsgebiet und die Source-Diffusionsschicht des Rücksetztransistors dient, einer Gateelektrode 82b des Rücksetztransistors, einer Drain-Diffusionsschicht 73b des Rücksetztransistors, einer Source-Diffusionsschicht 74b des Auswahltransistors, einer Gateelektrode 83b des Auswahltransistors, einer gemeinsamen Diffusionsschicht 75b, die als die Source-Diffusionsschicht des Auswahltransistors und die Drain-Diffusionsschicht des Verstärkungstransistors dient, einer Gateelektrode 84b des Verstärkungstransistors und einer Source-Diffusionsschicht 76b des Verstärkungstransistors versehen.
  • Das Auslese-Pixel Xi+2,k+1 in der (i+2)-ten Zeile der (k+1)-ten Spalte, das dem Auslese-Pixel Xi+2,k in der Zeilenrichtung benachbart ist, ist mit einer Diffusionsschicht 70e zum Anlegen eines Substratpotentials, einer Diffusionsschicht 71e, die eine Fotodiode bildet, einer Gateelektrode 81e des Übertragungstransistors, einer gemeinsamen Diffusionsschicht 72e, die als das Floating-Diffusionsgebiet und die Source-Diffusionsschicht des Rücksetztransistors dient, einer Gateelektrode 82e des Rücksetztransistors, einer Drain-Diffusionsschicht 73e des Rücksetztransistors, einer Drain-Diffusionsschicht 74e des Auswahltransistors, einer Gateelektrode 83e des Auswahltransistors, einer gemeinsamen Diffusionsschicht 75e, die als die Source-Diffusionsschicht des Auswahltransistors und die Drain-Diffusionsschicht des Verstärkungstransistors dient, einer Gateelektrode 84e des Verstärkungstransistors und einer Source-Diffusionsschicht 76b des Verstärkungstransistors versehen. Mit anderen Worten nutzen in der gleichen (i+2)-ten Zeile die Auslese-Pixel Xi+2,k und Xi+2,k+1, die einander benachbart sind, gemeinsam die Source-Diffusionsschicht 76b des Verstärkungstransistors.
  • Das Referenz-Pixel Xi+3,k in der (i+3)-ten Zeile der k-ten Spalte ist mit einer Diffusionsschicht 70c zum Anlegen eines Substratpotentials, einer Diffusionsschicht 71c, die eine Fotodiode bildet, einer Gateelektrode 81c des Übertragungstransistors, einer gemeinsamen Diffusionsschicht 72c, die als das Floating-Diffusionsgebiet und die Source-Diffusionsschicht des Rücksetztransistors dient, einer Gateelektrode 82c des Rücksetztransistors, einer Drain-Diffusionsschicht 73c des Rücksetztransistors, einer Source-Diffusionsschicht 74c des Auswahltransistors, einer Gateelektrode 83b des Auswahltransistors, einer gemeinsamen Diffusionsschicht 75c, die als die Source-Diffusionsschicht des Auswahltransistors und die Drain-Diffusionsschicht des Verstärkungstransistors dient, einer Gateelektrode 84c des Verstärkungstransistors und einer Source-Diffusionsschicht 76c des Verstärkungstransistors versehen.
  • Das Referenz-Pixel Xi+3,k+1 in der (i+3)-ten Zeile der (k+1)-ten Spalte, das dem Referenz-Pixel Xi+3,k in der Zeilenrichtung benachbart ist, ist mit einer Diffusionsschicht 70f zum Anlegen eines Substratpotentials, einer Diffusionsschicht 71f, die eine Fotodiode bildet, einer Gateelektrode 81f des Übertragungstransistors, einer gemeinsamen Diffusionsschicht 72f, die als das Floating-Diffusionsgebiet und die Source-Diffusionsschicht des Rücksetztransistors dient, einer Gateelektrode 82f des Rücksetztransistors, einer Drain-Diffusionsschicht 73f des Rücksetztransistors, einer Drain-Diffusionsschicht 74f des Auswahltransistors, einer Gateelektrode 83f des Auswahltransistors, einer gemeinsamen Diffusionsschicht 75f, die als die Source-Diffusionsschicht des Auswahltransistors und die Drain-Diffusionsschicht des Verstärkungstransistors dient, einer Gateelektrode 84f des Verstärkungstransistors und einer Source-Diffusionsschicht 76c des Verstärkungstransistors versehen. Mit anderen Worten nutzen in der gleichen (i+3)-ten Zeile die Referenz-Pixel Xi+3,k und Xi+3,k+1, die einander benachbart sind, gemeinsam die Source-Diffusionsschicht 76c des Verstärkungstransistors.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der dritten Ausführungsform nutzen die Auslese-Pixel Xi+1,k, Xi+2,k, Xi+1,k+1, Xi+2,k+1 sowie die Referenz-Pixel Xi+3,k und Xi+3,k+1, die in den gleichen Zeilen einander benachbart sind, gemeinsam Source-Diffusionsschichten 76a, 76b und 76c des Verstärkungstransistors. Mit dieser Anordnung kann selbst bei kleinen Pixelgrößen die Gate-Länge des Verstärkungstransistors von jedem der Auslese-Pixel X1+1,k, Xi+2,k, Xi+1,k+1, Xi+2,k+1 sowie der Referenz-Pixel Xi+3,k und Xi+3,k+1 verlängert werden und kann das RTS-Rauschen verbessert werden.
  • <Erste Modifikation der dritten Ausführungsform>
  • Wie die Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform enthält eine Festkörper-Bildgebungseinrichtung gemäß einer ersten Modifikation der dritten Ausführungsform die Pixel-Arrayeinheit 1, die in 2 veranschaulicht ist. Wie in 2 veranschaulicht ist, sind in der k-ten Spalte die Pixel Xi,k und Xi+3,k als Auslese-Pixel ausgewählt, während die Pixel Xi+1,k und Xi+2,k als Referenz-Pixel ausgewählt sind. In der (k+1)-ten Spalte sind die Pixel Xi,k+1 und Xi+3,k+1 als Auslese-Pixel ausgewählt, während die Pixel Xi+1,k+1 und Xi+2,k+1 als Referenz-Pixel ausgewählt sind.
  • 27 veranschaulicht ein Layout in Draufsicht des Bereichs des Auslese-Pixels Xi+2,k sowie des Referenz-Pixels Xi+3,k in der k-ten Spalte und des Auslese-Pixels Xi+2,k+1 sowie des Referenz-Pixels Xi+3,k+1 in der (k+1)-ten Spalte der Pixel-Arrayeinheit 1, die in 2 veranschaulicht ist. Die Auslese-Pixel Xi+2,k und Xi+2,k+1 in der gleichen (i+2)-ten Zeile sowie die Referenz-Pixel Xi+3,k und Xi+3,k+1 in der gleichen (i+3)-ten Zeile weisen ein Layout in Draufsicht mit einer Oben/Unten-Liniensymmetrie in 27 auf. Mit anderen Worten weist in den Auslese-Pixeln Xi+2,k und Xi+2,k+1 in der gleichen (i+2)-ten Zeile sowie den Referenz-Pixeln Xi+3,k und Xi+3,k+1 in der gleichen (i+3)-ten Zeile die Anordnung von Komponenten wie etwa des Floating-Diffusionsgebiets, des Rücksetztransistors, des Verstärkungstransistors und des Auswahltransistors Liniensymmetrie auf.
  • Das Auslese-Pixel Xi+2,k in der (i+2)-ten Zeile der k-ten Spalte ist mit einer Diffusionsschicht 70b zum Anlegen eines Substratpotentials, einer Diffusionsschicht 71b, die eine Fotodiode bildet, einer Gateelektrode 81b des Übertragungstransistors, einer gemeinsamen Diffusionsschicht 72b, die als eine Drain-Diffusionsschicht eines Übertragungstransistors, das Floating-Diffusionsgebiet und die Source-Diffusionsschicht des Rücksetztransistors dient, einer Gateelektrode 82b des Rücksetztransistors, einer Drain-Diffusionsschicht 73b des Rücksetztransistors, einer Source-Diffusionsschicht 74b des Auswahltransistors, einer Gateelektrode 83b des Auswahltransistors, einer gemeinsamen Diffusionsschicht 75b, die als die Source-Diffusionsschicht des Auswahltransistors und die Drain-Diffusionsschicht des Verstärkungstransistors dient, einer Gateelektrode 84b des Verstärkungstransistors und einer Source-Diffusionsschicht 76b des Verstärkungstransistors versehen.
  • Ferner ist das Referenz-Pixel Xi+3,k in der (i+3)-ten Zeile der k-ten Spalte, das dem Auslese-Pixel Xi+2,k in der Spaltenrichtung benachbart ist, mit einer Diffusionsschicht 70c zum Anlegen eines Substratpotentials, einer Diffusionsschicht 71c, die eine Fotodiode bildet, einer Gateelektrode 81c des Übertragungstransistors, einer gemeinsamen Diffusionsschicht 72c, die als eine Drain-Diffusionsschicht eines Übertragungstransistors, das Floating-Diffusionsgebiet und die Source-Diffusionsschicht des Rücksetztransistors dient, einer Gateelektrode 82c des Rücksetztransistors, einer Drain-Diffusionsschicht 73c des Rücksetztransistors, einer Source-Diffusionsschicht 74c des Auswahltransistors, einer Gateelektrode 83b des Auswahltransistors, einer gemeinsamen Diffusionsschicht 75c, die als die Source-Diffusionsschicht des Auswahltransistors und die Drain-Diffusionsschicht des Verstärkungstransistors dient, einer Gateelektrode 84c des Verstärkungstransistors und einer Source-Diffusionsschicht 76b des Verdrahtungsgebiets versehen. Mit anderen Worten nutzen in der gleichen k-ten Spalte das Auslese-Pixel Xi+2,k und das Referenz-Pixel Xi+3,k, die einander benachbart sind, gemeinsam die Source-Diffusionsschicht 76b des Verstärkungstransistors.
  • Das Auslese-Pixel Xi+2,k+1 in der (i+2)-ten Zeile der (k+1)-ten Spalte ist mit einer Diffusionsschicht 70e zum Anlegen eines Substratpotentials, einer Diffusionsschicht 71e, die eine Fotodiode bildet, einer Gateelektrode 81e des Übertragungstransistors, einer gemeinsamen Diffusionsschicht 72e, die als eine Drain-Diffusionsschicht eines Übertragungstransistors, das Floating-Diffusionsgebiet und die Source-Diffusionsschicht des Rücksetztransistors dient, einer Gateelektrode 82e des Rücksetztransistors, einer Drain-Diffusionsschicht 73e des Rücksetztransistors, einer Drain-Diffusionsschicht 74e des Auswahltransistors, einer Gateelektrode 83e des Auswahltransistors, einer gemeinsamen Diffusionsschicht 75e, die als Source-Diffusionsschicht des Auswahltransistors und die Drain-Diffusionsschicht des Verstärkungstransistors dient, einer Gateelektrode 84e des Verstärkungstransistors und einer Source-Diffusionsschicht 76e des Verstärkungstransistors versehen.
  • Ferner ist das Referenz-Pixel Xi+3,k+1 in der (i+3)-ten Zeile der (k+1)-ten Spalte, das dem Auslese-Pixel Xi+2,k+1 in der Spaltenrichtung benachbart ist, mit einer Diffusionsschicht 70f zum Anlegen eines Substratpotentials, einer Diffusionsschicht 71f, die eine Fotodiode bildet, einer Gateelektrode 81f des Übertragungstransistors, einer gemeinsamen Diffusionsschicht 72f, die als Drain-Diffusionsschicht eines Übertragungstransistors, das Floating-Diffusionsgebiet und die Source-Diffusionsschicht des Rücksetztransistors dient, einer Gateelektrode 82f des Rücksetztransistors, einer Drain-Diffusionsschicht 73f des Rücksetztransistors, einer Drain-Diffusionsschicht 74f des Auswahltransistors, einer Gateelektrode 83f des Auswahltransistors, einer gemeinsamen Diffusionsschicht 75f, die als die Source-Diffusionsschicht des Auswahltransistors und die Drain-Diffusionsschicht des Verstärkungstransistors dient, einer Gateelektrode 84f des Verstärkungstransistors und einer Source-Diffusionsschicht 76e des Verstärkungstransistors versehen. Mit anderen Worten nutzen in der gleichen (k+1)-ten Spalte das Auslese-Pixel Xi+2,k+1 und das Referenz-Pixel Xi+3,k+1, die einander benachbart sind, gemeinsam die Source-Diffusionsschicht 76e des Verstärkungstransistors.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der ersten Modifikation der dritten Ausführungsform nutzen die Auslese-Pixel Xi+2,k und das Referenz-Pixel Xi+3,k sowie das Auslese-Pixel Xi+2,k+1 und das Referenz-Pixel Xi+3,k+1, die in den gleichen Spalten einander benachbart sind, jeweilige Source-Diffusionsschichten 76b und 76e des Verstärkungstransistors. Mit dieser Anordnung kann selbst bei kleinen Pixelgrößen die Gate-Länge des Verstärkungstransistors von jedem der Auslese-Pixel Xi+2,k und Xi+2,k+1 sowie der Referenz-Pixel Xi+3,k und Xi+3,k+1 verlängert werden und kann das RTS-Rauschen verbessert werden.
  • Man beachte, dass obgleich 27 ein Beispiel eines Falls veranschaulicht, in dem das Auslese-Pixel Xi+2,k und das Referenz-Pixel Xi+3,k sowie das Auslese-Pixel Xi+2,k+1 und das Referenz-Pixel Xi+3,k+1, die in den gleichen Spalten einander benachbart sind, gemeinsam jeweilige Source-Diffusionsschichten 76b und 76e des Verstärkungstransistors nutzen, die Paare aus einem Auslese-Pixel und einem Referenz-Pixel nicht darauf beschränkt sind, ein Source-Diffusionsschicht gemeinsam zu nutzen. Beispielsweise können sich in der k-ten Spalte der in 2 veranschaulichten Pixel-Arrayeinheit 1 die einander benachbarten Auslese-Pixel Xi+1,k und Xi+2,k die Source-Diffusionsschicht des Verstärkungstransistors teilen. Auch in dem Fall, in dem Referenz-Pixel in der gleichen Spalte einander benachbart sind, können die benachbarten Referenz-Pixel die Drain-Diffusionsschicht des Verstärkungstransistors gemeinsam nutzen.
  • <Zweite Modifikation der dritten Ausführungsform>
  • Wie in 28 veranschaulicht ist, ist eine Festkörper-Bildgebungseinrichtung gemäß einer zweiten Modifikation der dritten Ausführungsform in einem Punkt identisch mit der Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform, die in 14 veranschaulicht ist, nämlich dass die Pixel-Arrayeinheit 1 das Auslese-Pixel-Gebiet 1a und das Referenz-Pixel-Gebiet 1b enthält.
  • Jedoch unterscheidet sich die Festkörper-Bildgebungseinrichtung gemäß der zweiten Modifikation der dritten Ausführungsform von der Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform, die in 14 veranschaulicht ist, dadurch, dass die Drains der jeweiligen Verstärkungstransistoren der Pixel Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi+4,k und Xi+5,k in der k-ten Spalte sowie der Pixel Xi,k+1, Xi+1,k+1, Xi+2,k+1, Xi+3,k+1, Xi+4,k+1 und Xi+5,k+1 in der (k+1)-ten Spalte in dem Auslese-Pixel-Gebiet 1a mit einer gemeinsamen Stromzufuhrleitung VCOMk verbunden sind. Die gemeinsame Stromzufuhrleitung VCOMk ist mit der Stromzufuhrleitung von jeder der anderen Spalten, die aus der Veranschaulichung in 28 weggelassen sind, durch die Kurzschlussleitung 61 der Spalten-Ausleseschaltungseinheit 3 kurzgeschlossen.
  • In the k-ten Spalte werden die Pixel Xi,k und Xi+3,k als Auslese-Pixel ausgewählt, während das Pixel XR,k als das Referenz-Pixel festgelegt ist. In der (k+1)-ten Spalte sind die Pixel Xi,k+1 und Xi+3,k+1 als Auslese-Pixel ausgewählt, werden das Pixel XR,k+1 als das Referenz-Pixel festgelegt ist. Der Rest der Konfiguration der Festkörper-Bildgebungseinrichtung gemäß der zweiten Modifikation der dritten Ausführungsform ist ähnlich der Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform, die in 14 veranschaulicht ist, und daher wird eine wiederholte Beschreibung unterlassen.
  • 29 veranschaulicht ein Layout in Draufsicht der in 28 veranschaulichten Referenz-Pixel XR,k und XR,k+1. Die Referenz-Pixel XR,k und XR,k+1 in der gleichen Zeile weisen ein Layout in Draufsicht mit einer Links/Rechts-Liniensymmetrie in 29 auf. Mit anderen Worten weist in den Referenz-Pixeln XR,k und XR,k+1 in der gleichen Zeile die Anordnung von Komponenten wie etwa des Floating-Diffusionsgebiets, des Rücksetztransistors, des Verstärkungstransistors und des Auswahltransistors Liniensymmetrie auf.
  • Das Referenz-Pixel XR,k ist mit einer Diffusionsschicht 70g zum Anlegen eines Substratpotentials, einer Diffusionsschicht 71g, die eine Fotodiode bildet, einer Gateelektrode 81g des Übertragungstransistors, einer gemeinsamen Diffusionsschicht 72g, die als Drain-Diffusionsschicht eines Übertragungstransistors, das Floating-Diffusionsgebiet und die Source-Diffusionsschicht des Rücksetztransistors dient, einer Gateelektrode 82g des Rücksetztransistors, einer Drain-Diffusionsschicht 73g des Rücksetztransistors, einer Drain-Diffusionsschicht 74g des Auswahltransistors, einer Gateelektrode 83g des Auswahltransistors, einer gemeinsamen Diffusionsschicht 75g, die als die Source-Diffusionsschicht des Auswahltransistors und die Drain-Diffusionsschicht des Verstärkungstransistors dient, einer Gateelektrode 84g des Verstärkungstransistors und einer Source-Diffusionsschicht 76g des Verstärkungstransistors versehen.
  • Das Referenz-Pixel XR,k+1, das dem Referenz-Pixel XR,k in der Zeilenrichtung benachbart ist, ist mit einer Diffusionsschicht 70h zum Anlegen eines Substratpotentials, einer Diffusionsschicht 71h, die eine Fotodiode bildet, einer Gateelektrode 81h des Übertragungstransistors, einer gemeinsamen Diffusionsschicht 72h, die als Drain-Diffusionsschicht eines Übertragungstransistors dient, das Floating-Diffusionsgebiet und die Source-Diffusionsschicht des Rücksetztransistors dient, einer Gateelektrode 82h des Rücksetztransistors, einer Drain-Diffusionsschicht 73g des Rücksetztransistors, einer Drain-Diffusionsschicht 74h des Auswahltransistors, einer Gateelektrode 83h des Auswahltransistors, einer gemeinsamen Diffusionsschicht 75h, die als die Source-Diffusionsschicht des Auswahltransistors und die Drain-Diffusionsschicht des Verstärkungstransistors dient, einer Gateelektrode 84h des Verstärkungstransistors und einer Source-Diffusionsschicht 76h des Verstärkungstransistors versehen. Das heißt, die Referenz-Pixel XR,k und XR,k+1 nutzen gemeinsam die Drain-Diffusionsschicht 73g des Rücksetztransistors.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der zweiten Modifikation der dritten Ausführungsform kann selbst bei kleinen Pixelgrößen, indem man die in der gleichen Zeile einander benachbarten Referenz-Pixel XR,k und XR,k+1 eine Drain-Diffusionsschicht 73g des Rücksetztransistors gemeinsam nutzen lässt, die Gate-Länge des Rücksetztransistors von jedem der Referenz-Pixel XR,k und XR,k+1 verlängert werden und kann das RTS-Rauschen verbessert werden.
  • <Dritte Modifikation der dritten Ausführungsform>
  • Eine Festkörper-Bildgebungseinrichtung gemäß einer dritten Modifikation der dritten Ausführungsform teilt sich eine gemeinsame Schaltungskonfiguration mit der Festkörper-Bildgebungseinrichtung gemäß der zweiten Modifikation der dritten Ausführungsform, die in 28 veranschaulicht ist. Jedoch unterscheidet sich das Layout in Draufsicht der Referenz-Pixel XR,k und XR,k+1 von der Festkörper-Bildgebungseinrichtung gemäß der zweiten Modifikation der dritten Ausführungsform, wie in 29 veranschaulicht ist.
  • 30A veranschaulicht ein Layout in Draufsicht der in 28 veranschaulichten Referenz-Pixel XR,k und XR,k+1. Ein Referenz-Pixel XR,k-1 in der (k-1)-ten Spalte ist zur Linken des Referenz-Pixels XR,k benachbart, während ein Referenz-Pixel XR,k+2 in der (k+2)-ten Spalte zur Rechten des Referenz-Pixels XR,k+1 benachbart ist. Die Referenz-Pixel XR,k-1, XR,k, XR,k+1 und XR,k+2 in der gleichen Zeile weisen ein Layout in Draufsicht mit einer Links/Rechts-Liniensymmetrie in 30A auf. Mit anderen Worten weist in den Referenz-Pixeln XR,k-1, XR,k, XR,k+1 und XR,k+2 in der gleichen Zeile die Anordnung von Komponenten wie etwa des Floating-Diffusionsgebiets, des Rücksetztransistors, des Verstärkungstransistors und des Auswahltransistors Liniensymmetrie auf.
  • Das Referenz-Pixel XR,k ist mit einer Diffusionsschicht 70g zum Anlegen eines Substratpotentials, einer Diffusionsschicht 71g, die eine Fotodiode bildet, einer Gateelektrode 81g des Übertragungstransistors, einer gemeinsamen Diffusionsschicht 72g, die als Drain-Diffusionsschicht eines Übertragungstransistors, das Floating-Diffusionsgebiet und die Source-Diffusionsschicht des Rücksetztransistors dient, einer Gateelektrode 82g des Rücksetztransistors, einer Drain-Diffusionsschicht 73g des Rücksetztransistors, einer Drain-Diffusionsschicht 74g des Auswahltransistors, einer Gateelektrode 83g des Auswahltransistors, einer gemeinsamen Diffusionsschicht 75g, die als die Source-Diffusionsschicht des Auswahltransistors und die Drain-Diffusionsschicht des Verstärkungstransistors dient, einer Gateelektrode 84g des Verstärkungstransistors und einer Source-Diffusionsschicht 76g des Verstärkungstransistors versehen. Das Referenz-Pixel XR,k teilt sich die Drain-Diffusionsschicht 73g des Rücksetztransistors zusammen mit dem Referenz-Pixel XR,k-1, das in der Zeilenrichtung dem Referenz-Pixel XR,k benachbart ist.
  • Das Referenz-Pixel XR,k+1, das dem Referenz-Pixel XR,k in der Zeilenrichtung benachbart ist, ist mit einer Diffusionsschicht 70h zum Anlegen eines Substratpotentials, einer Diffusionsschicht 71h, die eine Fotodiode bildet, einer Gateelektrode 81h des Übertragungstransistors, einer gemeinsamen Diffusionsschicht 72h, die als eine Drain-Diffusionsschicht eines Übertragungstransistors, das Floating-Diffusionsgebiet und die Source-Diffusionsschicht des Rücksetztransistors dient, einer Gateelektrode 82h des Rücksetztransistors, einer Drain-Diffusionsschicht 73h des Rücksetztransistors, einer Drain-Diffusionsschicht 74h des Auswahltransistors, einer Gateelektrode 83h des Auswahltransistors, einer gemeinsamen Diffusionsschicht 75h, die als die Source-Diffusionsschicht des Auswahltransistors und die Drain-Diffusionsschicht des Verstärkungstransistors dient, einer Gateelektrode 84h des Verstärkungstransistors und einer Source-Diffusionsschicht 76g des Verstärkungstransistors versehen. Das heißt, die Referenz-Pixel XR,k und XR,k+1 nutzen gemeinsam die Source-Diffusionsschicht 76g des Verstärkungstransistors. Ferner nutz das Referenz-Pixel XR,k+1 die Drain-Diffusionsschicht 73h des Rücksetztransistors zusammen mit dem Referenz-Pixel XR,k+2, das in der Zeilenrichtung dem Referenz-Pixel XR,k+1 benachbart ist.
  • 30B veranschaulicht ein Layout in Draufsicht der in 28 veranschaulichten Auslese-Pixel Xi+2,k und Xi+2,k+1. Ein Auslese-Pixel Xi+2,k+1 in der (k-1)-ten Spalte ist zur Linken des Auslese-Pixels Xi+2,k benachbart, während ein Auslese-Pixel Xi+2,k+2 in der (k+2)-ten Spalte zur Rechten des Auslese-Pixels Xi+2,k+1 benachbart ist. Die Auslese-Pixel Xi+2,k-1, Xi+2,k, Xi+2,k+1 und Xi+2,k+2 in der gleichen Zeile weisen ein Layout in Draufsicht mit einer Links/Rechts-Liniensymmetrie in 30B auf. Mit anderen Worten weist in den Auslese-Pixeln Xi+2,k-1, Xi+2,k, Xi+2,k+1 und Xi+2,k+2 in der gleichen Zeile die Anordnung von Komponenten wie etwa des Floating-Diffusionsgebiets, des Rücksetztransistors, des Verstärkungstransistors und des Auswahltransistors Liniensymmetrie auf.
  • Das Auslese-Pixel Xi+2,k ist mit einer Diffusionsschicht 70b zum Anlegen eines Substratpotentials, einer Diffusionsschicht 71b, die eine Fotodiode bildet, einer Gateelektrode 81b des Übertragungstransistors, einer gemeinsamen Diffusionsschicht 72b, die als Drain-Diffusionsschicht eines Übertragungstransistors, das Floating-Diffusionsgebiet und die Source-Diffusionsschicht des Rücksetztransistors dient, einer Gateelektrode 82b des Rücksetztransistors, einer Drain-Diffusionsschicht 73b des Rücksetztransistors, einer Source-Diffusionsschicht 74b des Auswahltransistors, einer Gateelektrode 83b des Auswahltransistors, einer gemeinsamen Diffusionsschicht 75b, die als die Source-Diffusionsschicht des Auswahltransistors und die Drain-Diffusionsschicht des Verstärkungstransistors dient, einer Gateelektrode 84b des Verstärkungstransistors und einer Source-Diffusionsschicht 76b des Verstärkungstransistors versehen.
  • Ferner ist das Auslese-Pixel Xi+2,k+1, das in der Zeilenrichtung dem Pixel Xi+2,k benachbart ist, mit einer Diffusionsschicht 70e zum Anlegen eines Substratpotentials, einer Diffusionsschicht 71e, die eine Fotodiode bildet, einer Gateelektrode 81e des Übertragungstransistors, einer gemeinsamen Diffusionsschicht 72e, die als Drain-Diffusionsschicht eines Übertragungstransistors, das Floating-Diffusionsgebiet und die Source-Diffusionsschicht des Rücksetztransistors dient, einer Gateelektrode 82e des Rücksetztransistors, einer gemeinsamen Drain-Diffusionsschicht 74e, die als die Drain-Diffusionsschicht des Rücksetztransistors und die Source-Diffusionsschicht des Auswahltransistors dient, einer Gateelektrode 83e des Auswahltransistors, einer gemeinsamen Diffusionsschicht 75e, die als die Source-Diffusionsschicht des Auswahltransistors und die Drain-Diffusionsschicht des Verstärkungstransistors dient, einer Gateelektrode 84e des Verstärkungstransistors und einer Source-Diffusionsschicht 76b des Verstärkungstransistors versehen. Mit anderen Worten nutzen in der gleichen (i+2)-ten Zeile die Auslese-Pixel Xi+2,k und Xi+2,k+1, die einander benachbart sind, gemeinsam die Source-Diffusionsschicht 76b des Verstärkungstransistors.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der dritten Modifikation der dritten Ausführungsform nutzen die benachbarten Referenz-Pixel XR,k-1, XR,k, XR,k+1 und XR,k+2 in der gleichen Zeile gemeinsam Drain-Diffusionsschichten 73g und 73h des Rücksetztransistors und nutzen außerdem die Referenz-Pixel XR,k und XR,k+1 gemeinsam eine Source-Diffusionsschicht 76g des Verstärkungstransistors. Darüber hinaus nutzen die in der gleichen Zeile einander benachbarten Auslese-Pixel Xi+2,k und Xi+2,k+1 gemeinsam die Drain-Diffusionsschicht 73g des Rücksetztransistors. Mit dieser Anordnung können selbst bei kleinen Pixelgrößen die Gate-Längen des Verstärkungstransistors und des Rücksetztransistors von jedem der Referenz-Pixel XR,k-1, XR,k, XR,k+1 und XR,k+2 sowie der Auslese-Pixel Xi+2,k und Xi+2,k+1 verlängert werden und kann das RTS-Rauschen verbessert werden.
  • <Vierte Modifikation der dritten Ausführungsform>
  • Wie die Festkörper-Bildgebungseinrichtung gemäß der Modifikation der zweiten Ausführungsform enthält eine Festkörper-Bildgebungseinrichtung gemäß einer vierten Modifikation der dritten Ausführungsform die in 20 veranschaulichte Pixel-Arrayeinheit 1. Wie in 20 veranschaulicht ist, sind in der k-ten Spalte die Pixel Xi,k, Xi+1,k als Auslese-Pixel ausgewählt, während das Referenz-Pixel XR,k festgelegt ist. In der (k+1)-ten Spalte sind die Pixel Xi,k und Xi+1,k+1 als Auslese-Pixel ausgewählt, während das Referenz-Pixel XR,k+1 festgelegt ist.
  • 31 veranschaulicht ein Layout in Draufsicht Auslese-Pixel Xi,k, Xi+1,k, Xi,k+1 und Xi+1,k+1 sowie der Pixel (nicht ausgewählten Pixel) Xi+2,k und Xi+2,k+1, die nicht als 20 veranschaulichte Auslese-Pixel ausgewählt sind. Die Oben-Unten-Richtung von 31 gibt die Zeilenrichtung der Pixel-Arrayeinheit 1 an, während die Links-Rechts-Richtung von 31 die Spaltenrichtung der Pixel-Arrayeinheit 1 angibt. Die Auslese-Pixel Xi,k und Xi+1,k sowie das nicht ausgewählte Pixel Xi+2,k in der gleichen k-ten Zeile und die Auslese-Pixel Xi,k+1 und Xi+1,k+1 sowie das nicht ausgewählte Pixel Xi+2,k+1 in der gleichen (k+1)-ten Spalte weisen ein Layout in Draufsicht mit einer Oben/Unten-Liniensymmetrie in 31 auf. Mit anderen Worten weist in den Auslese-Pixeln Xi,k und Xi+1,k sowie dem nicht ausgewählten Pixel Xi+2,k in der gleichen k-ten Spalte und den Auslese-Pixeln Xi,k+1 und Xi+1,k+1 sowie dem nicht ausgewählten Pixel Xi+2,k+1 in der gleichen (k+1)-ten Spalte die Anordnung von Komponenten wie etwa des Floating-Diffusionsgebiets, des Rücksetztransistors, des Verstärkungstransistors und des Auswahltransistors Liniensymmetrie auf.
  • Das Auslese-Pixel Xi+1,k in der (i+1)-ten Zeile und der k-ten Spalte ist mit einer Diffusionsschicht 70x zum Anlegen eines Substratpotentials, Diffusionsschichten 71x und 71j, die jeweilige Fotodioden bilden, Gateelektroden 81x und 81y der Übertragungstransistoren, einer Diffusionsschicht 72x, die ein Floating-Diffusionsgebiet bildet, einer Drain-Diffusionsschicht 73x eines Sourcefolger-Rücksetztransistors, einer Gateelektrode 82x eines Sourcefolger-Rücksetztransistors, einer gemeinsamen Diffusionsschicht 72y, die als Floating-Diffusionsgebiet, die Source-Diffusionsschicht des Sourcefolger-Rücksetztransistors und die Source-Diffusionsschicht eines Rücksetztransistors für differentielle Verstärkung dient, einer Gateelektrode 82y des Rücksetztransistors für differentielle Verstärkung, einer gemeinsamen Diffusionsschicht 74x, die als die Drain-Diffusionsschicht des Rücksetztransistors für differentielle Verstärkung und die Source-Diffusionsschicht des Auswahltransistors dient, einer Gateelektrode 83x des Auswahltransistors, einer gemeinsamen Diffusionsschicht 75x, die als die Source-Diffusionsschicht des Auswahltransistors und die Drain-Diffusionsschicht des Verstärkungstransistors dient, einer Gateelektrode 84x des Verstärkungstransistors und einer Source-Diffusionsschicht 76x des Verstärkungstransistors versehen. Jedes der anderen Auslese-Pixel Xi,k, Xi,k+1 und Xi+1,k+1 sowie der nicht ausgewählten Pixel Xi+2,k und Xi+2,k+1, die in 31 veranschaulicht sind, weist ebenfalls eine dem Auslese-Pixel Xi+1,k ähnliche Konfiguration auf.
  • In der gleichen k-ten Spalte ist die Drain-Diffusionsschicht 73x des Sourcefolger-Rücksetztransistors des Auslese-Pixels Xi,k eine gemeinsame Diffusionsschicht, die gemeinsam mit der Source-Diffusionsschicht des Verstärkungstransistors des Auslese-Pixels Xi+1,k, das dem Auslese-Pixel Xi,k benachbart ist, genutzt wird. Auch ist die Source-Diffusionsschicht 76x des Verstärkungstransistors des Auslese-Pixels Xi+1,k eine gemeinsame Diffusionsschicht, die mit der Drain-Diffusionsschicht des Sourcefolger-Rücksetztransistors des nicht ausgewählten Pixels Xi+2,k, das dem Auslese-Pixel Xi+1,k benachbart ist, gemeinsam genutzt wird.
  • In der gleichen (k+1)-ten Spalte ist die Drain-Diffusionsschicht 77x des Sourcefolger-Rücksetztransistors des Auslese-Pixels Xi,k+1 eine gemeinsame Diffusionsschicht, die mit der Source-Diffusionsschicht des Verstärkungstransistors des Auslese-Pixels Xi+1,k+1, das dem Auslese-Pixel Xi,k+1 benachbart ist, gemeinsam genutzt wird. Auch ist die Source-Diffusionsschicht 77y des Verstärkungstransistors des Auslese-Pixels Xi+1,k+1 eine gemeinsame Diffusionsschicht, die mit der Drain-Diffusionsschicht des Sourcefolger-Rücksetztransistors des nicht ausgewählten Pixels Xi+2,k+1, das dem Auslese-Pixel Xi+1,k+1 benachbart ist, gemeinsam genutzt wird.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der vierten Modifikation der dritten Ausführungsform können selbst bei kleinen Pixelgrößen, indem man die Auslese-Pixel Xi,k, Xi+1,k, Xi,k+1 und Xi+1,k+1 sowie die nicht ausgewählten Pixel Xi+2,k und Xi+2,k+1, die in den gleichen Spalten einander benachbart sind, die Diffusionsschichten 73x, 77x, 76x und 77y gemeinsam nutzen lässt, die Gate-Längen der Transistoren, die sich Diffusionsschichten teilen, verlängert werden und kann das RTS-Rauschen verbessert werden.
  • (Vierte Ausführungsform)
  • Wie oben beschrieben wurde, wurde ein CIS mit differentieller Verstärkung vorgeschlagen, der im Vergleich mit einem Sourcefolger-CIS der verwandten Technik (siehe PTLs 1 und 2) zu einer erhöhten Verstärkung und einer signifikant höheren Umwandlungseffizienz imstande ist. Jedoch nimmt in einem CIS mit differentieller Verstärkung, da der Ausgangswiderstand des Verstärkungstransistors verglichen mit einem Sourcefolger-CIS groß ist, die RC-Zeitkonstante der vertikalen Signalleitungen zu und wird die Auslesegeschwindigkeit langsamer.
  • Auf der anderen Seite gibt es eine Technologie, die die Auslesegeschwindigkeit beschleunigt, indem eine Abtast-Halte-Schaltung als periphere Schaltung einbezogen und veranlasst wird, dass die AD-Umwandlungsperiode und die Einschwingperiode der vertikalen Signalleitungen überlappen (siehe NPL 1). Um das kTC-Rauschen der Abtast-Halte-Schaltung auf einem Niveau unten zu halten, das die Bildqualität nicht beeinflusst, ist es jedoch notwendig, eine große Kapazität von zum Beispiel mehreren pF zu nutzen, und nimmt die Chipgröße zu. Dementsprechend stellt eine vierte Ausführungsform eine Festkörper-Bildgebungseinrichtung bereit, die imstande ist, die Auslesegeschwindigkeit zu beschleunigen, während sie auch eine Zunahme der Chipgröße unterdrückt.
  • <Konfiguration einer Festkörper-Bildgebungseinrichtung>
  • Die allgemeine Konfiguration der Festkörper-Bildgebungseinrichtung gemäß der vierten Ausführungsform ist identisch mit der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform, die in 1 veranschaulicht ist. Wie in 32 veranschaulicht ist, ist in der Festkörper-Bildgebungseinrichtung gemäß der vierten Ausführungsform die Konfiguration der Pixel-Arrayeinheit 1 und der Spalten-Ausleseschaltungseinheit 3 identisch mit der Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform, die in 14 veranschaulicht ist. Wie in 32 veranschaulicht ist, ist jedoch in der Festkörper-Bildgebungseinrichtung gemäß der vierten Ausführungsform die Konfiguration der Spalten-Signalverarbeitungseinheit 4 von der Festkörper-Bildgebungseinrichtung gemäß der zweiten Ausführungsform, die in 14 veranschaulicht ist, verschieden.
  • Die Spalten-Signalverarbeitungseinheit 4 enthält zwei Systeme von Abtast-Halte-Schaltungen 41 und 42, die mit den Ausgangssignalleitungen VSL0k bzw. VSL1k verbunden sind, und zwei Analog-Digital-Umwandlungseinheiten 43 und 44, die mit den Abtast-Halte-Schaltungen 41 bzw. 42 verbunden sind. Die Abtast-Halte-Schaltungen 41 und 42 tasten sukzessiv den Rücksetzpegel und den Signalpegel ab, die aus den Ausgangssignalleitungen VSL0k und VSL1k ausgelesen werden, und geben sukzessiv den abgetasteten Rücksetzpegel und Signalpegel an die Analog-Digital-Umwandlungseinheiten 43 und 44 aus.
  • Die Abtast-Halte-Schaltung 41 ist mit Schaltern S31 und S32 versehen, die parallel zueinander mit der Ausgangssignalleitung VSL0k verbunden sind, Kondensatoren C1 und C2, deren ein Ende mit den Schaltern S31 bzw. S32 verbunden und deren anderes Ende geerdet ist, und Schaltern S33 und S34, die mit einem Ende der Kondensatoren C1 bzw. C2 verbunden und auch parallel zueinander mit der Analog-Digital-Umwandlungseinheit 43 verbunden sind. Die offenen oder geschlossenen Zustände der Schalter S31, S32, S33 und S34 werden durch Steuerungssignale φPSMP, φDSMP, φPAD und φDAD gesteuert.
  • Die Abtast-Halte-Schaltung 42 ist mit Schaltern S35 und S36 versehen, die parallel zueinander mit der Ausgangssignalleitung VSL1k verbunden sind, Kondensatoren C3 und C4, deren ein Ende mit den Schaltern S35 und S36 verbunden ist und deren anderes Ende geerdet ist, und Schaltern S37 und S38, die mit einem Ende der Kondensatoren C3 bzw. C4 verbunden und auch parallel zueinander mit der Analog-Digital-Umwandlungseinheit 44 verbunden sind. Die offenen oder geschlossenen Zustände der Schalter S35, S36, S37 und S38 werden durch Steuerungssignale φPSMP, φDSMP, φPAD und φDAD gesteuert.
  • Die Analog-Digital-Umwandlungseinheit 43 gibt ein Bildsignal ab, indem eine Analog-Digital-(AD-)Umwandlung des Rücksetzpegels und des Signalpegels, die von der Abtast-Halte-Schaltung 41 ausgegeben werden, durchgeführt wird. Die Analog-Digital-Umwandlungseinheit 44 gibt ein Bildsignal ab, indem eine AD-Umwandlung des Rücksetzpegels und des Signalpegels, die von der Abtast-Halte-Schaltung 42 ausgegeben werden, durchgeführt wird.
  • <Ausleseoperation mit differentieller Verstärkung>
  • Als Nächstes wird mit Verweis auf das Zeitablaufdiagramm in 33 die Ausleseoperation mit differentieller Verstärkung durch die Festkörper-Bildgebungseinrichtung gemäß der vierten Ausführungsform beschrieben. Hierin wird angenommen, dass das Referenz-Pixel XR,k festgelegt ist und die Pixel Xi-2,k, Xi-1,k, Xi,k, Xi+1,k, Xi+2,k und Xi+3,k sukzessiv als Auslese-Pixel ausgewählt werden.
  • Von einem Zeitpunkt t1 bis t9 wird das Auswahlsignal SELR des Referenz-Pixels XR,k auf den H-Pegel gesetzt. Vom Zeitpunkt t1 bis t5 werden die Auswahlsignale SELi und SELi+1 der Pixel Xi,k und Xi+1,k auf den H-Pegel gesetzt, was die Pixel Xi,k und Xi+1,k als Auslese-Pixel auswählt. Vom Zeitpunkt t1 bis t2 werden die Rücksetzsignale RSTi und RSTi+1 der Auslese-Pixel Xi,k und Xi+1,k auf den H-Pegel gesetzt, was die Auslese-Pixel Xi,k und Xi+1,k zurücksetzt. Zur gleichen Zeit wird ein Rücksetzsignal RSTR des Referenz-Pixels XR,k auf den H-Pegel gesetzt, was das Referenz-Pixel XR,k zurücksetzt. Die Ausgangssignalleitungen VSL0k und VSL1k gehen auf den Rücksetzpegel der Auslese-Pixel Xi,k und Xi+1,k, und der P-Phase-Pegel wird ausgelesen.
  • Vom Zeitpunkt t1 bis t3 wird das Steuerungssignal φPSMP auf den H-Pegel gesetzt, um die Schalter S31 und S35 in den geschlossenen Zustand zu versetzen, während außerdem das Steuerungssignal φPAD auf den L-Pegel gesetzt wird, um die Schalter S33 und S37 in den offenen Zustand zu versetzen, wodurch veranlasst wird, dass die Kondensatoren C1 und C3 die P-Phase-Pegel der Auslese-Pixel Xi,k und X1+1,k abtasten. Zur gleichen Zeit wird das Steuerungssignal φDAD auf den H-Pegel gesetzt, um die Schalter S34 und S38 in den geschlossenen Zustand zu versetzen, während außerdem das Steuerungssignal φDSMP auf den L-Pegel gesetzt wird, um die Schalter S32 und S36 in den offenen Zustand zu versetzen, wodurch veranlasst wird, dass die Kondensatoren C2 und C4 die abgetasteten D-Phase-Pegel der Auslese-Pixel Xi+2,k bzw. Xi-1,k ausgeben. Mit anderen Worten lässt man die AD-Umwandlungsperiode der D-Phase-Pegel der vorherigen Auslese-Pixel Xi-2,k und Xi-1,k mit der Abtastperiode (Einschwingperiode) der P-Phase-Pegel der Auslese-Pixel Xi,k und Xi+1,k überlappen. Die Analog-Digital-Umwandlungseinheiten 43 und 44 führen eine AD-Umwandlung der D-Phase-Pegel der Auslese-Pixel Xi-2,k und Xi-1,k durch und geben Bildsignale ab.
  • Vom Zeitpunkt t3 bis t4 werden die Übertragungssignale TRGi und TRGi+1 der Auslese-Pixel Xi,k und Xi+1,k auf den H-Pegel gesetzt, werden die P-Phase-Pegel der Ausgangssignalleitungen VSL0k und VSL1k invertiert und verstärkt und werden danach die D-Phase-Pegel der Auslese-Pixel Xi,k und Xi+1,k ausgelesen.
  • Vom Zeitpunkt t3 bis t5 wird das Steuerungssignal φDSMP auf den H-Pegel gesetzt, um die Schalter S32 und S36 in den geschlossenen Zustand zu versetzen, während außerdem das Steuerungssignal φDAD auf den L-Pegel gesetzt wird, um die Schalter S34 und S38 in den offenen Zustand zu versetzen, wodurch veranlasst wird, dass die Kondensatoren C1 und C3 die D-Phase-Pegel der Auslese-Pixel Xi,k und Xi+1,k abtasten. Zur gleichen Zeit wird das Steuerungssignal φPAD auf den H-Pegel gesetzt, um die Schalter S33 und S37 in den geschlossenen Zustand zu versetzen, während außerdem das Steuerungssignal φPSMP auf den L-Pegel gesetzt wird, um die Schalter S31 und S35 in den offenen Zustand zu versetzen, wodurch veranlasst wird, dass die Kondensatoren C1 und C3 die abgetasteten P-Phase-Pegel der Auslese-Pixel Xi,k bzw. Xi+1,k ausgeben. Mit anderen Worten lässt man die AD-Umwandlungsperiode der P-Phase-Pegel der vorherigen Auslese-Pixel Xi,k und Xi+1,k mit der Abtastperiode (Einschwingperiode) der D-Phase-Pegel der Auslese-Pixel Xi,k und Xi+1,k überlappen. Die Analog-Digital-Umwandlungseinheiten 43 und 44 führen eine AD-Umwandlung der P-Phase-Pegel der Auslese-Pixel Xi,k und Xi+1,k durch und geben Bildsignale ab.
  • Vom Zeitpunkt t5 bis t9 werden die Auswahlsignale SELi+2 und SELi+3 der Pixel Xi+2,k und X1+3,k auf den H-Pegel gesetzt, was die Pixel Xi+2,k und Xi+3,k als Auslese-Pixel auswählt. Vom Zeitpunkt t5 bis t6 werden die Rücksetzsignale RSTi+2 und RSTi+3 der Auslese-Pixel Xi+2,k und Xi+3,k auf den H-Pegel gesetzt, was die Auslese-Pixel Xi+2,k und Xi+3,k zurücksetzt. Zur gleichen Zeit wird ein Rücksetzsignal RSTR des Referenz-Pixels XR,k auf den H-Pegel gesetzt, was das Referenz-Pixel XR,k zurücksetzt. Die Ausgangssignalleitungen VSL0k und VSL1k gehen auf den Rücksetzpegel der Pixelsignale Xi+2,k und Xi+3,k, und der P-Phase-Pegel wird ausgelesen.
  • Vom Zeitpunkt t5 bis t7 wird das Steuerungssignal φPSMP auf den H-Pegel gesetzt, um die Schalter S31 und S35 in den geschlossenen Zustand zu versetzen, während außerdem das Steuerungssignal φPAD auf den L-Pegel gesetzt wird, um die Schalter S33 und S37 in den offenen Zustand zu versetzen, wodurch veranlasst wird, dass die Kondensatoren C1 und C3 die P-Phase-Pegel der Pixel Xi+2,k und Xi+3,k abtasten. Zur gleichen Zeit wird das Steuerungssignal φDAD auf den H-Pegel gesetzt, um die Schalter S34 und S38 in den geschlossenen Zustand zu versetzen, während außerdem das Steuerungssignal φDSMP auf den L-Pegel gesetzt wird, um die Schalter S32 und S36 in den offenen Zustand zu versetzen, wodurch veranlasst wird, dass die Kondensatoren C2 und C4 die abgetasteten D-Phase-Pegel der Auslese-Pixel Xi,k bzw. Xi+1,k ausgeben. Mit anderen Worten lässt man die AD-Umwandlungsperiode der D-Phase-Pegel der vorherigen Auslese-Pixel Xi,k und Xi+1,k mit der Abtastperiode (Einschwingperiode) der P-Phase-Pegel der Auslese-Pixel Xi+2,k und Xi+3,k überlappen. Die Analog-Digital-Umwandlungseinheiten 43 und 44 führen eine AD-Umwandlung der D-Phase-Pegel der Auslese-Pixel Xi,k und Xi+1,k durch und geben Bildsignale ab.
  • Vom Zeitpunkt t7 bis t8 werden die Übertragungssignale TRGi+2 und TRGi+3 der Auslese-Pixel Xi+2,k und Xi+3,k auf den H-Pegel gesetzt, wird der P-Phase-Pegel der Ausgangssignalleitungen VSL0k und VSL1k invertiert und verstärkt und wird der D-Phase-Pegel ausgelesen.
  • Vom Zeitpunkt t7 bis t9 wird das Steuerungssignal φDSMP auf den H-Pegel gesetzt, um die Schalter S32 und S36 in den geschlossenen Zustand zu versetzen, während außerdem das Steuerungssignal φDAD auf den L-Pegel gesetzt wird, um die Schalter S34 und S38 in den offenen Zustand zu versetzen, wodurch veranlasst wird, dass die Kondensatoren C1 und C3 die D-Phase-Pegel der Auslese-Pixel Xi+2,k und Xi+3,k abtasten. Zur gleichen Zeit wird das Steuerungssignal φPAD auf den H-Pegel gesetzt, um die Schalter S33 und S37 in den geschlossenen Zustand zu versetzen, während außerdem das Steuerungssignal φPSMP auf den L-Pegel gesetzt wird, um die Schalter S31 und S35 in den offenen Zustand zu versetzen, wodurch veranlasst wird, dass die Kondensatoren C1 und C3 die abgetasteten P-Phase-Pegel der Auslese-Pixel Xi,k bzw. Xi+1,k ausgeben. Mit anderen Worten lässt man die AD-Umwandlungsperiode der P-Phase-Pegel der vorherigen Auslese-Pixel Xi,k und Xi+1,k mit der Abtastperiode (Einschwingperiode) der D-Phase-Pegel der Auslese-Pixel Xi+2,k und Xi+3,k überlappen. Die Analog-Digital-Umwandlungseinheiten 43 und 44 führen eine AD-Umwandlung der P-Phase-Pegel der Auslese-Pixel Xi,k und Xi+1,k durch und geben Bildsignale ab.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der vierten Ausführungsform ist es, indem man zwei oder mehr Systeme von Abtast-Halte-Schaltungen 41 und 42 pro Leitung der Ausgangssignalleitungen VSL0k und VSL1k einbezieht, möglich, sowohl ein schnelles als auch rauscharmes Auslesen zu erzielen, während die Abtast-Halte-Schaltungen 41 und 42 auch auf annähernd 1/10 der Größe verglichen mit der Konfiguration von NPL 1 gehalten werden. Man beachte, dass, obgleich die vierte Ausführungsform ein Beispiel eines Falls veranschaulicht, bei dem zwei Systeme der Abtast-Halte-Schaltungen 41 und 42 einbezogen sind, es ausreicht, zwei oder mehr Systeme von Abtast-Halte-Schaltungen zu haben. Falls beispielsweise vier oder acht Systeme von Abtast-Halte-Schaltungen konfiguriert sind, kann eine noch größere Beschleunigung erreicht werden.
  • (Fünfte Ausführungsform)
  • Wie oben beschrieben wurde, wurde ein CIS mit differentieller Verstärkung vorgeschlagen, der verglichen mit einem Sourcefolger-CIS der verwandten Technik zu einer erhöhten Verstärkung und signifikant höheren Umwandlungseffizienz imstande ist. Jedoch weist ein CIS mit differentieller Verstärkung die Probleme großer Inkonsistenzen in der Umwandlungseffizienz und eines langsamen Einschwingens sowie eines schmalen Auslesesignalbereichs auf. Diese Probleme werden vorwiegend durch Inkonsistenzen in der parasitären Kapazität zwischen dem Gate und Drain der Verstärkungstransistoren, dem Ausgangswiderstand des Auswahltransistors und des Verstärkungstransistors und der hohen Umwandlungseffizienz verursacht. Dementsprechend sieht eine fünfte Ausführungsform eine Festkörper-Bildgebungseinrichtung vor, die imstande ist, Inkonsistenzen in der Umwandlungseffizienz zu reduzieren, das Einschwingen zu beschleunigen und den Ausgangssignalbereich zu verbreitern.
  • <Konfiguration einer Festkörper-Bildgebungseinrichtung>
  • Die allgemeine Konfiguration der Festkörper-Bildgebungseinrichtung gemäß der fünften Ausführungsform ist identisch mit der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform, die in 1 veranschaulicht ist. Wie in 34 veranschaulicht ist, unterscheidet sich in einer Festkörper-Bildgebungseinrichtung gemäß der fünften Ausführungsform die Konfiguration der Pixel-Arrayeinheit 1 von der Festkörper-Bildgebungseinrichtung gemäß der ersten Ausführungsform, die in 2 veranschaulicht ist.
  • Die Pixel-Arrayeinheit 1 enthält eine Vielzahl von Pixeln Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi,k+1, Xi+1,k+1, Xi+2,k+1 und Xi+3,k+1. Die Konfiguration jedes der Pixel Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi,k+1, Xi+1,k+1, Xi+2,k+1 und Xi+3,k+1 ist grundsätzlich ähnlich der Konfiguration des in 2 veranschaulichten Pixels Xi,k. Die Sources der jeweiligen Verstärkungstransistoren der Pixel Xi,k, Xi+1,k, Xi+2,k und Xi+3,k in der k-ten Spalte und die Sources der jeweiligen Verstärkungstransistoren der Pixel Xi,k+1, X1+1,k+1, Xi+2,k+1 und Xi+3,k+1 in der (k+1)-ten Spalte sind mit einer gemeinsamen Stromzufuhrleitung VCOMk verbunden. Die Drains der jeweiligen Auswahltransistoren der Pixel Xi,k, Xi+1,k, Xi+2,k und Xi+3,k in der k-ten Spalte sind mit einer gemeinsamen Ausgangssignalleitung VSL0k verbunden. Die Drains der jeweiligen Auswahltransistoren der Pixel Xi,k+1, Xi+1,k+1, Xi+2,k+1 und Xi+3,k+1 in der 2(k+1)-ten Spalte sind mit einer Ausgangssignalleitung VSL1k verbunden.
  • Die Pixel-Arrayeinheit 1 ist mit Schaltern S41i, S41i+1, S41i+2 und S41i+3, die die Floating-Diffusionsgebiete der Pixel Xi,k, Xi+1,k, Xi+2,k und Xi+3,k in der k-ten Spalte kurzschließen, und Schaltern S42i, S42i+1, S42i+2 und S421+3, die die Floating-Diffusionsgebiete der Pixel Xi,k+1, Xi+1,k+1, Xi+2,k+1 und Xi+3,k+1 in der 2(k+1)-ten Spalte kurzschließen, in Einheiten von Pixelzellen bzw. pixelweise versehen.
  • Der Ein-Aus-Zustand der Schalter S41i und S42i in der gleichen i-ten Zeile wird durch ein Steuerungssignal FDLi gesteuert. Der Ein-Aus-Zustand der Schalter S41i+1 und S42i+1 in der gleichen (i+1)-ten Zeile wird durch ein Steuerungssignal FDLi+1 gesteuert. Der Ein-Aus-Zustand der Schalter S41i+2 und S42i+2 in der gleichen (i+2)-ten Zeile wird durch ein Steuerungssignal FDLi+2 gesteuert. Der Ein-Aus-Zustand der Schalter S41i+3 und S42i+3 in der gleichen (i+3)-ten Zeile wird durch ein Steuerungssignal FDLi+3 gesteuert.
  • In der Pixel-Arrayeinheit 1 wird das Pixel Xi,k in der i-ten Zeile der k-ten Spalte als das Referenz-Pixel ausgewählt, während das Pixel Xi,k+1 in der i-ten Zeile der (k+1)-ten Spalte als das Auslese-Pixel ausgewählt wird. Die jeweiligen Auswahltransistoren des Auslese-Pixels Xi,k+1 und des Referenz-Pixels Xi,k werden eingeschaltet. Auf der anderen Seite werden die jeweiligen Auswahltransistoren der Pixel (nicht ausgewählten Pixel) Xi+1,k, Xi+2,k, X1+3,k, Xi+1,k+1, Xi+2,k+1 und Xi+3,k+1, die nicht als Auslese-Pixel oder Referenz-Pixel ausgewählt werden, nicht eingeschaltet.
  • Der Schalter S41i zwischen dem Referenz-Pixel Xi,k in der k-ten Spalte und dem nicht ausgewählten Pixel Xi+1,k, das dem Referenz-Pixel Xi,k in der Spaltenrichtung benachbart ist, wird ausgeschaltet, was das Floating-Diffusionsgebiet des Referenz-Pixels Xi,k und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels Xi+1,k kurzschließt. Auf der anderen Seite werden die Schalter S41i+1, S41i+2 und S41i+3 zwischen den nicht ausgewählten Pixeln Xi+1,k, Xi+2,k und Xi+3,k in der k-ten Spalte eingeschaltet.
  • Der Schalter S42i zwischen dem Auslese-Pixel Xi,k+1 in der (k+1)-ten Spalte und das dem Auslese-Pixel Xi,k+1 in der Spaltenrichtung benachbarte nicht ausgewählte Pixel X1+1,k+1 wird ausgeschaltet, was das Floating-Diffusionsgebiet des Auslese-Pixels Xi,k und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels Xi+1,k+1 kurzschließt. Auf der anderen Seite werden die Schalter S42i+1, S42i+2 und S42i+3 zwischen den nicht ausgewählten Pixeln Xi+1,k+1, Xi+2,k+1 und Xi+3,k+1 in der (k+1)-ten Spalte eingeschaltet.
  • Man beachte, dass, obgleich die fünfte Ausführungsform ein Beispiel eines Falls veranschaulicht, bei dem nur die Schalter S41i und S42i ausgeschaltet werden, auch die Schalter S41i+1, S41i+2, S41i+3, S42i+1, S42i+2 und S42i+3 ausgeschaltet werden können, um zusätzliche Floating-Diffusionsgebiete zu verbinden.
  • Der Ausgangswiderstand R des Auswahltransistors und des Verstärkungstransistors in einem bestimmten Pixel wird hierin durch die folgende Formel (1) ausgedrückt. R = R VSL + R AMPTr + R SELTr
    Figure DE112020002407T5_0001
  • In der Formel (1) ist RVSL der Leitungswiderstand, ist RAMPTr der Ausgangswiderstand des Verstärkungstransistors und ist RSELTr der Ausgangswiderstand des Auswahltransistors.
  • Die Umwandlungseffizienz η wird ebenfalls durch die folgende Formel (2) ausgedrückt.
    [Math. 1] η = e C F D _ t o t a l A v + C F D _ V S L + C g d
    Figure DE112020002407T5_0002
  • In der Formel (2) ist CFD total der Gesamtbetrag der Kapazität des Floating-Diffusionsgebiets, ist Av der Durchschnittswert der Kapazität des Floating-Diffusionsgebiets, ist CFD_VSL die parasitäre Kapazität der Leitung und ist Cgd die parasitäre Kapazität zwischen dem Gate und dem Drain des Verstärkungstransistors. Die Inkonsistenzen in der parasitären Kapazität Cgd des Verstärkungstransistors sind relativ größer als die Inkonsistenzen in der parasitären Kapazität CFD_VSL der Leitung. Je höher die Umwandlungseffizienz η wird, desto enger wird auch der Signalauslesebereich.
  • Im Gegensatz dazu wird gemäß der Festkörper-Bildgebungseinrichtung gemäß der fünften Ausführungsform, indem man den Schalter S41i nutzt, um das Floating-Diffusionsgebiet des Referenz-Pixels Xi,k und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels Xi+1,k kurzzuschließen, und man außerdem den Schalter S42i nutzt, um das Floating-Diffusionsgebiet des Auslese-Pixels Xi,k und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels Xi+1,k+1 kurzzuschließen, der Gesamtbetrag der Kapazität CFD_total des Floating-Diffusionsgebiets, die in Formel (1) angegeben ist, verdoppelt und kann die Umwandlungseffizienz η verringert werden. Folglich kann der Signalauslesebereich erweitert werden.
  • Man beachte, dass in der Pixel-Arrayeinheit 1 der Festkörper-Bildgebungseinrichtung gemäß der fünften Ausführungsform die Floating-Diffusionsgebiete der Pixel Xi,k, Xi+1,k, Xi+2,k und Xi+3,k in der k-ten Spalte ohne Einbeziehen der Schalter S41i, S41i+1, S41i+2 und S41i+3, die die Floating-Diffusionsgebiete einer Vielzahl von Pixeln verbinden, die in der gleichen Spalte angeordnet sind, kurzgeschlossen werden können und die Floating-Diffusionsgebiete der Pixel Xi,k+1, Xi+1,k+1, Xi+2,k+1 und Xi+3,k+1 in der (k+1)-ten Spalte ohne Einbeziehen der Schalter S42i, S42i+1, S42i+2 und S42i+3 kurzgeschlossen werden können. Mit anderen Worten kann die Kapazität eines Floating-Diffusionsgebiets gemeinsam genutzt werden und kann die Umwandlungseffizienz verringert werden, ohne den Schaltvorgang mittels der Schalter S41i, S41i+1, S41i+2, S41i+3, S42i, S42i+1, S41i+2 und S42i+3 durchzuführen. Folglich kann der Signalauslesebereich erweitert werden.
  • <Erste Modifikation der fünften Ausführungsform>
  • Wie in 35 veranschaulicht ist, ist in einer Festkörper-Bildgebungseinrichtung gemäß einer ersten Modifikation der fünften Ausführungsform die Konfiguration der Pixel-Arrayeinheit 1 und der Spalten-Ausleseschaltungseinheit 3 identisch mit der Festkörper-Bildgebungseinrichtung gemäß der fünften Ausführungsform, die in 34 veranschaulicht ist.
  • Jedoch unterscheidet sich die Festkörper-Bildgebungseinrichtung gemäß der ersten Modifikation der fünften Ausführungsform von der Festkörper-Bildgebungseinrichtung gemäß der fünften Ausführungsform, die in 34 veranschaulicht ist, dadurch, dass der Auswahltransistor des Pixels Xi+1,k, dessen Floating-Diffusionsgebiet mit dem Floating-Diffusionsgebiet des Referenz-Pixels Xi,k kurzgeschlossen ist, eingeschaltet ist und außerdem der Auswahltransistor des Pixels Xi+1,k+1, dessen Floating-Diffusionsgebiet mit dem Floating-Diffusionsgebiet des Auslese-Pixels Xi,k+1 kurzgeschlossen ist, eingeschaltet ist.
  • Man beachte, dass, obgleich die erste Modifikation der fünften Ausführungsform ein Beispiel eines Falls veranschaulicht, in dem nur die Schalter S41i und S42i ausgeschaltet sind, die Schalter S41i+1, S41i+2, S41i+3, S42i+1, S42i+2 und S42i+3 ebenfalls ausgeschaltet werden können, um drei oder mehr Floating-Diffusionsgebiete zu verbinden. Darüber hinaus werden die Auswahltransistoren von zwei oder mehr Pixeln, deren Floating-Diffusionsgebiete mit dem Floating-Diffusionsgebiet des Referenz-Pixels Xi,k kurzgeschlossen werden, eingeschaltet sein und können außerdem die Auswahltransistoren von zwei oder mehr Pixeln, deren Floating-Diffusionsgebiete mit dem Floating-Diffusionsgebiet des Auslese-Pixels Xi,k kurzgeschlossen werden, eingeschaltet werden.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der ersten Modifikation der fünften Ausführungsform kann, indem man den Schalter S41i verwendet, um das Floating-Diffusionsgebiet des Referenz-Pixels Xi,k und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels Xi+1,k kurzzuschließen, und man zusätzlich den Schalter S42i verwendet, um das Floating-Diffusionsgebiet des Auslese-Pixels Xi,k+1 und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels Xi+1,k+1 kurzzuschließen, die Kapazität des Floating-Diffusionsgebiets erhöht werden und kann die Umwandlungseffizienz verringert werden. Folglich kann der Signalauslesebereich erweitert werden.
  • Indem man den Auswahltransistor des Pixels Xi+1,k, dessen Floating-Diffusionsgebiet mit dem Floating-Diffusionsgebiet des Referenz-Pixels Xi,k kurzgeschlossen wird, einschaltet und man außerdem den Auswahltransistor des Pixels Xi+1,k+1 einschaltet, dessen Floating-Diffusionsgebiet mit dem Floating-Diffusionsgebiet des Auslese-Pixels Xi,k+1 kurzgeschlossen ist, kann darüber hinaus ein paralleles Auslesen von mehreren (zwei) Zeilen von Auslese-Pixeln Xi,k+1 und Xi+1,k durchgeführt werden.
  • Wie in 36A veranschaulicht ist, werden in dem Fall, in dem die parasitären Kapazitäten C11 und C12 von zwei Verstärkungstransistoren parallelgeschaltet sind, falls Cgd0 als Referenzwert der parasitären Kapazitäten C11 und C12 der Verstärkungstransistoren genommen wird, die jeweiligen Werte der parasitären Kapazitäten C11 und C12 der Verstärkungstransistoren Cgd0 + ΔCgd0. Auf der anderen Seite wird, wie in 36B veranschaulicht ist, der Wert der parasitären Kapazität C13 eines einzelnen Verstärkungstransistors 2Cgd0 + √2ΔCgd0.
  • Hierin wird die Inkonsistenz ΔCgd/Cgd in der parasitären Kapazität Cgd der Verstärkungstransistoren in dem Fall, in dem ein paralleles Auslesen von N Zeilen (wobei N eine ganze Zahl gleich oder größer als 2 ist) durchgeführt wird, durch die folgende Formel (3) ausgedrückt.
    [Math. 2] Δ C g d C g d = N Δ C g d 0 N C g d 0 = Δ C d g 0 N C g d 0
    Figure DE112020002407T5_0003
  • Mit anderen Worten wird, indem ein paralleles Auslesen von N Zeilen durchgeführt wird, die Inkonsistenz ΔCgd/Cgd in der parasitären Kapazität Cgd zwischen dem Gate und dem Drain mit 1/√N multipliziert und wird die Inkonsistenz in der Umwandlungseffizienz η reduziert.
  • In dem Fall, in dem ein paralleles Auslesen von N Zeilen durchgeführt wird, wird ebenfalls der Ausgangswiderstand R des Auswahltransistors und des Verstärkungstransistors durch die folgende Formel (4) ausgedrückt. R = R VSL + 1 / N ( R AMPTr + R SELTr )
    Figure DE112020002407T5_0004
  • Mit anderen Worten werden in dem Fall eines parallelen Auslesens von N Zeilen verglichen mit dem Fall, in dem das in Formel (4) angegebene parallele Auslesen nicht durchgeführt wird, der Ausgangswiderstand RAMPTr des Verstärkungstransistors und der Ausgangswiderstand RSELTr des Auswahltransistors mit 1/N multipliziert und wird die Auslesegeschwindigkeit verbessert.
  • Auch ist der Fotodiodenflächenverlust aufgrund der Addition der Schalter S41i und S41i+1 geringer als der Fotodiodenflächenverlust im Fall einer Verdoppelung der Gate-Breite des Verstärkungstransistors.
  • <Zweite Modifikation der fünften Ausführungsform>
  • Wie in 37 veranschaulicht ist, ist in einer Festkörper-Bildgebungseinrichtung gemäß einer zweiten Modifikation der fünften Ausführungsform die Konfiguration der Pixel-Arrayeinheit 1 und der Spalten-Ausleseschaltungseinheit 3 identisch mit der Festkörper-Bildgebungseinrichtung gemäß der ersten Modifikation der fünften Ausführungsform, die in 35 veranschaulicht ist.
  • Jedoch unterscheidet sich die Festkörper-Bildgebungseinrichtung gemäß der zweiten Modifikation der fünften Ausführungsform von der Festkörper-Bildgebungseinrichtung gemäß der ersten Modifikation der fünften Ausführungsform, die in 35 veranschaulicht ist, dadurch, dass in der Pixel-Arrayeinheit 1 die Anzahl an Kurzschlüssen der Floating-Diffusionsgebiete der Pixel Xi,k, Xi+1,k, Xi+2,k, Xi,k+1, Xi+1,k+1 und Xi+2,k+1 durch die Schalter S41i, S41i+1, S42i und S42i+1 auf drei erhöht ist. Die Schalter S41i und S41i+1 werden ausgeschaltet, was die Floating-Diffusionsgebiete des Referenz-Pixels Xi,k und der Pixel Xi+1,k und Xi+2,k kurzschließt, die dem Referenz-Pixel Xi,k in der k-ten Spalte benachbart sind. Auch werden die Schalter S42i und S42i+1 ausgeschaltet, was die Floating-Diffusionsgebiete des Auslese-Pixels Xi,k+1 und der Pixel Xi+1,k+1 und Xi+2,k+1 kurzschließt, die dem Auslese-Pixel Xi,k+1 in der 2(k+1)-ten Spalte benachbart sind. Man beachte, dass die Schalter S41i+2, S41i+3, S42i+2 und S42i+3 ebenfalls ausgeschaltet werden können, um die Anzahl an Kurzschlüssen der Floating-Diffusionsgebiete der Pixel Xi,k, Xi+1,k, Xi+2,k Xi+3,k, Xi,k+1, Xi+1,k+1, Xi+2,k+1 und Xi+3,k+1 auf vier oder mehr zu erhöhen.
  • Außerdem werden auch die jeweiligen Auswahltransistoren der Pixel Xi+1,k und Xi+2,k, die dem Referenz-Pixel Xi,k benachbart sind, eingeschaltet, während außerdem die jeweiligen Auswahltransistoren der Pixel Xi+1,k+1 und Xi+2,k+1, die dem Auslese-Pixel Xi,k+1 benachbart sind, ebenfalls eingeschaltet werden. Der Rest der Konfiguration der Festkörper-Bildgebungseinrichtung gemäß der zweiten Modifikation der fünften Ausführungsform ist ähnlich der Festkörper-Bildgebungseinrichtung gemäß der ersten Modifikation der fünften Ausführungsform, die in 35 veranschaulicht ist, und daher wird eine wiederholte Beschreibung unterlassen.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der zweiten Modifikation der fünften Ausführungsform kann, indem man die Anzahl an Kurzschlüssen der Floating-Diffusionsgebiete der Pixel Xi,k, Xi+1,k, Xi+2,k, Xi,k+1, Xi+1,k+1 und Xi+2,k+1 durch die Schalter S41i, S41i+1, S42i und S42i+1 auf drei oder mehr erhöht, die Kapazität des Floating-Diffusionsgebiets weiter erhöht werden und kann die Umwandlungseffizienz weiter verringert werden. Infolgedessen kann der Signalauslesebereich weiter erweitert werden.
  • <Dritte Modifikation der fünften Ausführungsform>
  • Wie in 35 veranschaulicht ist, ist eine Festkörper-Bildgebungseinrichtung gemäß einer dritten Modifikation der fünften Ausführungsform in einem Punkt identisch mit der Festkörper-Bildgebungseinrichtung gemäß der fünften Ausführungsform, die in 34 veranschaulicht ist, nämlich dass die Pixel-Arrayeinheit 1 eine Vielzahl von Pixeln Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi+4,k und Xi+5,k enthält und zusätzlich Schalter S41i, S41i+1, S41i+2, S41i+3, S41i+4 und S41i+5 enthält.
  • Jedoch unterscheidet sich die Festkörper-Bildgebungseinrichtung gemäß der dritten Modifikation der fünften Ausführungsform von der Festkörper-Bildgebungseinrichtung gemäß der fünften Ausführungsform, die in 35 veranschaulicht ist, dadurch, dass in der gleichen k-ten Spalte die Pixel Xi,k und Xi+2,k als Auslese-Pixel ausgewählt werden, während das Pixel Xi+4,k als das Referenz-Pixel ausgewählt wird.
  • Das Auslese-Pixel Xi,k und das nicht ausgewählte Pixel Xi+1,k teilen sich eine Rücksetzeingangsleitung VRD1k, VSL1k und VCOMk. Das Auslese-Pixel Xi+2,k und das nicht ausgewählte Pixel Xi+3,k teilen sich eine Rücksetzeingangsleitung VRD2k, VSL2k und VCOMk. Das Referenz-Pixel Xi+4,k und das nicht ausgewählte Pixel Xi+5,k teilen sich eine Rücksetzeingangsleitung VRD0k, VSL0k und VCOMk.
  • Der Schalter S41i wird ausgeschaltet, was das Floating-Diffusionsgebiet des Auslese-Pixels Xi,k und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels Xi+1,k kurzschließt. Der Schalter S41i+2 wird ausgeschaltet, was das Floating-Diffusionsgebiet des Auslese-Pixels Xi+2,k und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels Xi+3,k kurzschließt. Der Schalter S41i+4 wird ausgeschaltet, was das Floating-Diffusionsgebiet des Auslese-Pixels Xi+4,k und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels Xi+5,k kurzschließt. Der Rest der Konfiguration der Festkörper-Bildgebungseinrichtung gemäß der dritten Modifikation der fünften Ausführungsform ist ähnlich der Festkörper-Bildgebungseinrichtung gemäß der fünften Ausführungsform, die in 34 veranschaulicht ist, und daher wird eine wiederholte Beschreibung unterlassen.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der dritten Modifikation der fünften Ausführungsform kann in der gleichen k-ten Spalte selbst in dem Fall, in dem die Pixel Xi,k und Xi+2,k als die Auslese-Pixel ausgewählt werden und das Pixel Xi+4,k als das Referenz-Pixel ausgewählt wird, indem der Schalter S41i+4 genutzt wird, um das Floating-Diffusionsgebiet des Referenz-Pixels Xi+4,k und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels Xi+5,k kurzzuschließen, der Schalter S41i genutzt wird, um das Floating-Diffusionsgebiet des Auslese-Pixels Xi,k und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels Xi+1,k kurzzuschließen, und der Schalter S41i+2 genutzt wird, um das Floating-Diffusionsgebiet des Auslese-Pixels X1+2,k und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels Xi+3,k kurzzuschließen, die Kapazität des Floating-Diffusionsgebiets erhöht werden und kann die Umwandlungseffizienz verringert werden. Folglich kann der Signalauslesebereich erweitert werden.
  • <Vierte Modifikation der fünften Ausführungsform>
  • Wie in 39 veranschaulicht ist, ist eine Festkörper-Bildgebungseinrichtung gemäß einer vierten Modifikation der fünften Ausführungsform in einem Punkt identisch mit der Festkörper-Bildgebungseinrichtung gemäß der dritten Modifikation der fünften Ausführungsform, die in 38 veranschaulicht ist, nämlich dass die Pixel-Arrayeinheit 1 eine Vielzahl von Pixeln Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi+4,k und Xi+5,k enthält und zusätzlich Schalter S41i, S41i+1, S41i+2, S41i+3, S41i+4 und S41i+5 enthält.
  • Jedoch unterscheidet sich die Festkörper-Bildgebungseinrichtung gemäß der vierten Modifikation der fünften Ausführungsform von der Festkörper-Bildgebungseinrichtung gemäß der dritten Modifikation der fünften Ausführungsform, die in 38 veranschaulicht ist, dadurch, dass die Schalter S41i, S41i+1, S41i+2, S41i+3, S41i+4 und S41i+5 die Floating-Diffusionsgebiete der Pixel Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi+4,k und Xi+5,k verbinden, die in der gleichen Spalte nicht benachbart sind.
  • In der gleichen k-ten Spalte wird das Pixel Xi,k als das Referenz-Pixel ausgewählt, während die Pixel Xi+1,k und Xi+2,k als Auslese-Pixel ausgewählt werden. Der Schalter S41i ist zwischen das Floating-Diffusionsgebiet des Referenz-Pixels Xi,k und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels Xi+3,k geschaltet und ist auch mit dem Schalter S41i+3 verbunden. Der Schalter S41i+1 ist zwischen das Floating-Diffusionsgebiet des Auslese-Pixels Xi+1,k und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels Xi+4,k geschaltet und ist auch mit dem Schalter S41i+4 verbunden. Der Schalter S41i+2 ist zwischen das Floating-Diffusionsgebiet des Auslese-Pixels Xi+2,k und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels Xi+5,k geschaltet und ist auch mit dem Schalter S41i+5 verbunden. Der Rest der Konfiguration der Festkörper-Bildgebungseinrichtung gemäß der vierten Modifikation der fünften Ausführungsform ist ähnlich der Festkörper-Bildgebungseinrichtung gemäß der dritten Modifikation der fünften Ausführungsform, die in 38 veranschaulicht ist, und daher wird eine detaillierte Beschreibung unterlassen.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der vierten Modifikation der fünften Ausführungsform kann selbst in dem Fall, in dem die Schalter S41i, S41i+1, S41i+2, S41i+3, S41i+4 und S41i+5 die Floating-Diffusionsgebiete der Pixel Xi,k, Xi+1,k, Xi+2,k, Xi+3,k, Xi+4,k und Xi+5,k verbinden, die voneinander beabstandet und in der gleichen Spalte nicht benachbart sind, die Kapazität des Floating-Diffusionsgebiets erhöht werden und kann die Umwandlungseffizienz verringert werden. Folglich kann der Signalauslesebereich erweitert werden.
  • <Fünfte Modifikation der fünften Ausführungsform>
  • Wie in 40 veranschaulicht ist, ist eine Festkörper-Bildgebungseinrichtung gemäß einer fünften Modifikation der fünften Ausführungsform in einem Punkt identisch mit der Festkörper-Bildgebungseinrichtung gemäß der fünften Ausführungsform, die in 34 veranschaulicht ist, nämlich dass die Pixel-Arrayeinheit 1 eine Vielzahl von Pixeln Xi,k, Xi+1,k, Xi+2,k und Xi+3,k enthält und zusätzlich Schalter S41i, S41i+1, S41i+2 und S41i+3 enthält.
  • Wie in 40 veranschaulicht ist, unterscheidet sich jedoch die Festkörper-Bildgebungseinrichtung gemäß der fünften Modifikation der fünften Ausführungsform von der Festkörper-Bildgebungseinrichtung gemäß der fünften Ausführungsform, die in 34 veranschaulicht ist, dadurch, dass die Pixel-Arrayeinheit 1 das vom Auslese-Pixel-Gebiet 1a separat festgelegte Referenz-Pixel-Gebiet 1b enthält. Das Referenz-Pixel-Gebiet 1b ist in der Zeile, die am Rand der Pixel-Arrayeinheit 1 positioniert ist, oder mit anderen Worten auf der Seite der Pixel-Arrayeinheit 1, die der Spalten-Ausleseschaltungseinheit 3 am nächsten liegt, angeordnet.
  • Unter den Pixeln Xi,k, Xi+1,k, Xi+2,k und Xi+3,k, die in dem Auslese-Pixel-Gebiet 1a enthalten sind, werden die Pixel Xi,k und Xi+2,k als Auslese-Pixel ausgewählt, während die Pixel Xi+1,k und Xi+3,k nicht ausgewählte Pixel sind. Die Pixel-Arrayeinheit 1 enthält Schalter S41i, S41i+1, S41i+2 und S41i+3, die die jeweiligen Floating-Diffusionsgebiete der Auslese-Pixel Xi,k und Xi+2,k sowie der nicht ausgewählten Pixel Xi+1,k und Xi+3,k im Auslese-Pixel-Gebiet 1a verbinden. Der Schalter S41i wird ausgeschaltet, was das Floating-Diffusionsgebiet des Auslese-Pixels Xi,k und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels Xi+1,k verbindet. Der Schalter S41i+2 wird ausgeschaltet, was das Floating-Diffusionsgebiet des Auslese-Pixels Xi+2,k und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels Xi+3,k verbindet.
  • Das Referenz-Pixel-Gebiet 1b enthält eine Vielzahl von Pixeln XR,k und XR+1,k, die in der R-ten und (R+1)-ten Zeile angeordnet sind. Man beachte, dass das Referenz-Pixel-Gebiet 1b auch eine Vielzahl von in drei oder mehr Zeilen angeordneten Pixeln enthalten kann. Von den im Referenz-Pixel-Gebiet 1b enthaltenen Pixeln XR,k und XR+1,k wird das Pixel XR,k in der R-ten Zeile als das Referenz-Pixel ausgewählt und ist das Pixel XR+1,k ein nicht ausgewähltes Pixel.
  • Die Pixel-Arrayeinheit 1 enthält Schalter S41R und S41R+1, die die jeweiligen Floating-Diffusionsgebiete des Referenz-Pixels XR,k und des nicht ausgewählten Pixels XR+1,k des Referenz-Pixel-Gebiets 1b verbinden. Der Schalter S41R wird ausgeschaltet, was das Floating-Diffusionsgebiet des Referenz-Pixels XR,k und das Floating-Diffusionsgebiet des nicht ausgewählten Pixels XR+1,k verbindet. Der Rest der Konfiguration der Festkörper-Bildgebungseinrichtung gemäß der fünften Modifikation der fünften Ausführungsform ist ähnlich der Festkörper-Bildgebungseinrichtung gemäß der fünften Ausführungsform, die in 34 veranschaulicht ist, und daher wird eine wiederholte Beschreibung unterlassen.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der fünften Modifikation der fünften Ausführungsform sind in dem Fall, in dem die Pixel-Arrayeinheit 1 das in einer spezifischen Zeile separat vom Auslese-Pixel-Gebiet 1a festgelegte Referenz-Pixel-Gebiet 1b enthält, die jeweiligen Floating-Diffusionsgebiete des Referenz-Pixels XR,k und des nicht ausgewählten Pixels XR+1,k im Referenz-Pixel-Gebiet 1b durch die Schalter S41R und S41R+1 verbunden. Aus diesem Grund kann die Kapazität des Floating-Diffusionsgebiets erhöht werden und kann die Umwandlungseffizienz verringert werden. Folglich kann der Signalauslesebereich erweitert werden.
  • <Sechste Modifikation der fünften Ausführungsform>
  • Wie in 41 veranschaulicht ist, ist eine Festkörper-Bildgebungseinrichtung gemäß einer sechsten Modifikation der fünften Ausführungsform in einem Punkt identisch mit der Festkörper-Bildgebungseinrichtung gemäß der fünften Modifikation der fünften Ausführungsform, die in 40 veranschaulicht ist, nämlich dass die Pixel-Arrayeinheit 1 das Auslese-Pixel-Gebiet 1a und das Referenz-Pixel-Gebiet 1b enthält und zusätzlich Schalter S41i, S41i+1, S41i+2, S41i+3 und Schalter S41R und S41R+1 enthält.
  • Jedoch unterscheidet sich die Festkörper-Bildgebungseinrichtung gemäß der sechsten Modifikation der fünften Ausführungsform von der Festkörper-Bildgebungseinrichtung gemäß der vierten Modifikation der fünften Ausführungsform, die in 40 veranschaulicht ist, dadurch, dass der Auswahltransistor des nicht ausgewählten Pixels XR+1,k, dessen Floating-Diffusionsgebiet mit dem Floating-Diffusionsgebiet des Referenz-Pixels XR,k verbunden ist, eingeschaltet ist und außerdem die jeweiligen Auswahltransistoren der Pixel Xi+1,k und X1+3,k, deren Floating-Diffusionsgebiete mit den Floating-Diffusionsgebieten der Auslese-Pixel Xi,k und Xi+2,k verbunden sind, eingeschaltet sind. Der Rest der Konfiguration der Festkörper-Bildgebungseinrichtung gemäß der sechsten Modifikation der fünften Ausführungsform ist ähnlich der Festkörper-Bildgebungseinrichtung gemäß der fünften Modifikation der fünften Ausführungsform, die in 40 veranschaulicht ist, und daher wird eine wiederholte Beschreibung unterlassen.
  • Gemäß der Festkörper-Bildgebungseinrichtung gemäß der sechsten Modifikation der fünften Ausführungsform kann, indem man den Auswahltransistor des nicht ausgewählten Pixels XR+1,k einschaltet, dessen Floating-Diffusionsgebiet mit dem Floating-Diffusionsgebiet des Referenz-Pixels XR,k verbunden ist, und man außerdem die jeweiligen Auswahltransistoren der Pixel Xi+1,k und Xi+3,k einschaltet, deren Floating-Diffusionsgebiete mit den Floating-Diffusionsgebieten der Auslese-Pixel Xi,k und Xi+2,k verbunden sind, ein paralleles Auslesen aus mehreren (zwei) Zeilen durchgeführt werden.
  • (Sechste Ausführungsform)
  • Ein Beispiel einer Anwendung der Festkörper-Bildgebungseinrichtung gemäß den ersten bis fünften Ausführungsformen wird als sechste Ausführungsform beschrieben.
  • <Beispiel einer Verwendung für einen von vorne beleuchteten CIS>
  • 42 veranschaulicht ein Beispiel einer Verwendung der Festkörper-Bildgebungseinrichtung gemäß den ersten bis fünften Ausführungsformen für einen von vorne beleuchteten CIS. Wie in 42 veranschaulicht ist, enthält der von vorne beleuchtete CIS die Vielzahl von Pixeln Xi,k, Xi+1,k und Xi+2,k der Festkörper-Bildgebungseinrichtung gemäß den ersten bis fünften Ausführungsformen.
  • In jedem der Vielzahl von Pixeln Xi,k, Xi+1,k und Xi+2,k ist eine einen p-n-Übergang enthaltende Fotodiode 92 in einem oberen Teil eines Substrats 91 wie etwa Silizium (Si) angeordnet. Ein Pixel-Transistor 93 ist oberhalb der Fotodiode 92 vorgesehen. Der Pixel-Transistor 93 ist ein Beispiel des Übertragungstransistors, des Rücksetztransistors, des Verstärkungstransistors und des Auswahltransistors. Oberhalb der Fotodiode 92 sind Verbindungsschichten 95, 96 und 97 mit einer Isolierschicht 94 dazwischen vorgesehen. Auf der Oberseite der Verbindungsschichten 95, 96 und 97 sind ein Farbfilter 98 und eine On-Chip-Linse (OCL) 99 angeordnet.
  • <Beispiel einer Verwendung für einen rückseitig beleuchteten CIS>
  • 43 veranschaulicht ein Beispiel einer Verwendung der Festkörper-Bildgebungseinrichtung gemäß den ersten bis fünften Ausführungsformen für einen rückseitig beleuchteten CIS. Wie in 43 veranschaulicht ist, enthält der rückseitig beleuchtete CIS die Vielzahl von Pixeln Xi,k, Xi+1,k und Xi+2,k der Festkörper-Bildgebungseinrichtung gemäß den ersten bis fünften Ausführungsformen.
  • In jedem der Vielzahl von Pixeln Xi,k, Xi+1,k und Xi+2,k auf der Oberseite eines Substrats 91 wie etwa Silizium (Si) sind Verbindungsschichten 95, 96 und 97 mit einer Isolierschicht 94 dazwischen angeordnet. Ein Pixel-Transistor 93 ist in einem oberen Teil der Verbindungsschichten 95, 96 und 97 angeordnet. Der Pixel-Transistor 93 ist ein Beispiel des Übertragungstransistors, des Rücksetztransistors, des Verstärkungstransistors und des Auswahltransistors. Oberhalb der Verbindungsschichten 95, 96 und 97 ist eine einen p-n-Übergang enthaltende Fotodiode 92 angeordnet. Oberhalb der Fotodiode 92 sind ein Farbfilter 98 und eine On-Chip-Linse (OCL) 99 vorgesehen.
  • 44 veranschaulicht ein Beispiel einer Verwendung der Festkörper-Bildgebungseinrichtung gemäß den ersten bis fünften Ausführungsformen für einen rückseitig beleuchteten CIS. Der in 44 veranschaulichte rückseitig beleuchtete CIS enthält ein erstes Substrat 101 und ein zweites Substrat 102 in gestapelter Konfiguration. Das erste Substrat 101 ist ein Trägersubstrat. Eine Pixel-Arrayeinheit 1 und eine periphere Schaltung 103 sind auf dem zweiten Substrat 102 vorgesehen. Die periphere Schaltung 103 enthält Spalten-Ausleseschaltungseinheiten 3a und 3b sowie Spalten-Signalverarbeitungseinheiten 4a und 4b.
  • 45 veranschaulicht ein Beispiel einer Anwendung der Festkörper-Bildgebungseinrichtung gemäß den ersten bis fünften Ausführungsformen für einen rückseitig beleuchteten CIS. Der in 45 veranschaulichte, rückseitig beleuchtete CIS enthält ein erstes Substrat 101 und ein zweites Substrat 102 in gestapelter Konfiguration. Auf dem ersten Substrat 101 ist eine periphere Schaltung 103 vorgesehen. Die periphere Schaltung enthält Spalten-Ausleseschaltungseinheiten 3a und 3b sowie Spalten-Signalverarbeitungseinheiten 4a und 4b. Auf dem zweiten Substrat 102 ist eine Pixel-Arrayeinheit 1 angeordnet.
  • <Beispiel einer Verwendung für eine elektronische Vorrichtung>
  • Die Festkörper-Bildgebungseinrichtung gemäß den ersten bis fünften Ausführungsformen kann für eine elektronische Vorrichtung einer beliebigen Art, die mit einer Bildgebungsfunktion versehen ist, wie etwa beispielsweise ein Kamerasystem wie eine Digitalbildkamera oder eine Video-Kamera oder ein Mobiltelefon, das eine Bildgebungsfunktion enthält, verwendet werden. Die in 46 veranschaulichte elektronische Vorrichtung ist beispielsweise eine Video-Kamera, die imstande ist, beispielsweise Standbilder oder Bewegtbilder aufzunehmen, und enthält eine Festkörper-Bildgebungseinrichtung 200, ein optisches System 201, eine Blendeneinrichtung 202, eine Ansteuereinheit 204, die die Festkörper-Bildgebungseinrichtung 200 und die Blendeneinrichtung 202 ansteuert, und eine Signalverarbeitungseinheit 203.
  • Die Festkörper-Bildgebungseinrichtung gemäß den ersten bis fünften Ausführungsformen ist als Festkörper-Bildgebungseinrichtung 200 verwendbar. Das optische System 201 führt Abbildungslicht von einem Objekt (einfallendes Licht) zur Pixel-Arrayeinheit 1 der Festkörper-Bildgebungseinrichtung 200. Das optische System 201 kann eine Vielzahl optischer Linsen umfassen. Die Blendeneinrichtung 202 steuert die Perioden, in denen Licht auf die Festkörper-Bildgebungseinrichtung 200 gestrahlt oder von ihr abgehalten wird. Die Ansteuereinheit 204 steuert einen Übertragungsbetrieb der Festkörper-Bildgebungseinrichtung 200 und einen Blendenbetrieb der Blendeneinrichtung 202. Die Signalverarbeitungseinheit 203 führt verschiedene Arten einer Signalverarbeitung an einem von der Festkörper-Bildgebungseinrichtung 200 abgegebenen Signal durch. Das verarbeitete Bildsignal wird in einem Speichermedium wie etwa einem Speicher gespeichert oder an einen Monitor oder dergleichen abgegeben.
  • (Andere Ausführungsformen)
  • Wie oben angegeben wird die vorliegende Technologie durch die ersten bis sechsten Ausführungsformen beschrieben; es sollten aber die Feststellungen und Zeichnungen, die einen Teil dieser Offenbarung bilden, nicht als die vorliegende Technologie beschränkend verstanden werden. Falls man den Kern des technischen Inhalts, der durch die vorhergehenden Ausführungsformen offenbart wurde, verstanden hat, ist es für den Fachmann klar, dass eine Vielzahl von Ersatzausführungsformen, Beispielen und angewandten Technologien in der vorliegenden Technologie einbezogen werden können. Darüber hinaus schließt die vorliegende Technologie offensichtlich verschiedene Ausführungsformen und dergleichen ein, die hier nicht beschrieben wurden, wie etwa Konfigurationen, die jede der in den vorhergehenden Ausführungsformen beschriebene Konfigurationen beliebig verwenden. Folglich soll der technische Umfang der vorliegenden Technologie nur durch die die Technologie spezifizierenden Sachverhalte, wie sie in den Ansprüchen dargelegt sind, bestimmt sein, welche sich aus der obigen beispielhaften Beschreibung ergeben.
  • Außerdem können die in den ersten bis sechsten Ausführungsformen und ihren Modifikationen jeweils offenbarten Konfigurationen innerhalb eines Bereichs, der keine Inkonsistenz bzw. keinen Widerspruch erzeugt, geeignet kombiniert werden. Beispielsweise können durch eine Vielzahl verschiedener Ausführungsformen jeweils offenbarte Konfigurationen kombiniert werden und können durch eine Vielzahl verschiedener Modifikationen der gleichen Ausführungsform jeweils offenbarte Konfigurationen kombiniert werden.
  • Ferner kann die folgende Technologie die folgende Konfiguration umfassen.
    • (1) Eine Festkörper-Bildgebungseinrichtung, aufweisend:
      • eine Pixel-Arrayeinheit, die eine Vielzahl von Pixeln enthält, die in einer Matrix aus Zeilen und Spalten angeordnet sind; und
      • eine periphere Schaltung, die in einer Peripherie der Pixel-Arrayeinheit angeordnet ist, worin
      • jedes der Pixel ein Floating-Diffusionsgebiet, einen Rücksetztransistor, einen Verstärkungstransistor und einen Auswahltransistor enthält,
      • ein Auslese-Pixel und ein Referenz-Pixel unter den Pixeln einen Differenzverstärker bilden,
      • das Referenz-Pixel mehrfach in einer gleichen Zeile, einer gleichen Spalte oder einer benachbarten Spalte angeordnet ist und
      • die mehreren Referenz-Pixel zumindest eine referenzseitige Rücksetzeingangsleitung, die mit einem Drain oder einer Source des Rücksetztransistors verbunden ist, eine referenzseitige Ausgangssignalleitung, die mit einem Drain des Auswahltransistors verbunden ist, und eine Stromzufuhrleitung gemeinsam nutzen, die mit einer Source des Verstärkungstransistors verbunden ist.
    • (2) Die Festkörper-Bildgebungseinrichtung gemäß (1), worin das Auslese-Pixel mehrfach in einer gleichen Zeile, einer gleichen Spalte oder einer benachbarten Spalte angeordnet ist und die mehreren Auslese-Pixel gemeinsam eine ausleseseitige Rücksetzeingangsleitung nutzen, die mit einem Drain oder einer Source des Rücksetztransistors verbunden ist.
    • (3) Die Festkörper-Bildgebungseinrichtung gemäß (1) oder (2), worin das Auslese-Pixel mehrfach und gleichzeitig ausgewählt wird, die periphere Schaltung ferner Schalter enthält, die eine ausleseseitige Rücksetzeingangsleitung, die mit einem Drain oder einer Source des Rücksetztransistors verbunden ist, und eine ausleseseitige Ausgangssignalleitung, die mit einem Drain des Auswahltransistors verbunden ist, für jedes der gleichzeitig ausgewählten Auslese-Pixel kurzschließen, und die gleichzeitig ausgewählten Auslese-Pixel sukzessiv zurückgesetzt werden.
    • (4) Die Festkörper-Bildgebungseinrichtung gemäß (3), worin ein Rücksetzpegel eines der gleichzeitig ausgewählten Auslese-Pixel ausgelesen wird, während gleichzeitig ein Signalpegel eines anderen der gleichzeitig ausgewählten Auslese-Pixel ausgelesen wird.
    • (5) Die Festkörper-Bildgebungseinrichtung gemäß einem von (1) bis (4), worin eine Source des Rücksetztransistors des Referenz-Pixels mit dem Floating-Diffusionsgebiet des Referenz-Pixels verbunden ist, ein Drain des Rücksetztransistors des Referenz-Pixels mit der referenzseitigen Rücksetzeingangsleitung verbunden ist, eine Source des Rücksetztransistors des Auslese-Pixels mit dem Floating-Diffusionsgebiet des Auslese-Pixels verbunden ist, ein Drain des Rücksetztransistors des Auslese-Pixels mit einer Ausgangssignalleitung verbunden ist und das Referenz-Pixel an einer spezifischen Zeile der Pixel-Arrayeinheit festgelegt ist.
    • (6) Die Festkörper-Bildgebungseinrichtung gemäß (5), worin das Floating-Diffusionsgebiet des Referenz-Pixels eine Rücksetzspannung von der referenzseitigen Rücksetzeingangsleitung bereitstellt und das Floating-Diffusionsgebiet des Auslese-Pixels eine Rücksetzspannung bereitstellt, indem das Floating-Diffusionsgebiet und die ausleseseitige Ausgangssignalleitung über den Rücksetztransistors verbunden werden, um eine Schleife mit negativer Rückkopplung zu bilden.
    • (7) Die Festkörper-Bildgebungseinrichtung gemäß einem von (1) bis (6), worin die periphere Schaltung eine Schalteinheit enthält, die einen Arbeitspunkt des Verstärkungstransistors der Pixel zwischen einem Sourcefolger-Auslesen und einem Auslesen mit differentieller Verstärkung umschaltet und die Schalteinheit einen Schalter enthält, der die ausleseseitige Ausgangssignalleitung mit einem Stromversorgungspotential während des Sourcefolger-Auslesens kurzschließt.
    • (8) Die Festkörper-Bildgebungseinrichtung gemäß (7), worin das Referenz-Pixel ferner einen anderen Rücksetztransistor mit einer Source, die mit dem Floating-Diffusionsgebiet des Referenz-Pixels verbunden ist, und einem Drain, der mit der Stromzufuhrleitung verbunden ist, enthält.
    • (9) Die Festkörper-Bildgebungseinrichtung gemäß einem von (1) bis (8), worin die in einer gleichen Zeile oder einer gleichen Spalte einander benachbarten Pixel eine Source-Diffusionsschicht des Verstärkungstransistors gemeinsam nutzen.
    • (10) Die Festkörper-Bildgebungseinrichtung gemäß einem von (1) bis (9), worin die in einer gleichen Zeile oder einer gleichen Spalte einander benachbarten Pixel eine Drain-Diffusionsschicht des Rücksetztransistors gemeinsam nutzen.
    • (11) Die Festkörper-Bildgebungseinrichtung gemäß (9) oder (10), worin in den in einer gleichen Zeile oder einer gleichen Spalte einander benachbarten Pixeln eine Anordnung des Floating-Diffusionsgebiets, des Rücksetztransistors, des Verstärkungstransistors und des Auswahltransistor Liniensymmetrie aufweist.
    • (12) Die Festkörper-Bildgebungseinrichtung gemäß einem von (1) bis (7), worin in der Pixel-Arrayeinheit die Floating-Diffusionsgebiete der Vielzahl von Pixeln, die in einer gleichen Zeile oder einer gleichen Spalte angeordnet sind, verbunden sind.
    • (13) Die Festkörper-Bildgebungseinrichtung gemäß einem von (1) bis (8), worin die Pixel-Arrayeinheit ferner einen Schalter enthält, der die Floating-Diffusionsgebiete der Vielzahl von in einer gleichen Zeile oder einer gleichen Spalte angeordneten Pixeln verbindet.
    • (14) Die Festkörper-Bildgebungseinrichtung gemäß (13), worin die Pixel, deren Floating-Diffusionsgebiete durch den Schalter verbunden sind, eine mit Drains der Auswahltransistoren der Pixel verbundene Ausgangssignalleitung gemeinsam nutzen.
    • (15) Die Festkörper-Bildgebungseinrichtung gemäß (13) oder (14), worin die Auswahltransistoren der Pixel, deren Floating-Diffusionsgebiete durch den Schalter verbunden sind, gleichzeitig eingeschaltet werden.
    • (16) Die Festkörper-Bildgebungseinrichtung gemäß einem von (1) bis (15), worin die periphere Schaltung zwei oder mehr Systeme von Abtast-Halte-Schaltungen enthält, die mit einer gemeinsamen ausleseseitigen Ausgangssignalleitung verbunden sind, die mit einem Drain des Auswahltransistors von jedem einer Vielzahl der Auslese-Pixel verbunden ist.
    • (17) Eine Festkörper-Bildgebungseinrichtung, aufweisend:
      • eine Pixel-Arrayeinheit, die eine Vielzahl von Pixeln enthält,
      • die in einer Matrix aus Zeilen und Spalten angeordnet sind; und
      • eine periphere Schaltung, die in einer Peripherie der Pixel-Arrayeinheit angeordnet ist, worin
      • jedes der Pixel ein Floating-Diffusionsgebiet, einen Rücksetztransistor, einen Verstärkungstransistor und einen Auswahltransistor enthält,
      • ein Auslese-Pixel und ein Referenz-Pixel unter den Pixeln einen Differenzverstärker bilden,
      • eine Source des Rücksetztransistors des Referenz-Pixels mit dem Floating-Diffusionsgebiet des Referenz-Pixels verbunden ist,
      • ein Drain des Rücksetztransistors des Referenz-Pixels mit einer Rücksetzeingangsleitung verbunden ist,
      • eine Source des Rücksetztransistors des Auslese-Pixels mit dem Floating-Diffusionsgebiet des Auslese-Pixels verbunden ist,
      • ein Drain des Rücksetztransistors des Auslese-Pixels mit einer Ausgangssignalleitung verbunden ist und
      • das Referenz-Pixel an einer spezifischen Zeile der Pixel-Arrayeinheit festgelegt ist.
    • (18) Eine elektronische Vorrichtung, aufweisend:
      • eine Festkörper-Bildgebungseinrichtung, die eine Pixel-Arrayeinheit enthält, die eine Vielzahl von in einer Matrix aus Zeilen und Spalten angeordneten Pixeln und eine in einer Peripherie der Pixel-Arrayeinheit angeordnete periphere Schaltung enthält; und
      • eine Signalverarbeitungsschaltung, die ein Bildsignal von der Festkörper-Bildgebungseinrichtung verarbeitet, worin
      • jedes der Pixel ein Floating-Diffusionsgebiet, einen Rücksetztransistor, einen Verstärkungstransistor und einen Auswahltransistor enthält,
      • ein Auslese-Pixel und ein Referenz-Pixel unter den Pixeln einen Differenzverstärker bilden,
      • das Referenz-Pixel mehrfach in einer gleichen Zeile, einer gleichen Spalte oder einer benachbarten Spalte angeordnet ist und
      • die mehreren Referenz-Pixel zumindest eine referenzseitige Rücksetzeingangsleitung, die mit einem Drain oder einer Source des Rücksetztransistors verbunden ist, eine referenzseitige Ausgangssignalleitung, die mit einem Drain des Auswahltransistors verbunden ist, und eine Stromzufuhrleitung gemeinsam nutzen, die mit einer Source des Verstärkungstransistors verbunden ist.
    • (19) Eine elektronische Vorrichtung, aufweisend:
      • eine Festkörper-Bildgebungseinrichtung, die eine Pixel-Arrayeinheit enthält, die eine Vielzahl von in einer Matrix aus Zeilen und Spalten angeordneten Pixeln und eine in einer Peripherie der Pixel-Arrayeinheit angeordnete periphere Schaltung enthält; und
      • eine Signalverarbeitungsschaltung, die ein Bildsignal von der Festkörper-Bildgebungseinrichtung verarbeitet, worin
      • jedes der Pixel ein Floating-Diffusionsgebiet, einen Rücksetztransistor, einen Verstärkungstransistor und einen Auswahltransistor enthält,
      • ein Auslese-Pixel und ein Referenz-Pixel unter den Pixeln einen Differenzverstärker bilden,
      • eine Source des Rücksetztransistors des Referenz-Pixels mit dem Floating-Diffusionsgebiet des Referenz-Pixels verbunden ist,
      • ein Drain des Rücksetztransistors des Referenz-Pixels mit einer Rücksetzeingangsleitung verbunden ist,
      • eine Source des Rücksetztransistors des Auslese-Pixels mit dem Floating-Diffusionsgebiet des Auslese-Pixels verbunden ist,
      • ein Drain des Rücksetztransistors des Auslese-Pixels mit einer Ausgangssignalleitung verbunden ist und
      • das Referenz-Pixel an einer spezifischen Zeile der Pixel-Arrayeinheit festgelegt ist.
    • (20) Eine lichtdetektierende Vorrichtung, aufweisend:
      • ein oder mehr Schalttransistoren;
      • ein erstes Pixel, das
      • einen ersten fotoelektrischen Wandler,
      • ein erstes Floating-Diffusionsgebiet, das über einen ersten Übertragungstransistor mit dem ersten fotoelektrischen Wandler gekoppelt ist, und
      • einen ersten Verstärkungstransistor enthält, der mit dem ersten Floating-Diffusionsgebiet gekoppelt ist;
      • ein zweites Pixel in einer Spalte, in der das erste Pixel angeordnet ist, wobei das zweite Pixel
      • einen zweiten fotoelektrischen Wandler,
      • ein zweites Floating-Diffusionsgebiet, das über einen zweiten Übertragungstransistor mit dem zweiten fotoelektrischen Wandler gekoppelt ist, und
      • einen zweiten Verstärkungstransistor enthält, der mit dem zweiten Floating-Diffusionsgebiet gekoppelt ist; und ein drittes Pixel in der Spalte, wobei das dritte Pixel einen dritten fotoelektrischen Wandler,
      • ein drittes Floating-Diffusionsgebiet, das über einen dritten Übertragungstransistor mit dem dritten fotoelektrischen Wandler gekoppelt ist, und
      • einen dritten Verstärkungstransistor enthält, der mit dem dritten Floating-Diffusionsgebiet gekoppelt ist,
      • wobei ein Pixelsignal durch den ersten Verstärkungstransistor und den dritten Verstärkungstransistor differentiell verstärkt wird und
      • wobei das erste Floating-Diffusionsgebiet und das zweite Floating-Diffusionsgebiet über einen der ein oder mehr Schalttransistoren selektiv miteinander verbunden sind.
    • (21) Die lichtdetektierende Vorrichtung gemäß (20), ferner aufweisend:
      • eine Vielzahl von Rücksetztransistoren, wobei die Vielzahl von Rücksetztransistoren
      • einen ersten Rücksetztransistor, der dafür konfiguriert ist, das erste Floating-Diffusionsgebiet zurückzusetzen,
      • einen zweiten Rücksetztransistor, der dafür konfiguriert ist, das zweite Floating-Diffusionsgebiet zurückzusetzen, und
      • einen dritten Rücksetztransistor enthält, der dafür konfiguriert ist, das dritte Floating-Diffusionsgebiet zurückzusetzen. (22)
      • Die lichtdetektierende Vorrichtung gemäß (21), wobei eine Source des ersten Rücksetztransistors oder ein Drain des ersten Rücksetztransistors mit einer Stromversorgungsspannung gekoppelt ist und
      • eine Source des dritten Rücksetztransistors oder ein Drain des dritten Rücksetztransistors mit einer ersten Spannungsleitung gekoppelt ist, die eine von der Stromversorgungsspannung verschiedene erste Spannung bereitstellt.
    • (23) Die lichtdetektierende Vorrichtung gemäß einem von (20) bis (22), ferner aufweisend:
      • ein viertes Pixel in der Spalte, wobei das vierte Pixel einen vierten fotoelektrischen Wandler,
      • ein viertes Floating-Diffusionsgebiet, das über einen vierten Übertragungstransistor mit dem vierten fotoelektrischen Wandler gekoppelt ist, und
      • einen vierten Verstärkungstransistor enthält, der mit dem vierten Floating-Diffusionsgebiet gekoppelt ist,
      • wobei das dritte Floating-Diffusionsgebiet und das vierte Floating-Diffusionsgebiet über einen zweiten der ein oder mehr Schalttransistoren selektiv miteinander verbunden sind.
    • (24) Die lichtdetektierende Vorrichtung gemäß einem von (20) bis (23), ferner aufweisend:
      • eine Stromzufuhr-(VCOM-)Leitung, die der Spalte benachbart angeordnet ist; und
      • eine Ausgangssignal-(VSL-)Leitung, die der Spalte benachbart angeordnet ist.
    • (25) Die lichtdetektierende Vorrichtung gemäß (24), wobei die Stromzufuhrleitung zwischen dem ersten Verstärkungstransistor und einem vierten Verstärkungstransistor eines vierten Pixels angeordnet ist, wobei das vierte Pixel in einer benachbarten Spalte zu der Spalte angeordnet ist.
    • (26) Die lichtdetektierende Vorrichtung gemäß (24), wobei der erste Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist, der zweite Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist und der dritte Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist.
    • (27) Die lichtdetektierende Vorrichtung gemäß (26), wobei der erste Verstärkungstransistor mit der Ausgangssignalleitung gekoppelt ist und der zweite Verstärkungstransistor mit der Ausgangssignalleitung gekoppelt ist.
    • (28) Die lichtdetektierende Vorrichtung gemäß (27), ferner aufweisend:
      • eine zweite Ausgangssignal-(VSLR-)Leitung, die der Spalte benachbart angeordnet ist, wobei die zweite Ausgangssignalleitung von der Ausgangssignalleitung verschieden ist,
      • wobei der dritte Verstärkungstransistor mit der zweiten Ausgangssignalleitung gekoppelt ist.
    • (29) Die lichtdetektierende Vorrichtung gemäß einem von (20) bis (28), wobei das erste Pixel einen ersten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der erste Schalttransistor der eine der ein oder mehr Schalttransistoren ist, der dafür konfiguriert ist, das erste Floating-Diffusionsgebiet mit dem zweiten Floating-Diffusionsgebiet elektrisch zu verbinden, das zweite Pixel einen zweiten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der zweite Schalttransistor dafür konfiguriert ist, das zweite Floating-Diffusionsgebiet mit einem vierten Floating-Diffusionsgebiet elektrisch zu verbinden, und das dritte Pixel einen dritten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der dritte Schalttransistor dafür konfiguriert ist, das dritte Floating-Diffusionsgebiet mit einem fünften Floating-Diffusionsgebiet elektrisch zu verbinden.
    • (30) Die lichtdetektierende Vorrichtung gemäß einem von (20) bis (29), ferner aufweisend:
      • ein Pixel-Array, das das erste Pixel, das zweite Pixel und das dritte Pixel enthält,
      • wobei das dritte Pixel ein Referenz-Pixel ist, das an einem Rand des Pixel-Arrays positioniert ist.
    • (31) Eine elektronische Einrichtung, aufweisend:
      • eine lichtdetektierende Vorrichtung, die enthält:
        • ein oder mehr Schalttransistoren;
        • ein erstes Pixel, das
        • einen ersten fotoelektrischen Wandler,
        • ein erstes Floating-Diffusionsgebiet, das über einen ersten Übertragungstransistor mit dem ersten fotoelektrischen Wandler gekoppelt ist, und
        • einen ersten Verstärkungstransistor enthält, der mit dem ersten Floating-Diffusionsgebiet gekoppelt ist;
        • ein zweites Pixel in einer Spalte, in der das erste Pixel angeordnet ist, wobei das zweite Pixel
        • einen zweiten fotoelektrischen Wandler,
        • ein zweites Floating-Diffusionsgebiet, das über einen zweiten Übertragungstransistor mit dem zweiten fotoelektrischen Wandler gekoppelt ist, und
        • einen zweiten Verstärkungstransistor enthält, der mit dem zweiten Floating-Diffusionsgebiet gekoppelt ist; und ein drittes Pixel in der Spalte, wobei das dritte Pixel einen dritten fotoelektrischen Wandler,
        • ein drittes Floating-Diffusionsgebiet, das über einen Übertragungstransistor mit dem dritten fotoelektrischen Wandler gekoppelt ist, und
        • einen dritten Verstärkungstransistor enthält, der mit dem dritten Floating-Diffusionsgebiet gekoppelt ist,
        • wobei ein Pixelsignal durch den ersten Verstärkungstransistor und den dritten Verstärkungstransistor differentiell verstärkt wird und
        • wobei das erste Floating-Diffusionsgebiet und das zweite Floating-Diffusionsgebiet über einen der ein oder mehr Schalttransistoren selektiv miteinander verbunden sind.
    • (32) Die elektronische Einrichtung gemäß (31), wobei die lichtdetektierende Vorrichtung ferner eine Vielzahl von Rücksetztransistoren enthält, wobei die Vielzahl von Rücksetztransistoren einen ersten Rücksetztransistor, der dafür konfiguriert ist, das erste Floating-Diffusionsgebiet zurückzusetzen, einen zweiten Rücksetztransistor, der dafür konfiguriert ist, das zweite Floating-Diffusionsgebiet zurückzusetzen, und einen dritten Rücksetztransistor enthält, der dafür konfiguriert ist, das dritte Floating-Diffusionsgebiet zurückzusetzen.
    • (33) Die elektronische Einrichtung gemäß (32), wobei eine Source des ersten Rücksetztransistors oder ein Drain des ersten Rücksetztransistors mit einer Stromversorgungsspannung gekoppelt ist und eine Source des dritten Rücksetztransistors oder ein Drain des dritten Rücksetztransistors mit einer ersten Spannungsleitung gekoppelt ist, die eine von der Stromversorgungsspannung verschiedene erste Spannung bereitstellt.
    • (34) Die elektronische Einrichtung gemäß einem von (30) bis (33), wobei die lichtdetektierende Vorrichtung ferner ein viertes Pixel in der Spalte aufweist, wobei das vierte Pixel einen vierten fotoelektrischen Wandler, ein viertes Floating-Diffusionsgebiet, das über einen vierten Übertragungstransistor mit dem vierten fotoelektrischen Wandler gekoppelt ist, und einen vierten Verstärkungstransistor enthält, der mit dem vierten Floating-Diffusionsgebiet gekoppelt ist, wobei das dritte Floating-Diffusionsgebiet und das vierte Floating-Diffusionsgebiet über einen zweiten der ein oder mehr Schalttransistoren selektiv miteinander verbunden sind.
    • (35) Die elektronische Einrichtung gemäß einem von (30) bis (34), wobei die lichtdetektierende Vorrichtung ferner eine Stromzufuhr-(VCOM-)Leitung, die der Spalte benachbart angeordnet ist, und eine Ausgangssignal-(VSL-)Leitung, die der Spalte benachbart angeordnet ist, enthält.
    • (36) Die elektronische Einrichtung gemäß (35), wobei der erste Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist, der zweite Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist und der dritte Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist.
    • (37) Die elektronische Einrichtung gemäß (36), wobei der erste Verstärkungstransistor mit der Ausgangssignalleitung gekoppelt ist und der zweite Verstärkungstransistor mit der Ausgangssignalleitung gekoppelt ist.
    • (38) Die elektronische Einrichtung gemäß einem von (30) bis (37), wobei das erste Pixel einen ersten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der erste Schalttransistor der eine der ein oder mehr Schalttransistoren ist, der dafür konfiguriert ist, das erste Floating-Diffusionsgebiet mit dem zweiten Floating-Diffusionsgebiet elektrisch zu verbinden, das zweite Pixel einen zweiten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der zweite Schalttransistor dafür konfiguriert ist, das zweite Floating-Diffusionsgebiet mit einem vierten Floating-Diffusionsgebiet elektrisch zu verbinden, und das dritte Pixel einen dritten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der dritte Schalttransistor dafür konfiguriert ist, das dritte Floating-Diffusionsgebiet mit einem fünften Floating-Diffusionsgebiet elektrisch zu verbinden.
    • (39) Die elektronische Einrichtung gemäß einem von (30) bis (38), wobei die lichtdetektierende Einrichtung ferner eine Pixel-Arrayeinheit enthält, die das erste Pixel, das zweite Pixel und das dritte Pixel enthält, und wobei das dritte Pixel ein Referenz-Pixel ist, das an einem Rand des Pixel-Arrays positioniert ist.
  • Es sollte sich für den Fachmann verstehen, dass je nach Entwurfsanforderungen und anderen Faktoren verschiedene Modifikationen, Kombinationen, Teilkombinationen und Änderungen vorkommen können, sofern sie innerhalb des Umfangs der beigefügten Ansprüche oder deren Äquivalente liegen.
  • Bezugszeichenliste
    • 1
    Pixel-Arrayeinheit
    1a
    Auslese-Pixel-Gebiet
    1b
    Referenz-Pixel-Gebiet
    2
    vertikale Ansteuereinheit
    3, 3a, 3b
    Spalten-Ausleseschaltungseinheit
    4, 4a, 4b
    Spalten-Signalverarbeitungseinheit
    5
    horizontale Ansteuereinheit
    6
    Signalverarbeitungseinheit
    7
    System-Steuerungseinheit
    8
    Pixel-Ansteuerleitung
    9
    vertikale Signalleitung
    41, 42
    Abtast-Halte-Schaltung
    43, 44
    Analog-Digital-Umwandlungseinheit
    51, 52, 61, 62
    Kurzschlussleitung
    70a bis 70h, 70x, 71a bis 71h, 71x, 71y, 72a bis 72h, 72x, 72y, 73a bis 73h, 73x, 74a bis 74h, 74x, 75a bis 75h, 75x, 76a bis 76h, 76f, 76x, 77x, 77y
    Diffusionsschicht
    81a bis 81h, 81x, 81y, 82a bis 82h, 82x, 82y, 83a bis 83h, 83x, 84a bis 84h, 84x
    Gateelektrode
    91
    Substrat
    92
    Fotodiode
    93
    Pixel-Transistor
    94
    Isolierschicht
    95, 96, 97
    Verbindungsschicht
    98
    Farbfilter
    101, 102
    Substrat
    103
    periphere Schaltung
    200
    Festkörper-Bildgebungseinrichtung
    201
    optisches System
    202
    Blendeneinrichtung
    203
    Signalverarbeitungseinheit
    204
    Ansteuereinheit
    C1 bis C4
    Kondensator
    FD
    Floating-Diffusionsgebiet
    L1k, L2k
    Konstantstromquelle
    M0k bis M3k, M11k, M12k
    Schalter
    PD, PD1, PD2
    Fotodiode
    S1k bis S3k, S11k bis S20k, S31 bis S38, S41i bis S41i+5, S42i bis S42i+5, T1, T1a, T1b
    Übertragungstransistor
    T1k bis T4k
    Transistor
    T2, T2a, T2b
    Rücksetztransistor
    T3
    Auswahltransistor
    T4
    Verstärkungstransistor
    VCOMk, VCOMk+1
    Stromzufuhrleitung
    VRD, VRD0k bis VRD2k, VRD0k+1 bis VRD2k+1, VSLRk, VSLRk+1
    Rücksetzeingangsleitung
    VSL0k bis VSL2k, VSL0k+1 bis VSL2k+1
    Ausgangssignalleitung
    Xi,k bis Xi+6,k, Xi,k+1 bis Xi+6,k+1, XR,k, XR+1,k, XR,k+1
    Pixel
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2019093923 [0001]
    • JP 2008271280 A [0003]
    • WO 2017/179319 [0003]
    • JP 2003259218 A [0003]

Claims (20)

  1. Lichtdetektierende Vorrichtung, aufweisend: ein oder mehr Schalttransistoren; ein erstes Pixel, das einen ersten fotoelektrischen Wandler, ein erstes Floating-Diffusionsgebiet, das über einen ersten Übertragungstransistor mit dem ersten fotoelektrischen Wandler gekoppelt ist, und einen ersten Verstärkungstransistor enthält, der mit dem ersten Floating-Diffusionsgebiet gekoppelt ist; ein zweites Pixel in einer Spalte, in der das erste Pixel angeordnet ist, wobei das zweite Pixel einen zweiten fotoelektrischen Wandler, ein zweites Floating-Diffusionsgebiet, das über einen zweiten Übertragungstransistor mit dem zweiten fotoelektrischen Wandler gekoppelt ist, und einen zweiten Verstärkungstransistor enthält, der mit dem zweiten Floating-Diffusionsgebiet gekoppelt ist; und ein drittes Pixel in der Spalte, wobei das dritte Pixel einen dritten fotoelektrischen Wandler, ein drittes Floating-Diffusionsgebiet, das über einen dritten Übertragungstransistor mit dem dritten fotoelektrischen Wandler gekoppelt ist, und einen dritten Verstärkungstransistor enthält, der mit dem dritten Floating-Diffusionsgebiet gekoppelt ist, wobei ein Pixelsignal durch den ersten Verstärkungstransistor und den dritten Verstärkungstransistor differentiell verstärkt wird und wobei das erste Floating-Diffusionsgebiet und das zweite Floating-Diffusionsgebiet über einen der ein oder mehr Schalttransistoren selektiv miteinander verbunden sind.
  2. Lichtdetektierende Vorrichtung nach Anspruch 1, ferner aufweisend: eine Vielzahl von Rücksetztransistoren, wobei die Vielzahl von Rücksetztransistoren einen ersten Rücksetztransistor, der dafür konfiguriert ist, das erste Floating-Diffusionsgebiet zurückzusetzen, einen zweiten Rücksetztransistor, der dafür konfiguriert ist, das zweite Floating-Diffusionsgebiet zurückzusetzen, und einen dritten Rücksetztransistor enthält, der dafür konfiguriert ist, das dritte Floating-Diffusionsgebiet zurückzusetzen.
  3. Lichtdetektierende Vorrichtung nach Anspruch 2, wobei eine Source des ersten Rücksetztransistors oder ein Drain des ersten Rücksetztransistors mit einer Stromversorgungsspannung gekoppelt ist und eine Source des dritten Rücksetztransistors oder ein Drain des dritten Rücksetztransistors mit einer ersten Spannungsleitung gekoppelt ist, die eine von der Stromversorgungsspannung verschiedene erste Spannung bereitstellt.
  4. Lichtdetektierende Vorrichtung nach Anspruch 1, ferner aufweisend: ein viertes Pixel in der Spalte, wobei das vierte Pixel einen vierten fotoelektrischen Wandler, ein viertes Floating-Diffusionsgebiet, das über einen vierten Übertragungstransistor mit dem vierten fotoelektrischen Wandler gekoppelt ist, und einen vierten Verstärkungstransistor enthält, der mit dem vierten Floating-Diffusionsgebiet gekoppelt ist, wobei das dritte Floating-Diffusionsgebiet und das vierte Floating-Diffusionsgebiet über einen zweiten der ein oder mehr Schalttransistoren selektiv miteinander verbunden sind.
  5. Lichtdetektierende Vorrichtung nach Anspruch 1, ferner aufweisend: eine Stromzufuhr-(VCOM-)Leitung, die der Spalte benachbart angeordnet ist; und eine Ausgangssignal-(VSL-)Leitung, die der Spalte benachbart angeordnet ist.
  6. Lichtdetektierende Vorrichtung nach Anspruch 5, wobei die Stromzufuhrleitung zwischen dem ersten Verstärkungstransistor und einem vierten Verstärkungstransistor eines vierten Pixels angeordnet ist, wobei das vierte Pixel in einer benachbarten Spalte zu der Spalte angeordnet ist.
  7. Lichtdetektierende Vorrichtung nach Anspruch 5, wobei der erste Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist, der zweite Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist und der dritte Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist.
  8. Lichtdetektierende Vorrichtung nach Anspruch 7, wobei der erste Verstärkungstransistor mit der Ausgangssignalleitung gekoppelt ist und der zweite Verstärkungstransistor mit der Ausgangssignalleitung gekoppelt ist.
  9. Lichtdetektierende Vorrichtung nach Anspruch 8, ferner aufweisend: eine zweite Ausgangssignal-(VSLR-)Leitung, die der Spalte benachbart angeordnet ist, wobei die zweite Ausgangssignalleitung von der Ausgangssignalleitung verschieden ist, wobei der dritte Verstärkungstransistor mit der zweiten Ausgangssignalleitung gekoppelt ist.
  10. Lichtdetektierende Vorrichtung nach Anspruch 1, wobei das erste Pixel einen ersten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der erste Schalttransistor der eine der ein oder mehr Schalttransistoren ist, der dafür konfiguriert ist, das erste Floating-Diffusionsgebiet mit dem zweiten Floating-Diffusionsgebiet elektrisch zu verbinden, das zweite Pixel einen zweiten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der zweite Schalttransistor dafür konfiguriert ist, das zweite Floating-Diffusionsgebiet mit einem vierten Floating-Diffusionsgebiet elektrisch zu verbinden, und das dritte Pixel einen dritten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der dritte Schalttransistor dafür konfiguriert ist, das dritte Floating-Diffusionsgebiet mit einem fünften Floating-Diffusionsgebiet elektrisch zu verbinden.
  11. Lichtdetektierende Vorrichtung nach Anspruch 1, ferner aufweisend: ein Pixel-Array, das das erste Pixel, das zweite Pixel und das dritte Pixel enthält, wobei das dritte Pixel ein Referenz-Pixel ist, das an einem Rand des Pixel-Arrays positioniert ist.
  12. Elektronische Einrichtung, aufweisend: eine lichtdetektierende Vorrichtung, die enthält: ein oder mehr Schalttransistoren; ein erstes Pixel, das einen ersten fotoelektrischen Wandler, ein erstes Floating-Diffusionsgebiet, das über einen ersten Übertragungstransistor mit dem ersten fotoelektrischen Wandler gekoppelt ist, und einen ersten Verstärkungstransistor enthält, der mit dem ersten Floating-Diffusionsgebiet gekoppelt ist; ein zweites Pixel in einer Spalte, in der das erste Pixel angeordnet ist, wobei das zweite Pixel einen zweiten fotoelektrischen Wandler, ein zweites Floating-Diffusionsgebiet, das über einen zweiten Übertragungstransistor mit dem zweiten fotoelektrischen Wandler gekoppelt ist, und einen zweiten Verstärkungstransistor enthält, der mit dem zweiten Floating-Diffusionsgebiet gekoppelt ist; und ein drittes Pixel in der Spalte, wobei das dritte Pixel einen dritten fotoelektrischen Wandler, ein drittes Floating-Diffusionsgebiet, das über einen Übertragungstransistor mit dem dritten fotoelektrischen Wandler gekoppelt ist, und einen dritten Verstärkungstransistor enthält, der mit dem dritten Floating-Diffusionsgebiet gekoppelt ist, wobei ein Pixelsignal durch den ersten Verstärkungstransistor und den dritten Verstärkungstransistor differentiell verstärkt wird und wobei das erste Floating-Diffusionsgebiet und das zweite Floating-Diffusionsgebiet über einen der ein oder mehr Schalttransistoren selektiv miteinander verbunden sind.
  13. Elektronische Einrichtung nach Anspruch 12, wobei die lichtdetektierende Vorrichtung ferner eine Vielzahl von Rücksetztransistoren enthält, wobei die Vielzahl von Rücksetztransistoren einen ersten Rücksetztransistor, der dafür konfiguriert ist, das erste Floating-Diffusionsgebiet zurückzusetzen, einen zweiten Rücksetztransistor, der dafür konfiguriert ist, das zweite Floating-Diffusionsgebiet zurückzusetzen, und einen dritten Rücksetztransistor enthält, der dafür konfiguriert ist, das dritte Floating-Diffusionsgebiet zurückzusetzen.
  14. Elektronische Einrichtung nach Anspruch 13, wobei eine Source des ersten Rücksetztransistors oder ein Drain des ersten Rücksetztransistors mit einer Stromversorgungsspannung gekoppelt ist und eine Source des dritten Rücksetztransistors oder ein Drain des dritten Rücksetztransistors mit einer ersten Spannungsleitung gekoppelt ist, die eine von der Stromversorgungsspannung verschiedene erste Spannung bereitstellt.
  15. Elektronische Einrichtung nach Anspruch 12, wobei die lichtdetektierende Vorrichtung ferner ein viertes Pixel in der Spalte aufweist, wobei das vierte Pixel einen vierten fotoelektrischen Wandler, ein viertes Floating-Diffusionsgebiet, das über einen vierten Übertragungstransistor mit dem vierten fotoelektrischen Wandler gekoppelt ist, und einen vierten Verstärkungstransistor enthält, der mit dem vierten Floating-Diffusionsgebiet gekoppelt ist, wobei das dritte Floating-Diffusionsgebiet und das vierte Floating-Diffusionsgebiet über einen zweiten der ein oder mehr Schalttransistoren selektiv miteinander verbunden sind.
  16. Elektronische Einrichtung nach Anspruch 12, wobei die lichtdetektierende Vorrichtung ferner eine Stromzufuhr-(VCOM-)Leitung, die der Spalte benachbart angeordnet ist, und eine Ausgangssignal-(VSL-)Leitung, die der Spalte benachbart angeordnet ist, enthält.
  17. Elektronische Einrichtung nach Anspruch 16, wobei der erste Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist, der zweite Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist und der dritte Verstärkungstransistor mit der Stromzufuhrleitung gekoppelt ist.
  18. Elektronische Einrichtung nach Anspruch 17, wobei der erste Verstärkungstransistor mit der Ausgangssignalleitung gekoppelt ist und der zweite Verstärkungstransistor mit der Ausgangssignalleitung gekoppelt ist.
  19. Elektronische Einrichtung nach Anspruch 12, wobei das erste Pixel einen ersten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der erste Schalttransistor der eine der ein oder mehr Schalttransistoren ist, der dafür konfiguriert ist, das erste Floating-Diffusionsgebiet mit dem zweiten Floating-Diffusionsgebiet elektrisch zu verbinden, das zweite Pixel einen zweiten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der zweite Schalttransistor dafür konfiguriert ist, das zweite Floating-Diffusionsgebiet mit einem vierten Floating-Diffusionsgebiet elektrisch zu verbinden, und das dritte Pixel einen dritten Schalttransistor von den ein oder mehr Schalttransistoren enthält, wobei der dritte Schalttransistor dafür konfiguriert ist, das dritte Floating-Diffusionsgebiet mit einem fünften Floating-Diffusionsgebiet elektrisch zu verbinden.
  20. Elektronische Einrichtung nach Anspruch 12, wobei die lichtdetektierende Einrichtung ferner eine Pixel-Arrayeinheit enthält, die das erste Pixel, das zweite Pixel und das dritte Pixel enthält, und wobei das dritte Pixel ein Referenz-Pixel ist, das an einem Rand des Pixel-Arrays positioniert ist.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003259218A (ja) 2002-02-28 2003-09-12 Fujitsu Ltd 感度を上げることができるｃｍｏｓイメージセンサ
JP2008271280A (ja) 2007-04-23 2008-11-06 Sony Corp 固体撮像装置、固体撮像装置の駆動方法、固体撮像装置の信号処理方法および撮像装置
WO2017179319A1 (ja) 2016-04-15 2017-10-19 ソニー株式会社 固体撮像素子、電子機器、および、固体撮像素子の制御方法
JP2019093923A (ja) 2017-11-23 2019-06-20 株式会社デンソー 路面状態判別装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3890207B2 (ja) 2001-06-25 2007-03-07 キヤノン株式会社 撮像装置および撮像システム
US7705900B2 (en) * 2005-06-01 2010-04-27 Eastman Kodak Company CMOS image sensor pixel with selectable binning and conversion gain
US20080115500A1 (en) * 2006-11-15 2008-05-22 Scott Macadam Combustion of water borne fuels in an oxy-combustion gas generator
US7674648B2 (en) * 2007-03-21 2010-03-09 Eastman Kodak Company Extended dynamic range using variable sensitivity pixels
JP2011015158A (ja) * 2009-07-01 2011-01-20 Toshiba Corp 固体撮像装置
JP2011205249A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 固体撮像装置
JP6021344B2 (ja) 2011-05-12 2016-11-09 キヤノン株式会社 固体撮像装置、固体撮像装置の駆動方法、固体撮像システム
JP6150457B2 (ja) 2011-05-12 2017-06-21 キヤノン株式会社 固体撮像装置、固体撮像装置の駆動方法、固体撮像システム
US9257468B2 (en) * 2012-11-21 2016-02-09 Olympus Corporation Solid-state imaging device, imaging device, and signal reading medium that accumulates an amplified signal without digitization
FR2984608A1 (fr) * 2011-12-19 2013-06-21 St Microelectronics Sa Procede de capture d'image au moyen d'un capteur d'image
JP6174902B2 (ja) 2012-09-14 2017-08-02 キヤノン株式会社 固体撮像装置及びカメラ
JP6370044B2 (ja) 2013-12-25 2018-08-08 キヤノン株式会社 撮像装置、撮像システム、撮像装置の駆動方法
JP6385192B2 (ja) 2014-08-14 2018-09-05 キヤノン株式会社 撮像装置、撮像システム及び撮像システムの駆動方法
JP6991704B2 (ja) 2016-10-26 2022-01-12 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子およびその制御方法、並びに電子機器
JP6887856B2 (ja) * 2017-04-11 2021-06-16 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
JP2019041200A (ja) 2017-08-24 2019-03-14 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および固体撮像装置の撮像方法、撮像装置、並びに、電子機器
JP2021182657A (ja) * 2018-08-24 2021-11-25 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
JP7330124B2 (ja) * 2020-03-19 2023-08-21 株式会社東芝 固体撮像装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003259218A (ja) 2002-02-28 2003-09-12 Fujitsu Ltd 感度を上げることができるｃｍｏｓイメージセンサ
JP2008271280A (ja) 2007-04-23 2008-11-06 Sony Corp 固体撮像装置、固体撮像装置の駆動方法、固体撮像装置の信号処理方法および撮像装置
WO2017179319A1 (ja) 2016-04-15 2017-10-19 ソニー株式会社 固体撮像素子、電子機器、および、固体撮像素子の制御方法
JP2019093923A (ja) 2017-11-23 2019-06-20 株式会社デンソー 路面状態判別装置

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