JP6991704B2 - 固体撮像素子およびその制御方法、並びに電子機器 - Google Patents

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Description

本技術は、固体撮像素子およびその制御方法、並びに電子機器に関し、特に、差動増幅器の動作範囲を最適動作範囲に調整することができるようにした固体撮像素子およびその制御方法、並びに電子機器に関する。
固体撮像素子は、例えば、光電変換素子としてのPD(フォトダイオード)と、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、および選択トランジスタの４つの画素トランジスタ、並びに、FD（フローティングディフュージョン）を各画素に配置した構成を有する。各画素では、PDで光電変換された信号電荷がFDに転送され、増幅トランジスタによって電圧情報に変換され、増幅されて、AD変換部に出力される。AD変換部は、入力されたアナログの画素信号の電圧と、時間方向に一定の傾きを持ったスロープ形状の参照信号の電圧とを比較し、比較結果の出力が反転するまでの時間をカウントすることでAD変換を実現する。
従来、増幅トランジスタを用いた画素信号の増幅にはソースフォロア回路が広く用いられてきたが、増幅率の大きい差動増幅器も提案されている（例えば、特許文献１，２参照）。増幅率を大きくすることで、後段のAD変換部などで発生する入力換算ノイズを小さくする効果がある。
例えば、ソースフォロア回路を用いた場合、画素の変換効率が100uV/e-（PDで1e-の電子が入力されたときの増幅トランジスタ出力振幅が100uV）、増幅トランジスタ出力部のノイズが100uVrms(1e-rms)、AD変換部のノイズが100uVrms(1e-rms)であるとする。このときのトータルノイズは、二乗平方和で表され、√(100uVrms2+100uVrms2)=141uVrmsとなるので、入力換算ノイズは、1.41e-rmsである。
一方、差動増幅器を用いた場合、画素の変換効率が500uV/e-、増幅トランジスタ出力部のノイズが500uVrms(1e-rms)、AD変換部のノイズが100uVrms(0.2e-rms)であるとする。このときのトータルノイズは、二乗平方和で√(500uVrms2+100uVrms2)=510uVrmsとなるので、入力換算ノイズは、1.02e-rmsである。
従って、画素の変換効率が高いほど、AD変換部の入力換算ノイズが小さくなり、ノイズ低減効果がある。
特開２００８－２７１２８０号公報 特開２００３－２５９２１８号公報
PDの入射光量により、差動増幅器の出力信号が変わり、信号側の増幅トランジスタのG-D間（ゲート－ドレイン間）の寄生容量CgdやPMOSの小信号出力抵抗roなどのパラメータが変化する。差動増幅器のゲインは、上記の増幅トランジスタG-D間寄生容量Cgdや小信号出力抵抗roに依存するため、結局、PDの入射光量によって変動する。また、変動の大きさも、差動増幅器の動作範囲内で変化する。差動増幅器の動作範囲には、ゲインが大きく、且つ、ゲインの変動が小さい最適な動作範囲が存在し、差動増幅器の動作範囲は、リセット直後の動作点により決定される。
しかしながら、差動増幅器のリセット直後の動作点を調整することは難しく、差動増幅器が最適動作範囲から外れる場合がある。結果として、画素の変換効率が低下して、リニアリティが悪化してしまう。
本技術は、このような状況に鑑みてなされたものであり、差動増幅器の動作範囲を最適動作範囲に調整することができるようにするものである。
本技術の第１の側面の固体撮像素子は、画素に入射された光を光電変換する光電変換素子と、前記光電変換素子で光電変換された信号電荷をFDに転送する転送トランジスタと、前記FDの信号電荷をリセットするリセットトランジスタと、前記FDで保持された信号電荷を電圧信号に変換して出力する増幅トランジスタと、前記画素の選択を制御する選択トランジスタとをそれぞれ含む第１及び第２の単位画素が配置された画素アレイ部と、前記第１及び第２の単位画素の前記増幅トランジスタおよび前記選択トランジスタとともに差動増幅器を構成する差動増幅器構成部とを備え、前記FDの信号電荷をリセットするリセット期間または前記FDで電圧に変換された信号を読み出す読み出し期間のいずれか一方の期間中に、差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させる電流発生回路と、前記第１及び第２の単位画素に接続された電流源とを有する。
本技術の第２の側面の固体撮像素子の制御方法は、画素に入射された光を光電変換する光電変換素子と、前記光電変換素子で光電変換された信号電荷をFDに転送する転送トランジスタと、前記FDの信号電荷をリセットするリセットトランジスタと、前記FDで保持された信号電荷を電圧信号に変換して出力する増幅トランジスタと、前記画素の選択を制御する選択トランジスタとをそれぞれ含む第１及び第２の単位画素が配置された画素アレイ部と、前記第１及び第２の単位画素に接続された電流源と、電流発生回路とを含み、前記第１及び第２の単位画素の前記増幅トランジスタおよび前記選択トランジスタとともに差動増幅器を構成する差動増幅器構成部とを備える固体撮像素子の、前記差動増幅器構成部の前記電流発生回路が、前記FDの信号電荷をリセットするリセット期間または前記FDで電圧に変換された信号を読み出す読み出し期間のいずれか一方の期間中に、差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させる。
本技術の第３の側面の電子機器は、画素に入射された光を光電変換する光電変換素子と、前記光電変換素子で光電変換された信号電荷をFDに転送する転送トランジスタと、前記FDの信号電荷をリセットするリセットトランジスタと、前記FDで保持された信号電荷を電圧信号に変換して出力する増幅トランジスタと、前記画素の選択を制御する選択トランジスタとをそれぞれ含む第１及び第２の単位画素が配置された画素アレイ部と、前記第１及び第２の単位画素の前記増幅トランジスタおよび前記選択トランジスタとともに差動増幅器を構成する差動増幅器構成部とを備え、前記差動増幅器構成部は、前記FDの信号電荷をリセットするリセット期間または前記FDで電圧に変換された信号を読み出す読み出し期間のいずれか一方の期間中に、差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させる電流発生回路と、前記第１及び第２の単位画素に接続された電流源とを有する固体撮像素子を備える。
本技術の第１乃至第３の側面においては、画素に入射された光を光電変換する光電変換素子と、前記光電変換素子で光電変換された信号電荷をFDに転送する転送トランジスタと、前記FDの信号電荷をリセットするリセットトランジスタと、前記FDで保持された信号電荷を電圧信号に変換して出力する増幅トランジスタと、前記画素の選択を制御する選択トランジスタとをそれぞれ含む第１及び第２の単位画素が画素アレイ部に配置され、前記第１及び第２の単位画素に接続された電流源と、電流発生回路とを含み、前記第１及び第２の単位画素の前記増幅トランジスタおよび前記選択トランジスタとともに差動増幅器が構成される差動増幅器構成部では、前記FDの信号電荷をリセットするリセット期間または前記FDで電圧に変換された信号を読み出す読み出し期間のいずれか一方の期間中に、差動対の信号側と参照側のそれぞれに流れる電流に差分が発生される。
固体撮像素子及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本技術の第１乃至第３の側面によれば、差動増幅器の動作範囲を最適動作範囲に調整することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用した第１実施の形態に係る固体撮像素子の概略構成を示す図である。 カラム信号処理部の構成例を示す図である。 差動増幅器構成部の第１構成例と単位画素及びダミー画素の詳細構成を示す図である。 第１構成例における１H期間の動作を説明するタイミングチャートである。 差動増幅器構成部の第２構成例を示す図である。 第２構成例における１H期間の動作を説明するタイミングチャートである。 差動増幅器構成部の第３構成例を示す図である。 第３構成例における１H期間の動作を説明するタイミングチャートである。 差動増幅器構成部の第４構成例を示す図である。 第４構成例における１H期間の動作を説明するタイミングチャートである。 差動増幅器構成部の第５構成例を示す図である。 第５構成例における１H期間の動作を説明するタイミングチャートである。 差動増幅器構成部の第６構成例を示す図である。 第６構成例における１H期間の動作を説明するタイミングチャートである。 差動増幅器構成部の第７構成例を示す図である。 差動増幅器構成部の第８構成例を示す図である。 差動増幅器構成部の第９構成例を示す図である。 差動増幅器構成部の第１０構成例を示す図である。 差動増幅器構成部の第１１構成例を示す図である。 差動増幅器構成部の第１２構成例を示す図である。 差動増幅器構成部の第１３構成例を示す図である。 差動増幅器構成部の第１４構成例を示す図である。 差動増幅器構成部の第１５構成例を示す図である。 本技術を適用した第２実施の形態に係る固体撮像素子の概略構成を示す図である。 信号切替部の詳細構成を示す図である。 本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。 イメージセンサの使用例を説明する図である。
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１実施の形態に係る固体撮像素子の概略構成
２．カラム信号処理部の構成例
３．差動増幅器構成部の第１構成例
４．差動増幅器構成部の第２構成例
５．差動増幅器構成部の第３構成例
６．差動増幅器構成部の第４構成例
７．差動増幅器構成部の第５構成例
８．差動増幅器構成部の第６構成例
９．差動増幅器構成部の第７構成例
１０．差動増幅器構成部の第８構成例
１１．差動増幅器構成部の第９構成例
１２．差動増幅器構成部の第１０構成例
１３．差動増幅器構成部の第１１構成例
１４．差動増幅器構成部の第１２構成例
１５．差動増幅器構成部の第１３構成例
１６．差動増幅器構成部の第１４構成例
１７．差動増幅器構成部の第１５構成例
１８．第２実施の形態に係る固体撮像素子の概略構成
１９．信号切替部の構成例
２０．まとめ
２１．電子機器への適用例
＜１．第１実施の形態に係る固体撮像素子の概略構成＞
図１は、本技術を適用した第１実施の形態に係る固体撮像素子（CMOSイメージセンサ）の概略構成を示す図である。
図１の固体撮像素子１は、例えば半導体としてシリコン（Si）を用いた半導体基板上に形成された、画素アレイ部１１、差動増幅器構成部１２、垂直走査回路１３、カラム信号処理部１４、水平走査回路１５などから構成される。
画素アレイ部１１には、単位画素１０Sとダミー画素１０Dが形成されている。具体的には、画素アレイ部１１の有効画素領域内に単位画素１０Sがアレイ状に配置され、有効画素領域外には少なくとも画素１列につき１個のダミー画素１０Dが配置されている。単位画素１０Sは、固体撮像素子１の出力となる受光量に対応する画素信号を出力する画素であり、ダミー画素１０Dは、単位画素１０Sの一種であるが、入射光が光電変換素子に入射されないように金属膜などで遮光されたOPB（Optical Black）領域に形成された、黒レベルの基準値を検出するための画素である。
単位画素１０Sには、選択信号線２１を介して選択制御信号SEL_S、リセット信号線２２を介してリセット制御信号RST_S、転送信号線２３を介して転送制御信号TRG_Sが、それぞれ、垂直走査回路１３から供給される。
ダミー画素１０Dには、選択信号線３１を介して選択制御信号SEL_D、リセット信号線３２を介してリセット制御信号RST_D、転送信号線３３を介して転送制御信号TRG_Dが、それぞれ、垂直走査回路１３から供給される。
単位画素１０Sは、列信号線４１、列リセット線４２、および列Vcom線４３を介して、差動増幅器構成部１２と接続されている。ダミー画素１０Dは、列信号線５１、列リセット線５２、および列Vcom線４３を介して、差動増幅器構成部１２と接続されている。
差動増幅器構成部１２は、単位画素１０Sの増幅トランジスタ１０４及び選択トランジスタ１０５（図３）並びにダミー画素１０Dの増幅トランジスタ１１４及び選択トランジスタ１１５（図３）とともに差動増幅器を構成し、単位画素１０Sの出力である画素信号を増幅して、カラム信号処理部１４に出力する。単位画素１０Sは、差動増幅器構成部１２の差動対を構成する信号側の画素であり、ダミー画素１０Dは、差動対を構成する参照側の画素である。差動増幅器によって増幅された画素信号は、列信号線４１を介してカラム信号処理部１４へ出力される。
垂直走査回路１３は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各単位画素１０Sに対しては、選択制御信号SEL_S、リセット制御信号RST_S、および、転送制御信号TRG_Sを供給し、ダミー画素１０Dに対しては、選択制御信号SEL_D、リセット制御信号RST_D、および、転送制御信号TRG_Dを供給して、行単位等で各単位画素１０Sを駆動する。
例えば、垂直走査回路１３は、画素アレイ部１１の各単位画素１０Sを電子シャッタ行と読み出し行それぞれについて行単位で垂直方向（上下方向）に走査しつつ、電子シャッタ行に対してはその行の単位画素１０Sの信号掃き捨てを行うための電子シャッタ動作を行うとともに、読み出し行に対してはその行の単位画素１０Sの信号読み出しを行うための読み出し動作を行う。
ここでは、図示を省略するが、垂直走査回路１３は、単位画素１０Sを行単位で順に選択しつつ、読み出し行の各単位画素１０Sの信号を読み出す読み出し動作を行うための読み出し走査系と、当該読み出し走査系による読み出し走査よりもシャッタ速度に対応した時間分だけ前に同じ行（電子シャッタ行）に対して電子シャッタ動作を行うための電子シャッタ走査系とを有する構成となっている。
そして、電子シャッタ走査系によるシャッタ走査によって光電変換部の不要な信号電荷がリセットされたタイミングから、読み出し走査系による読み出し走査によって単位画素１０Sの信号が読み出されるタイミングまでの期間が、単位画素１０Sにおける信号電荷の一単位の蓄積期間（露光期間）となる。すなわち、電子シャッタ動作とは、光電変換部に蓄積された信号電荷のリセット（掃き捨て）を行い、そのリセット後から新たに信号電荷の蓄積を開始する動作である。
垂直走査回路１３によって選択走査された画素行の各単位画素１０Sから出力される画素信号は、画素列ごとに列信号線４１の各々を通してカラム信号処理部１４に入力される。
カラム信号処理部１４は、画素アレイ部１１の例えば画素列ごとに、垂直走査回路１３による垂直走査によって選択された読み出し行の各単位画素１０Sから出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
例えば、カラム信号処理部１４は、垂直走査によって選択された読み出し行の各単位画素１０Sから出力される画素信号に対して、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズを除去するCDS(Correlated Double Sampling；相関２重サンプリング)処理とAD変換処理を実行する。
水平走査回路１５は、シフトレジスタやアドレスデコーダなどによって構成され、信号処理後の画素信号を保持するカラム信号処理部１４に対し、画素アレイ部１１の画素列毎に順に水平走査する。水平走査回路１５の水平走査によって、カラム信号処理部１４で保持されている読み出し行の各単位画素１０SのAD変換後の画素信号が、出力部１６から装置外へ出力される。
以上のように構成される固体撮像素子１は、CDS処理とAD変換処理を画素列ごとに行うカラムAD方式と呼ばれるCMOSイメージセンサである。
＜２．カラム信号処理部の構成例＞
図２は、カラム信号処理部１４の構成例を示す図である。
カラム信号処理部１４は、容量素子６１及び６２、比較器６３、カウンタ６４、データ保持部６５、並びに、参照信号生成回路６６を有する。そのうち、容量素子６１及び６２、比較器６３、並びに、カウンタ６４は、画素列単位に設けられている。
単位画素１０Sから出力された画素信号は、差動増幅器構成部１２を含む差動増幅器によって増幅され、列信号線４１を介して容量素子６１に入力される。一方、容量素子６２には、参照信号生成回路６６から、時間が経過するにつれてレベル（電圧）が傾斜状に変化するスロープ形状の参照信号が入力される。容量素子６１および６２は、アナログ的な素子バラつきをキャンセルするアナログCDS（AUTO ZERO）のための容量素子である。
比較器６３は、容量素子６１を介して入力される画素信号（の電圧）と、容量素子６２を介して入力される参照信号（の電圧）とを比較して得られる差信号をカウンタ６４に出力する。例えば、参照信号が画素信号より小である場合にはHi(High)の差信号がカウンタ６４に供給され、参照信号が画素信号より大である場合にはLo(Low)の差信号がカウンタ６４に供給される。
カウンタ６４は、P相（Preset Phase）比較期間中、Hiの差信号が供給されている間だけカウントすることにより、カウント値Pを算出する。また、カウンタ６４は、D相（Data Phase）比較期間中、Hiの差信号が供給されている間だけカウントすることにより、カウント値Dを算出する。そして、カウンタ６４は、D相比較期間のカウント値DからP相比較期間のカウント値Pを引いた差分値（D-P）を、CDS処理およびAD変換処理後の画素データとして、データ保持部６５に供給する。
データ保持部６５は、各画素列のカウンタ６４から供給されたAD変換処理後の画素データを保持し、水平走査回路１５の制御に従って所定のタイミングで出力部１６へ順次出力する。
＜３．差動増幅器構成部の第１構成例＞
図３は、差動増幅器構成部１２の第１構成例を示す図である。
また、図３では、同じ画素列に配置された単位画素１０S及びダミー画素１０Dの詳細構成例も併せて示している。
単位画素１０Sは、PD(フォトダイオード)１０１、転送トランジスタ１０２、リセットトランジスタ１０３、増幅トランジスタ１０４、選択トランジスタ１０５、及び、FD(フローティングディフュージョン)１０６を有する。
PD１０１は、入射光に応じた信号電荷を得る光電変換素子である。転送トランジスタ１０２は、転送制御信号TRG_Sに基づいて、PD１０１に蓄積された信号電荷をFD１０６に転送する。リセットトランジスタ１０３は、リセット制御信号RST_Sに基づいて、FD１０６の信号電荷をリセットする。増幅トランジスタ１０４は、FD１０６の信号電荷を電圧信号に変換し、増幅して出力する。選択トランジスタ１０５は、選択制御信号SEL_Sに基づいて、画素アレイ部１１内でアレイ状に並んだ単位画素１０Sのうち、自画素が選択画素か否かを制御する。FD１０６は、転送トランジスタ１０２によってPD１０１から転送された信号電荷を保持する電荷蓄積部である。
ダミー画素１０Dは、PD１１１、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、選択トランジスタ１１５、及び、FD１１６を有する。
ダミー画素１０Dは、単位画素１０Sと同じ構成を有しているが、PD１１１には入射光が入射されないように金属膜等で遮光されている点が単位画素１０Sと異なる。転送トランジスタ１１２は転送制御信号TRG_Dによって制御され、リセットトランジスタ１１３はリセット制御信号RST_Dによって制御され、選択トランジスタ１１５は選択制御信号SEL_Dによって制御される。
なお、単位画素１０SのFD１０６と、ダミー画素１０DのFD１１６に接続された容量は、フローティングディフュージョンの寄生容量を示しており、容量素子部品としては存在しない。
差動増幅器構成部１２は、NMOSテール電流源１５０、カレントミラー回路を構成するPMOS負荷１５１および１５２、並びに、リセット専用定電流回路１５３で構成される。
NMOSテール電流源１５０は、列Vcom線４３を介して、増幅トランジスタ１０４と１１４のソースと接続されている。NMOSテール電流源１５０のゲートにはバイアス電圧Vbnが印加され、増幅トランジスタ１０４と１１４に定電流を流す。
カレントミラー回路を構成する一方のPMOS負荷１５１のドレインは、ダミー画素１０Dの選択トランジスタ１１５のドレインと、列信号線５１を介して接続されている。カレントミラー回路を構成する他方のPMOS負荷１５２のドレインは、単位画素１０Sの選択トランジスタ１０５のドレインと、列信号線４１を介して接続されている。PMOS負荷１５１と１５２のソースは、定電圧源Vddに接続されている。
カレントミラー回路を構成するPMOS負荷１５１および１５２は、ダミー画素１０D側の列信号線５１と、単位画素１０S側の列信号線４１に等しい電流を流す。
ダミー画素１０Dの列信号線５１には、リセット専用定電流回路１５３も接続されている。リセット専用定電流回路１５３は、定電圧源VbrlとPMOS負荷１５１のドレインとの間に接続され、所定の電流値IrstL（IrstL1,IrstL2）の電流を流す回路である。具体的には、リセット専用定電流回路１５３は、後述するように、リセット期間中には第１の電流値IrstL1を出力し、読み出し期間中には第１の電流値IrstL1よりも低い第２の電流値IrstL2を出力することで、リセット期間と読み出し期間とで異なる電流が差動対の参照側に流れるようにする。また、これにより、リセット期間中、差動対の参照側と信号側のそれぞれに異なる電流が流れる。
ダミー画素１０Dのリセットトランジスタ１１３のドレインは列リセット線５２に接続され、その列リセット線５２にはリセット電圧Vrstが供給されている。
一方、単位画素１０Sのリセットトランジスタ１０３のドレインは列リセット線４２に接続され、その列リセット線４２は列信号線４１と接続されている。
差動増幅器構成部１２は、ダミー画素１０Dの増幅トランジスタ１１４及び選択トランジスタ１１５と、単位画素１０Sの増幅トランジスタ１０４及び選択トランジスタ１０５を合わせて、差動増幅器を構成している。
図４を参照して、第１構成例の差動増幅器構成部１２と単位画素１０S及びダミー画素１０Dの動作について説明する。
図４は、画素アレイ部１１の単位画素１０Sとダミー画素１０D、第１構成例の差動増幅器構成部１２、および、カラム信号処理部１４の１H期間のタイミングチャートを示している。単位画素１０Sとダミー画素１０Dは同じ画素列の画素である。
初めに、時刻ｔ１において、画素信号の読み出しが選択された単位画素１０Sと同列のダミー画素１０Dに供給される選択制御信号SEL_Sと選択制御信号SEL_DがHi（High）に設定され、単位画素１０Sの選択トランジスタ１０５とダミー画素１０Dの選択トランジスタ１１５がオンされる。選択制御信号SEL_Sと選択制御信号SEL_Dは、１H期間が終了する時刻ｔ１１までHiであり、これにより、単位画素１０Sとダミー画素１０Dが選択された状態となる。
次の時刻ｔ２から、リセット期間が開始され、リセット制御信号RST_S及びRST_DがHi（High）に設定される。これにより、単位画素１０Sのリセットトランジスタ１０３と、ダミー画素１０Dのリセットトランジスタ１１３がオンする。また、リセット専用定電流回路１５３は、出力する電流値IrstLを、それまでの第２の電流値IrstL2よりも大きい第１の電流値（リセット電流値）IrstL1（＞IrstL2）に変更する。
この状態において、差動増幅器はボルテージフォロワの動作をし、ダミー画素１０DのFD１１６の電位がリセット電圧Vrstとなり、単位画素１０Sの列信号線４１の電位VSL_SおよびFD１０６の電位もリセット電圧Vrstに追従する。
次の時刻ｔ３において、リセット制御信号RST_S及びRST_DがLo（Low）に変更され、リセットトランジスタ１０３と１１３がオフする。リセットトランジスタ１０３と１１３がオフしたとき、スイッチフィードスルーにより、FD１０６および１１６の電位が少し低下するが、差動増幅器の同相キャンセル効果により、列信号線４１の電位VSL_Sの電圧変動を小さく抑えることができる。これが、例えばシングルエンドのソース接地アンプである場合には、リセット時のフィードスルーによるFD電圧降下が画素のアンプゲインで増幅されて、出力端が動作レンジを超えてしまうことがある。
時刻ｔ３よりも所定時間経過後の時刻ｔ４において、リセット専用定電流回路１５３から出力される電流値IrstLが、第１の電流値IrstL1から、それよりも低い第２の電流値IrstL2（＜IrstL1）に戻される。
リセットトランジスタ１０３と１１３がオフする時刻ｔ３から、リセット専用定電流回路１５３が第１の電流値IrstL1を出力する時刻ｔ４までの期間に応じて、時刻ｔ４以降、図４に示されるように列信号線４１の電位VSL_Sが上昇する。上昇後の列信号線４１の電位VSL_Sが、差動増幅器の動作範囲を決定する動作点（動作開始電位）となる。
図４では、リセット専用定電流回路１５３を設けずに、動作点を調整しない場合の電位VSL_Sが破線で示されている。差動増幅器の最適な動作範囲は、差動増幅器固有の動作点よりも高い側に存在し、時刻ｔ３から時刻ｔ４までの期間、リセット専用定電流回路１５３が、差動増幅器の参照側の列信号線５１に、信号側の列信号線４１よりも大きい電流を流すことにより、列信号線４１の電位VSL_Sを、差動増幅器の最適な動作範囲に上昇させる。
例えば、時刻ｔ３から時刻ｔ４までの期間で差動増幅器が均衡状態である場合、NMOSテール電流源１５０が出力する電流値が２０uAであり、リセット専用定電流回路１５３が出力する第１の電流値IrstL1が６uAであるとき、PMOS負荷１５１および１５２にはそれぞれ約７uAの電流が流れるので、ダミー画素１０Dの増幅トランジスタ１１４には約１３uAの電流が流れ、単位画素１０Sの増幅トランジスタ１０４には約７uAの電流が流れる。したがって、リセット専用定電流回路１５３は、差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させる。
一方、後述する読み出し期間において差動増幅器が均衡状態である場合、NMOSテール電流源１５０が出力する電流値が２０uAのままで、リセット専用定電流回路１５３が出力する第２の電流値IrstL2が０であるとき、PMOS負荷１５１および１５２にはそれぞれ約１０uAの電流が流れるので、増幅トランジスタ１１４および１０４にはそれぞれ約１０uAの電流が流れる。
リセット専用定電流回路１５３が、差動増幅器の参照側の列信号線５１に、信号側の列信号線４１よりも大きい電流を流す時間となる時刻ｔ３から時刻ｔ４までの期間は、設計時の差動増幅器の最適な動作範囲に基づいて予め決定される。
具体的には、リセット専用定電流回路１５３を用いたときのリセット期間中の参照側と信号側の電流の大きさが設計できる。また、参照側のダミー画素１０Dの増幅トランジスタ１１４のゲート電圧と、信号側の単位画素１０Sの増幅トランジスタ１０４のゲート電圧の差も設計できる。リセットトランジスタ１０３と１１３がオフした後は、増幅トランジスタ１１４と１０４のゲートがフローティング状態となり、読み出し期間となる。そこで、読み出し期間における参照側と信号側の電流の変動量を設計することで、差動増幅器の出力電圧、即ち、列信号線４１の電位VSL_Sを、最適動作範囲内に調整することができる。
列信号線４１の電位VSL_Sが、差動増幅器の最適な動作範囲の動作点（動作開始電位）に調整された後、時刻ｔ５から時刻ｔ６までのP相比較期間において、単位画素１０Sの画素信号の電圧と、参照信号生成回路６６から供給される参照信号の電圧とが比較され、カウント値Pが算出される。
時刻ｔ７から時刻ｔ８の期間、単位画素１０Sの転送トランジスタ１０２にHiの転送制御信号TRG_Sが供給され、転送トランジスタ１０２がオンされ、PD１０１に蓄積された信号電荷がFD１０６に転送される。このとき、ダミー画素１０Dの転送トランジスタ１１２に供給される転送制御信号TRG_DはLoのままである。
単位画素１０Sの転送トランジスタ１０２がオフされた時刻ｔ８以降、画素信号の読み出し期間となり、カウンタ６４は、P相比較期間で算出されたカウント値Pをビット反転したカウント値－Pをカウントの初期値に設定する。
時刻ｔ９からｔ１０までのD相比較期間において、単位画素１０Sの画素信号の電圧と、参照信号生成回路６６から供給される参照信号の電圧とが比較され、D相比較期間のカウント値DからP相比較期間のカウント値Pを引いた差分値（D-P）が算出される。
最後に、時刻ｔ１１において、選択制御信号SEL_Sと選択制御信号SEL_DがLoに変更されることにより、単位画素１０Sの選択トランジスタ１０５とダミー画素１０Dの選択トランジスタ１１５がオフされ、１H期間が終了する。
以上のように、図３の第１構成例の差動増幅器構成部１２によれば、リセット期間中に、リセット専用定電流回路１５３が第１の電流値IrstL1を出力して、参照側の列信号線５１に、信号側の列信号線４１よりも大きな電流を出力する。また、読み出し期間中には、リセット専用定電流回路１５３は、第１の電流値IrstL1よりも低い第２の電流値IrstL2を出力する。このように、リセット専用定電流回路１５３が、リセット期間中に、差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させ、リセット期間と読み出し期間とで、増幅トランジスタ１１４および１０４に流れる電流を変えることにより、列信号線４１の電位VSL_Sを、差動増幅器固有の動作点よりも上側（高電位側）にある、差動増幅器の最適な動作点（動作範囲）に調整することができる。その結果、増幅トランジスタ１０４の変換効率を向上させ、リニアリティを改善することができる。
図３の第１構成例の差動増幅器構成部１２は、差動増幅器の最適な動作点が差動増幅器固有の動作点よりも上側（高電位側）にある場合に、差動増幅器の動作点を調整する構成例である。
次に、差動増幅器の最適な動作点が差動増幅器固有の動作点よりも下側（低電位側）にある場合に、差動増幅器の動作点を調整する構成例について説明する。
＜４．差動増幅器構成部の第２構成例＞
図５は、差動増幅器構成部１２の第２構成例を示す図である。
図５においても、同じ画素列に配置された単位画素１０S及びダミー画素１０Dの詳細構成も併せて示している。なお、図５では、図３に示した第１構成例と共通する部分については同一の符号を付してあり、その部分の説明については適宜省略する。後述する第３構成例以降の説明においても同様とする。
図５の第２構成例の差動増幅器構成部１２は、リセット専用定電流回路１５３の配置が図３に示した第１構成例と異なる。すなわち、図３の第１構成例の差動増幅器構成部１２は、リセット専用定電流回路１５３が定電圧源VbrlとPMOS負荷１５１のドレインとの間に接続され、参照側の列信号線５１に所定の電流値IrstLの電流を流す構成であったのに対して、第２構成例の差動増幅器構成部１２は、リセット専用定電流回路１５３が定電圧源VbrrとPMOS負荷１５２のドレインとの間に接続され、信号側の列信号線４１に、所定の電流値IrstR（IrstR1,IrstR2）の電流を流す構成である。図５のその他の構成は、単位画素１０S及びダミー画素１０Dの構成を含め、図３の第１構成例と同様である。
図６は、画素アレイ部１１の単位画素１０Sとダミー画素１０D、第２構成例の差動増幅器構成部１２、および、カラム信号処理部１４の１H期間のタイミングチャートを示している。
図６のタイミングチャートは、第１構成例の図４のタイミングチャートに対応し、図６の時刻ｔ３１乃至ｔ４１は、それぞれ、図４の時刻ｔ１乃至ｔ１１と対応する。図６においても、図４で説明した第１構成例のタイミングチャートと異なる部分に注目して説明する。
リセット期間が開始される時刻ｔ３２において、リセット制御信号RST_S及びRST_DがHiに設定され、単位画素１０Sのリセットトランジスタ１０３と、ダミー画素１０Dのリセットトランジスタ１１３がオンする。同時に、リセット専用定電流回路１５３は、出力する電流値IrstRを、それまでの第２の電流値IrstR2よりも大きい第１の電流値（リセット電流値）IrstR1（＞IrstR2）に変更する。
次の時刻ｔ３３において、リセット制御信号RST_S及びRST_DがLoに変更され、リセットトランジスタ１０３と１１３がオフする。
時刻ｔ３３よりも所定時間経過後の時刻ｔ３４において、リセット専用定電流回路１５３から出力される電流値IrstRが、第１の電流値IrstR1から、それよりも低い第２の電流値IrstR2（＜IrstR1）に戻される。
このように、リセット期間中に、リセット専用定電流回路１５３が第１の電流値IrstR1を出力して、信号側の列信号線４１に、参照側の列信号線５１よりも大きな電流を出力することにより、図６に示されるように、差動増幅器固有の動作点（動作開始電位）を、差動増幅器固有の動作点よりも低い電位に調整することができる。
その他の時刻（時刻ｔ３１、時刻ｔ３５ないし時刻ｔ４１）の動作は、図４を参照して説明した第１構成例と同様である。
図５の第２構成例の差動増幅器構成部１２によれば、リセット期間中に、リセット専用定電流回路１５３が第１の電流値IrstR1を出力して、信号側の列信号線４１に、参照側の列信号線５１よりも大きな電流を出力する。また、読み出し期間中には、リセット専用定電流回路１５３は、第１の電流値IrstR1よりも低い第２の電流値IrstR2を出力する。このように、リセット専用定電流回路１５３が、リセット期間中に、差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させ、リセット期間と読み出し期間とで、増幅トランジスタ１１４および１０４に流れる電流を変えることにより、図６に示されるように、列信号線４１の電位VSL_Sを、差動増幅器固有の動作点よりも下側（低電位側）にある、差動増幅器の最適な動作点（動作範囲）に調整することができる。その結果、増幅トランジスタ１０４の変換効率を向上させ、リニアリティを改善することができる。
＜５．差動増幅器構成部の第３構成例＞
図７は、差動増幅器構成部１２の第３構成例を示す図である。
図７の第３構成例の差動増幅器構成部１２は、図３に示した第１構成例と、図５に示した第２構成例の両方の構成を有している。すなわち、第３構成例の差動増幅器構成部１２は、定電圧源VbrlとPMOS負荷１５１のドレインとの間に接続され、参照側の列信号線５１に所定の電流値IrstLの電流を流すリセット専用定電流回路１５３Lと、定電圧源VbrrとPMOS負荷１５２のドレインとの間に接続され、信号側の列信号線４１に所定の電流値IrstRの電流を流すリセット専用定電流回路１５３Rの両方を備える。図７のその他の構成は、単位画素１０S及びダミー画素１０Dの構成を含め、第１構成例および第２構成例と同様である。
図８は、画素アレイ部１１の単位画素１０Sとダミー画素１０D、第３構成例の差動増幅器構成部１２、および、カラム信号処理部１４の１H期間のタイミングチャートを示している。
図８のタイミングチャートは、第１構成例の図４のタイミングチャートに対応し、図８の時刻ｔ５１乃至ｔ６１は、それぞれ、図４の時刻ｔ１乃至ｔ１１と対応する。図８においても、図４で説明した第１構成例のタイミングチャートと異なる部分に注目して説明する。
リセット期間が開始される時刻ｔ５２において、リセット制御信号RST_S及びRST_DがHiに設定され、単位画素１０Sのリセットトランジスタ１０３と、ダミー画素１０Dのリセットトランジスタ１１３がオンする。
また、時刻ｔ５２において、参照側のリセット専用定電流回路１５３Lは、出力する電流値IrstLを、それまでの第２の電流値IrstL4よりも大きい第１の電流値（リセット電流値）IrstL3（＞IrstR4）に変更する。同時刻に、信号側のリセット専用定電流回路１５３Rは、出力する電流値IrstRを、それまでの第２の電流値IrstR5よりも小さい第１の電流値（リセット電流値）IrstR6（＜IrstR5）に変更する。これにより、列信号線５１を介してダミー画素１０Dの増幅トランジスタ１１４に流れる電流が、列信号線４１を介して単位画素１０Sの増幅トランジスタ１０４に流れる電流よりも多くなる。
次の時刻ｔ５３において、リセット制御信号RST_S及びRST_DがLoに変更され、リセットトランジスタ１０３と１１３がオフする。
時刻ｔ５３よりも所定時間経過後の時刻ｔ５４において、参照側のリセット専用定電流回路１５３Lは、出力する電流値IrstLを、それまでの第１の電流値（リセット電流値）IrstL3よりも小さい第２の電流値IrstL4（＜IrstR3）に変更する。同時刻に、信号側のリセット専用定電流回路１５３Rは、出力する電流値IrstRを、それまでの第１の電流値（リセット電流値）IrstR6よりも大きい第２の電流値IrstR5（＞IrstR6）に変更する。
その他の時刻（時刻ｔ５１、時刻ｔ５５ないし時刻ｔ６１）の動作は、図４を参照して説明した第１構成例と同様である。
時刻ｔ５２から時刻ｔ５４の期間中、列信号線５１を介してダミー画素１０Dの増幅トランジスタ１１４に流れる電流が、列信号線４１を介して単位画素１０Sの増幅トランジスタ１０４に流れる電流よりも多くなるように、参照側のリセット専用定電流回路１５３Lは、それまでよりも大きい第１の電流値IrstL3の電流を流し、信号側のリセット専用定電流回路１５３Rは、それまでよりも小さい第１の電流値IrstR6の電流を流す。これにより、図８に示されるように、列信号線４１の電位VSL_Sを、差動増幅器固有の動作点よりも上側（高電位側）にある、差動増幅器の最適な動作点（動作範囲）に調整することができる。その結果、増幅トランジスタ１０４の変換効率を向上させ、リニアリティを改善することができる。
なお、第３構成例によれば、参照側と信号側の両方にリセット専用定電流回路１５３を備えたことにより、差動増幅器固有の動作点よりも下側（低電位側）にある、差動増幅器の最適な動作点（動作範囲）に調整することも可能である。
具体的には、時刻ｔ５２から時刻ｔ５４の期間中、参照側のリセット専用定電流回路１５３Lが、出力する電流値IrstLを、小さい第２の電流値IrstL4（＜IrstL3）に設定し、それ以外の期間では、大きい第１の電流値IrstL3に設定する。信号側のリセット専用定電流回路１５３Rは、出力する電流値IrstRを、大きい第１の電流値IrstR6（＞IrstR5）に設定し、それ以外の期間では、小さい第２の電流値IrstR6に設定する。
これにより、列信号線４１を介して単位画素１０Sの増幅トランジスタ１０４に流れる電流が、列信号線５１を介してダミー画素１０Dの増幅トランジスタ１１４に流れる電流よりも多くなり、列信号線４１の電位VSL_Sが、差動増幅器固有の動作点よりも下側（低電位側）に調整される。
＜６．差動増幅器構成部の第４構成例＞
図９は、差動増幅器構成部１２の第４構成例を示す図である。
図９の第４構成例の差動増幅器構成部１２では、図３に示したリセット専用定電流回路１５３が、定電流源１７１とスイッチ１７２に置き換えられている。定電流源１７１は、所定の電流を出力する。スイッチ１７２は、制御信号SWLに基づいて、定電流源１７１と列信号線５１との接続をオンオフする。スイッチ１７２のオンオフ状態は、リセット期間と読み出し期間とで変化する。図９のその他の構成は、単位画素１０S及びダミー画素１０Dの構成を含め、第１構成例と同様である。
図１０は、画素アレイ部１１の単位画素１０Sとダミー画素１０D、第４構成例の差動増幅器構成部１２、および、カラム信号処理部１４の１H期間のタイミングチャートを示している。
図１０のタイミングチャートは、第１構成例の図４のタイミングチャートに対応し、図１０の時刻ｔ７１乃至ｔ８１は、それぞれ、図４の時刻ｔ１乃至ｔ１１と対応する。図１０においても、図４で説明した第１構成例のタイミングチャートと異なる部分に注目して説明する。
リセット期間が開始される時刻ｔ７２において、リセット制御信号RST_S及びRST_DがHiに設定され、単位画素１０Sのリセットトランジスタ１０３と、ダミー画素１０Dのリセットトランジスタ１１３がオンする。
また、時刻ｔ７２において、Hiの制御信号SWLがスイッチ１７２に供給され、スイッチ１７２が定電流源１７１と列信号線５１とを接続する。これにより、定電流源１７１から所定の電流が参照側の列信号線５１に流れる。
次の時刻ｔ７３において、リセット制御信号RST_S及びRST_DがLoに変更され、リセットトランジスタ１０３と１１３がオフする。
時刻ｔ７３よりも所定時間経過後の時刻ｔ７４において、制御信号SWLがHiからLoに変更され、スイッチ１７２がオフし、定電流源１７１が列信号線５１から切り離される。
その他の時刻（時刻ｔ７１、時刻ｔ７５ないし時刻ｔ８１）の動作は、図４を参照して説明した第１構成例と同様である。
時刻ｔ７２から時刻ｔ７４の期間中、定電流源１７１が列信号線５１に接続されることにより、列信号線５１を介してダミー画素１０Dの増幅トランジスタ１１４に流れる電流が、列信号線４１を介して単位画素１０Sの増幅トランジスタ１０４に流れる電流よりも多くなる。これにより、図１０に示されるように、列信号線４１の電位VSL_Sを、差動増幅器固有の動作点よりも上側（高電位側）にある、差動増幅器の最適な動作点（動作範囲）に調整することができる。その結果、増幅トランジスタ１０４の変換効率を向上させ、リニアリティを改善することができる。
＜７．差動増幅器構成部の第５構成例＞
図１１は、差動増幅器構成部１２の第５構成例を示す図である。
図１１の第５構成例の差動増幅器構成部１２では、図５に示したリセット専用定電流回路１５３が、定電流源１７１とスイッチ１７２に置き換えられている。換言すれば、第５構成例の差動増幅器構成部１２では、図９に示した第４構成例の定電流源１７１とスイッチ１７２が、参照側でなく、信号側に設けられている。スイッチ１７２は、制御信号SWRに基づいて、定電流源１７１と列信号線４１との接続をオンオフする。スイッチ１７２のオンオフ状態は、リセット期間と読み出し期間とで変化する。図１１のその他の構成は、単位画素１０S及びダミー画素１０Dの構成を含め、図９の第４構成例と同様である。
図１２は、画素アレイ部１１の単位画素１０Sとダミー画素１０D、第５構成例の差動増幅器構成部１２、および、カラム信号処理部１４の１H期間のタイミングチャートを示している。
図１２のタイミングチャートは、第２構成例の図６のタイミングチャートに対応し、時刻ｔ９１乃至ｔ１０１は、それぞれ、図６の時刻ｔ３１乃至ｔ４１と対応する。図１２においても、図６で説明した第２構成例のタイミングチャートと異なる部分に注目して説明する。
リセット期間が開始される時刻ｔ９２において、リセット制御信号RST_S及びRST_DがHiに設定され、単位画素１０Sのリセットトランジスタ１０３と、ダミー画素１０Dのリセットトランジスタ１１３がオンする。
また、時刻ｔ９２において、Hiの制御信号SWRがスイッチ１７２に供給され、スイッチ１７２が定電流源１７１と列信号線４１とを接続する。これにより、定電流源１７１から所定の電流が信号側の列信号線４１に流れる。
次の時刻ｔ９３において、リセット制御信号RST_S及びRST_DがLoに変更され、リセットトランジスタ１０３と１１３がオフする。
時刻ｔ９３よりも所定時間経過後の時刻ｔ９４において、制御信号SWRがHiからLoに変更され、スイッチ１７２がオフし、定電流源１７１が列信号線４１から切り離される。
その他の時刻（時刻ｔ９１、時刻ｔ９５ないし時刻ｔ１０１）の動作は、図６を参照して説明した第２構成例と同様である。
時刻ｔ９２から時刻ｔ９４の期間中、定電流源１７１が列信号線４１に接続されることにより、列信号線４１を介して単位画素１０Sの増幅トランジスタ１０４に流れる電流が、列信号線５１を介してダミー画素１０Dの増幅トランジスタ１１４に流れる電流よりも多くなる。これにより、図１２に示されるように、列信号線４１の電位VSL_Sを、差動増幅器固有の動作点よりも下側（低電位側）にある、差動増幅器の最適な動作点（動作範囲）に調整することができる。その結果、増幅トランジスタ１０４の変換効率を向上させ、リニアリティを改善することができる。
＜８．差動増幅器構成部の第６構成例＞
図１３は、差動増幅器構成部１２の第６構成例を示す図である。
図１３の第６構成例の差動増幅器構成部１２は、図９に示した第４構成例と、図１１に示した第５構成例の両方の構成を有している。すなわち、第６構成例の差動増幅器構成部１２は、定電圧源VbrlとPMOS負荷１５１のドレインとの間に接続された定電流源１７１Lおよびスイッチ１７２Lと、定電圧源VbrrとPMOS負荷１５２のドレインとの間に接続された定電流源１７１Rおよびスイッチ１７２Rの両方を備える。スイッチ１７２Lは、制御信号SWLに基づいて、定電流源１７１Lと列信号線５１との接続をオンオフする。スイッチ１７２Rは、制御信号SWRに基づいて、定電流源１７１Rと列信号線４１との接続をオンオフする。スイッチ１７２Lおよび１７２Rのオンオフ状態は、リセット期間と読み出し期間とで変化する。図１３のその他の構成は、単位画素１０S及びダミー画素１０Dの構成を含め、第４構成例および第５構成例と同様である。
図１４は、画素アレイ部１１の単位画素１０Sとダミー画素１０D、第６構成例の差動増幅器構成部１２、および、カラム信号処理部１４の１H期間のタイミングチャートを示している。
図１４のタイミングチャートは、第３構成例の図８のタイミングチャートに対応し、時刻ｔ１１１乃至ｔ１２１は、それぞれ、図８の時刻ｔ５１乃至ｔ６１と対応する。図１４においても、図８で説明した第３構成例のタイミングチャートと異なる部分に注目して説明する。
リセット期間が開始される時刻ｔ１１２において、リセット制御信号RST_S及びRST_DがHiに設定され、単位画素１０Sのリセットトランジスタ１０３と、ダミー画素１０Dのリセットトランジスタ１１３がオンする。
また、時刻ｔ１１２において、Hiの制御信号SWLがスイッチ１７２Lに供給され、スイッチ１７２Lが定電流源１７１Lと列信号線５１とを接続する。これにより、定電流源１７１Lから所定の電流が参照側の列信号線５１に流れる。
同じ時刻ｔ１１２において、Loの制御信号SWRがスイッチ１７２Rに供給され、スイッチ１７２Rが定電流源１７１Rを列信号線４１から切り離す。これにより、信号側の列信号線４１には、それまで定電流源１７１Rから流れていた電流が流れなくなる。
次の時刻ｔ１１３において、リセット制御信号RST_S及びRST_DがLoに変更され、リセットトランジスタ１０３と１１３がオフする。
時刻ｔ１１３よりも所定時間経過後の時刻ｔ１１４において、制御信号SWLがHiからLoに変更され、スイッチ１７２Lがオフし、定電流源１７１Lが列信号線５１から切り離される。これにより、参照側の列信号線５１には、定電流源１７１Lからの電流が流れなくなる。また、時刻ｔ１１４において、制御信号SWRがLoからHiに変更され、スイッチ１７２Rがオンし、定電流源１７１Rが列信号線４１に接続される。これにより、定電流源１７１Rから所定の電流が信号側の列信号線４１に流れる。
その他の時刻（時刻ｔ１１１、時刻ｔ１１５ないし時刻ｔ１２１）の動作は、図４を参照して説明した第１構成例と同様である。
時刻ｔ１１２から時刻ｔ１１４の期間中、定電流源１７１Lが列信号線５１に接続されるとともに、定電流源１７１Rが列信号線４１から切り離されることにより、列信号線５１を介してダミー画素１０Dの増幅トランジスタ１１４に流れる電流が、列信号線４１を介して単位画素１０Sの増幅トランジスタ１０４に流れる電流よりも多くなる。これにより、図１４に示されるように、列信号線４１の電位VSL_Sを、差動増幅器固有の動作点よりも上側（高電位側）にある、差動増幅器の最適な動作点（動作範囲）に調整することができる。その結果、増幅トランジスタ１０４の変換効率を向上させ、リニアリティを改善することができる。
なお、第６構成例によれば、参照側と信号側の両方に定電流源１７１とスイッチ１７２を備えたことにより、差動増幅器固有の動作点よりも下側（低電位側）にある、差動増幅器の最適な動作点（動作範囲）に調整することも可能である。
具体的には、差動増幅器構成部１２は、時刻ｔ１１２から時刻ｔ１１４の期間中、制御信号SWLをLo、制御信号SWRをHiとして、定電流源１７１Lを列信号線５１から切り離すとともに、定電流源１７１Rを列信号線４１に接続する。これにより、列信号線４１を介して単位画素１０Sの増幅トランジスタ１０４に流れる電流が、列信号線５１を介してダミー画素１０Dの増幅トランジスタ１１４に流れる電流よりも多くなる。これにより、列信号線４１の電位VSL_Sを、差動増幅器固有の動作点よりも下側（低電位側）にある、差動増幅器の最適な動作点（動作範囲）に調整することができる。その結果、増幅トランジスタ１０４の変換効率を向上させ、リニアリティを改善することができる。
＜９．差動増幅器構成部の第７構成例＞
図１５は、差動増幅器構成部１２の第７構成例を示す図である。
図１５の第７構成例の差動増幅器構成部１２では、図３に示した第１構成例のリセット専用定電流回路１５３に代えて、リセット専用PMOSトランジスタ１９１が設けられている。リセット専用PMOSトランジスタ１９１のソースは定電圧源Vddに接続され、リセット専用PMOSトランジスタ１９１のドレインは列信号線５１およびPMOS負荷１５１のドレインに接続されている。リセット専用PMOSトランジスタ１９１のゲートには、Hiの制御信号Vbphか、または、Loの制御信号Vbplが供給される。
図４のフローチャートを引用して、図１５の第７構成例における動作を説明すると、時刻ｔ２から時刻ｔ４の期間において、単位画素１０Sのリセットトランジスタ１０３とダミー画素１０Dのリセットトランジスタ１１３がオンすると同時に、リセット専用PMOSトランジスタ１９１のゲートには、Loの制御信号Vbplが供給され、リセット専用PMOSトランジスタ１９１がオンして、所定の電流がリセット専用PMOSトランジスタ１９１から参照側の列信号線５１に流れる。それ以外の期間では、リセット専用PMOSトランジスタ１９１のゲートには、Hiの制御信号Vbphが供給され、リセット専用PMOSトランジスタ１９１はオフとなるので、リセット専用PMOSトランジスタ１９１から参照側の列信号線５１へは電流が流れない。
これにより、図４に示したように、列信号線４１の電位VSL_Sを、差動増幅器固有の動作点よりも上側（高電位側）にある、差動増幅器の最適な動作点（動作範囲）に調整することができる。その結果、増幅トランジスタ１０４の変換効率を向上させ、リニアリティを改善することができる。
＜１０．差動増幅器構成部の第８構成例＞
図１６は、差動増幅器構成部１２の第８構成例を示す図である。
図１６の第８構成例の差動増幅器構成部１２では、図３に示した第１構成例のリセット専用定電流回路１５３に代えて、直列接続されたスイッチ２０１と抵抗２０２が設けられている。スイッチ２０１の抵抗２０２側と異なる他端は、定電圧源Vbrlに接続されている。抵抗２０２のスイッチ２０１側と異なる他端は、列信号線５１およびPMOS負荷１５１のドレインに接続されている。スイッチ２０１は、制御信号SWLに基づいて、定電圧源Vbrlと抵抗２０２との接続をオンオフする。
図４のフローチャートを引用して、図１６の第８構成例における動作を説明すると、時刻ｔ２から時刻ｔ４の期間において、単位画素１０Sのリセットトランジスタ１０３とダミー画素１０Dのリセットトランジスタ１１３がオンすると同時に、スイッチ２０１には、Hiの制御信号SWLが供給され、スイッチ２０１がオンして、所定の電流が抵抗２０２から参照側の列信号線５１に流れる。それ以外の期間では、スイッチ２０１には、Loの制御信号SWLが供給され、スイッチ２０１はオフとなるので、抵抗２０２から参照側の列信号線５１へは電流が流れない。
これにより、図４に示したように、列信号線４１の電位VSL_Sを、差動増幅器固有の動作点よりも上側（高電位側）にある、差動増幅器の最適な動作点（動作範囲）に調整することができる。その結果、増幅トランジスタ１０４の変換効率を向上させ、リニアリティを改善することができる。
＜１１．差動増幅器構成部の第９構成例＞
図１７は、差動増幅器構成部１２の第９構成例を示す図である。
図１７の第９構成例の差動増幅器構成部１２では、図３に示した第１構成例のリセット専用定電流回路１５３に代えて、リセット専用PMOSトランジスタ２２１とスイッチ２２２が設けられている。
リセット専用PMOSトランジスタ２２１のソースは定電圧源Vbrlに接続され、リセット専用PMOSトランジスタ２２１のドレインは、スイッチ２２２を介して列信号線５１およびPMOS負荷１５１のドレインに接続されている。リセット専用PMOSトランジスタ２２１のゲートには、リセット専用PMOSトランジスタ２２１をオンさせるバイアス電圧Vbpが常時供給されている。スイッチ２２２は、制御信号SWLに基づいて、リセット専用PMOSトランジスタ２２１のドレインと、列信号線５１およびPMOS負荷１５１のドレインとの接続をオンオフする。
図４のフローチャートを引用して、図１７の第９構成例における動作を説明すると、時刻ｔ２から時刻ｔ４の期間において、単位画素１０Sのリセットトランジスタ１０３とダミー画素１０Dのリセットトランジスタ１１３がオンすると同時に、スイッチ２２２には、Hiの制御信号SWLが供給され、スイッチ２２２がオンして、所定の電流がリセット専用PMOSトランジスタ２２１から参照側の列信号線５１に流れる。それ以外の期間では、スイッチ２２２には、Loの制御信号SWLが供給され、スイッチ２２２はオフとなるので、リセット専用PMOSトランジスタ２２１から参照側の列信号線５１へは電流が流れない。
これにより、図４に示したように、列信号線４１の電位VSL_Sを、差動増幅器固有の動作点よりも上側（高電位側）にある、差動増幅器の最適な動作点（動作範囲）に調整することができる。その結果、増幅トランジスタ１０４の変換効率を向上させ、リニアリティを改善することができる。
＜１２．差動増幅器構成部の第１０構成例＞
図１８は、差動増幅器構成部１２の第１０構成例を示す図である。
図１８の第１０構成例の差動増幅器構成部１２では、図１７に示した第９構成例のリセット専用PMOSトランジスタ２２１のゲートが、列信号線５１並びにPMOS負荷１５１のドレインおよびゲートとPMOS負荷１５２のゲートに接続されている。この場合、第９構成例と比較して、リセット専用PMOSトランジスタ２２１のゲートに印加するバイアス電圧Vbpが不要となる利点がある。
第１０構成例の動作は、第９構成例と同様であるので、説明を省略する。
第１０構成例においても、第９構成例と同様に、列信号線４１の電位VSL_Sを、差動増幅器固有の動作点よりも上側（高電位側）にある、差動増幅器の最適な動作点（動作範囲）に調整することができる。その結果、増幅トランジスタ１０４の変換効率を向上させ、リニアリティを改善することができる。
＜１３．差動増幅器構成部の第１１構成例＞
図１９は、差動増幅器構成部１２の第１１構成例を示す図である。
図１９の第１１構成例の差動増幅器構成部１２では、図３に示した第１構成例のリセット専用定電流回路１５３が省略され、その代わりに、信号側に、リセット専用NMOSトランジスタ２４１とスイッチ２４２が設けられている。
リセット専用NMOSトランジスタ２４１のドレインは、PMOS負荷１５２のドレインおよび列信号線４１に接続され、リセット専用NMOSトランジスタ２４１のソースは、スイッチ２４２を介して低電位Vbrg（例えば、GND）に接続されている。リセット専用NMOSトランジスタ２４１のゲートには、リセット専用NMOSトランジスタ２４１をオンさせるバイアス電圧Vbnが常時供給されている。スイッチ２４２は、制御信号SWRに基づいて、リセット専用NMOSトランジスタ２４１のソースと低電位Vbrgとの接続をオンオフする。
図４のフローチャートを引用して、図１９の第１１構成例における動作を説明すると、時刻ｔ２から時刻ｔ４の期間において、単位画素１０Sのリセットトランジスタ１０３とダミー画素１０Dのリセットトランジスタ１１３がオンすると同時に、スイッチ２４２には、Hiの制御信号SWRが供給され、スイッチ２４２がオンして、所定の電流が、PMOS負荷１５２のドレインからリセット専用NMOSトランジスタ２４１を介して低電位Vbrgに流れる。それ以外の期間では、スイッチ２４２には、Loの制御信号SWRが供給され、スイッチ２４２はオフとなるので、リセット専用NMOSトランジスタ２４１のドレイン－ソース間の電流が流れない。
図１５乃至図１８に示した第７乃至第１０構成例の差動増幅器構成部１２は、リセット期間中に、参照側の増幅トランジスタ１１４に供給される電流を信号側の増幅トランジスタ１０４よりも増やすことによって、差動増幅器の動作点を、差動増幅器固有の動作点よりも上側（高電位側）に調整した。
これに対して、図１９の第１１構成例の差動増幅器構成部１２は、リセット期間中に、PMOS負荷１５２に流れる電流の一部をリセット専用NMOSトランジスタ２４１に引き込み、信号側の増幅トランジスタ１０４に供給される電流を、参照側の増幅トランジスタ１１４よりも減らすことによって、差動増幅器の動作点を、差動増幅器固有の動作点よりも上側（高電位側）に調整する。
＜１４．差動増幅器構成部の第１２構成例＞
図２０は、差動増幅器構成部１２の第１２構成例を示す図である。
図２０の第１２構成例の差動増幅器構成部１２は、図１８に示した第１０構成例に、PMOSトランジスタ２６１および２６２をカスコード接続で追加した構成を有している。
具体的には、PMOSトランジスタ２６１のソースが、PMOS負荷１５１のドレインおよびゲート、リセット専用PMOSトランジスタ２２１のゲート、スイッチ２２２のリセット専用PMOSトランジスタ２２１側と異なる他端と接続されている。PMOSトランジスタ２６１のドレインが、列信号線５１を介して、選択トランジスタ１１５のドレインと接続されている。
PMOSトランジスタ２６２のソースが、PMOS負荷１５２のドレインと接続されている。PMOSトランジスタ２６２のドレインが、列信号線４１および列リセット線４２を介して、選択トランジスタ１０５およびリセットトランジスタ１０３のドレインと接続されている。
PMOSトランジスタ２６１および２６２のゲートには、バイアス電圧Vbp2が印加されている。
＜１５．差動増幅器構成部の第１３構成例＞
図２１は、差動増幅器構成部１２の第１３構成例を示す図である。
図２１の第１３構成例の差動増幅器構成部１２は、図２０の第１２構成例と比較して、スイッチ２２２のリセット専用PMOSトランジスタ２２１側と異なる他端の接続先が異なる。
図２０の第１２構成例では、スイッチ２２２のリセット専用PMOSトランジスタ２２１側と異なる他端は、PMOSトランジスタ２６１のソース側と接続されていたが、図２１の第１３構成例では、PMOSトランジスタ２６１のドレイン側と接続されている。その他の構成は、第１２構成例と同様である。
＜１６．差動増幅器構成部の第１４構成例＞
図２２は、差動増幅器構成部１２の第１４構成例を示す図である。
図２２の第１４構成例の差動増幅器構成部１２は、図１８に示した第１０構成例に、NMOSトランジスタ２７１および２７２をカスコード接続で追加した構成を有している。
具体的には、NMOSトランジスタ２７１のドレインが、PMOS負荷１５１のドレインおよびゲート、リセット専用PMOSトランジスタ２２１のゲート、スイッチ２２２のリセット専用PMOSトランジスタ２２１側と異なる他端と接続されている。NMOSトランジスタ２７１のソースが、列信号線５１を介して、選択トランジスタ１１５のドレインと接続されている。
NMOSトランジスタ２７２のドレインが、PMOS負荷１５２のドレインと接続されている。NMOSトランジスタ２７２のドレインが、列信号線４１および列リセット線４２を介して、選択トランジスタ１０５およびリセットトランジスタ１０３のドレインと接続されている。
NMOSトランジスタ２７１および２７２のゲートには、バイアス電圧Vbn2が印加されている。
＜１７．差動増幅器構成部の第１５構成例＞
図２３は、差動増幅器構成部１２の第１５構成例を示す図である。
図２３の第１５構成例の差動増幅器構成部１２は、図２２の第１４構成例と比較して、スイッチ２２２のリセット専用PMOSトランジスタ２２１側と異なる他端の接続先が異なる。
図２２の第１４構成例では、スイッチ２２２のリセット専用PMOSトランジスタ２２１側と異なる他端は、NMOSトランジスタ２７１のドレイン側と接続されていたが、図２３の第１５構成例では、NMOSトランジスタ２７１のソース側と接続されている。その他の構成は、第１３構成例と同様である。
図２０乃至図２３に示したカスコード構造を有する第１２構成例乃至第１５構成例の差動増幅器構成部１２においても、図１８に示した第１０構成例と同様に、列信号線４１の電位VSL_Sを、差動増幅器固有の動作点よりも上側（高電位側）にある、差動増幅器の最適な動作点（動作範囲）に調整することができる。その結果、増幅トランジスタ１０４の変換効率を向上させ、リニアリティを改善することができる。
上述した図１５の第７構成例から図２３の第１５構成例の差動増幅器構成部１２は、いずれも、リセット期間中に、参照側の増幅トランジスタ１１４に供給される電流を、信号側の増幅トランジスタ１０４に供給される電流よりも増やすことによって、差動増幅器の動作点（動作範囲）を、差動増幅器固有の動作点よりも上側（高電位側）に調整する構成である。
しかしながら、図１５の第７構成例から図２３の第１５構成例（図１９の第１１構成例を除く）については、電流差分を発生させるリセット専用回路を、例えば上述した図５の第２構成例のように信号側に設け、図１９の第１１構成例については、電流差分を発生させるリセット専用回路を参照側に設けることによって、リセット期間中に、信号側の増幅トランジスタ１０４に供給される電流を、参照側の増幅トランジスタ１１４に供給される電流よりも増やすことによって、差動増幅器の動作点（動作範囲）を、差動増幅器固有の動作点よりも下側（低電位側）に調整する構成も可能である。
また、例えば図７の第３構成例のように、図１５の第７構成例から図２３の第１５構成例のリセット専用回路を、参照側と信号側の両方に設けることによって、差動増幅器の動作点（動作範囲）を、差動増幅器固有の動作点よりも上側（高電位側）および下側（低電位側）の両方に調整可能な構成も勿論可能である。
＜１８．第２実施の形態に係る固体撮像素子の概略構成＞
図２４は、本技術を適用した第２実施の形態に係る固体撮像素子の概略構成を示す図である。
図２４では、図１に示した第１実施の形態と共通する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
上述した第１実施の形態では、画素アレイ部１１の有効画素領域内の単位画素１０Sと有効画素領域外のダミー画素１０Dとで、差動増幅器の差動対が構成された。
第２実施の形態では、画素アレイ部１１の有効画素領域内の単位画素１０Sの、奇数行に配置された単位画素１０S（以下、奇数行画素１０S_Oと称する。）と、偶数行に配置された単位画素１０S（以下、偶数行画素１０S_Eと称する。）とで、差動増幅器の差動対が構成される。
画素アレイ部１１には、奇数行画素１０S_Oと偶数行画素１０S_Eが垂直方向に交互に配置されている。図２４において、奇数行画素１０S_Oと接続されている列信号線４１および列リセット線４２は、列信号線４１_Oおよび列リセット線４２_Oで表され、偶数行画素１０S_Eと接続されている列信号線４１および列リセット線４２は、列信号線４１_Eおよび列リセット線４２_Eで表されている。
なお、図２４では、有効画素領域外に配置されているダミー画素１０Dの図示は省略されている。
第２実施の形態の固体撮像素子１には、信号切替部３０１が新たに追加されている。信号切替部３０１は、差動増幅器構成部１２の差動対の信号側の画素が奇数行画素１０S_Oである場合と偶数行画素１０S_Eである場合とで、画素信号の出力先を切り替える。奇数行画素１０S_Oが差動対の信号側の画素である場合には、偶数行画素１０S_Eが差動対の参照側の画素となる。一方、偶数行画素１０S_Eが差動対の信号側の画素である場合には、奇数行画素１０S_Oが差動対の参照側の画素となる。差動対を構成する奇数行画素１０S_Oと偶数行画素１０S_Eは、必ずしも隣り合う画素行の単位画素１０Sである必要はないが、差動対を構成する画素どうしの距離が短い方が素子バラツキの相関が高くなるため、隣り合う画素行の奇数行画素１０S_Oと偶数行画素１０S_Eとで差動対を構成すると、特性バラツキを小さくすることができる。
＜１９．信号切替部の構成例＞
図２５は、信号切替部３０１の詳細構成を、差動増幅器構成部１２、奇数行画素１０S_O、および偶数行画素１０S_Eの詳細とともに示す図である。
図２５において、差動増幅器構成部１２としては、図３に示した第１構成例の差動増幅器構成部１２が採用されている。奇数行画素１０S_Oと偶数行画素１０S_Eは、いずれも、図３に示した単位画素１０Sと同じ構成である。
信号切替部３０１は、A端子とB端子とを切り替えるスイッチ３１１乃至３１４を有する。スイッチ３１１は、偶数行画素１０S_Eの列信号線４１_Eを差動増幅器構成部１２の信号側かまたは参照側のどちらに接続するかを切り替える。スイッチ３１２は、奇数行画素１０S_Oの列信号線４１_Oを差動増幅器構成部１２の信号側かまたは参照側のどちらに接続するかを切り替える。スイッチ３１３は、偶数行画素１０S_Eのリセットトランジスタ１０３の接続先を、リセット電圧VrstかまたはPMOS負荷１５２のドレインのいずれかに切り替える。スイッチ３１４は、奇数行画素１０S_Oのリセットトランジスタ１０３の接続先を、リセット電圧VrstかまたはPMOS負荷１５２のドレインのいずれかに切り替える。
図２５の例は、スイッチ３１１乃至３１４がいずれもA端子を選択した状態を示している。この場合、奇数行画素１０S_Oが、差動対の信号側となり、図３における単位画素１０Sと同じ動作をし、偶数行画素１０S_Eが、差動対の参照側となり、図３におけるダミー画素１０Dと同じ動作をする。
参照側となる偶数行画素１０S_Eのリセット制御信号RST_S、転送制御信号TRG_S、および選択制御信号SEL_Sは、図４のリセット制御信号RST_D、転送制御信号TRG_D、選択制御信号SEL_Dと同じ制御となり、信号側の奇数行画素１０S_Oのリセット制御信号RST_S、転送制御信号TRG_S、および選択制御信号SEL_Sは、図４のリセット制御信号RST_S、転送制御信号TRG_S、および選択制御信号SEL_Sと同じ制御となる。
反対に、スイッチ３１１乃至３１４がいずれもB端子を選択した場合には、偶数行画素１０S_Eが、差動対の信号側となり、図３における単位画素１０Sと同じ動作をし、奇数行画素１０S_Oが、差動対の参照側となり、図３におけるダミー画素１０Dと同じ動作をする。
信号切替部３０１は、スイッチ３１１乃至３１４のA端子とB端子を、例えば、行単位に切り替える。
以上の第２実施の形態の固体撮像素子１においても、差動増幅器固有の動作点を、差動増幅器固有の動作点よりも上側（高電位側）に調整することができ、最適な動作範囲に調整することができる。その結果、増幅トランジスタ１０４の変換効率を向上させ、リニアリティを改善することができる。
なお、上述した第２実施の形態では、差動増幅器構成部１２の構成として、図３に示した第１構成例の差動増幅器構成部１２を採用した例で説明したが、第２構成例乃至第１５構成例や、不図示のその他の構成を採用できることは言うまでもない。
＜２０．まとめ＞
本技術を適用した固体撮像素子１は、第１及び第２の単位画素が配置された画素アレイ部１１と、第１及び第２の単位画素の増幅トランジスタおよび選択トランジスタとともに差動増幅器を構成する差動増幅器構成部１２とを備える。第１実施の形態の固体撮像素子１では、第１の単位画素は単位画素１０Sであり、第２の単位画素はダミー画素１０Dである。第２実施の形態の固体撮像素子１では、第１の単位画素は奇数行画素１０S_Oであり、第２の単位画素は偶数行画素１０S_Eである。
差動増幅器構成部１２は、FDの信号電荷をリセットするリセット期間中に、差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させるリセット専用回路を有する。リセット専用回路は、第１乃至第３構成例ではリセット専用定電流回路１５３（１５３L,１５３R）であり、第４乃至第６構成例では定電流源１７１とスイッチ１７２であり、第７構成例ではリセット専用PMOSトランジスタ１９１であり、第８構成例ではスイッチ２０１と抵抗２０２であり、第９および第１０構成例ではリセット専用PMOSトランジスタ２２１とスイッチ２２２であり、第１１構成例ではリセット専用NMOSトランジスタ２４１とスイッチ２４２である。これらのリセット専用回路は、差動増幅器構成部１２の差動対の信号側または参照側のPMOSトランジスタ（１５１，１５２）のドレインノード若しくはNMOSトランジスタ（２７１，２７２）のソースノードと、任意電圧（Vbrl,Vbrr,Vdd,Vbrg,Vdd）のノードとの間に配置されている。
このリセット専用回路が、リセット期間中に、差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させ、読み出し期間では、差動対の信号側と参照側のそれぞれに流れる電流が同じになるように制御することで、差動増幅器の動作点を最適な動作点に調整することができる。
なお、このリセット専用回路の制御は逆にしてもよい。すなわち、リセット専用回路が、リセット期間中は、差動対の信号側と参照側のそれぞれに流れる電流を同じにして、読み出し期間では、差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させるように制御した場合でも、差動増幅器の動作点を最適な動作点に調整することができる。例えば、差動対の信号側と参照側のトランジスタサイズ（例えば、Wサイズ）を異なるサイズとして、リセット専用回路がオン（リセット期間中）のとき差動対の信号側と参照側のそれぞれに同じ電流が流れるようにして、オフのとき差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させることができる。
従って、固体撮像素子１は、上述したリセット専用回路のように、リセット期間または読み出し期間に、差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させる電流発生回路を備えることにより、差動増幅器の動作点を最適な動作点に調整することができる。
＜２１．電子機器への適用例＞
本技術は、固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
図２６は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
図２６の撮像装置４００は、レンズ群などからなる光学部４０１、図１または図２４の固体撮像素子１の構成が採用される固体撮像素子（撮像デバイス）４０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路４０３を備える。また、撮像装置４００は、フレームメモリ４０４、表示部４０５、記録部４０６、操作部４０７、および電源部４０８も備える。DSP回路４０３、フレームメモリ４０４、表示部４０５、記録部４０６、操作部４０７および電源部４０８は、バスライン４０９を介して相互に接続されている。
光学部４０１は、被写体からの入射光（像光）を取り込んで固体撮像素子４０２の撮像面上に結像する。固体撮像素子４０２は、光学部４０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子４０２として、図１または図２４の固体撮像素子１、即ち、差動増幅器の動作点（動作範囲）を、差動増幅器固有の動作点から最適な動作点に調整することができる固体撮像素子を用いることができる。
表示部４０５は、例えば、LCD(Liquid Crystal Display)や有機EL(Electro Luminescence)ディスプレイ等の薄型ディスプレイで構成され、固体撮像素子４０２で撮像された動画または静止画を表示する。記録部４０６は、固体撮像素子４０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
操作部４０７は、ユーザによる操作の下に、撮像装置４００が持つ様々な機能について操作指令を発する。電源部４０８は、DSP回路４０３、フレームメモリ４０４、表示部４０５、記録部４０６および操作部４０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上述したように、固体撮像素子４０２として、上述した各実施の形態を適用した固体撮像素子１を用いることで、増幅トランジスタ１０４の変換効率を向上させ、リニアリティを改善することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置４００においても、撮像画像の高画質化を図ることができる。
＜イメージセンサの使用例＞
図２７は、上述の固体撮像素子１としてのイメージセンサの使用例を示す図である。
上述の固体撮像素子１の構成を有するイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
また、本技術は、固体撮像素子に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
例えば、画素アレイ部１１の画素構成として、転送トランジスタとFDとの間に、PDで生成された電荷を一時的に保持する電荷保持部をさらに有し、全画素で同時に露光を行うグローバルシャッタ動作可能な画素構成を採用することもできる。また、隣接する複数画素でFDを共有するFD共有型の画素構成なども採用可能である。
例えば、上述した各回路構成において、トランジスタの極性（NMOSトランジスタとPMOSトランジスタ）を入れ替えた回路構成でも実現可能である。その場合、トランジスタに入力される制御信号は、HiとLoが反対の信号となる。
上述した各実施の形態では、参照信号が時間経過に応じてレベル（電圧）が単調増加するスロープ信号であるとして説明したが、参照信号は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号とすることもできる。
例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
画素に入射された光を光電変換する光電変換素子と、前記光電変換素子で光電変換された信号電荷をFDに転送する転送トランジスタと、前記FDの信号電荷をリセットするリセットトランジスタと、前記FDで保持された信号電荷を電圧信号に変換して出力する増幅トランジスタと、前記画素の選択を制御する選択トランジスタとをそれぞれ含む第１及び第２の単位画素が配置された画素アレイ部と、
前記第１及び第２の単位画素の前記増幅トランジスタおよび前記選択トランジスタとともに差動増幅器を構成する差動増幅器構成部と
を備え、
前記差動増幅器構成部は、差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させる電流発生回路を有する
固体撮像素子。
（２）
前記電流発生回路は、前記FDの信号電荷をリセットするリセット期間中に、前記差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させる
前記（１）に記載の固体撮像素子。
（３）
前記電流発生回路は、前記差動対の信号側または参照側に所定の電流を出力する
前記（１）または（２）に記載の固体撮像素子。
（４）
前記電流発生回路は、前記差動対の信号側または参照側から所定の電流を引き込む
前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（５）
前記電流発生回路には、前記リセット期間と、前記FDで電圧に変換された信号を読み出す読み出し期間とで異なる電流が流れる
前記（１）乃至（４）のいずれかに記載の固体撮像素子。
（６）
前記電流発生回路は、スイッチを有し、スイッチのオンオフ状態が、前記リセット期間と、前記FDで電圧に変換された信号を読み出す読み出し期間とで変化する
前記（１）乃至（５）のいずれかに記載の固体撮像素子。
（７）
前記電流発生回路は、抵抗を有する
前記（６）に記載の固体撮像素子。
（８）
前記電流発生回路は、一定のバイアス電圧がゲートに印加されるトランジスタを有する
前記（６）に記載の固体撮像素子。
（９）
前記電流発生回路は、トランジスタを有し、そのトランジスタのゲートは、前記差動対の信号側または参照側のPMOSトランジスタのドレインと接続されている
前記（６）に記載の固体撮像素子。
（１０）
前記電流発生回路は、トランジスタを有し、そのゲートに印加される電圧が、前記リセット期間と、前記FDで電圧に変換された信号を読み出す読み出し期間とで変化する
前記（１）乃至（５）のいずれかに記載の固体撮像素子。
（１１）
前記差動増幅器はカスコード構造を有する
前記（１）乃至（１０）のいずれかに記載の固体撮像素子。
（１２）
前記第１の単位画素は、有効画素領域内に配置された画素であり、
前記第２の単位画素は、有効画素領域外に配置された画素である
前記（１）乃至（１１）のいずれかに記載の固体撮像素子。
（１３）
前記第１の単位画素は、有効画素領域内の奇数行に配置された画素であり、
前記第２の単位画素は、有効画素領域内の偶数行に配置された画素である
前記（１）乃至（１１）のいずれかに記載の固体撮像素子。
（１４）
前記第１の単位画素と前記第２の単位画素の画素信号の出力先を、前記差動対の信号側または参照側に切り替える信号切替部をさらに有する
前記（１３）に記載の固体撮像素子。
（１５）
前記差動増幅器構成部は、前記電流発生回路を前記差動対の信号側と参照側の両方に有する
前記（１）乃至（１４）のいずれかに記載の固体撮像素子。
（１６）
前記電流発生回路は、前記差動増幅器構成部の差動対の信号側または参照側のPMOSトランジスタのドレインノード若しくはNMOSトランジスタのソースノードと、任意電圧のノードとの間に配置されている
前記（１）乃至（１５）のいずれかに記載の固体撮像素子。
（１７）
画素に入射された光を光電変換する光電変換素子と、前記光電変換素子で光電変換された信号電荷をFDに転送する転送トランジスタと、前記FDの信号電荷をリセットするリセットトランジスタと、前記FDで保持された信号電荷を電圧信号に変換して出力する増幅トランジスタと、前記画素の選択を制御する選択トランジスタとをそれぞれ含む第１及び第２の単位画素が配置された画素アレイ部と、前記第１及び第２の単位画素の前記増幅トランジスタおよび前記選択トランジスタとともに差動増幅器を構成する差動増幅器構成部とを備える固体撮像素子の、
前記差動増幅器構成部の電流発生回路が、差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させる
固体撮像素子の制御方法。
（１８）
画素に入射された光を光電変換する光電変換素子と、前記光電変換素子で光電変換された信号電荷をFDに転送する転送トランジスタと、前記FDの信号電荷をリセットするリセットトランジスタと、前記FDで保持された信号電荷を電圧信号に変換して出力する増幅トランジスタと、前記画素の選択を制御する選択トランジスタとをそれぞれ含む第１及び第２の単位画素が配置された画素アレイ部と、
前記第１及び第２の単位画素の前記増幅トランジスタおよび前記選択トランジスタとともに差動増幅器を構成する差動増幅器構成部と
を備え、
前記差動増幅器構成部は、差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させる電流発生回路を有する
固体撮像素子
を備える電子機器。
１ 固体撮像素子， １０D ダミー画素， １０S 単位画素， １０S_E 偶数行画素， １０S_O 奇数行画素， １１ 画素アレイ部， １２ 差動増幅器構成部， １０１ PD， １０２ 転送トランジスタ， １０３ リセットトランジスタ， １０４ 増幅トランジスタ， １０５ 選択トランジスタ， １０６ FD， １１１ PD， １１２ 転送トランジスタ， １１３ リセットトランジスタ， １１４ 増幅トランジスタ， １１５ 選択トランジスタ， １１６ FD， １５１，１５２ PMOS負荷， １５３（１５３L, １５３R） リセット専用定電流回路， １７１（１７１L，１７１R） 定電流源， １７２（１７２L，１７２R） スイッチ， １９１ リセット専用PMOSトランジスタ， ２０１ スイッチ， ２０２ 抵抗， ２２１ リセット専用PMOSトランジスタ， ２２２ スイッチ， ２４１ リセット専用NMOSトランジスタ， ２４２ スイッチ， ２６１，２６２ PMOSトランジスタ， ２７１，２７２ NMOSトランジスタ， ３０１ 信号切替部， ３１１乃至３１４ スイッチ， ４００ 撮像装置， ４０２ 固体撮像素子

Claims (18)

  1. 画素に入射された光を光電変換する光電変換素子と、前記光電変換素子で光電変換された信号電荷をFDに転送する転送トランジスタと、前記FDの信号電荷をリセットするリセットトランジスタと、前記FDで保持された信号電荷を電圧信号に変換して出力する増幅トランジスタと、前記画素の選択を制御する選択トランジスタとをそれぞれ含む第１及び第２の単位画素が配置された画素アレイ部と、
    前記第１及び第２の単位画素の前記増幅トランジスタおよび前記選択トランジスタとともに差動増幅器を構成する差動増幅器構成部と
    を備え、
    前記差動増幅器構成部は、
    前記FDの信号電荷をリセットするリセット期間または前記FDで電圧に変換された信号を読み出す読み出し期間のいずれか一方の期間中に、差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させる電流発生回路と、
    前記第１及び第２の単位画素に接続された電流源と
    を有する
    固体撮像素子。
  2. 前記電流発生回路は、前記FDの信号電荷をリセットするリセット期間中に、前記差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させる
    請求項１に記載の固体撮像素子。
  3. 前記電流発生回路は、前記差動対の信号側または参照側に所定の電流を出力する
    請求項１に記載の固体撮像素子。
  4. 前記電流発生回路は、前記差動対の信号側または参照側から所定の電流を引き込む
    請求項１に記載の固体撮像素子。
  5. 前記電流発生回路には、前記FDの信号電荷をリセットするリセット期間と、前記FDで電圧に変換された信号を読み出す読み出し期間とで異なる電流が流れる
    請求項１に記載の固体撮像素子。
  6. 前記電流発生回路は、スイッチを有し、前記スイッチのオンオフ状態が、前記FDの信号電荷をリセットするリセット期間と、前記FDで電圧に変換された信号を読み出す読み出し期間とで変化する
    請求項１に記載の固体撮像素子。
  7. 前記電流発生回路は、抵抗を有する
    請求項６に記載の固体撮像素子。
  8. 前記電流発生回路は、一定のバイアス電圧がゲートに印加されるトランジスタを有する
    請求項６に記載の固体撮像素子。
  9. 前記電流発生回路は、ソースが定電圧源に接続され、ゲートが前記差動対の信号側または参照側のPMOSトランジスタのドレインと接続されているトランジスタを有し、前記スイッチのオンオフ状態に応じて、前記トランジスタから前記差動対の信号側または参照側に所定の電流を出力する
    請求項６に記載の固体撮像素子。
  10. 前記電流発生回路は、トランジスタを有し、そのゲートに印加される電圧が、前記FDの信号電荷をリセットするリセット期間と、前記FDで電圧に変換された信号を読み出す読み出し期間とで変化する
    請求項１に記載の固体撮像素子。
  11. 前記差動増幅器はカスコード構造を有する
    請求項１に記載の固体撮像素子。
  12. 前記第１の単位画素は、有効画素領域内に配置された画素であり、
    前記第２の単位画素は、有効画素領域外に配置された画素である
    請求項１に記載の固体撮像素子。
  13. 前記第１の単位画素は、有効画素領域内の奇数行に配置された画素であり、
    前記第２の単位画素は、有効画素領域内の偶数行に配置された画素である
    請求項１に記載の固体撮像素子。
  14. 前記第１の単位画素と前記第２の単位画素の画素信号の出力先を、前記差動対の信号側または参照側に切り替える信号切替部をさらに有する
    請求項１３に記載の固体撮像素子。
  15. 前記差動増幅器構成部は、前記電流発生回路を前記差動対の信号側と参照側の両方に有する
    請求項１に記載の固体撮像素子。
  16. 前記電流発生回路は、前記差動増幅器構成部の差動対の信号側または参照側のPMOSトランジスタのドレインノード若しくはNMOSトランジスタのソースノードと、任意電圧のノードとの間に配置されている
    請求項１に記載の固体撮像素子。
  17. 画素に入射された光を光電変換する光電変換素子と、前記光電変換素子で光電変換された信号電荷をFDに転送する転送トランジスタと、前記FDの信号電荷をリセットするリセットトランジスタと、前記FDで保持された信号電荷を電圧信号に変換して出力する増幅トランジスタと、前記画素の選択を制御する選択トランジスタとをそれぞれ含む第１及び第２の単位画素が配置された画素アレイ部と、前記第１及び第２の単位画素に接続された電流源と、電流発生回路とを含み、前記第１及び第２の単位画素の前記増幅トランジスタおよび前記選択トランジスタとともに差動増幅器を構成する差動増幅器構成部とを備える固体撮像素子の、
    前記差動増幅器構成部の前記電流発生回路が、前記FDの信号電荷をリセットするリセット期間または前記FDで電圧に変換された信号を読み出す読み出し期間のいずれか一方の期間中に、差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させる
    固体撮像素子の制御方法。
  18. 画素に入射された光を光電変換する光電変換素子と、前記光電変換素子で光電変換された信号電荷をFDに転送する転送トランジスタと、前記FDの信号電荷をリセットするリセットトランジスタと、前記FDで保持された信号電荷を電圧信号に変換して出力する増幅トランジスタと、前記画素の選択を制御する選択トランジスタとをそれぞれ含む第１及び第２の単位画素が配置された画素アレイ部と、
    前記第１及び第２の単位画素の前記増幅トランジスタおよび前記選択トランジスタとともに差動増幅器を構成する差動増幅器構成部と
    を備え、
    前記差動増幅器構成部は、
    前記FDの信号電荷をリセットするリセット期間または前記FDで電圧に変換された信号を読み出す読み出し期間のいずれか一方の期間中に、差動対の信号側と参照側のそれぞれに流れる電流に差分を発生させる電流発生回路と、
    前記第１及び第２の単位画素に接続された電流源と
    を有する
    固体撮像素子
    を備える電子機器。
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