JP2020031402A - 固体撮像装置及び電子機器 - Google Patents
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Abstract
【課題】画質の低減を抑制する。【解決手段】実施形態に係る固体撮像装置は、第1の垂直信号線及び第2の垂直信号線と、前記第1及び第2の垂直信号線に接続されたカレントミラー回路と、前記第1の垂直信号線に接続された第1の単位画素と、前記第2の垂直信号線に接続された第2の単位画素と、前記第1の垂直信号線に接続された第1の単位セルと、前記第2の垂直信号線に接続された第2の単位セルと、前記第1及び第2の単位画素及び前記第1及び第2の単位セルに接続された電流供給線と、前記電流供給線に接続された定電流回路とを備え、前記第1の単位画素の第1増幅トランジスタと、前記第2の単位画素の第2増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第1の差動増幅回路を構成し、前記第1の単位セルの第3増幅トランジスタと、前記第2の単位セルの第4増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第2の差動増幅回路を構成する。【選択図】図10
Description
本開示は、固体撮像装置及び電子機器に関する。
CMOS(Complementary Metal Oxide Semiconductor)型の固体撮像装置(以下、CMOSイメージセンサ又は単にイメージセンサという)では、光電子変換部(受光部)で発生した信号電荷を浮遊拡散領域(フローティングディフュージョン:FD)で電圧に変換される。FDで変換された電圧は、増幅トランジスタが構成するソースフォロア回路を介して出力電圧(画素信号ともいう)として読み出される。
画素の出力電圧Vは、信号検出容量をC、受光信号に応じた信号電荷量をQとすると、V=Q/Cで与えられる。したがって、信号検出容量Cが小さければ、出力電圧Vを大きくする、即ち感度を高くすることができる。
このため、従来では、一端が接地された光電変換素子と、当該光電変換素子の他端にゲート電極が接続され、ソース電極が接地され、ドレイン電極が負荷回路に接続されたソース接地型の増幅トランジスタと、当該増幅トランジスタのドレイン電極とゲート電極の間に接続された容量素子と、当該容量素子に並列に接続されたリセットトランジスタとで画素を構成し、容量素子の容量を小さくすることで、高感度信号出力を実現していた。
しかしながら、近年の画素の更なる微細化に伴い、個々の画素から十分な電圧値の信号電圧を得ることが益々困難になってきている。出力電圧が小さいと、出力電圧におけるノイズ成分が占める割合が大きくなってしまい、その結果、出力画像がノイズの影響を受けて画質が低下してしまうという問題が発生する。
そこで本開示では、画質の低下を抑制することが可能な固体撮像装置及び電子機器を提案する。
上記の課題を解決するために、本開示に係る一形態の固体撮像装置は、第1の垂直信号線及び第2の垂直信号線と、前記第1及び第2の垂直信号線に接続されたカレントミラー回路と、前記第1の垂直信号線に接続された第1の単位画素と、前記第2の垂直信号線に接続された第2の単位画素と、前記第1の垂直信号線に接続された第1の単位セルと、前記第2の垂直信号線に接続された第2の単位セルと、前記第1及び第2の単位画素及び前記第1及び第2の単位セルに接続された電流供給線と、前記電流供給線に接続された定電流回路とを備え、前記第1の単位画素の第1増幅トランジスタと、前記第2の単位画素の第2増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第1の差動増幅回路を構成し、前記第1の単位セルの第3増幅トランジスタと、前記第2の単位セルの第4増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第2の差動増幅回路を構成する。
(作用)本開示に係る一形態の固体撮像装置によれば、第1及び第2の単位セルの第3及び第4増幅トランジスタとカレントミラー回路と定電流回路とで差動増幅回路が形成されるため、差動型増幅読出し構成を構成する差動対の電流パスがなくなることを回避することができる。それにより、消費電流を維持することが可能となるため、電源電圧VDDやグランドの電圧降下量若しくは上昇量が低減され、第1又は第2の垂直信号線の静定時間が長くなることを抑制することが可能となる。
また、第1又は第2の単位画素において、光電変換素子から電荷蓄積部へ電荷を転送する際に、第1及び第2の垂直信号線と第1及び第2の単位画素とが切り離されて、第1及び第2の垂直信号線の電圧レベルがリセットレベルに維持されるため、転送トランジスタと電荷蓄積部との容量結合によるフィードスルー(転送トランジスタのゲートがLowレベルからHighレベルに遷移したときに容量結合を介してフローティングディフュージョンが振幅する現象)により第1及び第2の垂直信号線に大振幅が発生することを回避でき、これにより、第1及び第2の垂直信号線の静定時間が長くなることを抑制することが可能となる。
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
また、以下に示す項目順序に従って本開示を説明する。
1.はじめに
2.第1の実施形態
2.1 CMOSイメージセンサのシステム構成例
2.2 単位画素の回路構成例
2.3 ダミーセルの回路構成例
2.4 単位画素の基本機能例
2.5 差動型増幅読出し構成の例
2.6 差動型増幅読出し構成の周辺回路の例
2.7 差動型増幅読出し構成を形成する単位画素の組合せ例
2.8 差動型増幅読出し構成の駆動例
2.9 差動型増幅読出し時の駆動例(読出画素−参照画素の切替え)
2.10 作用・効果
3.第2の実施形態
3.1 差動型増幅読出し構成を形成する単位画素の組合せ例
3.2 差動型増幅読出し構成の周辺回路の例
3.3 差動型増幅読出し時の駆動例(読出画素−参照画素の切替え)
3.4 作用・効果
3.5 変形例
4.第3の実施形態
4.1 差動型増幅読出し構成の周辺回路の例
4.2 差動型増幅読出し時の駆動例(読出画素−参照画素の切替え)
4.3 作用・効果
4.4 変形例
5.第4の実施形態
5.1 差動型増幅読出し構成の周辺回路の例
6.第5の実施形態
6.1 CMOSイメージセンサのシステム構成例
6.2 差動型増幅読出し構成の周辺回路の例
7.付記
7.1 単位画素の断面構造例
7.1.1 第1例
7.1.2 第2例
7.2 CMOSイメージセンサの構造例
7.2.1 第1例
7.2.2 第2例
1.はじめに
2.第1の実施形態
2.1 CMOSイメージセンサのシステム構成例
2.2 単位画素の回路構成例
2.3 ダミーセルの回路構成例
2.4 単位画素の基本機能例
2.5 差動型増幅読出し構成の例
2.6 差動型増幅読出し構成の周辺回路の例
2.7 差動型増幅読出し構成を形成する単位画素の組合せ例
2.8 差動型増幅読出し構成の駆動例
2.9 差動型増幅読出し時の駆動例(読出画素−参照画素の切替え)
2.10 作用・効果
3.第2の実施形態
3.1 差動型増幅読出し構成を形成する単位画素の組合せ例
3.2 差動型増幅読出し構成の周辺回路の例
3.3 差動型増幅読出し時の駆動例(読出画素−参照画素の切替え)
3.4 作用・効果
3.5 変形例
4.第3の実施形態
4.1 差動型増幅読出し構成の周辺回路の例
4.2 差動型増幅読出し時の駆動例(読出画素−参照画素の切替え)
4.3 作用・効果
4.4 変形例
5.第4の実施形態
5.1 差動型増幅読出し構成の周辺回路の例
6.第5の実施形態
6.1 CMOSイメージセンサのシステム構成例
6.2 差動型増幅読出し構成の周辺回路の例
7.付記
7.1 単位画素の断面構造例
7.1.1 第1例
7.1.2 第2例
7.2 CMOSイメージセンサの構造例
7.2.1 第1例
7.2.2 第2例
1.はじめに
通常のCMOSイメ−ジセンサでは、図1に示すように、光電変換素子であるフォトダイオードPDと、フォトダイオードPDで発生した電子を電圧変換する浮遊拡散領域(フローティングディフュージョン)FDと、フローティングディフュージョンFDの電圧をゲート入力とする増幅トランジスタAMPとを用いて単位画素11が構成される。なお、浮遊拡散領域(フローティングディフュージョン)FDは、電荷蓄積部とも称される。
通常のCMOSイメ−ジセンサでは、図1に示すように、光電変換素子であるフォトダイオードPDと、フォトダイオードPDで発生した電子を電圧変換する浮遊拡散領域(フローティングディフュージョン)FDと、フローティングディフュージョンFDの電圧をゲート入力とする増幅トランジスタAMPとを用いて単位画素11が構成される。なお、浮遊拡散領域(フローティングディフュージョン)FDは、電荷蓄積部とも称される。
各単位画素11からは、増幅トランジスタAMPで構成されたソースフォロワ回路(以下、ソースフォロワ読出し構成という)を介してアナログの出力電圧(画素信号)が読み出されて、デジタルの電圧値に変換(AD(Analog to Digital)変換)される。
一方で、単位画素11から画素信号を読み出す構成としては、ソースフォロワ読出しの他にも、2つの単位画素11で差動型増幅回路(以下、単に差動増幅回路という)を構成し、この差動増幅回路を介して画素信号を読み出す構成(以下、差動型増幅読出し構成という)とが存在する。
フォトダイオードPDで発生した電子は、フローティングディフュージョンFDを構成するノードの寄生容量に応じた1電子当たりの電圧変換効率(μV/e−)で電圧に変換される。この信号電子数に応じたフローティングディフュージョンFDの電圧振幅ΔVfdが、増幅トランジスタAMPを介して各単位画素11から読み出される。このとき、読み出された画素信号には、ノイズが重畳される。
ノイズの主な発生源としては、単位画素11内の増幅トランジスタAMPが発生する画素ノイズVn_pix(μV(マイクロボルト)rms)、各単位画素11から垂直信号線VSL経由で読み出された電圧を増幅する回路等のアナログ回路(Analog Front End:AFE)が発生するAFEノイズVn_afe(μVrms)、AD変換回路(ADC)が発生するADCノイズVn_adc(μVrms)などがある。
以下の説明では、図2に示すように、フローティングディフュージョンFDで発生する電圧ノイズに入力換算したものを画素ノイズVn_pixと定義し、垂直信号線VSLで発生する電圧ノイズに換算したものをAFEノイズVn_afeと定義し、ADC20の入力ノードで発生するノイズに換算したものをADCノイズVn_adcと定義する。
ソースフォロワ読出し構成では、フローティングディフュージョンFDの電圧振幅ΔVfdに対する、垂直信号線VSLの電圧振幅ΔVvslのゲインAsfは、ΔVvsl=Asf×ΔVfdで求まり、その値は、約0.8〜1.0倍である。また、フローティングディフュージョンFDにおける電子電圧変換の変換効率(μV/e−)をηfdとした場合、すなわち、垂直信号線VSLにおける電子電圧変換の変換効率(μV/e−)をηvslとした場合、ηvsl=Asf×ηfdとなる。
ここで、フォトダイオードPDから読み出される信号の電子数(信号電子数ともいう)をNsig_eとすると、ΔVvsl=ηvsl×Nsig_e=ηfd×Asf×Nsig_eと表すことができる。簡単のために、AFEでは電圧増幅をしない、すなわちゲインが1倍であるとして、ADC20の出力に重畳するノイズを垂直信号線VSLで発生する電圧ノイズに換算してVn_total(μVrms)とすると、総ノイズVn_totalは、ADCノイズVn_adcとAFEノイズVn_afeとノイズAfd×Vn_pixとの和(二乗加算平均)となる。これは、信号電子数Nsig_eによる垂直信号線VSLの電圧振幅ΔVvslに対して、総ノイズVn_totalが重畳していることを表している。なお、Afdは、フローティングディフュージョンFDのゲインである。
画質の観点では、ある信号電子数Nsig_eに対してノイズがどれだけ重畳しているかが重要となる。総ノイズVn_totalをフローティングディフュージョンFDにおける電子数に換算(単位e−rms)すると、総ノイズVn_totalの電子数Vn_total_eは、以下の式(1)で表される。
式(1)において、ηvsl=Asf×ηfdであるから、ゲインAsfを大きくすればADCノイズVn_adc及びAFEノイズVn_afeの影響を小さくすることができ、変換効率ηfdを大きくすれば、ADCノイズVn_adc、AFEノイズVn_afe及び画素ノイズVn_pixの影響を小さくすることができることが分かる。
ゲインAsfは、前述の通り、ソースフォロワ回路の電圧ゲインで、一般的に0.8〜1.0であり、理論的に1.0以下である。そのため、ゲインAsfを改善することは困難である。一方で、変換効率ηfdは、フローティングディフュージョンFDからみた寄生容量の合計Cfdで決まり、ηfd=e/Cfdとなる。eは電子素量で1.602×10−19ク−ロンの定数である。
ノイズ低減のための容量削減には物理的な限界がある。また、図3Aから図3Bに示すように、単位画素11のピッチ(以下、画素ピッチという)を縮小するために、複数の単位画素11間でトランジスタ(例えば、リセットトランジスタRSTや増幅トランジスタAMP等)を共有する構造を採用すると、共有画素の複数の転送トランジスタTRGから増幅トランジスタAMPまでの配線の延長に伴ってフローティングディフュージョンFDの寄生容量Cfdが大きくなり、変換効率ηfdを大きくすることが増々困難となる。
上述のように、ソースフォロワ読出し構成では、そのゲインAsfが1倍程度であるため、単位画素11を微細化することで変換効率ηfdを大きくすることができなくなると、変換効率ηvslも大きく設計することができず、ノイズ低減ができなくなるという課題が存在する。
一方で、差動型増幅読出し構成では、垂直信号線VSLの電圧振幅ΔVvslのゲインAdifが、フローティングディフュージョンFDの寄生容量Cfdの一部である垂直信号線VSLとの寄生容量Cgdで決まる。なお、寄生容量Cgdには、増幅トランジスタAMPの寄生容量だけでなく、ゲインAdifを調整するために配線容量等で意図的に付加した容量も含まれ得る。
差動型増幅読出し構成における差動増幅回路のオープンループ・ゲインを−Avとした場合、ηvsl=e/{Cgd+Cfd/−Av}となる。同様に、差動型増幅読出し構成でのトータルノイズをフローティングディフュージョンFDにおける電子数に換算すると、総ノイズVn_totalの電子数Vn_total_eは、以下の式(2)で表される。
式(2)から分かるように、差動型増幅読出し構成においても、変換効率ηvsl及びηfdを大きくすると、ノイズを低減することができる。
ここで、ソースフォロワ読出し構成の式(1)と差動型増幅読出し構成の式(2)とを比較すると、ADCノイズVn_adc及びAFEノイズVn_afeにおいては、式(1)の変換効率ηvslがAsf×ηfdであり、ゲインAsfが最大でも1.0であることから、ηvsl≦ηfd=e/Cfdとなる。したがって、寄生容量Cfdを小さくすることが難しい状況では、変換効率ηvslを大きくすることができない。
これに対し、式(2)の変換効率ηvslは、e/{Cgd+Cfd/Av}であり、オープンループ・ゲイン−Avは、一般的に数10〜100程度であるため、寄生容量Cfdの影響を抑えることができ、それにより、ηvsl≒e/Cgdとなる。寄生容量Cgdは、寄生容量Cfdの一部であるため、寄生容量Cfdよりも小さい値である。さらに、図4に示すように、寄生容量Cgdは増幅トランジスタAMPに寄生する容量であるため、増幅トランジスタAMPを複数の単位画素11間で共有する構造を採用したとしても、容量削減の妨げとはならない。すなわち、変換効率ηvslは、差動型増幅読出し構成の方が大きな値とすることができる。これは、ノイズ低減という観点において、差動型増幅読出し構成の方がソースフォロワ読出し構成よりも有利であることを示している。
しかしながら、差動型増幅読出し構成は、ソースフォロワ読出し構成に対し、画素内増幅トランジスタの出力インピーダンスが大きいため、垂直信号線VSLの静定(セトリングともいう)期間が長くなるという特徴がある。
ここで、図5Aに、ソースフォロワ読出し構成の一例を示し、図5Bに、差動型増幅読出し構成の一例を示し、これらの図面を用いて、それぞれの出力インピーダンスについて説明する。図5Aに示すソースフォロワ読出し構成では、単位画素11内の増幅トランジスタAMPの出力インピーダンスが以下の式(3)で表される。
これに対し、図5Bに示す差動増幅読出し構成では、増幅トランジスタAMPがソース接地型のアンプとして用いられるため、その出力インピーダンスが以下の式(4)で表されることとなる。なお、式(4)において、“//”は、並列抵抗であることを意味している。
なお、式(3)及び式(4)において、gmは、ドレイン電流Routの変分をゲート・ソース間電圧の変分で除算したあたいであり、gdsは、増幅トランジスタAMPのドレインコンダクタンスであり、CGDは、増幅トランジスタAMPのゲート・ドレイン間の帰還容量であり、CFDは、増幅トランジスタAMPのゲートに接続されたノードの寄生容量(フローティングディフュージョンFDに相当)である。なお、図5A及び図5Bにおいて、RVSLは、垂直信号線VSLの配線抵抗であり、CVSLは、垂直信号線VSLの寄生容量である。
式(3)及び式(4)から分かるように、差動型増幅読出し構成の出力インピーダンスは、ソースフォロワ読出し構成の出力インピーダンスに対して数倍大きい。ここで、垂直信号線VSLの静定期間は、垂直信号線VSLのRC時定数で決まる。そのため、差動型増幅読出し構成では、ソースフォロワ読出し構成である場合と比較して、静定時間が遅くなる。その結果、差動型増幅読出し構成では、読出し対象の単位画素(以下、読出し画素又は信号画素という)の行(以下、読出し画素行又は信号画素行という)を次の読出し画素行に遷移させる際や、各単位画素11においてフォトダイオードPDからフローティングディフュージョンFDへ電荷を転送した際の直後に、通常よりも長い垂直信号線VSLの静定期間が発生し、それにより、読出し時間が長くなってフレームレートが低下してしまうという課題が存在した。
なお、読出し画素行を次の読出し画素行に遷移させる際(例えば、i行目からi+1行目)には、全ての単位画素11の選択トランジスタSELがオフ状態となって、差動型増幅読出し構成を構成する差動対の電流パスがなくなることで、流出先を失った電流が垂直信号線VSLに溜まり、それにより、垂直信号線VSLの静定期間が長くなる。
また、各単位画素11においてフォトダイオードPDからフローティングディフュージョンFDへ電荷を転送する際には、差動対の反転入力(−入力ともいう)であるフローティングディフュージョンFDが昇圧されて差動対の電流バランスが崩れることで、垂直信号線VSLの静定期間が長くなる。
そこで以下の実施形態では、画質の低下を抑制するために差動型増幅読出し構成を採用した場合でも、垂直信号線VSLの静定期間が長くなることによるフレームレートの低下を抑制することが可能な固体撮像装置及び電子機器について、例を挙げて説明する。
2.第1の実施形態
次に、本開示の第1の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。
次に、本開示の第1の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。
2.1 CMOSイメージセンサのシステム構成例
図6は、本実施形態に係る電子機器に搭載される固体撮像装置としてのCMOSイメージセンサの概略構成例を示すシステム構成図である。図6に示すように、CMOSイメージセンサ1は、画素アレイ部10、垂直駆動部13、カラム読出し回路部14、カラム信号処理部15、水平駆動部16、システム制御部12及び信号処理部17を備える。これら画素アレイ部10、垂直駆動部13、カラム読出し回路部14、カラム信号処理部15、水平駆動部16、システム制御部12及び信号処理部17は、同一の半導体基板(チップ)上または電気的に接続された複数の積層半導体基板(チップ)上に設けられる。
図6は、本実施形態に係る電子機器に搭載される固体撮像装置としてのCMOSイメージセンサの概略構成例を示すシステム構成図である。図6に示すように、CMOSイメージセンサ1は、画素アレイ部10、垂直駆動部13、カラム読出し回路部14、カラム信号処理部15、水平駆動部16、システム制御部12及び信号処理部17を備える。これら画素アレイ部10、垂直駆動部13、カラム読出し回路部14、カラム信号処理部15、水平駆動部16、システム制御部12及び信号処理部17は、同一の半導体基板(チップ)上または電気的に接続された複数の積層半導体基板(チップ)上に設けられる。
画素アレイ部10は、入射光量に応じた電荷量を光電変換して内部に蓄積し、信号として出力を行うことが可能な光電変換素子(フォトダイオードPD)を有する有効単位画素(以下、単位画素という)11が行列状に2次元配置された有効画素領域10Vを備える。なお、画素アレイ部10は、単位画素11の他に、受光面を遮光することで外部からの光入射が遮断された遮光単位画素等が、行及び/又は列状に配置されている領域を含む場合がある。例えば、遮光単位画素は、受光面が遮光された構造である以外は、有効単位画素11と同様の構成を備えていてもよい。
また、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素11を、単に「画素」と記述する場合もある。
さらに、画素アレイ部10は、有効画素領域11Vに加え、例えば、単位画素11と同様の構成において、フォトダイオードPD及び転送トランジスタTRGを含まない構成のセル(以下、ダミーセル又は単位セルという)11Dが行及び/又は列状に配置されたダミー差動対形成領域10Dを備える。
画素アレイ部10には、行列状の画素配列(ダミーセル11Dを含む)に対して、行ごとに画素駆動線LDが図面中の左右方向(画素行の画素の配列方向)に沿って形成され、列ごとに垂直画素配線LVが図面中の上下方向(画素列の画素の配列方向)に沿って形成されている。画素駆動線LDの一端は、垂直駆動部13の各行に対応した出力端に接続されている。
カラム読出し回路部14は少なくとも、画素アレイ部10内の選択行における単位画素11又はダミーセル11Dに列毎に定電流を供給する回路、カレントミラー回路、読出し対象の単位画素11及びダミーセル11Dの切替えスイッチなどを含み、画素アレイ部10内の単位画素11及び/又はダミーセル11Dにおけるトランジスタと共に差動増幅回路(差動対)を構成し、光電荷信号を電圧信号(画素信号ともいう)に変換して垂直画素配線LVに出力する。
垂直駆動部13は、シフトレジスタやアドレスデコーダなどを含み、画素アレイ部10の各単位画素11及びダミーセル11Dを、全画素同時や行単位等で駆動する。この垂直駆動部13は、その具体的な構成については図示を省略するが、読出し走査系と、掃出し走査系あるいは一括掃出し及び一括転送系とを有する構成となっている。
読出し走査系は、単位画素11から画素信号を読み出すために、画素アレイ部10の単位画素11を行単位で順に選択走査する。行駆動(ローリングシャッタ動作)の場合、掃出しについては、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査が行なわれる。また、グローバル露光(グローバルシャッタ動作)の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃出しが行なわれる。このような掃出しにより、読出し行の単位画素11のフォトダイオードPDから不要な電荷が掃出(リセット)される。そして、不要電荷の掃出し(リセット)により、いわゆる電子シャッタ動作が行われる。
ここで、電子シャッタ動作とは、直前までフォトダイオードPDに溜まっていた不要な光電荷を捨てて、新たに露光を開始する(光電荷の蓄積を開始する)動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素11における光電荷の蓄積時間(露光時間)となる。グローバル露光の場合は、一括掃出しから一括転送までの時間が蓄積時間(露光時間)となる。
垂直駆動部13によって選択走査された画素行の各単位画素11から出力される画素信号は、垂直画素配線LVの各々を通してカラム信号処理部15に供給される。カラム信号処理部15は、画素アレイ部10の画素列ごとに、選択行の各単位画素11から垂直画素配線LVを通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム信号処理部15は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling:相関二重サンプリング)処理を行う。このカラム信号処理部15によるCDSにより、リセットノイズや増幅トランジスタAMPの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム信号処理部15には、ノイズ除去処理以外に、例えば、AD変換機能を持たせて、画素信号をデジタル信号として出力するように構成することも可能である。
水平駆動部16は、シフトレジスタやアドレスデコーダなどを含み、カラム信号処理部15の画素列に対応する単位回路を順番に選択する。この水平駆動部16による選択走査により、カラム信号処理部15で信号処理された画素信号が順番に信号処理部17に出力される。
システム制御部12は、各種のタイミング信号を生成するタイミングジェネレータ等を含み、タイミングジェネレータで生成された各種のタイミング信号を基に、垂直駆動部13、カラム信号処理部15、水平駆動部16などの駆動制御を行う。
CMOSイメージセンサ1はさらに、信号処理部17と、不図示のデータ格納部とを備えている。信号処理部17は、少なくとも加算処理機能を有し、カラム信号処理部15から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部は、信号処理部17での信号処理にあたって、その処理に必要なデータを一時的に格納する。これら信号処理部17およびデータ格納部については、CMOSイメージセンサ1とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理であってもよいし、CMOSイメージセンサ1と同じ基板上に搭載されてもよい。
2.2 単位画素の回路構成例
次に、図6の画素アレイ部10における有効画素領域10Vに行列状に配置されている単位画素11の回路構成例について説明する。
次に、図6の画素アレイ部10における有効画素領域10Vに行列状に配置されている単位画素11の回路構成例について説明する。
図7は、本実施形態に係る有効画素領域の単位画素の概略構成例を示す回路図である。図7に示すように、単位画素11は、フォトダイオードPD、転送トランジスタTRG、フローティングディフュージョンFD、リセットトランジスタRST、増幅トランジスタAMP、選択トランジスタSEL、垂直駆動部13に一端が接続される画素駆動線LDであるところの選択トランジスタ駆動線Lsel、リセットトランジスタ駆動線Lrst、転送トランジスタ駆動線Ltrg、及び、カラム読出し回路部14に一端が接続される垂直画素配線LVである垂直信号線VSL、垂直リセット入力線VRD、及び、垂直電流供給線VCOMから構成される。
フォトダイオードPDは、入射した光を光電変換する。転送トランジスタTRGは、フォトダイオードPDに発生した電荷を転送する。フローティングディフュージョンFDは、転送トランジスタTRGが転送した電荷を蓄積する。増幅トランジスタAMPは、フローティングディフュージョンFDに蓄積された電荷に応じた電圧の画素信号を垂直信号線VSLに出現させる。リセットトランジスタRSTは、フローティングディフュージョンFDに蓄積された電荷を放出する。選択トランジスタSELは、読出し対象の単位画素11を選択する。
フォトダイオードPDのアノードは、接地されており、カソ−ドは、転送トランジスタTRGのソースに接続されている。転送トランジスタTRGのドレインは、増幅トランジスタAMPのゲートに接続されており、この接続点がフローティングディフュージョンFDを構成する。リセットトランジスタRSTは、フローティングディフュージョンFDおよび垂直リセット入力線VRDの間に配置されている。
リセットトランジスタRSTのドレインは、垂直リセット入力線VRDに接続されており、増幅トランジスタAMPのソースは、垂直電流供給線VCOMに接続されている。増幅トランジスタAMPのドレインは、選択トランジスタSELのソースに接続されており、選択トランジスタSELのドレインは、垂直信号線VSLに接続されている。
転送トランジスタTRGのゲート、リセットトランジスタRSTのゲート、及び、選択トランジスタSELのゲートは、画素駆動線LVを介して、垂直駆動部13にそれぞれ接続されており、駆動信号としてのパルスTRGsig、RSTsig及びSELsigがそれぞれ供給される。
2.3 ダミーセルの回路構成例
次に、図6の画素アレイ部10におけるダミー差動対形成領域10Dに行及び/又は列状に配置されているダミーセル11Dの回路構成例について説明する。
次に、図6の画素アレイ部10におけるダミー差動対形成領域10Dに行及び/又は列状に配置されているダミーセル11Dの回路構成例について説明する。
図8は、本実施形態に係るダミー差動対形成領域のダミーセルの概略構成例を示す回路図である。図8に示すように、ダミーセル11Dは、リセットトランジスタRSTD、増幅トランジスタAMPD、選択トランジスタSELD、垂直駆動部13に一端が接続される画素駆動線LDであるところの選択トランジスタ駆動線Lsel、リセットトランジスタ駆動線Lrst、及び、カラム読出し回路部14に一端が接続される垂直画素配線LVである垂直信号線VSL、垂直リセット入力線VRD、及び、垂直電流供給線VCOMから構成される。
リセットトランジスタRSTDのドレインは、垂直リセット入力線VRDに接続されており、増幅トランジスタAMPDのソースは、垂直電流供給線VCOMに接続されている。リセットトランジスタRSTDのソースは、増幅トランジスタAMPDのゲートに接続されている。増幅トランジスタAMPDのドレインは、選択トランジスタSELDのソースに接続されており、選択トランジスタSELDのドレインは、垂直信号線VSLに接続されている。
リセットトランジスタRSTDのゲート及び選択トランジスタSELDのゲートは、画素駆動線LDを介して、垂直駆動部13にそれぞれ接続されており、駆動信号としてのパルスRSTDsig及びSELDsigがそれぞれ供給される。
各トランジスタのサイズは、例えば有効画素領域11Vの単位画素11と同等のサイズであってよい。また、ダミー差動対形成領域10Dには、垂直信号線VSLごとに、読出し画素(信号画素)に相当するダミーセル11Dと、参照画素に相当するダミーセル11Dとの、少なくとも一対のダミーセル11Dが配置される。
2.4 単位画素の基本機能例
次に、単位画素11の基本機能について説明する。リセットトランジスタRSTは、垂直駆動部13から供給されるリセット信号RSTsigに従って、フローティングディフュージョンFDに蓄積されている電荷の排出をオン/オフする。リセットトランジスタRSTのゲートにHighレベルのリセット信号RSTsigが入力されると、フローティングディフュージョンFDが、垂直リセット入力線VRDを通して印加される電圧にクランプされる。これにより、フローティングディフュージョンFDに蓄積されていた電荷が排出(リセット)される。また、リセットトランジスタRSTのゲートにLowレベルのリセット信号RSTsigが入力されると、フローティングディフュージョンFDは、垂直リセット入力線VRDと電気的に切断され、浮遊状態になる。
次に、単位画素11の基本機能について説明する。リセットトランジスタRSTは、垂直駆動部13から供給されるリセット信号RSTsigに従って、フローティングディフュージョンFDに蓄積されている電荷の排出をオン/オフする。リセットトランジスタRSTのゲートにHighレベルのリセット信号RSTsigが入力されると、フローティングディフュージョンFDが、垂直リセット入力線VRDを通して印加される電圧にクランプされる。これにより、フローティングディフュージョンFDに蓄積されていた電荷が排出(リセット)される。また、リセットトランジスタRSTのゲートにLowレベルのリセット信号RSTsigが入力されると、フローティングディフュージョンFDは、垂直リセット入力線VRDと電気的に切断され、浮遊状態になる。
フォトダイオードPDは、入射光を光電変換し、その光量に応じた電荷を生成する。生成された電荷は、フォトダイオードPDのカソード側に蓄積する。転送トランジスタTRGは、垂直駆動部13から供給される転送制御信号TRGsigに従って、フォトダイオードPDからフローティングディフュージョンFDへの電荷の転送をオン/オフする。例えば、転送トランジスタTRGのゲートにHighレベルの転送制御信号TRGsigが入力されると、フォトダイオードPDに蓄積されている電荷がフローティングディフュージョンFDに転送される。一方、転送トランジスタTRGのゲートにLowレベルの転送制御信号TRGsigが供給されると、フォトダイオードPDからの電荷の転送が停止する。なお、転送トランジスタTRGが、フローティングディフュージョンFDへの電荷の転送を停止している間、光電変換された電荷は、フォトダイオードPDに蓄積される。
フローティングディフュージョンFDは、フォトダイオードPDから転送トランジスタTRGを介して転送されてくる電荷を蓄積して電圧に変換する機能を持つ。したがって、リセットトランジスタRSTがオフした浮遊状態では、フローティングディフュージョンFDそれぞれの電位は、それぞれが蓄積する電荷量に応じて変調される。
増幅トランジスタAMPは、そのゲートに接続されたフローティングディフュージョンFDの電位変動を入力信号とする増幅器として機能し、その出力電圧信号は選択トランジスタSELを介して垂直信号線VSLに画素信号として出力される。
選択トランジスタSELは、垂直駆動部13から供給される選択制御信号SELsigに従って、増幅トランジスタAMPからの電圧信号の垂直信号線VSLへの出力をオン/オフする。例えば、選択トランジスタSELのゲートにHighレベルの選択制御信号SELsigが入力されると、増幅トランジスタAMPからの電圧信号が垂直信号線VSLに出力され、Lowレベルの選択制御信号SELsigが入力されると、垂直信号線VSLへの電圧信号の出力が停止される。これにより、複数の画素が接続された垂直信号線VSLにおいて、選択した単位画素11の出力のみを取り出すことが可能となる。
このように、単位画素11は、垂直駆動部13から供給される転送制御信号TRGsig、リセット信号RSTsig、及び、選択制御信号SELsigに従って駆動する。
2.5 差動型増幅読出し構成の例
次に、画素アレイ部10にて行列状に2次元配置された単位画素11とカラム読出し回路部14からなる差動型増幅読出し構成について説明する。
次に、画素アレイ部10にて行列状に2次元配置された単位画素11とカラム読出し回路部14からなる差動型増幅読出し構成について説明する。
図9は、本実施形態に係る差動型増幅読出し構成の概略構成例を示す回路図である。図9に示す差動型増幅読出し構成は、画素信号の読出しが行なわれる単位画素(以下、信号画素という)11Aと、差動増幅の基準電圧を与える単位画素(以下、参照画素という)11Bと、カラム読出し回路部14に配置されたPMOSトランジスタMp0及びMp1から成るカレントミラー回路141と、信号画素11A及び参照画素11Bに定電流を供給するテール電流源部142とで構成される。ここで、参照画素11Bは、リセット時におけるフローティングディフュージョンFD0の電位変動が、信号画素11AのフローティングディフュージョンFD1の電位変動と等価な動きをする単位画素11であることが望ましく、例えば、読出し対象である信号画素(読出し画素ともいう)11Aの近傍にある読出しが終わった不活性な有効画素などであってよい。
参照画素11B側の垂直リセット入力線VRD0は、カラム読出し回路部14で所定の電源Vrstに接続されており、リセット時には、垂直リセット入力線VRD0を通して選択された参照画素11BのフローティングディフュージョンFD0、すなわち参照画素11B側の増幅トランジスタAMP0の入力端子に所望の入力電圧信号が印加される。
参照画素11B側の垂直信号線VSL0は、カラム読出し回路部14で、カレントミラー回路141における参照側のPMOSトランジスタMp0のドレイン及びゲートと、読出側のPMOSトランジスタMp1のゲートとに接続されている。
一方、読出側の垂直信号線VSL1は、カラム読出し回路部14でカレントミラー回路141における読出側のPMOSトランジスタMp1のドレインと、選択された信号画素11AのフローティングディフュージョンFD、すなわち読出側の増幅トランジスタAMP1の入力端子に、リセットトランジスタRST1を介し接続される。これにより、差動型増幅読出し構成の出力信号が負帰還される。差動型増幅読出し構成の出力信号は、垂直信号線VSL1から画素信号として取り出される。
また、参照側及び読出側の垂直電流供給線CCOMは互いに接続されたのち、例えば、NMOSトランジスタ等の負荷MOSトランジスタを用いて構成された定電流源であるテール電流源部142に接続される。
2.6 差動型増幅読出し構成の周辺回路の例
つづいて、差動型増幅読出し構成の周辺回路を含めた構成について説明する。図10は、本実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。なお、図10における差動型増幅読出し構成は、図9に例示した差動型増幅読出し構成と同様の構成であるが、図10では、例として、図9の参照画素11Bを有効画素領域10V内の単位画素11iとし、信号画素11Aを同じく有効画素領域10V内の単位画素11i+1としている。
つづいて、差動型増幅読出し構成の周辺回路を含めた構成について説明する。図10は、本実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。なお、図10における差動型増幅読出し構成は、図9に例示した差動型増幅読出し構成と同様の構成であるが、図10では、例として、図9の参照画素11Bを有効画素領域10V内の単位画素11iとし、信号画素11Aを同じく有効画素領域10V内の単位画素11i+1としている。
図10に示すように、差動型増幅読出し構成を形成する信号画素11A及び参照画素11Bには、例えば、列(カラム)方向に配列する複数の単位画素11のうちの2つの単位画素11i及び11i+1が用いられる。すなわち、差動型増幅読出し構成である差動増幅回路は、定電流回路であるテール電流源部142と、カレントミラー回路141と、2つの単位画素11それぞれの増幅トランジスタAMPi及びAMPi+1とで構成される。
単位画素11iのリセットトランジスタRSTiのソースは、垂直リセット入力線VRD0kに接続される。一方、単位画素11i+1のリセットトランジスタRSTi+1のソースは、垂直リセット入力線VRD1kに接続される。
また、単位画素11iの選択トランジスタSELiのソースは、垂直信号線VSL0kに接続される。一方、単位画素11i+1の選択トランジスタSELi+1のソースは、垂直信号線VSL1kに接続される。
さらに、単位画素11iの増幅トランジスタAMPiのソースと、単位画素11i+1の増幅トランジスタAMPi+1のソースとは共に、垂直電流供給線VCOMkに接続される。
垂直リセット入力線VRD0kは、差動型増幅読出しの際にHighレベルの制御信号CNTL0が入力されるスイッチSW4を介して所定の電源Vrstに接続される。同様に、垂直リセット入力線VRD1kは、差動型増幅読出しの際にHighレベルの制御信号CNTL1が入力されるスイッチSW5を介して所定の電源Vrstに接続される。
垂直信号線VSL0kの一方の端は、カレントミラー回路141に接続される。同様に、垂直信号線VSL1kの一方の端は、カレントミラー回路141に接続される。
垂直電流供給線VCOMkの一方の端は、電源電圧VDDに接続されたテール電流源部142に接続される。
また、垂直リセット入力線VRD0kと垂直信号線VSL0kとは、列方向の信号画素の切替えを制御する制御信号CNTL0が入力されるスイッチSW0を介して接続されている。同様に、垂直リセット入力線VRD1kと垂直信号線VSL1kとは、列方向の信号画素の切替えを制御する制御信号CNTL1が入力されるスイッチSW1を介して接続されている。
さらに、カレントミラー回路141における垂直信号線VSL0kに設けられたPMOSトランジスタMp0のドレインは、列方向の信号画素の切替えを制御する制御信号CNTL0が入力されるスイッチSW2を介して、PMOSトランジスタMp0及びMp1のゲートに接続されている。同様に、カレントミラー回路141における垂直信号線VSL1kに設けられたPMOSトランジスタMp1のドレインは、列方向の信号画素の切替えを制御する制御信号CNTL1が入力されるスイッチSW3を介して、PMOSトランジスタMp0及びMp1のゲートに接続されている。
以上のような構成において、各スイッチSWのオン/オフを切り替えることで、差動型増幅読出しにおける差動対を構成する信号画素11Aと参照画素11Bとを切り替えることが可能となる。
なお、信号画素11Aと参照画素11Bとの組合せは、有効画素領域10Vにおいて列方向に隣接する2つの単位画素11i及び11i+1に限定されるものではないが、例えば、図10に示すように、奇数行目の単位画素11iの選択トランジスタSELiを垂直信号線VSL0kに接続し、同単位画素11iのリセットトランジスタRSTiを垂直リセット入力線VRD0kに接続し、偶数行目の単位画素11i+1の選択トランジスタSELi+1を垂直信号線VSL1kに接続し、同単位画素11i+1のリセットトランジスタRSTi+1を垂直リセット入力線VRD1kに接続した場合には、互いに隣接する2つの単位画素11i及び11i+1を信号画素11Aと参照画素11Bとして組み合わせることができる。
このような接続関係を備える場合、有効画素領域10V内の各単位画素11は、スイッチSW0〜SW5を適宜切り替えることで、信号画素11Aと参照画素11Bとのいずれとしても動作することができる。そこで、本実施形態では、スイッチSW0〜SW5を順次切り替えることで、信号画素11Aと参照画素11Bとの組合せを入れ替えながらアドレスを走査して、2次元配列する全ての単位画素11から画素信号を順次読み出すように動作する。例えば、スイッチSW0、SW2及びSW4をオフ状態とし、スイッチSW1、SW3及びSW5をオン状態とした場合、奇数行(例えば、i行目)を参照画素行とし、偶数行(例えば、i+1行目)を信号画素行とすることができる。同様に、スイッチSW0、SW2及びSW4をオン状態とし、スイッチSW1、SW3及びSW5をオフ状態とした場合、奇数行(例えば、i行目)を信号画素行とし、偶数行(例えば、i+1行目)を参照画素行とすることができる。
ただし、これに限定されず、それぞれ単位画素11における選択トランジスタSELが異なる垂直信号線VSLに接続され且つリセットトランジスタRSTが異なる垂直リセット入力線VRDに接続されている2つの単位画素11であれば、その組合せを種々変形することが可能である。
また、本実施形態に係るダミー差動対形成領域10Dは、例えば、画素アレイ部10において、有効画素領域10Vと隣接する領域であって、垂直リセット入力線VRD及び垂直信号線VSLの一方の端側又は両方の端側に配置されてもよい。その場合、有効画素領域10Vにおける単位画素11の各列に対して、一対のダミーセル11Dが配置される。
図10においては、ダミーセル11D0は、例えば、単位画素11iに対応するダミーセル11Dであり、その選択トランジスタSELD0のドレインは垂直信号線VSL0kに接続され、リセットトランジスタRST0のドレインは垂直リセット入力線VRD0kに接続されている。一方、ダミーセル11D1は、例えば、単位画素11i+1に対応するダミーセル11Dであり、その選択トランジスタSELD1のドレインは垂直信号線VSL1kに接続され、リセットトランジスタRST1のドレインは垂直リセット入力線VRD1kに接続されている。
この一対のダミーセル11D0及び11D1の選択トランジスタSELD0及びSELD1並びにリセットトランジスタRSTD0及びRSTD1は、有効画素領域10Vにおける全ての単位画素11が非選択の状態にオン状態とされることで、差動増幅回路(差動対)を構成する。この構成される差動増幅回路は、反転入力(増幅トランジスタAMPD1のゲート)と出力(増幅トランジスタAMPD1のドレイン)とが選択トランジスタSELD1、司直信号線VSL1k、スイッチSW1及びリセットトランジスタRSTD1を経由してショートしている。それにより、信号画素行を次の信号画素行に遷移させる際(例えば、i行目からi+1行目)に、全ての単位画素11の選択トランジスタSELがオフ状態となって、差動型増幅読出し構成を構成する差動対の電流パスがなくなることを回避することができる。その結果、消費電流を維持することが可能となるため、垂直信号線VSLの静定期間が長くなることを抑制することが可能となる。
また、一対のダミーセル11D0及び11D1の選択トランジスタSELD0及びSELD1並びにリセットトランジスタRSTD0及びRSTD1は、フォトダイオードPDからフローティングディフュージョンFDへ電荷を転送する期間にもオン状態とされることで、同様に、反転入力(−入力)と出力とがショートした差動増幅回路(差動対)を構成する。それにより、各単位画素11においてフォトダイオードPDからフローティングディフュージョンFDへ電荷を転送する際に、差動対の反転入力(−入力ともいう)であるフローティングディフュージョンFDが昇圧されて差動対の電流バランスが崩れることを回避でき、その結果、垂直信号線VSLの静定期間が長くなることを抑制することが可能となる。
なお、本実施形態において、ダミーセル11D0及び11D1のリセットトランジスタRSTDは必須の構成ではなく、省略されてもよい。その場合、増幅トランジスタAMPDのゲートが、垂直リセット入力線VRDに接続される。例えば、図10に例示する構成では、ダミーセル11D0における増幅トランジスタAMPD0のゲートが垂直リセット入力線VRD0kに接続され、ダミーセル11D1における増幅トランジスタAMPD1のゲートが垂直リセット入力線VRD1kに接続される。
2.7 差動型増幅読出し構成を形成する単位画素の組合せ例
次に、本実施形態に係る差動型増幅読出し構成を形成する単位画素11の組合せについて説明する。図11は、本実施形態に係る組合せ例を説明するための模式図である。なお、図11では、上述において図10を用いて説明したように、例えば、奇数行目の単位画素11iの選択トランジスタSELiが垂直信号線VSL0kに接続され、偶数行目の単位画素11i+1の選択トランジスタSELi+1が垂直信号線VSL1kに接続されているものとする。
次に、本実施形態に係る差動型増幅読出し構成を形成する単位画素11の組合せについて説明する。図11は、本実施形態に係る組合せ例を説明するための模式図である。なお、図11では、上述において図10を用いて説明したように、例えば、奇数行目の単位画素11iの選択トランジスタSELiが垂直信号線VSL0kに接続され、偶数行目の単位画素11i+1の選択トランジスタSELi+1が垂直信号線VSL1kに接続されているものとする。
列方向に配列する単位画素11が交互に異なる垂直信号線VSLに接続されている場合、図11に示すように、列方向に配列する単位画素11において、互いに隣接する2つの単位画素11が信号画素11A及び参照画素11Bとして選択される。例えば、i行目の読出しの際には、単位画素11iが信号画素11Aとして選択され、単位画素11i−1が参照画素11Bとして選択される。
次いで、i+1行目の読出しの際には、単位画素11i+1が信号画素11Aとして選択され、単位画素11iが参照画素11Bとして選択される。以降、信号画素11Aとして選択される単位画素11の行(以下、読出し行という)の切り替わりに追随して、参照画素11Bとして選択される単位画素11の行(以下、参照行という)が切り替えられる。図11に示す例では、例えば、信号画素11Aに隣接する読出し済みの単位画素11が参照画素11Bとして選択され、読出し行の遷移に追従して参照行が遷移する。
ただし、参照行は、読出し行の直前に読出し行とされた行に限られず、次に読出し行として選択される行であってもよい。
2.8 差動型増幅読出し構成の駆動例
次に、差動型増幅読出し構成の駆動例について説明する。なお、以下の説明では、明確化のため、図9に示す差動型増幅読出し構成に基づくものとする。図12は、本実施形態に係る差動型増幅読出し構成の駆動例を示すタイミングチャートである。
次に、差動型増幅読出し構成の駆動例について説明する。なお、以下の説明では、明確化のため、図9に示す差動型増幅読出し構成に基づくものとする。図12は、本実施形態に係る差動型増幅読出し構成の駆動例を示すタイミングチャートである。
図12に示すように、本実施形態に係る差動型増幅読出しでは、まず、時刻t1〜t2の期間において、信号画素11Aに入力されるリセット信号RSTsig1及び転送制御信号TRGsig1がHighレベルに立ち上がると、信号画素11AのフォトダイオードPD1並びにフローティングディフュージョンFD1に蓄積されている電荷がリセットトランジスタRST1を介して排出される。これにより、これまでフォトダイオードPD1に蓄積されていた電荷が掃き出され、時刻t2からt5までの期間においては、新たに入射した光を光電変換することで得られた電荷がフォトダイオードPD1に蓄積される。
次に、時刻t3〜t7の期間において、選択された信号画素11A及び参照画素11Bの選択制御信号SELsig1及びSELsig0がLowレベルからHighレベルに立ち上がると、信号画素11Aの増幅トランジスタAMP1及び参照画素11Bの増幅トランジスタAMP0それぞれのソースからドレインに向けて、テール電流源部142から電流が供給される。これにより、信号画素11AのフローティングディフュージョンFD1の電位を入力電圧信号とする差動増幅回路(差動型増幅読出し構成)が動作し、その結果、増幅された電圧信号が垂直信号線VSLに出力される。この状態は、時刻t7において選択制御信号SELsig1及びSELsig0がLowレベルになるまで継続する。
なお、時刻t1からt3の期間においては、参照画素11Bの各駆動信号SELsig0、RSTsig0及びTRGsig0は、信号画素11Aの信号読出しには寄与しない。
また、時刻t3〜t4の期間において、信号画素11Aに入力されるリセット信号RSTsig1及び参照画素11Bに入力されるリセット信号RSTsig0がHighレベルに立ち上がると、信号画素11A及び参照画素11BのフローティングディフュージョンFD1及びFD0に蓄積されていた電荷がそれぞれ排出され、これにより、出力信号レベルが初期化(リセット)される。
この時、差動増幅回路の出力Voutは、信号画素11A側の垂直リセット入力線VRD1及びリセットトランジスタRST1を通して、差動増幅回路の入力の1つである信号画素11AのフローティングディフュージョンFD1に電気的に接続される。その結果、差動増幅回路は、出力Voutが信号画素11AのフローティングディフュージョンFD1に負帰還されて仮想接地状態となるため、所定の電源Vrstに外部印加で固定されている参照画素11BのフローティングディフュージョンFD0と、信号画素11AのフローティングディフュージョンFD1と、出力Voutとが同電位となる(ボルテージフォロワ回路の構成)。
次に、信号画素11Aに入力されるリセット信号RSTsig1及び参照画素11Bに入力されるリセット信号RSTsig0がHighレベルからLowレベルに立ち下がると、信号画素11A及び参照画素11BのフローティングディフュージョンFD1及びFD0が、それぞれの垂直リセット入力線VRD1及びVRD0から電気的に切断され、浮遊状態になる。
この時、信号画素11AのフローティングディフュージョンFD1と、参照画素11BのフローティングディフュージョンFD0とがほぼ等価な構造であることから、リセットオフ時の電位変動(リセットフィードスルー)もほぼ同じとなり、それにより、信号画素11AのフローティングディフュージョンFD1の電位と、参照画素11BのフローティングディフュージョンFD0の電位とが、ほぼ同じ動きをする。そのため、差動増幅回路の出力は、リセットON時の電源Vrstの電圧レベルからほとんど変化しない。この状態が、差動型増幅読出しにおけるリセット(初期)状態となり、この出力レベルが、差動型増幅読出しにおけるリセット(初期)レベルとなる。これは、差動増幅回路は、両入力の同相信号成分は増幅しないためである。このリセット状態は、時刻t5で信号電荷の転送が行われるまで続き、その間、リセットレベルとしての電圧が読み出される。
次に、時刻t5〜t6の期間において、信号画素11Aの転送制御信号TRGsig1がパルス状にHighレベルに立ち上がると、信号画素11AのフォトダイオードPD1に蓄積された電荷が転送トランジスタTRG1を介してフローティングディフュージョンFD1に転送される。この転送された電荷により、信号画素11AのフローティングディフュージョンFD1の電位が変調される。この変調された電位が信号画素11Aの増幅トランジスタAMP1のゲートに電圧信号として入力されると、信号画素11A側の垂直信号線VSL1に蓄積電荷量に応じた電圧信号が出力される。
この信号読出し状態は、時刻t7において選択制御信号SELsig1がLowレベルになるまで続き、その間、信号レベルとしての電圧が読み出される。
このようにして読み出されたリセットレベルと信号レベルとの差分をとることで、ノイズを除去するCDS処理が実行され、これにより、ノイズが除去された画素信号が読み出される。
2.9 差動型増幅読出し時の駆動例(読出画素−参照画素の切替え)
つづいて、周辺回路内のスイッチSW0〜SW5を含めた差動型増幅読出し時の駆動例について説明する。なお、以下の説明では、図10に示す差動型増幅読出し構成に基づくものとする。ただし、図10には、i−1行目の構成が図示されていないが、i行目及びi+1行目の構成から容易に想到できるものであるため、ここでは図示されているものとして説明する。
つづいて、周辺回路内のスイッチSW0〜SW5を含めた差動型増幅読出し時の駆動例について説明する。なお、以下の説明では、図10に示す差動型増幅読出し構成に基づくものとする。ただし、図10には、i−1行目の構成が図示されていないが、i行目及びi+1行目の構成から容易に想到できるものであるため、ここでは図示されているものとして説明する。
図13は、本実施形態に係る周辺回路内のスイッチを含めた差動型増幅読出し時の駆動例を示すタイミングチャートである。なお、図13に示す駆動例では、タイミングt11〜t16において、スイッチSW0、SW2及びSW4がオフ状態とされ、スイッチSW1、SW3及びSW5がオン状態とされて、i−1行目の単位画素11i−1を参照画素11Bとし、i行目の単位画素11iを信号画素11Aとし、また、タイミングt16〜t21において、スイッチSW0、SW2及びSW4をオン状態とし、スイッチSW1、SW3及びSW5をオフ状態として、i行目の単位画素11iを参照画素11Bとし、i+1行目の単位画素11i+1を信号画素11Aとする。
図13に示すように、i行目の単位画素11iを信号画素11Aとして信号レベルを読み出す期間(タイミングt11〜t16)では、制御信号CNTL0がLowレベルとされてスイッチSW0、SW2及びSW4がオフ状態とされ、制御信号CNTL1がHighレベルとされてスイッチSW1、SW3及びSW5がオン状態とされる。
また、この期間(タイミングt11〜t16)において、タイミングt11〜t12の期間は、垂直駆動部13が読出し対象の単位画素11の画素アドレスを次の単位画素11の画素アドレスに遷移させる期間である。したがって、タイミングt11〜t12の期間は、有効画素領域10Vにおける全ての単位画素11が非選択状態となる。そこで本実施形態では、一対のダミーセル11D0及び11D1それぞれの選択トランジスタSELD0及びSELD1のゲートに印加される選択制御信号SELDsigをパルス状にHighレベルに立ち上げるとともに、ダミーセル11D0及び11D1それぞれのリセットトランジスタRSTD0及びRSTD1のゲートに印加されるリセット信号RSTDsig0及びRSTDsig1をパルス状にHighレベルに立ち上げる。これにより、一対のダミーセル11D0及び11D1とカレントミラー回路141とテール電流源部142とで反転入力(−入力)と出力とがショートした差動増幅回路が形成されて差動対の電流パスが形成されるため、消費電流を維持することが可能となる。
次に、タイミングt12〜t13の期間、参照画素11Bとして選択された単位画素11i−1のリセットトランジスタRSTi−1のゲートに印加されるリセット信号RSTsigi−1及び信号画素11Aとして選択された単位画素11iのリセットトランジスタRSTiのゲートに印加されるリセット信号RSTsigiをパルス状にHighレベルに立ち上げることで、負帰還構成の差動対を形成する単位画素11i−1及び11iそれぞれのフローティングディフュージョンFDi−1及びFDiがリセットされる。
その後、タイミングt13でリセット信号RSTsigi−1及びRSTsigiがLowレベルに立ち下がると、タイミングt13〜t14の期間中に、垂直信号線VSL0kに出現した電圧レベルをリセットレベル(P相)としてカラム読出し回路部14で読み出し、読み出されたリセットレベルをカラム信号処理部15でAD変換する。
次に、タイミングt14〜t15の期間に、信号画素11Aである単位画素11iの転送トランジスタTRGiのゲートに印加される転送制御信号TRGsigiをパルス状にHighレベルに立ち上げることで、単位画素11iのフォトダイオードPDiに発生した電荷をフローティングディフュージョンFDiへ転送する。
また、同じくタイミングt14〜t15の期間に、単位画素11i−1及び11iそれぞれの選択トランジスタSELi−1及びSELiのゲートに印加する選択制御信号SELsigi−1及びSELsigiをパルス状にLowレベルに立ち下げるとともに、ダミーセル11D0及び11D1の選択トランジスタSELD0及びSELD1のゲートに印加される選択制御信号SELDsigと、リセットトランジスタRSTD0及びRSTD1のゲートに印加するリセット信号RSTDsig0及びRSTDsig1とを、パルス状にHighレベルに立ち上げる。これにより、反転入力(−入力)と出力とがショートした差動増幅回路が形成されるため、差動対の反転入力である単位画素11iのフローティングディフュージョンFDiが昇圧されて差動対の電流バランスが崩れることを回避することができる。
その後、タイミングt15で、ダミーセル11D0及び11D1の選択制御信号SELDsigとリセット信号RSTDsig0及びRSTDsig1とが立ち下がり、単位画素11i−1及び11iの選択制御信号SELsigi−1及びSELsigiが立ち上がると、タイミングt15〜t16の期間中に、垂直信号線VSL0kに出現した電圧レベルを信号レベル(D相:画素信号)としてカラム読出し回路部14で読み出し、読み出された信号レベルをカラム信号処理部15でAD変換する。
そして、カラム信号処理部15内又は信号処理部17等の周辺回路で、信号レベル(D相)のデジタル値からリセットレベル(P相)のデジタル値を減算することで、フォトダイオードPDiの受光光量に応じた信号成分のデジタル値を取得するCDS処理を実行する。
つづいて、i+1行目の単位画素11i+1を信号画素11Aとして信号レベルを読み出す期間(タイミングt16〜t21)では、制御信号CNTL0がHighレベルとされてスイッチSW0、SW2及びSW4がオン状態とされ、制御信号CNTL1がLowレベルとされてスイッチSW1、SW3及びSW5がオフ状態とされる。
また、この期間(タイミングt16〜t21)では、i行目の単位画素11iを信号画素11Aとして信号レベルを読み出す期間(タイミングt11〜t16)と同様に、有効画素領域10Vにおける全ての単位画素11が非選択状態となるタイミングt16〜t17の期間において、ダミーセル11D0及び11D1の選択トランジスタSELD0及びSELD1並びにリセットトランジスタRSTD0及びRSTD1をオン状態とすることで、一対のダミーセル11D0及び11D1とカレントミラー回路141とテール電流源部142とからなる差動増幅回路を形成する。
そして、タイミングt17〜t18の期間において、参照画素11Bである単位画素11iと信号画素11Aである単位画素11i+1とのリセットトランジスタRSTi及びRSTi+1をオン状態としてフローティングディフュージョンFDi及びFDi+1をリセットし、タイミングt18〜t19の期間において、垂直信号線VSL1kに出現したリセットレベルを読み出してAD変換する。
その後、タイミングt19〜t20の期間において、転送トランジスタTRGi+1をオン状態としてフォトダイオードPDi+1の電荷をフローティングディフュージョンFDi+1へ転送するとともに、ダミーセル11D0及び11D1の選択トランジスタSELD0及びSELD1並びにリセットトランジスタRSTD0及びRSTD1をオン状態とすることで、反転入力(−入力)と出力とがショートした差動増幅回路が形成されるため、差動対の反転入力である単位画素11i+1のフローティングディフュージョンFDi+1が昇圧されて差動対の電流バランスが崩れることを回避する。
そして、タイミングt20〜t21の期間において、垂直信号線VSL1kに出現した信号レベルを読み出してAD変換する。
その後、カラム信号処理部15内又は信号処理部17等の周辺回路で、信号レベル(D相)のデジタル値からリセットレベル(P相)のデジタル値を減算することで、フォトダイオードPDの受光光量に応じた信号成分のデジタル値を取得するCDS処理を実行する。
2.10 作用・効果
以上のように、本実施形態によれば、有効画素領域10Vにおける全ての単位画素11が非選択状態となる期間(図13のタイミングt11〜t12及びt16〜t17の期間)中に、ダミーセル11D0及び11D1の増幅トランジスタAMPD0及びAMPD1とカレントミラー回路141とテール電流源部142とで反転入力(−入力)と出力とがショートした差動増幅回路が形成されて消費電流が維持されるため、電源電圧VDDやグランドの電圧降下量を維持することが可能となる。それにより、垂直信号線VSL0k及びVSL1kの静定時間が長くなることを抑制することが可能となる。
以上のように、本実施形態によれば、有効画素領域10Vにおける全ての単位画素11が非選択状態となる期間(図13のタイミングt11〜t12及びt16〜t17の期間)中に、ダミーセル11D0及び11D1の増幅トランジスタAMPD0及びAMPD1とカレントミラー回路141とテール電流源部142とで反転入力(−入力)と出力とがショートした差動増幅回路が形成されて消費電流が維持されるため、電源電圧VDDやグランドの電圧降下量を維持することが可能となる。それにより、垂直信号線VSL0k及びVSL1kの静定時間が長くなることを抑制することが可能となる。
また、フォトダイオードPDからフローティングディフュージョンFDへ電荷を転送する転送期間(図13のタイミングt14〜t15及びt19〜t20の期間)では、垂直信号線VSLと単位画素11とが切り離されて、垂直信号線VSLの電圧レベルがリセットレベルに維持されるため、転送トランジスタTRGとフローティングディフュージョンFDとの容量結合によるフィードスルーにより垂直信号線VSLに大振幅が発生することを回避でき、これにより、垂直信号線VSLの静定時間が長くなることを抑制することが可能となる。
3.第2の実施形態
次に、第2の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成及び動作については、それを引用することで、重複する説明を省略する。
次に、第2の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成及び動作については、それを引用することで、重複する説明を省略する。
上述した第1の実施形態では、差動型増幅読出し構成を形成する単位画素の組合せ例として、有効画素領域10Vにおける2つの単位画素11で差動対を形成し、信号画素11Aの切り替わりに参照画素11Bが追従するように、差動対を形成する一対の単位画素11を選択する場合(図11参照)を例示した。これに対し、第2の実施形態では、参照画素11Bを特定の行(以下、参照専用行という)の単位画素11に固定した場合について、例を挙げて説明する。
3.1 差動型増幅読出し構成を形成する単位画素の組合せ例
図14は、本実施形態に係る組合せ例を説明するための模式図である。図14に示すように、本組合せ例では、参照行が特定の行(参照専用行)に固定されている。この参照専用行は、例えば、行列状に配列する単位画素11における端の行であってもよい。また、参照専用行は、画素アレイ部10における有効画素領域10V以外の行であってもよい。
図14は、本実施形態に係る組合せ例を説明するための模式図である。図14に示すように、本組合せ例では、参照行が特定の行(参照専用行)に固定されている。この参照専用行は、例えば、行列状に配列する単位画素11における端の行であってもよい。また、参照専用行は、画素アレイ部10における有効画素領域10V以外の行であってもよい。
参照専用行の参照画素11Rは、垂直信号線VSL0kに接続され、信号画素11Aとして選択され得る有効画素領域10Vの単位画素11は、全て垂直信号線VSL1kに接続される。
参照画素11Rは、参照画素11Bと同様、通常の単位画素11と同様の構成を有してもよい。この参照画素11Rは、読出し期間中、常に選択された状態、すなわち、選択トランジスタTRGが常時オンの状態とされる。
3.2 差動型増幅読出し構成の周辺回路の例
つづいて、差動型増幅読出し構成の周辺回路を含めた構成について説明する。図15は、本実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。なお、図15における差動型増幅読出し構成は、図14に例示した差動型増幅読出し構成と同様の構成であるが、図15では、例として、図14の参照画素11Rを有効画素領域10V外の参照画素領域10Rにおける単位画素11とし、信号画素11Aを有効画素領域10V内の単位画素11iとしている。
つづいて、差動型増幅読出し構成の周辺回路を含めた構成について説明する。図15は、本実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。なお、図15における差動型増幅読出し構成は、図14に例示した差動型増幅読出し構成と同様の構成であるが、図15では、例として、図14の参照画素11Rを有効画素領域10V外の参照画素領域10Rにおける単位画素11とし、信号画素11Aを有効画素領域10V内の単位画素11iとしている。
図15に示す構成において、有効画素領域11Vにおける単位画素11iは、例えば、第1の実施形態において図10を用いて説明した構成と同様であってよい。ただし、本実施形態では、有効画素領域11Vにおける単位画素11iの選択トランジスタSELiのドレインは、全て垂直信号線VSL1kに接続され、また、リセットトランジスタRSTiのドレインは、全て垂直リセット入力線VRD1kに接続されている。
参照画素領域10Rの参照画素11Rは、例えば、有効画素領域11Vにおける単位画素11iと同様の構成を備える。ただし、参照画素11Rにおける選択トランジスタSELRのドレインは、垂直信号線VSL0kに接続され、リセットトランジスタRSTRのドレインは、垂直リセット入力線VRD0kに接続されている。
ダミー差動対形成領域10Dにおける一対のダミーセル11D2及び11D3は、例えば、図10に示す一対のダミーセル11D0及び11D1と同様の構成において、リセットトランジスタRSTD0及びRSTD1が省略されている。また、ダミーセル11D2における増幅トランジスタAMPD0のゲートは、垂直リセット入力線VRD0kに接続され、ダミーセル11D3における増幅トランジスタAMPD1のゲートは、垂直リセット入力線VRD1kに接続されている。
このように、参照画素11Rを特定の参照専用行の単位画素11に固定した構成では、一対のダミーセル11D2及び11D3におけるリセットトランジスタRSTD0及びRSTD1を省略することができる。また、信号画素11Aと参照画素11Rとを切り替える必要がないため、例えば、図10において例示したスイッチSW0〜SW5を省略することもできる。
3.3 差動型増幅読出し時の駆動例(読出画素−参照画素の切替え)
つづいて、差動型増幅読出し時の駆動例について説明する。なお、以下の説明では、図15に示す差動型増幅読出し構成に基づくものとする。
つづいて、差動型増幅読出し時の駆動例について説明する。なお、以下の説明では、図15に示す差動型増幅読出し構成に基づくものとする。
図16は、本実施形態に係る差動型増幅読出し時の駆動例を示すタイミングチャートである。なお、図16に示す駆動例では、タイミングt31〜t36において、i行目の単位画素11iを信号画素11Aとし、また、タイミングt36〜t41において、i+1行目の単位画素11i+1を信号画素11Aとする。
図16に示すように、i行目の単位画素11iを信号画素11Aとして信号レベルを読み出す期間(タイミングt31〜t36)において、タイミングt31〜t32の期間は、垂直駆動部13が読出し対象の単位画素11の画素アドレスを次の単位画素11の画素アドレスに遷移させる期間である。したがって、タイミングt31〜t32の期間は、有効画素領域10Vにおける全ての単位画素11が非選択状態となる。そこで本実施形態では、一対のダミーセル11D2及び11D3それぞれの選択トランジスタSELD0及びSELD1のゲートに印加される選択制御信号SELDsigをパルス状にHighレベルに立ち上げる。これにより、一対のダミーセル11D0及び11D1とカレントミラー回路141とテール電流源部142とで反転入力(−入力)と出力とがショートした差動増幅回路が形成されて差動対の電流パスが形成されるため、流出先を失った電流が垂直信号線VSLに溜まることを回避できる。
次に、タイミングt32〜t33の期間、参照画素11RのリセットトランジスタRSTRのゲートに印加されるリセット信号RSTsigR及び信号画素11Aとして選択された単位画素11iのリセットトランジスタRSTiのゲートに印加されるリセット信号RSTsigiをパルス状にHighレベルに立ち上げることで、負帰還構成の差動対を形成する参照画素11R及び単位画素11iそれぞれのフローティングディフュージョンFDR及びFDiがリセットされる。
その後、タイミングt33でリセット信号RSTsigR及びRSTsigiがLowレベルに立ち下がると、タイミングt33〜t34の期間中に、垂直信号線VSL0kに出現した電圧レベルをリセットレベル(P相)としてカラム読出し回路部14で読み出し、読み出されたリセットレベルをカラム信号処理部15でAD変換する。
次に、タイミングt34〜t35の期間に、信号画素11Aである単位画素11iの転送トランジスタTRGiのゲートに印加される転送制御信号TRGsigiをパルス状にHighレベルに立ち上げることで、単位画素11iのフォトダイオードPDiに発生した電荷をフローティングディフュージョンFDiへ転送する。
また、同じくタイミングt34〜t35の期間に、参照画素11R及び単位画素11iそれぞれの選択トランジスタSELR及びSELiのゲートに印加する選択制御信号SELsigR及びSELsigiをパルス状にLowレベルに立ち下げるとともに、ダミーセル11D2及び11D3の選択トランジスタSELD0及びSELD1のゲートに印加される選択制御信号SELDsigをパルス状にHighレベルに立ち上げる。これにより、反転入力(−入力)と出力とがショートした差動増幅回路が形成されるため、差動対の反転入力である単位画素11iのフローティングディフュージョンFDiが昇圧されて差動対の電流バランスが崩れることを回避することができる。
その後、タイミングt35で、ダミーセル11D2及び11D3の選択制御信号SELDsigが立ち下がり、参照画素11R及び単位画素11iの選択制御信号SELsigR及びSELsigiが立ち上がると、タイミングt35〜t36の期間中に、垂直信号線VSL0kに出現した電圧レベルを信号レベル(D相:画素信号)としてカラム読出し回路部14で読み出し、読み出された信号レベルをカラム信号処理部15でAD変換する。
そして、カラム信号処理部15内又は信号処理部17等の周辺回路で、信号レベル(D相)のデジタル値からリセットレベル(P相)のデジタル値を減算することで、フォトダイオードPDiの受光光量に応じた信号成分のデジタル値を取得するCDS処理を実行する。
つづいて、i+1行目の単位画素11i+1を信号画素11Aとして信号レベルを読み出す期間(タイミングt36〜t41)では、i行目の単位画素11iを信号画素11Aとして信号レベルを読み出す期間(タイミングt11〜t16)と同様に、有効画素領域10Vにおける全ての単位画素11が非選択状態となるタイミングt36〜t37の期間において、ダミーセル11D2及び11D3の選択トランジスタSELD0及びSELD1をオン状態とすることで、一対のダミーセル11D2及び11D3とカレントミラー回路141とテール電流源部142とからなる差動増幅回路を形成する。
そして、タイミングt37〜t38の期間において、参照画素11Rと信号画素11Aである単位画素11i+1とのリセットトランジスタRSTR及びRSTi+1をオン状態としてフローティングディフュージョンFDR及びFDi+1をリセットし、タイミングt38〜t39の期間において、垂直信号線VSL1kに出現したリセットレベルを読み出してAD変換する。
その後、タイミングt39〜t40の期間において、転送トランジスタTRGi+1をオン状態としてフォトダイオードPDi+1の電荷をフローティングディフュージョンFDi+1へ転送するとともに、ダミーセル11D2及び11D3の選択トランジスタSELD0及びSELD1をオン状態とすることで、反転入力(−入力)と出力とがショートした差動増幅回路が形成されるため、差動対の反転入力である単位画素11i+1のフローティングディフュージョンFDi+1が昇圧されて差動対の電流バランスが崩れることを回避する。
そして、タイミングt40〜t41の期間において、垂直信号線VSL1kに出現した信号レベルを読み出してAD変換する。
その後、カラム信号処理部15内又は信号処理部17等の周辺回路で、信号レベル(D相)のデジタル値からリセットレベル(P相)のデジタル値を減算することで、フォトダイオードPDの受光光量に応じた信号成分のデジタル値を取得するCDS処理を実行する。
3.4 作用・効果
以上のように、本実施形態によれば、第1の実施形態と同様に、有効画素領域10Vにおける全ての単位画素11が非選択状態となる期間(図16のタイミングt31〜t32及びt36〜t37の期間)中に、ダミーセル11D2及び11D3の増幅トランジスタAMPD0及びAMPD1とカレントミラー回路141とテール電流源部142とで反転入力(−入力)と出力とがショートした差動増幅回路が形成されて消費電流が維持されるため、電源電圧VDDやグランドの電圧降下量を維持することが可能となる。それにより、垂直信号線VSL0k及びVSL1kの静定時間が長くなることを抑制することが可能となる。
以上のように、本実施形態によれば、第1の実施形態と同様に、有効画素領域10Vにおける全ての単位画素11が非選択状態となる期間(図16のタイミングt31〜t32及びt36〜t37の期間)中に、ダミーセル11D2及び11D3の増幅トランジスタAMPD0及びAMPD1とカレントミラー回路141とテール電流源部142とで反転入力(−入力)と出力とがショートした差動増幅回路が形成されて消費電流が維持されるため、電源電圧VDDやグランドの電圧降下量を維持することが可能となる。それにより、垂直信号線VSL0k及びVSL1kの静定時間が長くなることを抑制することが可能となる。
また、フォトダイオードPDからフローティングディフュージョンFDへ電荷を転送する転送期間(図16のタイミングt34〜t35及びt39〜t40の期間)では、垂直信号線VSLと単位画素11とが切り離されて、垂直信号線VSLの電圧レベルがリセットレベルに維持されるため、転送トランジスタTRGとフローティングディフュージョンFDとの容量結合によるフィードスルーにより垂直信号線VSLに大振幅が発生することを回避でき、これにより、垂直信号線VSLの静定時間が長くなることを抑制することが可能となる。
なお、その他の構成、動作(駆動を含む)及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
3.5 変形例
つづいて、第2の実施形態の変形例について説明する。図17は、本実施形態の変形例に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。
つづいて、第2の実施形態の変形例について説明する。図17は、本実施形態の変形例に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。
図17に示すように、第2の実施形態において図15を用いて説明した一対のダミーセル11D2及び11D3のうち、信号画素11Aに対応するダミーセル11D3は、増幅トランジスタAMPD1のゲートが増幅トランジスタAMPD1のドレインに接続されたダミーセル11D4に置き換えられてもよい。言い換えれば、一対のダミーセル11D2及び11D4が形成するダミー差動対は、反転入力(−入力)と出力とがショートされた構成であってもよい。
このような構成によっても、上述した第2の実施形態と同様の効果を奏することが可能となる。なお、その他の構成、動作(駆動を含む)及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
4.第3の実施形態
次に、第3の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成及び動作については、それを引用することで、重複する説明を省略する。
次に、第3の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成及び動作については、それを引用することで、重複する説明を省略する。
上述した実施形態では、ダミー差動対形成領域10Dにダミー差動対を形成する一対のダミーセル11D0及び11D1又は11D2及び11D3/11D4を設けた場合を例示した。ただし、ダミー差動対の構成は、一対のダミーセル11D0及び11D1又は11D2及び11D3/11D4の増幅トランジスタAMPD0及びAMPD1を用いた構成に限定されない。例えば、第2の実施形態のように参照画素11Rを参照専用行の単位画素11に固定した場合には、ダミー差動対を形成する2つのダミーセル11D2及び11D3のうちの参照画素11Rに対応するダミーセル11D2の代わりに、参照画素11Rを用いてダミー差動対を形成することも可能である。
4.1 差動型増幅読出し構成の周辺回路の例
図18は、本実施形態に係る本実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。なお、図18における差動型増幅読出し構成は、第2の実施形態において図14に例示した差動型増幅読出し構成と同様の構成であるが、図18では、例として、図14の参照画素11Rを有効画素領域10V外の参照画素領域10Rにおける単位画素11とし、信号画素11Aを有効画素領域10V内の単位画素11iとしている。
図18は、本実施形態に係る本実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。なお、図18における差動型増幅読出し構成は、第2の実施形態において図14に例示した差動型増幅読出し構成と同様の構成であるが、図18では、例として、図14の参照画素11Rを有効画素領域10V外の参照画素領域10Rにおける単位画素11とし、信号画素11Aを有効画素領域10V内の単位画素11iとしている。
図18に示すように、本実施形態に係る差動型増幅読出し構成及びその周辺回路は、第2の実施形態において図15に例示した差動型増幅読出し構成及びその周辺回路と同様の構成において、ダミー差動対形成領域10Dにおける参照画素に対応するダミーセル11D0が省略された構成を有する。
このような構成において、ダミー差動対は、ダミーセル11D3の増幅トランジスタAMPD1と、参照画素11Rの増幅トランジスタAMPRとで構成される。
4.2 差動型増幅読出し時の駆動例(読出画素−参照画素の切替え)
つづいて、差動型増幅読出し時の駆動例について説明する。なお、以下の説明では、図18に示す差動型増幅読出し構成に基づくものとする。
つづいて、差動型増幅読出し時の駆動例について説明する。なお、以下の説明では、図18に示す差動型増幅読出し構成に基づくものとする。
図19は、本実施形態に係る差動型増幅読出し時の駆動例を示すタイミングチャートである。なお、図19に示す駆動例では、タイミングt51〜t56において、i行目の単位画素11iを信号画素11Aとし、また、タイミングt56〜t61において、i+1行目の単位画素11i+1を信号画素11Aとする。
図19に示すように、本実施形態に係る差動型増幅読出し時の駆動では、第2の実施形態において図16を用いて説明した駆動例と同様の駆動において、参照画素11Rにおける選択トランジスタSELRのゲートに入力する選択制御信号SELsigRが常にHighレベルに保たれている。これにより、参照画素11Rが常に選択された状態となる。
4.3 作用・効果
以上のように、本実施形態によれば、参照画素11Rを常に選択された状態としておくことで、有効画素領域10Vにおける全ての単位画素11が非選択状態となる期間(図19のタイミングt51〜t52及びt56〜t57の期間)中に、ダミーセル11D3の増幅トランジスタAMPD1と参照画素11Rの増幅トランジスタAMPRとカレントミラー回路141とテール電流源部142とで反転入力(−入力)と出力とがショートした差動増幅回路が形成されて消費電流が維持されるため、電源電圧VDDやグランドの電圧降下量を維持することが可能となる。それにより、垂直信号線VSL0k及びVSL1kの静定時間が長くなることを抑制することが可能となる。
以上のように、本実施形態によれば、参照画素11Rを常に選択された状態としておくことで、有効画素領域10Vにおける全ての単位画素11が非選択状態となる期間(図19のタイミングt51〜t52及びt56〜t57の期間)中に、ダミーセル11D3の増幅トランジスタAMPD1と参照画素11Rの増幅トランジスタAMPRとカレントミラー回路141とテール電流源部142とで反転入力(−入力)と出力とがショートした差動増幅回路が形成されて消費電流が維持されるため、電源電圧VDDやグランドの電圧降下量を維持することが可能となる。それにより、垂直信号線VSL0k及びVSL1kの静定時間が長くなることを抑制することが可能となる。
また、フォトダイオードPDからフローティングディフュージョンFDへ電荷を転送する転送期間(図19のタイミングt54〜t55及びt59〜t60の期間)では、垂直信号線VSLと単位画素11とが切り離されて、垂直信号線VSLの電圧レベルがリセットレベルに維持されるため、転送トランジスタTRGとフローティングディフュージョンFDとの容量結合によるフィードスルーにより垂直信号線VSLに大振幅が発生することを回避でき、これにより、垂直信号線VSLの静定時間が長くなることを抑制することが可能となる。
なお、その他の構成、動作(駆動を含む)及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
4.4 変形例
つづいて、第3の実施形態の変形例について説明する。図20は、本実施形態の変形例に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。
つづいて、第3の実施形態の変形例について説明する。図20は、本実施形態の変形例に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。
図20に示すように、第3の実施形態において図18を用いて説明した信号画素11Aに対応するダミーセル11D3は、図17を用いて説明した第2の実施形態の変形例のように、増幅トランジスタAMPD1のゲートが増幅トランジスタAMPD1のドレインに接続されたダミーセル11D4に置き換えられてもよい。言い換えれば、ダミーセル11D4と参照画素11Rとが形成するダミー差動対は、反転入力(−入力)と出力とがショートされた構成であってもよい。
このような構成によっても、上述した第3の実施形態と同様の効果を奏することが可能となる。なお、その他の構成、動作(駆動を含む)及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
5.第4の実施形態
次に、第4の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成及び動作については、それを引用することで、重複する説明を省略する。
次に、第4の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成及び動作については、それを引用することで、重複する説明を省略する。
5.1 差動型増幅読出し構成の周辺回路の例
図21は、本実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。図21に示すように、本実施形態では、例えば、図10に例示した構成と同様の構成において、有効画素領域11Vにおける各単位画素11が、複数(図21では2つ)のフォトダイオードPDで1つのフローティングディフュージョンFDを共有する構成を備える。また、各フォトダイオードPDとフローティングディフュージョンFDとの間には、それぞれ個別の転送トランジスタTRGが設けられている。
図21は、本実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。図21に示すように、本実施形態では、例えば、図10に例示した構成と同様の構成において、有効画素領域11Vにおける各単位画素11が、複数(図21では2つ)のフォトダイオードPDで1つのフローティングディフュージョンFDを共有する構成を備える。また、各フォトダイオードPDとフローティングディフュージョンFDとの間には、それぞれ個別の転送トランジスタTRGが設けられている。
例えば、図21における単位画素11iでは、フォトダイオードPDmが転送トランジスタTRGmを介してフローティングディフュージョンFDiに接続されるとともに、フォトダイオードPDm+1が転送トランジスタTRGm+1を介してフローティングディフュージョンFDiに接続されている。同様に、単位画素11i+1では、フォトダイオードPDm+2が転送トランジスタTRGm+2を介してフローティングディフュージョンFDi+1に接続されるとともに、フォトダイオードPDm+3が転送トランジスタTRGm+3を介してフローティングディフュージョンFDi+1に接続されている。
このように、有効画素領域10Vにおける各単位画素11が複数のフォトダイオードPDで1つのフローティングディフュージョンFDを共有する構成を備える場合でも、ダミー差動対形成領域10Dにおけるダミーセル11D0及び11D1は、図10に例示した構成と同様であってよい。
なお、本実施形態では、第1の実施形態において図10を用いて説明した差動型増幅読出し構成及びその周辺回路の構成をベースとした場合を例示したが、これに限定されず、第2の実施形態において図15を用いて説明した構成又はその変形例(図17参照)や、第3の実施形態において図18を用いて説明した構成又はその変形例(図20参照)などをベースとすることも可能である。
その他の構成、動作(駆動を含む)及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
6.第5の実施形態
次に、第5の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成及び動作については、それを引用することで、重複する説明を省略する。
次に、第5の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成及び動作については、それを引用することで、重複する説明を省略する。
上述した実施形態では、画素アレイ部10にダミー差動対形成領域10Dを配置した場合を例示した。ただし、ダミー差動対形成領域10Dの配置場所は画素アレイ部10内に限定されず、例えば、カラム読出し回路部14などの周辺回路内にダミー差動対形成領域10Dを配置するなど、種々変形することが可能である。
6.1 CMOSイメージセンサのシステム構成例
図22は、本実施形態に係る電子機器に搭載される固体撮像装置としてのCMOSイメージセンサの概略構成例を示すシステム構成図である。図22に示すように、本実施形態に係るCMOSイメージセンサ2では、例えば、第1の実施形態において図6を用いて説明したCMOSイメージセンサ1と同様の構成において、ダミー差動対形成領域10Dがカラム読出し回路部14内に配置されている。
図22は、本実施形態に係る電子機器に搭載される固体撮像装置としてのCMOSイメージセンサの概略構成例を示すシステム構成図である。図22に示すように、本実施形態に係るCMOSイメージセンサ2では、例えば、第1の実施形態において図6を用いて説明したCMOSイメージセンサ1と同様の構成において、ダミー差動対形成領域10Dがカラム読出し回路部14内に配置されている。
6.2 差動型増幅読出し構成の周辺回路の例
図23は、本実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。図23に示すように、本実施形態では、例えば、図10に例示した構成と同様の構成において、カラム読出し回路部14内に配置されたダミー差動対形成領域10Dのダミーセル11D0及び11D1に対し、システム制御部12が、選択制御信号SELDsig及びリセット信号RSTDsig0及びRSTDsig1を供給するように構成されている。
図23は、本実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。図23に示すように、本実施形態では、例えば、図10に例示した構成と同様の構成において、カラム読出し回路部14内に配置されたダミー差動対形成領域10Dのダミーセル11D0及び11D1に対し、システム制御部12が、選択制御信号SELDsig及びリセット信号RSTDsig0及びRSTDsig1を供給するように構成されている。
このように、ダミー差動対形成領域10Dの配置場所は、有効画素領域10Vと同じ画素アレイ部10内に限られず、種々変形することが可能である。なお、本実施形態では、第1の実施形態をベースとした場合を例示したが、これに限定されず、第2の実施形態又はその変形例や、第3の実施形態又はその変形例などをベースとすることも可能である。
7.付記
7.1 単位画素の断面構造例
次に、上述した実施形態に係る単位画素11の断面構造について、幾つか例を挙げて説明する。
7.1 単位画素の断面構造例
次に、上述した実施形態に係る単位画素11の断面構造について、幾つか例を挙げて説明する。
7.1.1 第1例
第1例では、表面照射型の単位画素11の断面構造について、例を挙げて説明する。なお、本説明において、表面照射型とは、半導体基板における素子形成面を表面とし、この表面側からフォトダイオードPDへ光が入射する構造であるとする。
第1例では、表面照射型の単位画素11の断面構造について、例を挙げて説明する。なお、本説明において、表面照射型とは、半導体基板における素子形成面を表面とし、この表面側からフォトダイオードPDへ光が入射する構造であるとする。
図24Aは、第1例に係る単位画素の断面構造例を示す断面図である。なお、図24A中、上側を表面(上面ともいう)とする。また、図24Aには、表面と垂直な面の断面が示されている。
図24Aに示すように、表面照射型の単位画素11は、半導体基板120と、半導体基板120の上面上に設けられた配線層110とを備える。半導体基板120の上面付近には、行列状に2次元配置されたフォトダイオードPDが形成されている。
配線層110は、半導体基板120における各フォトダイオードPDと電気的に接続された転送トランジスタTRGや、転送トランジスタTRGと他の画素トランジスタ(リセットトランジスタRST、増幅トランジスタAMP、選択トランジスタSEL等)とを接続する配線111等が、シリコン酸化膜などの絶縁膜112により覆われた構造を有する。なお、転送トランジスタTRG及び配線111は、フォトダイオードPDの上方から外れた位置に配置されており、これにより、フォトダイオードPDの上方に、フォトダイオードPDへ光が入射するための受光部開口エリアAPが設けられている。
配線層110の平坦化された上面上には、特定の波長の光を選択的に透過させるカラーフィルタ102と、入射する光をフォトダイオードPDに集光するオンチップレンズ101とが、単位画素11ごとに設けられている。
また、図示は省略するが、半導体基板120におけるフォトダイオードPDの形成領域以外の領域、及び/又は、この領域に対応する配線層110には、転送トランジスタTRG以外の画素トランジスタ(リセットトランジスタRST、増幅トランジスタAMP、選択トランジスタSEL等)や、カラム読出し回路部14やカラム信号処理部15やその他の周辺回路等が設けられてもよい。
この表面照射型は、例えば、設計が容易で製造コストが安いという点においてメリットがある。
7.1.2 第2例
第2例では、裏面照射型の単位画素11の断面構造について、例を挙げて説明する。なお、本説明において、裏面照射型とは、半導体基板における素子形成面と反対側を裏面とし、この裏面側からフォトダイオードPDへ光が入射する構造であるとする。
第2例では、裏面照射型の単位画素11の断面構造について、例を挙げて説明する。なお、本説明において、裏面照射型とは、半導体基板における素子形成面と反対側を裏面とし、この裏面側からフォトダイオードPDへ光が入射する構造であるとする。
図24Bは、第2例に係る単位画素の断面構造例を示す断面図である。なお、図24B中、上側を裏面とする。また、図24Bには、裏面と垂直な面の断面が示されている。
図24Bに示すように、裏面照射型の単位画素11は、半導体基板220と、半導体基板220の表面側に設けられた配線層110と、配線層110の上面に設けられた支持基板130とを備える。
半導体基板220の表面付近には、図24Aに示す半導体基板120と同様に、行列状に2次元配置されたフォトダイオードPDが形成されている。ただし、半導体基板220は、裏面側からCMP(Chemical Mechanical Polishing)等で削られることで、フォトダイオードPDが裏面付近にも位置するように薄厚化されている。
配線層110は、図24Aに示す配線層110と同様に、転送トランジスタTRGや配線111等が絶縁膜112により覆われた構造を有する。ただし、裏面照射型の場合、フォトダイオードPDへ光が入射するための受光開口APを配線層110に設ける必要がない。
半導体基板220の平坦化された裏面上には、特定の波長の光を選択的に透過させるカラーフィルタ102と、入射する光をフォトダイオードPDに集光するオンチップレンズ101とが、単位画素11ごとに設けられている。
配線層110の平坦化された上面には、支持基板130が接合されている。支持基板130は、例えば、シリコン基板などの半導体基板であってよい。この支持基板130には、例えば、転送トランジスタTRG以外の画素トランジスタ(リセットトランジスタRST、増幅トランジスタAMP、選択トランジスタSEL等)や、カラム読出し回路部14やカラム信号処理部15やその他の周辺回路等が形成されてもよい。
このように、単位画素11を裏面照射型の画素構造とすることで、フォトダイオードPDへ光が入射する開口を表面照射型よりも大きくすることができ、これにより、感度やフルウェルキャパシティ等の画素特性を向上することが可能となる。
7.2 CMOSイメージセンサの構造例
次に、上述した実施形態に係るCMOSイメージセンサの構造について、幾つか例を挙げて説明する。
次に、上述した実施形態に係るCMOSイメージセンサの構造について、幾つか例を挙げて説明する。
7.2.1 第1例
図25Aは、第1例に係るCMOSイメージセンサの概略構造例を示す模式図である。図25Aに示すように、第1例に係るCMOSイメージセンサ1Aは、半導体基板200と、支持基板210とが接合された積層構造を有する。
図25Aは、第1例に係るCMOSイメージセンサの概略構造例を示す模式図である。図25Aに示すように、第1例に係るCMOSイメージセンサ1Aは、半導体基板200と、支持基板210とが接合された積層構造を有する。
半導体基板200には、画素アレイ部10と、カラム読出し回路部14と、カラム信号処理部15と、その他の周辺回路201(システム制御部12、垂直駆動部13、水平駆動部16、信号処理部17、画素駆動線LD、垂直画素配線LV等)が設けられている。なお、画素アレイ部10における各単位画素11は、例えば、図24Aに示す表面照射型であってもよいし、図24Bに示す裏面照射型であってもよい。
支持基板210は、CMOSイメージセンサ1Aの強度を高めるための部材であり、例えば、シリコン基板などの半導体基板や、セラミック基板などの絶縁基板等、種々の基板であってよい。また、画素アレイ部10における各単位画素11を表面照射型とした場合には、支持基板210が省略されてもよい。
7.2.2 第2例
図25Bは、第2例に係るCMOSイメージセンサの概略構造例を示す模式図である。図25Bに示すように、第2例に係るCMOSイメージセンサ1Bは、第1半導体基板300と、第2半導体基板310とが、例えば、プラズマ接合やCu−Cuボンディング等で接合された積層構造を有する。
図25Bは、第2例に係るCMOSイメージセンサの概略構造例を示す模式図である。図25Bに示すように、第2例に係るCMOSイメージセンサ1Bは、第1半導体基板300と、第2半導体基板310とが、例えば、プラズマ接合やCu−Cuボンディング等で接合された積層構造を有する。
第1半導体基板300には、例えば、画素アレイ部10が設けられている。一方、第2半導体基板310には、カラム読出し回路部14と、カラム信号処理部15と、その他の周辺回路201が設けられている。なお、画素アレイ部10における各単位画素11は、例えば、図24Aに示す表面照射型であってもよいし、図24Bに示す裏面照射型であってもよい。
このように、画素アレイ部10以外の構成を画素アレイ部10が設けられた第1半導体基板300とは異なる第2半導体基板310に設けた積層構成とすることで、CMOSイメージセンサ1Bを小型化することが可能となる。また、画素アレイ部10と他の回路構成とを別々の製造プロセスで形成することが可能となるため、製造コストの低減や高性能化などを容易に実現することが可能となる。
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
(1)
第1の垂直信号線及び第2の垂直信号線と、
前記第1及び第2の垂直信号線に接続されたカレントミラー回路と、
前記第1の垂直信号線に接続された第1の単位画素と、
前記第2の垂直信号線に接続された第2の単位画素と、
前記第1の垂直信号線に接続された第1の単位セルと、
前記第2の垂直信号線に接続された第2の単位セルと、
前記第1及び第2の単位画素及び前記第1及び第2の単位セルに接続された電流供給線と、
前記電流供給線に接続された定電流回路と、
を備え、
前記第1の単位画素の第1増幅トランジスタと、前記第2の単位画素の第2増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第1の差動増幅回路を構成し、
前記第1の単位セルの第3増幅トランジスタと、前記第2の単位セルの第4増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第2の差動増幅回路を構成する
固体撮像装置。
(2)
前記第1及び第2の単位セルそれぞれは、入射した光を光電変換する光電変換素子を備えない前記(1)に記載の固体撮像装置。
(3)
前記第2の差動増幅回路は、反転入力を構成する前記第4増幅トランジスタのゲートと、出力を構成する前記第4増幅トランジスタのドレインとがショートしている前記(1)又は(2)に記載の固体撮像装置。
(4)
複数の前記第1の単位画素と、複数の前記第2の単位画素とを備え、
前記複数の第1及び第2の単位画素は、行列状に2次元配列し、
前記第1及び第2の単位画素は、列方向において交互に配列し、
前記第2の差動増幅回路は、読出し対象の単位画素をある第1の単位画素から該第1の単位画素に隣接する第2の単位画素に切り替える際又はある第2の単位画素から該第2の単位画素に隣接する第1の単位画素に切り替える際に、前記第1の単位セルの選択トランジスタと、前記第2の単位セルの選択トランジスタとをオン状態とすることで構成される
前記(1)〜(3)の何れか1項に記載の固体撮像装置。
(5)
複数の前記第1の単位画素と、複数の前記第2の単位画素とを備え、
前記複数の第1及び第2の単位画素は、行列状に2次元配列し、
前記第1の単位画素は、前記複数の第1及び第2の単位画素の配列における所定の参照専用行に位置し、
読出し対象の単位画素をある第2の単位画素から該第2の単位画素に隣接する他の第2の単位画素に切り替える際に、前記第1の単位セルの選択トランジスタと、前記第2の単位セルの選択トランジスタとをオン状態とすることで構成される
前記(1)〜(3)の何れか1項に記載の固体撮像装置。
(6)
前記第1及び第2の単位画素それぞれは、
入射した光を光電変換する光電変換素子と、
前記光電変換素子に発生した電荷を転送する転送トランジスタと、
前記転送トランジスタが転送した電荷を蓄積する電荷蓄積部と、
を備え、
前記第2の差動増幅回路は、前記光電変換素子に発生した電荷を前記転送トランジスタを介して前記電荷蓄積部へ転送する際に、前記第1の単位セルの選択トランジスタと、前記第2の単位セルの選択トランジスタとをオン状態とすることで構成される
前記(1)〜(5)の何れか1項に記載の固体撮像装置。
(7)
前記第1の単位画素は、
入射した光を光電変換する第1光電変換素子と、
前記第1光電変換素子に発生した電荷を転送する第1転送トランジスタと、
前記第1転送トランジスタが転送した電荷を蓄積する第1電荷蓄積部と、
ソースが前記第1電荷蓄積部に接続され、前記第1電荷蓄積部に蓄積している電荷を放出する第1リセットトランジスタと、
ドレインが前記第1の垂直信号線に接続され、ソースが前記電流供給線に接続され、前記第1電荷蓄積部に蓄積された電荷に応じた電圧を前記第1の垂直信号線に出現させる前記第1増幅トランジスタと、
前記第1増幅トランジスタの前記ドレインと前記第1の垂直信号線との接続を切り替える第1選択トランジスタと、
を備え、
前記第2の単位画素は、
入射した光を光電変換する第2光電変換素子と、
前記第2光電変換素子に発生した電荷を転送する第2転送トランジスタと、
前記第2転送トランジスタが転送した電荷を蓄積する第2電荷蓄積部と、
ソースが前記第2電荷蓄積部に接続され、前記第2電荷蓄積部に蓄積している電荷を放出する第2リセットトランジスタと、
ドレインが前記第2の垂直信号線に接続され、ソースが前記電流供給線に接続され、前記第2電荷蓄積部に蓄積された電荷に応じた電圧を前記第2の垂直信号線に出現させる前記第2増幅トランジスタと、
前記第2増幅トランジスタと前記第2の垂直信号線との接続を切り替える第2選択トランジスタと、
を備える
前記(1)〜(4)の何れか1項に記載の固体撮像装置。
(8)
前記第1リセットトランジスタのドレインに接続された第1のリセット入力線と、
前記第2リセットトランジスタのドレインに接続された第2のリセット入力線と、
前記第1の垂直信号線と前記第1のリセット入力線との接続を切り替える第1スイッチと、
前記第2の垂直信号線と前記第2のリセット入力線との接続を切り替える第2スイッチと、
をさらに備える前記(7)に記載の固体撮像装置。
(9)
前記第1の単位セルは、
ソースが前記電流供給線に接続された前記第3増幅トランジスタと、
ソースが前記第3増幅トランジスタのドレインに接続され、ドレインが前記第1の垂直信号線に接続された第3選択トランジスタと、
を備え、
前記第2の単位セルは、
ソースが前記電流供給線に接続された前記第4増幅トランジスタと、
ソースが前記第4増幅トランジスタのドレインに接続され、ドレインが前記第2の垂直信号線に接続された第4選択トランジスタと、
を備える
前記(1)〜(4)の何れか1項に記載の固体撮像装置。
(10)
前記第1の単位セルは、ソースが前記第3増幅トランジスタのゲートに接続された第3リセットトランジスタをさらに備え、
前記第2の単位セルは、ソースが前記第4増幅トランジスタのゲートに接続された第4リセットトランジスタをさらに備える
前記(9)に記載の固体撮像装置。
(11)
前記第3リセットトランジスタのドレインに接続された第1のリセット入力線と、
前記第4リセットトランジスタのドレインに接続された第2のリセット入力線と、
前記第1の垂直信号線と前記第1のリセット入力線との接続を切り替える第1スイッチと、
前記第2の垂直信号線と前記第2のリセット入力線との接続を切り替える第2スイッチと、
をさらに備える前記(10)に記載の固体撮像装置。
(12)
前記第3増幅トランジスタのゲートに接続された第1のリセット入力線と、
前記第4増幅トランジスタのゲートに接続された第2のリセット入力線と、
をさらに備える前記(9)に記載の固体撮像装置。
(13)
前記第3増幅トランジスタのゲートに接続された第1のリセット入力線と、
をさらに備え、
前記第4増幅トランジスタのゲートは、該第4増幅トランジスタの前記ドレイン及び前記第4選択トランジスタの前記ソースに接続されている
前記(9)に記載の固体撮像装置。
(14)
前記第1及び第2の単位画素を含む複数の単位画素を備え、
前記複数の単位画素は、行列状に2次元配列し、
前記第1の単位画素は、前記複数の単位画素の配列における所定の参照専用行に位置する
前記(12)又は(13)に記載の固体撮像装置。
(15)
画素アレイ部と、
前記画素アレイ部に前記第1及び第2の垂直信号線を介して接続された周辺回路と、
をさらに備え、
前記画素アレイ部は、
前記第1及び第2の単位画素を含む複数の単位画素が行列状に2次元配列する第1の領域と、
前記第1及び第2の単位セルを含む複数の単位セルが行及び/又は列状に配列する第2の領域と、
を含む
前記(1)〜(14)の何れか1項に記載の固体撮像装置。
(16)
画素アレイ部と、
前記画素アレイ部に前記第1及び第2の垂直信号線を介して接続された周辺回路と、
をさらに備え、
前記画素アレイ部は、前記第1及び第2の単位画素を含む複数の単位画素が行列状に2次元配列する第1の領域を含み、
前記周辺回路は、前記第1及び第2の単位セルを含む複数の単位セルが行及び/又は列状に配列する第2の領域を含む、
前記(1)〜(14)の何れか1項に記載の固体撮像装置。
(17)
前記周辺回路は、前記第1又は第2の垂直信号線を介して前記第1又は第2の単位画素から画素信号を読み出す読出し回路部である前記(16)に記載の固体撮像装置。
(18)
前記画素アレイ部を備える第1チップと、
前記第1チップに接合され、前記周辺回路を備える第2チップと、
を備える前記(15)〜(17)の何れか1項に記載の固体撮像装置。
(19)
第1の垂直信号線及び第2の垂直信号線と、
前記第1及び第2の垂直信号線に接続されたカレントミラー回路と、
前記第1の垂直信号線に接続された参照画素と、
前記第2の垂直信号線に接続された単位画素と、
前記第2の垂直信号線に接続された単位セルと、
前記単位画素、前記参照画素及び前記単位セルに接続された電流供給線と、
前記電流供給線に接続された定電流回路と、
を備え、
前記参照画素の第1増幅トランジスタと、前記単位画素の第2増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第1の差動増幅回路を構成し、
前記参照画素の第1増幅トランジスタと、前記単位セルの第3増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第2の差動増幅回路を構成する
固体撮像装置。
(20)
第1の垂直信号線及び第2の垂直信号線と、
前記第1及び第2の垂直信号線に接続されたカレントミラー回路と、
前記第1の垂直信号線に接続された第1の単位画素と、
前記第2の垂直信号線に接続された第2の単位画素と、
前記第1の垂直信号線に接続された第1の単位セルと、
前記第2の垂直信号線に接続された第2の単位セルと、
前記第1及び第2の単位画素及び前記第1及び第2の単位セルに接続された電流供給線と、
前記電流供給線に接続された定電流回路と、
前記第1及び第2の垂直信号線に接続され、前記第1の垂直信号線又は前記第2の垂直信号線に現れたアナログの電圧をデジタルの電圧値に変換する変換部と、
を備え、
前記第1の単位画素の第1増幅トランジスタと、前記第2の単位画素の第2増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第1の差動増幅回路を構成し、
前記第1の単位セルの第3増幅トランジスタと、前記第2の単位セルの第4増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第2の差動増幅回路を構成する
電子機器。
(21)
第1の垂直信号線及び第2の垂直信号線と、
前記第1及び第2の垂直信号線に接続されたカレントミラー回路と、
前記第1の垂直信号線に接続された参照画素と、
前記第2の垂直信号線に接続された単位画素と、
前記第2の垂直信号線に接続された単位セルと、
前記単位画素、前記参照画素及び前記単位セルに接続された電流供給線と、
前記電流供給線に接続された定電流回路と、
前記第2の垂直信号線に接続され、前記第2の垂直信号線に現れたアナログの電圧をデジタルの電圧値に変換する変換部と、
を備え、
前記参照画素の第1増幅トランジスタと、前記単位画素の第2増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第1の差動増幅回路を構成し、
前記参照画素の第1増幅トランジスタと、前記単位セルの第3増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第2の差動増幅回路を構成する
電子機器。
(1)
第1の垂直信号線及び第2の垂直信号線と、
前記第1及び第2の垂直信号線に接続されたカレントミラー回路と、
前記第1の垂直信号線に接続された第1の単位画素と、
前記第2の垂直信号線に接続された第2の単位画素と、
前記第1の垂直信号線に接続された第1の単位セルと、
前記第2の垂直信号線に接続された第2の単位セルと、
前記第1及び第2の単位画素及び前記第1及び第2の単位セルに接続された電流供給線と、
前記電流供給線に接続された定電流回路と、
を備え、
前記第1の単位画素の第1増幅トランジスタと、前記第2の単位画素の第2増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第1の差動増幅回路を構成し、
前記第1の単位セルの第3増幅トランジスタと、前記第2の単位セルの第4増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第2の差動増幅回路を構成する
固体撮像装置。
(2)
前記第1及び第2の単位セルそれぞれは、入射した光を光電変換する光電変換素子を備えない前記(1)に記載の固体撮像装置。
(3)
前記第2の差動増幅回路は、反転入力を構成する前記第4増幅トランジスタのゲートと、出力を構成する前記第4増幅トランジスタのドレインとがショートしている前記(1)又は(2)に記載の固体撮像装置。
(4)
複数の前記第1の単位画素と、複数の前記第2の単位画素とを備え、
前記複数の第1及び第2の単位画素は、行列状に2次元配列し、
前記第1及び第2の単位画素は、列方向において交互に配列し、
前記第2の差動増幅回路は、読出し対象の単位画素をある第1の単位画素から該第1の単位画素に隣接する第2の単位画素に切り替える際又はある第2の単位画素から該第2の単位画素に隣接する第1の単位画素に切り替える際に、前記第1の単位セルの選択トランジスタと、前記第2の単位セルの選択トランジスタとをオン状態とすることで構成される
前記(1)〜(3)の何れか1項に記載の固体撮像装置。
(5)
複数の前記第1の単位画素と、複数の前記第2の単位画素とを備え、
前記複数の第1及び第2の単位画素は、行列状に2次元配列し、
前記第1の単位画素は、前記複数の第1及び第2の単位画素の配列における所定の参照専用行に位置し、
読出し対象の単位画素をある第2の単位画素から該第2の単位画素に隣接する他の第2の単位画素に切り替える際に、前記第1の単位セルの選択トランジスタと、前記第2の単位セルの選択トランジスタとをオン状態とすることで構成される
前記(1)〜(3)の何れか1項に記載の固体撮像装置。
(6)
前記第1及び第2の単位画素それぞれは、
入射した光を光電変換する光電変換素子と、
前記光電変換素子に発生した電荷を転送する転送トランジスタと、
前記転送トランジスタが転送した電荷を蓄積する電荷蓄積部と、
を備え、
前記第2の差動増幅回路は、前記光電変換素子に発生した電荷を前記転送トランジスタを介して前記電荷蓄積部へ転送する際に、前記第1の単位セルの選択トランジスタと、前記第2の単位セルの選択トランジスタとをオン状態とすることで構成される
前記(1)〜(5)の何れか1項に記載の固体撮像装置。
(7)
前記第1の単位画素は、
入射した光を光電変換する第1光電変換素子と、
前記第1光電変換素子に発生した電荷を転送する第1転送トランジスタと、
前記第1転送トランジスタが転送した電荷を蓄積する第1電荷蓄積部と、
ソースが前記第1電荷蓄積部に接続され、前記第1電荷蓄積部に蓄積している電荷を放出する第1リセットトランジスタと、
ドレインが前記第1の垂直信号線に接続され、ソースが前記電流供給線に接続され、前記第1電荷蓄積部に蓄積された電荷に応じた電圧を前記第1の垂直信号線に出現させる前記第1増幅トランジスタと、
前記第1増幅トランジスタの前記ドレインと前記第1の垂直信号線との接続を切り替える第1選択トランジスタと、
を備え、
前記第2の単位画素は、
入射した光を光電変換する第2光電変換素子と、
前記第2光電変換素子に発生した電荷を転送する第2転送トランジスタと、
前記第2転送トランジスタが転送した電荷を蓄積する第2電荷蓄積部と、
ソースが前記第2電荷蓄積部に接続され、前記第2電荷蓄積部に蓄積している電荷を放出する第2リセットトランジスタと、
ドレインが前記第2の垂直信号線に接続され、ソースが前記電流供給線に接続され、前記第2電荷蓄積部に蓄積された電荷に応じた電圧を前記第2の垂直信号線に出現させる前記第2増幅トランジスタと、
前記第2増幅トランジスタと前記第2の垂直信号線との接続を切り替える第2選択トランジスタと、
を備える
前記(1)〜(4)の何れか1項に記載の固体撮像装置。
(8)
前記第1リセットトランジスタのドレインに接続された第1のリセット入力線と、
前記第2リセットトランジスタのドレインに接続された第2のリセット入力線と、
前記第1の垂直信号線と前記第1のリセット入力線との接続を切り替える第1スイッチと、
前記第2の垂直信号線と前記第2のリセット入力線との接続を切り替える第2スイッチと、
をさらに備える前記(7)に記載の固体撮像装置。
(9)
前記第1の単位セルは、
ソースが前記電流供給線に接続された前記第3増幅トランジスタと、
ソースが前記第3増幅トランジスタのドレインに接続され、ドレインが前記第1の垂直信号線に接続された第3選択トランジスタと、
を備え、
前記第2の単位セルは、
ソースが前記電流供給線に接続された前記第4増幅トランジスタと、
ソースが前記第4増幅トランジスタのドレインに接続され、ドレインが前記第2の垂直信号線に接続された第4選択トランジスタと、
を備える
前記(1)〜(4)の何れか1項に記載の固体撮像装置。
(10)
前記第1の単位セルは、ソースが前記第3増幅トランジスタのゲートに接続された第3リセットトランジスタをさらに備え、
前記第2の単位セルは、ソースが前記第4増幅トランジスタのゲートに接続された第4リセットトランジスタをさらに備える
前記(9)に記載の固体撮像装置。
(11)
前記第3リセットトランジスタのドレインに接続された第1のリセット入力線と、
前記第4リセットトランジスタのドレインに接続された第2のリセット入力線と、
前記第1の垂直信号線と前記第1のリセット入力線との接続を切り替える第1スイッチと、
前記第2の垂直信号線と前記第2のリセット入力線との接続を切り替える第2スイッチと、
をさらに備える前記(10)に記載の固体撮像装置。
(12)
前記第3増幅トランジスタのゲートに接続された第1のリセット入力線と、
前記第4増幅トランジスタのゲートに接続された第2のリセット入力線と、
をさらに備える前記(9)に記載の固体撮像装置。
(13)
前記第3増幅トランジスタのゲートに接続された第1のリセット入力線と、
をさらに備え、
前記第4増幅トランジスタのゲートは、該第4増幅トランジスタの前記ドレイン及び前記第4選択トランジスタの前記ソースに接続されている
前記(9)に記載の固体撮像装置。
(14)
前記第1及び第2の単位画素を含む複数の単位画素を備え、
前記複数の単位画素は、行列状に2次元配列し、
前記第1の単位画素は、前記複数の単位画素の配列における所定の参照専用行に位置する
前記(12)又は(13)に記載の固体撮像装置。
(15)
画素アレイ部と、
前記画素アレイ部に前記第1及び第2の垂直信号線を介して接続された周辺回路と、
をさらに備え、
前記画素アレイ部は、
前記第1及び第2の単位画素を含む複数の単位画素が行列状に2次元配列する第1の領域と、
前記第1及び第2の単位セルを含む複数の単位セルが行及び/又は列状に配列する第2の領域と、
を含む
前記(1)〜(14)の何れか1項に記載の固体撮像装置。
(16)
画素アレイ部と、
前記画素アレイ部に前記第1及び第2の垂直信号線を介して接続された周辺回路と、
をさらに備え、
前記画素アレイ部は、前記第1及び第2の単位画素を含む複数の単位画素が行列状に2次元配列する第1の領域を含み、
前記周辺回路は、前記第1及び第2の単位セルを含む複数の単位セルが行及び/又は列状に配列する第2の領域を含む、
前記(1)〜(14)の何れか1項に記載の固体撮像装置。
(17)
前記周辺回路は、前記第1又は第2の垂直信号線を介して前記第1又は第2の単位画素から画素信号を読み出す読出し回路部である前記(16)に記載の固体撮像装置。
(18)
前記画素アレイ部を備える第1チップと、
前記第1チップに接合され、前記周辺回路を備える第2チップと、
を備える前記(15)〜(17)の何れか1項に記載の固体撮像装置。
(19)
第1の垂直信号線及び第2の垂直信号線と、
前記第1及び第2の垂直信号線に接続されたカレントミラー回路と、
前記第1の垂直信号線に接続された参照画素と、
前記第2の垂直信号線に接続された単位画素と、
前記第2の垂直信号線に接続された単位セルと、
前記単位画素、前記参照画素及び前記単位セルに接続された電流供給線と、
前記電流供給線に接続された定電流回路と、
を備え、
前記参照画素の第1増幅トランジスタと、前記単位画素の第2増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第1の差動増幅回路を構成し、
前記参照画素の第1増幅トランジスタと、前記単位セルの第3増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第2の差動増幅回路を構成する
固体撮像装置。
(20)
第1の垂直信号線及び第2の垂直信号線と、
前記第1及び第2の垂直信号線に接続されたカレントミラー回路と、
前記第1の垂直信号線に接続された第1の単位画素と、
前記第2の垂直信号線に接続された第2の単位画素と、
前記第1の垂直信号線に接続された第1の単位セルと、
前記第2の垂直信号線に接続された第2の単位セルと、
前記第1及び第2の単位画素及び前記第1及び第2の単位セルに接続された電流供給線と、
前記電流供給線に接続された定電流回路と、
前記第1及び第2の垂直信号線に接続され、前記第1の垂直信号線又は前記第2の垂直信号線に現れたアナログの電圧をデジタルの電圧値に変換する変換部と、
を備え、
前記第1の単位画素の第1増幅トランジスタと、前記第2の単位画素の第2増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第1の差動増幅回路を構成し、
前記第1の単位セルの第3増幅トランジスタと、前記第2の単位セルの第4増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第2の差動増幅回路を構成する
電子機器。
(21)
第1の垂直信号線及び第2の垂直信号線と、
前記第1及び第2の垂直信号線に接続されたカレントミラー回路と、
前記第1の垂直信号線に接続された参照画素と、
前記第2の垂直信号線に接続された単位画素と、
前記第2の垂直信号線に接続された単位セルと、
前記単位画素、前記参照画素及び前記単位セルに接続された電流供給線と、
前記電流供給線に接続された定電流回路と、
前記第2の垂直信号線に接続され、前記第2の垂直信号線に現れたアナログの電圧をデジタルの電圧値に変換する変換部と、
を備え、
前記参照画素の第1増幅トランジスタと、前記単位画素の第2増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第1の差動増幅回路を構成し、
前記参照画素の第1増幅トランジスタと、前記単位セルの第3増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第2の差動増幅回路を構成する
電子機器。
1、1A、1B、2 CMOSイメージセンサ
10 画素アレイ部
10V 有効画素領域
10D ダミー差動対形成領域
10R 参照画素領域
11 単位画素
11A 信号画素
11B、11R 参照画素
11D、11D0〜11D4 ダミーセル
12 システム制御部
13 垂直駆動部
14 カラム読出し回路部
15 カラム信号処理部
16 水平駆動部
17 信号処理部
20 ADC
101 オンチップレンズ
102 カラーフィルタ
110 配線層
111 配線
112 絶縁膜
120、220、200 半導体基板
130、210 支持基板
141 カレントミラー回路
142 テール電流源部
201 周辺回路
300 第1半導体基板
310 第2半導体基板
AMP、AMPD 増幅トランジスタ
AP 受光部開口エリア
FD フローティングディフュージョン
LD 画素駆動線
LV 垂直画素配線
Lrst リセットトランジスタ駆動線
Lsel 選択トランジスタ駆動線
Ltrg 転送トランジスタ駆動線
Mp0、Mp1 PMOSトランジスタ
PD フォトダイオード
RST、RSTD リセットトランジスタ
SEL、SELD 選択トランジスタ
SW、SW0〜SW5 スイッチ
TRG 転送トランジスタ
VCOM 垂直電流供給線
VRD 垂直リセット入力線
VSL、VSL0、VSL1 垂直信号線
10 画素アレイ部
10V 有効画素領域
10D ダミー差動対形成領域
10R 参照画素領域
11 単位画素
11A 信号画素
11B、11R 参照画素
11D、11D0〜11D4 ダミーセル
12 システム制御部
13 垂直駆動部
14 カラム読出し回路部
15 カラム信号処理部
16 水平駆動部
17 信号処理部
20 ADC
101 オンチップレンズ
102 カラーフィルタ
110 配線層
111 配線
112 絶縁膜
120、220、200 半導体基板
130、210 支持基板
141 カレントミラー回路
142 テール電流源部
201 周辺回路
300 第1半導体基板
310 第2半導体基板
AMP、AMPD 増幅トランジスタ
AP 受光部開口エリア
FD フローティングディフュージョン
LD 画素駆動線
LV 垂直画素配線
Lrst リセットトランジスタ駆動線
Lsel 選択トランジスタ駆動線
Ltrg 転送トランジスタ駆動線
Mp0、Mp1 PMOSトランジスタ
PD フォトダイオード
RST、RSTD リセットトランジスタ
SEL、SELD 選択トランジスタ
SW、SW0〜SW5 スイッチ
TRG 転送トランジスタ
VCOM 垂直電流供給線
VRD 垂直リセット入力線
VSL、VSL0、VSL1 垂直信号線
Claims (20)
- 第1の垂直信号線及び第2の垂直信号線と、
前記第1及び第2の垂直信号線に接続されたカレントミラー回路と、
前記第1の垂直信号線に接続された第1の単位画素と、
前記第2の垂直信号線に接続された第2の単位画素と、
前記第1の垂直信号線に接続された第1の単位セルと、
前記第2の垂直信号線に接続された第2の単位セルと、
前記第1及び第2の単位画素及び前記第1及び第2の単位セルに接続された電流供給線と、
前記電流供給線に接続された定電流回路と、
を備え、
前記第1の単位画素の第1増幅トランジスタと、前記第2の単位画素の第2増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第1の差動増幅回路を構成し、
前記第1の単位セルの第3増幅トランジスタと、前記第2の単位セルの第4増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第2の差動増幅回路を構成する
固体撮像装置。 - 前記第1及び第2の単位セルそれぞれは、入射した光を光電変換する光電変換素子を備えない請求項1に記載の固体撮像装置。
- 前記第2の差動増幅回路は、反転入力を構成する前記第4増幅トランジスタのゲートと、出力を構成する前記第4増幅トランジスタのドレインとがショートしている請求項1に記載の固体撮像装置。
- 複数の前記第1の単位画素と、複数の前記第2の単位画素とを備え、
前記複数の第1及び第2の単位画素は、行列状に2次元配列し、
前記第1及び第2の単位画素は、列方向において交互に配列し、
前記第2の差動増幅回路は、読出し対象の単位画素をある第1の単位画素から該第1の単位画素に隣接する第2の単位画素に切り替える際又はある第2の単位画素から該第2の単位画素に隣接する第1の単位画素に切り替える際に、前記第1の単位セルの選択トランジスタと、前記第2の単位セルの選択トランジスタとをオン状態とすることで構成される
請求項1に記載の固体撮像装置。 - 複数の前記第1の単位画素と、複数の前記第2の単位画素とを備え、
前記複数の第1及び第2の単位画素は、行列状に2次元配列し、
前記第1の単位画素は、前記複数の第1及び第2の単位画素の配列における所定の参照専用行に位置し、
読出し対象の単位画素をある第2の単位画素から該第2の単位画素に隣接する他の第2の単位画素に切り替える際に、前記第1の単位セルの選択トランジスタと、前記第2の単位セルの選択トランジスタとをオン状態とすることで構成される
請求項1に記載の固体撮像装置。 - 前記第1及び第2の単位画素それぞれは、
入射した光を光電変換する光電変換素子と、
前記光電変換素子に発生した電荷を転送する転送トランジスタと、
前記転送トランジスタが転送した電荷を蓄積する電荷蓄積部と、
を備え、
前記第2の差動増幅回路は、前記光電変換素子に発生した電荷を前記転送トランジスタを介して前記電荷蓄積部へ転送する際に、前記第1の単位セルの選択トランジスタと、前記第2の単位セルの選択トランジスタとをオン状態とすることで構成される
請求項1に記載の固体撮像装置。 - 前記第1の単位画素は、
入射した光を光電変換する第1光電変換素子と、
前記第1光電変換素子に発生した電荷を転送する第1転送トランジスタと、
前記第1転送トランジスタが転送した電荷を蓄積する第1電荷蓄積部と、
ソースが前記第1電荷蓄積部に接続され、前記第1電荷蓄積部に蓄積している電荷を放出する第1リセットトランジスタと、
ドレインが前記第1の垂直信号線に接続され、ソースが前記電流供給線に接続され、前記第1電荷蓄積部に蓄積された電荷に応じた電圧を前記第1の垂直信号線に出現させる前記第1増幅トランジスタと、
前記第1増幅トランジスタの前記ドレインと前記第1の垂直信号線との接続を切り替える第1選択トランジスタと、
を備え、
前記第2の単位画素は、
入射した光を光電変換する第2光電変換素子と、
前記第2光電変換素子に発生した電荷を転送する第2転送トランジスタと、
前記第2転送トランジスタが転送した電荷を蓄積する第2電荷蓄積部と、
ソースが前記第2電荷蓄積部に接続され、前記第2電荷蓄積部に蓄積している電荷を放出する第2リセットトランジスタと、
ドレインが前記第2の垂直信号線に接続され、ソースが前記電流供給線に接続され、前記第2電荷蓄積部に蓄積された電荷に応じた電圧を前記第2の垂直信号線に出現させる前記第2増幅トランジスタと、
前記第2増幅トランジスタと前記第2の垂直信号線との接続を切り替える第2選択トランジスタと、
を備える
請求項1に記載の固体撮像装置。 - 前記第1リセットトランジスタのドレインに接続された第1のリセット入力線と、
前記第2リセットトランジスタのドレインに接続された第2のリセット入力線と、
前記第1の垂直信号線と前記第1のリセット入力線との接続を切り替える第1スイッチと、
前記第2の垂直信号線と前記第2のリセット入力線との接続を切り替える第2スイッチと、
をさらに備える請求項7に記載の固体撮像装置。 - 前記第1の単位セルは、
ソースが前記電流供給線に接続された前記第3増幅トランジスタと、
ソースが前記第3増幅トランジスタのドレインに接続され、ドレインが前記第1の垂直信号線に接続された第3選択トランジスタと、
を備え、
前記第2の単位セルは、
ソースが前記電流供給線に接続された前記第4増幅トランジスタと、
ソースが前記第4増幅トランジスタのドレインに接続され、ドレインが前記第2の垂直信号線に接続された第4選択トランジスタと、
を備える
請求項1に記載の固体撮像装置。 - 前記第1の単位セルは、ソースが前記第3増幅トランジスタのゲートに接続された第3リセットトランジスタをさらに備え、
前記第2の単位セルは、ソースが前記第4増幅トランジスタのゲートに接続された第4リセットトランジスタをさらに備える
請求項9に記載の固体撮像装置。 - 前記第3リセットトランジスタのドレインに接続された第1のリセット入力線と、
前記第4リセットトランジスタのドレインに接続された第2のリセット入力線と、
前記第1の垂直信号線と前記第1のリセット入力線との接続を切り替える第1スイッチと、
前記第2の垂直信号線と前記第2のリセット入力線との接続を切り替える第2スイッチと、
をさらに備える請求項10に記載の固体撮像装置。 - 前記第3増幅トランジスタのゲートに接続された第1のリセット入力線と、
前記第4増幅トランジスタのゲートに接続された第2のリセット入力線と、
をさらに備える請求項9に記載の固体撮像装置。 - 前記第3増幅トランジスタのゲートに接続された第1のリセット入力線と、
をさらに備え、
前記第4増幅トランジスタのゲートは、該第4増幅トランジスタの前記ドレイン及び前記第4選択トランジスタの前記ソースに接続されている
請求項9に記載の固体撮像装置。 - 前記第1及び第2の単位画素を含む複数の単位画素を備え、
前記複数の単位画素は、行列状に2次元配列し、
前記第1の単位画素は、前記複数の単位画素の配列における所定の参照専用行に位置する
請求項12に記載の固体撮像装置。 - 画素アレイ部と、
前記画素アレイ部に前記第1及び第2の垂直信号線を介して接続された周辺回路と、
をさらに備え、
前記画素アレイ部は、
前記第1及び第2の単位画素を含む複数の単位画素が行列状に2次元配列する第1の領域と、
前記第1及び第2の単位セルを含む複数の単位セルが行及び/又は列状に配列する第2の領域と、
を含む
請求項1に記載の固体撮像装置。 - 画素アレイ部と、
前記画素アレイ部に前記第1及び第2の垂直信号線を介して接続された周辺回路と、
をさらに備え、
前記画素アレイ部は、前記第1及び第2の単位画素を含む複数の単位画素が行列状に2次元配列する第1の領域を含み、
前記周辺回路は、前記第1及び第2の単位セルを含む複数の単位セルが行及び/又は列状に配列する第2の領域を含む、
請求項1に記載の固体撮像装置。 - 前記周辺回路は、前記第1又は第2の垂直信号線を介して前記第1又は第2の単位画素から画素信号を読み出す読出し回路部である請求項16に記載の固体撮像装置。
- 前記画素アレイ部を備える第1チップと、
前記第1チップに接合され、前記周辺回路を備える第2チップと、
を備える請求項15に記載の固体撮像装置。 - 第1の垂直信号線及び第2の垂直信号線と、
前記第1及び第2の垂直信号線に接続されたカレントミラー回路と、
前記第1の垂直信号線に接続された参照画素と、
前記第2の垂直信号線に接続された単位画素と、
前記第2の垂直信号線に接続された単位セルと、
前記単位画素、前記参照画素及び前記単位セルに接続された電流供給線と、
前記電流供給線に接続された定電流回路と、
を備え、
前記参照画素の第1増幅トランジスタと、前記単位画素の第2増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第1の差動増幅回路を構成し、
前記参照画素の第1増幅トランジスタと、前記単位セルの第3増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第2の差動増幅回路を構成する
固体撮像装置。 - 第1の垂直信号線及び第2の垂直信号線と、
前記第1及び第2の垂直信号線に接続されたカレントミラー回路と、
前記第1の垂直信号線に接続された第1の単位画素と、
前記第2の垂直信号線に接続された第2の単位画素と、
前記第1の垂直信号線に接続された第1の単位セルと、
前記第2の垂直信号線に接続された第2の単位セルと、
前記第1及び第2の単位画素及び前記第1及び第2の単位セルに接続された電流供給線と、
前記電流供給線に接続された定電流回路と、
前記第1及び第2の垂直信号線に接続され、前記第1の垂直信号線又は前記第2の垂直信号線に現れたアナログの電圧をデジタルの電圧値に変換する変換部と、
を備え、
前記第1の単位画素の第1増幅トランジスタと、前記第2の単位画素の第2増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第1の差動増幅回路を構成し、
前記第1の単位セルの第3増幅トランジスタと、前記第2の単位セルの第4増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第2の差動増幅回路を構成する
電子機器。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018157663A JP2020031402A (ja) | 2018-08-24 | 2018-08-24 | 固体撮像装置及び電子機器 |
CN201980053091.6A CN112567732B (zh) | 2018-08-24 | 2019-08-16 | 固态摄像装置和电子设备 |
US17/250,622 US11297274B2 (en) | 2018-08-24 | 2019-08-16 | Solid-state imaging device and electronic apparatus |
PCT/JP2019/032196 WO2020040065A1 (ja) | 2018-08-24 | 2019-08-16 | 固体撮像装置及び電子機器 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018157663A JP2020031402A (ja) | 2018-08-24 | 2018-08-24 | 固体撮像装置及び電子機器 |
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Publication Number | Publication Date |
---|---|
JP2020031402A true JP2020031402A (ja) | 2020-02-27 |
Family
ID=69592953
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018157663A Pending JP2020031402A (ja) | 2018-08-24 | 2018-08-24 | 固体撮像装置及び電子機器 |
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WO2022097446A1 (ja) * | 2020-11-04 | 2022-05-12 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子 |
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JP2011239068A (ja) * | 2010-05-07 | 2011-11-24 | Toshiba Corp | 固体撮像装置 |
JP2014209696A (ja) * | 2012-07-23 | 2014-11-06 | ソニー株式会社 | 固体撮像装置、信号読み出し方法、および電子機器 |
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JP2016201649A (ja) * | 2015-04-09 | 2016-12-01 | キヤノン株式会社 | 撮像装置、撮像システム、および撮像装置の駆動方法 |
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JP6991704B2 (ja) | 2016-10-26 | 2022-01-12 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子およびその制御方法、並びに電子機器 |
-
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- 2019-08-16 WO PCT/JP2019/032196 patent/WO2020040065A1/ja active Application Filing
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022097446A1 (ja) * | 2020-11-04 | 2022-05-12 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子 |
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