JP2020031402A - 固体撮像装置及び電子機器 - Google Patents

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Abstract

【課題】画質の低減を抑制する。【解決手段】実施形態に係る固体撮像装置は、第１の垂直信号線及び第２の垂直信号線と、前記第１及び第２の垂直信号線に接続されたカレントミラー回路と、前記第１の垂直信号線に接続された第１の単位画素と、前記第２の垂直信号線に接続された第２の単位画素と、前記第１の垂直信号線に接続された第１の単位セルと、前記第２の垂直信号線に接続された第２の単位セルと、前記第１及び第２の単位画素及び前記第１及び第２の単位セルに接続された電流供給線と、前記電流供給線に接続された定電流回路とを備え、前記第１の単位画素の第１増幅トランジスタと、前記第２の単位画素の第２増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第１の差動増幅回路を構成し、前記第１の単位セルの第３増幅トランジスタと、前記第２の単位セルの第４増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第２の差動増幅回路を構成する。【選択図】図１０

Description

本開示は、固体撮像装置及び電子機器に関する。
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の固体撮像装置（以下、ＣＭＯＳイメージセンサ又は単にイメージセンサという）では、光電子変換部（受光部）で発生した信号電荷を浮遊拡散領域（フローティングディフュージョン：ＦＤ）で電圧に変換される。ＦＤで変換された電圧は、増幅トランジスタが構成するソースフォロア回路を介して出力電圧（画素信号ともいう）として読み出される。
画素の出力電圧Ｖは、信号検出容量をＣ、受光信号に応じた信号電荷量をＱとすると、Ｖ＝Ｑ／Ｃで与えられる。したがって、信号検出容量Ｃが小さければ、出力電圧Ｖを大きくする、即ち感度を高くすることができる。
このため、従来では、一端が接地された光電変換素子と、当該光電変換素子の他端にゲート電極が接続され、ソース電極が接地され、ドレイン電極が負荷回路に接続されたソース接地型の増幅トランジスタと、当該増幅トランジスタのドレイン電極とゲート電極の間に接続された容量素子と、当該容量素子に並列に接続されたリセットトランジスタとで画素を構成し、容量素子の容量を小さくすることで、高感度信号出力を実現していた。
特開２００８−２７１２８０号公報
しかしながら、近年の画素の更なる微細化に伴い、個々の画素から十分な電圧値の信号電圧を得ることが益々困難になってきている。出力電圧が小さいと、出力電圧におけるノイズ成分が占める割合が大きくなってしまい、その結果、出力画像がノイズの影響を受けて画質が低下してしまうという問題が発生する。
そこで本開示では、画質の低下を抑制することが可能な固体撮像装置及び電子機器を提案する。
上記の課題を解決するために、本開示に係る一形態の固体撮像装置は、第１の垂直信号線及び第２の垂直信号線と、前記第１及び第２の垂直信号線に接続されたカレントミラー回路と、前記第１の垂直信号線に接続された第１の単位画素と、前記第２の垂直信号線に接続された第２の単位画素と、前記第１の垂直信号線に接続された第１の単位セルと、前記第２の垂直信号線に接続された第２の単位セルと、前記第１及び第２の単位画素及び前記第１及び第２の単位セルに接続された電流供給線と、前記電流供給線に接続された定電流回路とを備え、前記第１の単位画素の第１増幅トランジスタと、前記第２の単位画素の第２増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第１の差動増幅回路を構成し、前記第１の単位セルの第３増幅トランジスタと、前記第２の単位セルの第４増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第２の差動増幅回路を構成する。
（作用）本開示に係る一形態の固体撮像装置によれば、第１及び第２の単位セルの第３及び第４増幅トランジスタとカレントミラー回路と定電流回路とで差動増幅回路が形成されるため、差動型増幅読出し構成を構成する差動対の電流パスがなくなることを回避することができる。それにより、消費電流を維持することが可能となるため、電源電圧ＶＤＤやグランドの電圧降下量若しくは上昇量が低減され、第１又は第２の垂直信号線の静定時間が長くなることを抑制することが可能となる。
また、第１又は第２の単位画素において、光電変換素子から電荷蓄積部へ電荷を転送する際に、第１及び第２の垂直信号線と第１及び第２の単位画素とが切り離されて、第１及び第２の垂直信号線の電圧レベルがリセットレベルに維持されるため、転送トランジスタと電荷蓄積部との容量結合によるフィードスルー（転送トランジスタのゲートがＬｏｗレベルからＨｉｇｈレベルに遷移したときに容量結合を介してフローティングディフュージョンが振幅する現象）により第１及び第２の垂直信号線に大振幅が発生することを回避でき、これにより、第１及び第２の垂直信号線の静定時間が長くなることを抑制することが可能となる。
ＣＭＯＳイメージセンサの概略構成例を示す回路図である。 ＣＭＯＳイメージセンサで発生するノイズを説明するための図である。 ＣＭＯＳイメージセンサにおける単位画素の配置例を示す図である。 ＣＭＯＳイメージセンサにおいて複数の単位画素間でトランジスタを共有した場合の構成例を示す図である。 ＣＭＯＳイメージセンサにおける増幅トランジスタに寄生する容量を説明するための図である。 ソースフォロワ読出し構成の一例を示す回路図である。 差動型増幅読出し構成の一例を示す回路図である。 第１の実施形態に係る電子機器に搭載される固体撮像装置としてのＣＭＯＳイメージセンサの概略構成例を示すシステム構成図である。 第１の実施形態に係る有効画素領域の単位画素の概略構成例を示す回路図である。 第１の実施形態に係るダミー差動対形成領域のダミーセルの概略構成例を示す回路図である。 第１の実施形態に係る差動型増幅読出し構成の概略構成例を示す回路図である。 第１の実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。 第１の実施形態に係る差動型増幅読出し構成を形成する単位画素の組合せ例を説明するための模式図である。 第１の実施形態に係る差動型増幅読出し構成の駆動例を示すタイミングチャートである。 第１の実施形態に係る周辺回路内のスイッチを含めた差動型増幅読出し時の駆動例を示すタイミングチャートである。 第２の実施形態に係る差動型増幅読出し構成を形成する単位画素の組合せ例を説明するための模式図である。 第２の実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。 第２の実施形態に係る差動型増幅読出し時の駆動例を示すタイミングチャートである。 第２の実施形態の変形例に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。 第３の実施形態に係る本実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。 第３の実施形態に係る差動型増幅読出し時の駆動例を示すタイミングチャートである。 第３の実施形態の変形例に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。 第４の実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。 第５の実施形態に係る電子機器に搭載される固体撮像装置としてのＣＭＯＳイメージセンサの概略構成例を示すシステム構成図である。 第５の実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。 実施形態の第１例に係る単位画素の断面構造例を示す断面図である。 実施形態の第２例に係る単位画素の断面構造例を示す断面図である。 実施形態の第１例に係るＣＭＯＳイメージセンサの概略構造例を示す模式図である。 実施形態の第２例に係るＣＭＯＳイメージセンサの概略構造例を示す模式図である。
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
また、以下に示す項目順序に従って本開示を説明する。
１．はじめに
２．第１の実施形態
２．１ ＣＭＯＳイメージセンサのシステム構成例
２．２ 単位画素の回路構成例
２．３ ダミーセルの回路構成例
２．４ 単位画素の基本機能例
２．５ 差動型増幅読出し構成の例
２．６ 差動型増幅読出し構成の周辺回路の例
２．７ 差動型増幅読出し構成を形成する単位画素の組合せ例
２．８ 差動型増幅読出し構成の駆動例
２．９ 差動型増幅読出し時の駆動例（読出画素−参照画素の切替え）
２．１０ 作用・効果
３．第２の実施形態
３．１ 差動型増幅読出し構成を形成する単位画素の組合せ例
３．２ 差動型増幅読出し構成の周辺回路の例
３．３ 差動型増幅読出し時の駆動例（読出画素−参照画素の切替え）
３．４ 作用・効果
３．５ 変形例
４．第３の実施形態
４．１ 差動型増幅読出し構成の周辺回路の例
４．２ 差動型増幅読出し時の駆動例（読出画素−参照画素の切替え）
４．３ 作用・効果
４．４ 変形例
５．第４の実施形態
５．１ 差動型増幅読出し構成の周辺回路の例
６．第５の実施形態
６．１ ＣＭＯＳイメージセンサのシステム構成例
６．２ 差動型増幅読出し構成の周辺回路の例
７．付記
７．１ 単位画素の断面構造例
７．１．１ 第１例
７．１．２ 第２例
７．２ ＣＭＯＳイメージセンサの構造例
７．２．１ 第１例
７．２．２ 第２例
１．はじめに
通常のＣＭＯＳイメ−ジセンサでは、図１に示すように、光電変換素子であるフォトダイオードＰＤと、フォトダイオードＰＤで発生した電子を電圧変換する浮遊拡散領域（フローティングディフュージョン）ＦＤと、フローティングディフュージョンＦＤの電圧をゲート入力とする増幅トランジスタＡＭＰとを用いて単位画素１１が構成される。なお、浮遊拡散領域（フローティングディフュージョン）ＦＤは、電荷蓄積部とも称される。
各単位画素１１からは、増幅トランジスタＡＭＰで構成されたソースフォロワ回路（以下、ソースフォロワ読出し構成という）を介してアナログの出力電圧（画素信号）が読み出されて、デジタルの電圧値に変換（ＡＤ（Analog to Digital）変換）される。
一方で、単位画素１１から画素信号を読み出す構成としては、ソースフォロワ読出しの他にも、２つの単位画素１１で差動型増幅回路（以下、単に差動増幅回路という）を構成し、この差動増幅回路を介して画素信号を読み出す構成（以下、差動型増幅読出し構成という）とが存在する。
フォトダイオードＰＤで発生した電子は、フローティングディフュージョンＦＤを構成するノードの寄生容量に応じた１電子当たりの電圧変換効率（μＶ／ｅ−）で電圧に変換される。この信号電子数に応じたフローティングディフュージョンＦＤの電圧振幅ΔＶｆｄが、増幅トランジスタＡＭＰを介して各単位画素１１から読み出される。このとき、読み出された画素信号には、ノイズが重畳される。
ノイズの主な発生源としては、単位画素１１内の増幅トランジスタＡＭＰが発生する画素ノイズＶｎ＿ｐｉｘ（μＶ（マイクロボルト）ｒｍｓ）、各単位画素１１から垂直信号線ＶＳＬ経由で読み出された電圧を増幅する回路等のアナログ回路（Analog Front End：ＡＦＥ）が発生するＡＦＥノイズＶｎ＿ａｆｅ（μＶｒｍｓ）、ＡＤ変換回路（ＡＤＣ）が発生するＡＤＣノイズＶｎ＿ａｄｃ（μＶｒｍｓ）などがある。
以下の説明では、図２に示すように、フローティングディフュージョンＦＤで発生する電圧ノイズに入力換算したものを画素ノイズＶｎ＿ｐｉｘと定義し、垂直信号線ＶＳＬで発生する電圧ノイズに換算したものをＡＦＥノイズＶｎ＿ａｆｅと定義し、ＡＤＣ２０の入力ノードで発生するノイズに換算したものをＡＤＣノイズＶｎ＿ａｄｃと定義する。
ソースフォロワ読出し構成では、フローティングディフュージョンＦＤの電圧振幅ΔＶｆｄに対する、垂直信号線ＶＳＬの電圧振幅ΔＶｖｓｌのゲインＡｓｆは、ΔＶｖｓｌ＝Ａｓｆ×ΔＶｆｄで求まり、その値は、約０．８〜１．０倍である。また、フローティングディフュージョンＦＤにおける電子電圧変換の変換効率（μＶ／ｅ−）をηｆｄとした場合、すなわち、垂直信号線ＶＳＬにおける電子電圧変換の変換効率（μＶ／ｅ−）をηｖｓｌとした場合、ηｖｓｌ＝Ａｓｆ×ηｆｄとなる。
ここで、フォトダイオードＰＤから読み出される信号の電子数（信号電子数ともいう）をＮｓｉｇ＿ｅとすると、ΔＶｖｓｌ＝ηｖｓｌ×Ｎｓｉｇ＿ｅ＝ηｆｄ×Ａｓｆ×Ｎｓｉｇ＿ｅと表すことができる。簡単のために、ＡＦＥでは電圧増幅をしない、すなわちゲインが１倍であるとして、ＡＤＣ２０の出力に重畳するノイズを垂直信号線ＶＳＬで発生する電圧ノイズに換算してＶｎ＿ｔｏｔａｌ（μＶｒｍｓ）とすると、総ノイズＶｎ＿ｔｏｔａｌは、ＡＤＣノイズＶｎ＿ａｄｃとＡＦＥノイズＶｎ＿ａｆｅとノイズＡｆｄ×Ｖｎ＿ｐｉｘとの和（二乗加算平均）となる。これは、信号電子数Ｎｓｉｇ＿ｅによる垂直信号線ＶＳＬの電圧振幅ΔＶｖｓｌに対して、総ノイズＶｎ＿ｔｏｔａｌが重畳していることを表している。なお、Ａｆｄは、フローティングディフュージョンＦＤのゲインである。
画質の観点では、ある信号電子数Ｎｓｉｇ＿ｅに対してノイズがどれだけ重畳しているかが重要となる。総ノイズＶｎ＿ｔｏｔａｌをフローティングディフュージョンＦＤにおける電子数に換算（単位ｅ−ｒｍｓ）すると、総ノイズＶｎ＿ｔｏｔａｌの電子数Ｖｎ＿ｔｏｔａｌ＿ｅは、以下の式（１）で表される。
Figure 2020031402
式（１）において、ηｖｓｌ＝Ａｓｆ×ηｆｄであるから、ゲインＡｓｆを大きくすればＡＤＣノイズＶｎ＿ａｄｃ及びＡＦＥノイズＶｎ＿ａｆｅの影響を小さくすることができ、変換効率ηｆｄを大きくすれば、ＡＤＣノイズＶｎ＿ａｄｃ、ＡＦＥノイズＶｎ＿ａｆｅ及び画素ノイズＶｎ＿ｐｉｘの影響を小さくすることができることが分かる。
ゲインＡｓｆは、前述の通り、ソースフォロワ回路の電圧ゲインで、一般的に０．８〜１．０であり、理論的に１．０以下である。そのため、ゲインＡｓｆを改善することは困難である。一方で、変換効率ηｆｄは、フローティングディフュージョンＦＤからみた寄生容量の合計Ｃｆｄで決まり、ηｆｄ＝ｅ／Ｃｆｄとなる。ｅは電子素量で１．６０２×１０−１９ク−ロンの定数である。
ノイズ低減のための容量削減には物理的な限界がある。また、図３Ａから図３Ｂに示すように、単位画素１１のピッチ（以下、画素ピッチという）を縮小するために、複数の単位画素１１間でトランジスタ（例えば、リセットトランジスタＲＳＴや増幅トランジスタＡＭＰ等）を共有する構造を採用すると、共有画素の複数の転送トランジスタＴＲＧから増幅トランジスタＡＭＰまでの配線の延長に伴ってフローティングディフュージョンＦＤの寄生容量Ｃｆｄが大きくなり、変換効率ηｆｄを大きくすることが増々困難となる。
上述のように、ソースフォロワ読出し構成では、そのゲインＡｓｆが１倍程度であるため、単位画素１１を微細化することで変換効率ηｆｄを大きくすることができなくなると、変換効率ηｖｓｌも大きく設計することができず、ノイズ低減ができなくなるという課題が存在する。
一方で、差動型増幅読出し構成では、垂直信号線ＶＳＬの電圧振幅ΔＶｖｓｌのゲインＡｄｉｆが、フローティングディフュージョンＦＤの寄生容量Ｃｆｄの一部である垂直信号線ＶＳＬとの寄生容量Ｃｇｄで決まる。なお、寄生容量Ｃｇｄには、増幅トランジスタＡＭＰの寄生容量だけでなく、ゲインＡｄｉｆを調整するために配線容量等で意図的に付加した容量も含まれ得る。
差動型増幅読出し構成における差動増幅回路のオープンループ・ゲインを−Ａｖとした場合、ηｖｓｌ＝ｅ／｛Ｃｇｄ＋Ｃｆｄ／−Ａｖ｝となる。同様に、差動型増幅読出し構成でのトータルノイズをフローティングディフュージョンＦＤにおける電子数に換算すると、総ノイズＶｎ＿ｔｏｔａｌの電子数Ｖｎ＿ｔｏｔａｌ＿ｅは、以下の式（２）で表される。
Figure 2020031402
式（２）から分かるように、差動型増幅読出し構成においても、変換効率ηｖｓｌ及びηｆｄを大きくすると、ノイズを低減することができる。
ここで、ソースフォロワ読出し構成の式（１）と差動型増幅読出し構成の式（２）とを比較すると、ＡＤＣノイズＶｎ＿ａｄｃ及びＡＦＥノイズＶｎ＿ａｆｅにおいては、式（１）の変換効率ηｖｓｌがＡｓｆ×ηｆｄであり、ゲインＡｓｆが最大でも１．０であることから、ηｖｓｌ≦ηｆｄ＝ｅ／Ｃｆｄとなる。したがって、寄生容量Ｃｆｄを小さくすることが難しい状況では、変換効率ηｖｓｌを大きくすることができない。
これに対し、式（２）の変換効率ηｖｓｌは、ｅ／｛Ｃｇｄ＋Ｃｆｄ／Ａｖ｝であり、オープンループ・ゲイン−Ａｖは、一般的に数１０〜１００程度であるため、寄生容量Ｃｆｄの影響を抑えることができ、それにより、ηｖｓｌ≒ｅ／Ｃｇｄとなる。寄生容量Ｃｇｄは、寄生容量Ｃｆｄの一部であるため、寄生容量Ｃｆｄよりも小さい値である。さらに、図４に示すように、寄生容量Ｃｇｄは増幅トランジスタＡＭＰに寄生する容量であるため、増幅トランジスタＡＭＰを複数の単位画素１１間で共有する構造を採用したとしても、容量削減の妨げとはならない。すなわち、変換効率ηｖｓｌは、差動型増幅読出し構成の方が大きな値とすることができる。これは、ノイズ低減という観点において、差動型増幅読出し構成の方がソースフォロワ読出し構成よりも有利であることを示している。
しかしながら、差動型増幅読出し構成は、ソースフォロワ読出し構成に対し、画素内増幅トランジスタの出力インピーダンスが大きいため、垂直信号線ＶＳＬの静定（セトリングともいう）期間が長くなるという特徴がある。
ここで、図５Ａに、ソースフォロワ読出し構成の一例を示し、図５Ｂに、差動型増幅読出し構成の一例を示し、これらの図面を用いて、それぞれの出力インピーダンスについて説明する。図５Ａに示すソースフォロワ読出し構成では、単位画素１１内の増幅トランジスタＡＭＰの出力インピーダンスが以下の式（３）で表される。
Figure 2020031402
これに対し、図５Ｂに示す差動増幅読出し構成では、増幅トランジスタＡＭＰがソース接地型のアンプとして用いられるため、その出力インピーダンスが以下の式（４）で表されることとなる。なお、式（４）において、“／／”は、並列抵抗であることを意味している。
Figure 2020031402
なお、式（３）及び式（４）において、ｇｍは、ドレイン電流Ｒｏｕｔの変分をゲート・ソース間電圧の変分で除算したあたいであり、ｇｄｓは、増幅トランジスタＡＭＰのドレインコンダクタンスであり、ＣＧＤは、増幅トランジスタＡＭＰのゲート・ドレイン間の帰還容量であり、ＣＦＤは、増幅トランジスタＡＭＰのゲートに接続されたノードの寄生容量（フローティングディフュージョンＦＤに相当）である。なお、図５Ａ及び図５Ｂにおいて、ＲＶＳＬは、垂直信号線ＶＳＬの配線抵抗であり、ＣＶＳＬは、垂直信号線ＶＳＬの寄生容量である。
式（３）及び式（４）から分かるように、差動型増幅読出し構成の出力インピーダンスは、ソースフォロワ読出し構成の出力インピーダンスに対して数倍大きい。ここで、垂直信号線ＶＳＬの静定期間は、垂直信号線ＶＳＬのＲＣ時定数で決まる。そのため、差動型増幅読出し構成では、ソースフォロワ読出し構成である場合と比較して、静定時間が遅くなる。その結果、差動型増幅読出し構成では、読出し対象の単位画素（以下、読出し画素又は信号画素という）の行（以下、読出し画素行又は信号画素行という）を次の読出し画素行に遷移させる際や、各単位画素１１においてフォトダイオードＰＤからフローティングディフュージョンＦＤへ電荷を転送した際の直後に、通常よりも長い垂直信号線ＶＳＬの静定期間が発生し、それにより、読出し時間が長くなってフレームレートが低下してしまうという課題が存在した。
なお、読出し画素行を次の読出し画素行に遷移させる際（例えば、ｉ行目からｉ＋１行目）には、全ての単位画素１１の選択トランジスタＳＥＬがオフ状態となって、差動型増幅読出し構成を構成する差動対の電流パスがなくなることで、流出先を失った電流が垂直信号線ＶＳＬに溜まり、それにより、垂直信号線ＶＳＬの静定期間が長くなる。
また、各単位画素１１においてフォトダイオードＰＤからフローティングディフュージョンＦＤへ電荷を転送する際には、差動対の反転入力（−入力ともいう）であるフローティングディフュージョンＦＤが昇圧されて差動対の電流バランスが崩れることで、垂直信号線ＶＳＬの静定期間が長くなる。
そこで以下の実施形態では、画質の低下を抑制するために差動型増幅読出し構成を採用した場合でも、垂直信号線ＶＳＬの静定期間が長くなることによるフレームレートの低下を抑制することが可能な固体撮像装置及び電子機器について、例を挙げて説明する。
２．第１の実施形態
次に、本開示の第１の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。
２．１ ＣＭＯＳイメージセンサのシステム構成例
図６は、本実施形態に係る電子機器に搭載される固体撮像装置としてのＣＭＯＳイメージセンサの概略構成例を示すシステム構成図である。図６に示すように、ＣＭＯＳイメージセンサ１は、画素アレイ部１０、垂直駆動部１３、カラム読出し回路部１４、カラム信号処理部１５、水平駆動部１６、システム制御部１２及び信号処理部１７を備える。これら画素アレイ部１０、垂直駆動部１３、カラム読出し回路部１４、カラム信号処理部１５、水平駆動部１６、システム制御部１２及び信号処理部１７は、同一の半導体基板（チップ）上または電気的に接続された複数の積層半導体基板（チップ）上に設けられる。
画素アレイ部１０は、入射光量に応じた電荷量を光電変換して内部に蓄積し、信号として出力を行うことが可能な光電変換素子（フォトダイオードＰＤ）を有する有効単位画素（以下、単位画素という）１１が行列状に２次元配置された有効画素領域１０Ｖを備える。なお、画素アレイ部１０は、単位画素１１の他に、受光面を遮光することで外部からの光入射が遮断された遮光単位画素等が、行及び／又は列状に配置されている領域を含む場合がある。例えば、遮光単位画素は、受光面が遮光された構造である以外は、有効単位画素１１と同様の構成を備えていてもよい。
また、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素１１を、単に「画素」と記述する場合もある。
さらに、画素アレイ部１０は、有効画素領域１１Ｖに加え、例えば、単位画素１１と同様の構成において、フォトダイオードＰＤ及び転送トランジスタＴＲＧを含まない構成のセル（以下、ダミーセル又は単位セルという）１１Ｄが行及び／又は列状に配置されたダミー差動対形成領域１０Ｄを備える。
画素アレイ部１０には、行列状の画素配列（ダミーセル１１Ｄを含む）に対して、行ごとに画素駆動線ＬＤが図面中の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直画素配線ＬＶが図面中の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線ＬＤの一端は、垂直駆動部１３の各行に対応した出力端に接続されている。
カラム読出し回路部１４は少なくとも、画素アレイ部１０内の選択行における単位画素１１又はダミーセル１１Ｄに列毎に定電流を供給する回路、カレントミラー回路、読出し対象の単位画素１１及びダミーセル１１Ｄの切替えスイッチなどを含み、画素アレイ部１０内の単位画素１１及び／又はダミーセル１１Ｄにおけるトランジスタと共に差動増幅回路（差動対）を構成し、光電荷信号を電圧信号（画素信号ともいう）に変換して垂直画素配線ＬＶに出力する。
垂直駆動部１３は、シフトレジスタやアドレスデコーダなどを含み、画素アレイ部１０の各単位画素１１及びダミーセル１１Ｄを、全画素同時や行単位等で駆動する。この垂直駆動部１３は、その具体的な構成については図示を省略するが、読出し走査系と、掃出し走査系あるいは一括掃出し及び一括転送系とを有する構成となっている。
読出し走査系は、単位画素１１から画素信号を読み出すために、画素アレイ部１０の単位画素１１を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃出しについては、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃出しが行なわれる。このような掃出しにより、読出し行の単位画素１１のフォトダイオードＰＤから不要な電荷が掃出（リセット）される。そして、不要電荷の掃出し（リセット）により、いわゆる電子シャッタ動作が行われる。
ここで、電子シャッタ動作とは、直前までフォトダイオードＰＤに溜まっていた不要な光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素１１における光電荷の蓄積時間（露光時間）となる。グローバル露光の場合は、一括掃出しから一括転送までの時間が蓄積時間（露光時間）となる。
垂直駆動部１３によって選択走査された画素行の各単位画素１１から出力される画素信号は、垂直画素配線ＬＶの各々を通してカラム信号処理部１５に供給される。カラム信号処理部１５は、画素アレイ部１０の画素列ごとに、選択行の各単位画素１１から垂直画素配線ＬＶを通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム信号処理部１５は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理を行う。このカラム信号処理部１５によるＣＤＳにより、リセットノイズや増幅トランジスタＡＭＰの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム信号処理部１５には、ノイズ除去処理以外に、例えば、ＡＤ変換機能を持たせて、画素信号をデジタル信号として出力するように構成することも可能である。
水平駆動部１６は、シフトレジスタやアドレスデコーダなどを含み、カラム信号処理部１５の画素列に対応する単位回路を順番に選択する。この水平駆動部１６による選択走査により、カラム信号処理部１５で信号処理された画素信号が順番に信号処理部１７に出力される。
システム制御部１２は、各種のタイミング信号を生成するタイミングジェネレータ等を含み、タイミングジェネレータで生成された各種のタイミング信号を基に、垂直駆動部１３、カラム信号処理部１５、水平駆動部１６などの駆動制御を行う。
ＣＭＯＳイメージセンサ１はさらに、信号処理部１７と、不図示のデータ格納部とを備えている。信号処理部１７は、少なくとも加算処理機能を有し、カラム信号処理部１５から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部は、信号処理部１７での信号処理にあたって、その処理に必要なデータを一時的に格納する。これら信号処理部１７およびデータ格納部については、ＣＭＯＳイメージセンサ１とは別の基板に設けられる外部信号処理部、例えばＤＳＰ（Digital Signal Processor）やソフトウェアによる処理であってもよいし、ＣＭＯＳイメージセンサ１と同じ基板上に搭載されてもよい。
２．２ 単位画素の回路構成例
次に、図６の画素アレイ部１０における有効画素領域１０Ｖに行列状に配置されている単位画素１１の回路構成例について説明する。
図７は、本実施形態に係る有効画素領域の単位画素の概略構成例を示す回路図である。図７に示すように、単位画素１１は、フォトダイオードＰＤ、転送トランジスタＴＲＧ、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、垂直駆動部１３に一端が接続される画素駆動線ＬＤであるところの選択トランジスタ駆動線Ｌｓｅｌ、リセットトランジスタ駆動線Ｌｒｓｔ、転送トランジスタ駆動線Ｌｔｒｇ、及び、カラム読出し回路部１４に一端が接続される垂直画素配線ＬＶである垂直信号線ＶＳＬ、垂直リセット入力線ＶＲＤ、及び、垂直電流供給線ＶＣＯＭから構成される。
フォトダイオードＰＤは、入射した光を光電変換する。転送トランジスタＴＲＧは、フォトダイオードＰＤに発生した電荷を転送する。フローティングディフュージョンＦＤは、転送トランジスタＴＲＧが転送した電荷を蓄積する。増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤに蓄積された電荷に応じた電圧の画素信号を垂直信号線ＶＳＬに出現させる。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤに蓄積された電荷を放出する。選択トランジスタＳＥＬは、読出し対象の単位画素１１を選択する。
フォトダイオードＰＤのアノードは、接地されており、カソ−ドは、転送トランジスタＴＲＧのソースに接続されている。転送トランジスタＴＲＧのドレインは、増幅トランジスタＡＭＰのゲートに接続されており、この接続点がフローティングディフュージョンＦＤを構成する。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤおよび垂直リセット入力線ＶＲＤの間に配置されている。
リセットトランジスタＲＳＴのドレインは、垂直リセット入力線ＶＲＤに接続されており、増幅トランジスタＡＭＰのソースは、垂直電流供給線ＶＣＯＭに接続されている。増幅トランジスタＡＭＰのドレインは、選択トランジスタＳＥＬのソースに接続されており、選択トランジスタＳＥＬのドレインは、垂直信号線ＶＳＬに接続されている。
転送トランジスタＴＲＧのゲート、リセットトランジスタＲＳＴのゲート、及び、選択トランジスタＳＥＬのゲートは、画素駆動線ＬＶを介して、垂直駆動部１３にそれぞれ接続されており、駆動信号としてのパルスＴＲＧｓｉｇ、ＲＳＴｓｉｇ及びＳＥＬｓｉｇがそれぞれ供給される。
２．３ ダミーセルの回路構成例
次に、図６の画素アレイ部１０におけるダミー差動対形成領域１０Ｄに行及び／又は列状に配置されているダミーセル１１Ｄの回路構成例について説明する。
図８は、本実施形態に係るダミー差動対形成領域のダミーセルの概略構成例を示す回路図である。図８に示すように、ダミーセル１１Ｄは、リセットトランジスタＲＳＴＤ、増幅トランジスタＡＭＰＤ、選択トランジスタＳＥＬＤ、垂直駆動部１３に一端が接続される画素駆動線ＬＤであるところの選択トランジスタ駆動線Ｌｓｅｌ、リセットトランジスタ駆動線Ｌｒｓｔ、及び、カラム読出し回路部１４に一端が接続される垂直画素配線ＬＶである垂直信号線ＶＳＬ、垂直リセット入力線ＶＲＤ、及び、垂直電流供給線ＶＣＯＭから構成される。
リセットトランジスタＲＳＴＤのドレインは、垂直リセット入力線ＶＲＤに接続されており、増幅トランジスタＡＭＰＤのソースは、垂直電流供給線ＶＣＯＭに接続されている。リセットトランジスタＲＳＴＤのソースは、増幅トランジスタＡＭＰＤのゲートに接続されている。増幅トランジスタＡＭＰＤのドレインは、選択トランジスタＳＥＬＤのソースに接続されており、選択トランジスタＳＥＬＤのドレインは、垂直信号線ＶＳＬに接続されている。
リセットトランジスタＲＳＴＤのゲート及び選択トランジスタＳＥＬＤのゲートは、画素駆動線ＬＤを介して、垂直駆動部１３にそれぞれ接続されており、駆動信号としてのパルスＲＳＴＤｓｉｇ及びＳＥＬＤｓｉｇがそれぞれ供給される。
各トランジスタのサイズは、例えば有効画素領域１１Ｖの単位画素１１と同等のサイズであってよい。また、ダミー差動対形成領域１０Ｄには、垂直信号線ＶＳＬごとに、読出し画素（信号画素）に相当するダミーセル１１Ｄと、参照画素に相当するダミーセル１１Ｄとの、少なくとも一対のダミーセル１１Ｄが配置される。
２．４ 単位画素の基本機能例
次に、単位画素１１の基本機能について説明する。リセットトランジスタＲＳＴは、垂直駆動部１３から供給されるリセット信号ＲＳＴｓｉｇに従って、フローティングディフュージョンＦＤに蓄積されている電荷の排出をオン／オフする。リセットトランジスタＲＳＴのゲートにＨｉｇｈレベルのリセット信号ＲＳＴｓｉｇが入力されると、フローティングディフュージョンＦＤが、垂直リセット入力線ＶＲＤを通して印加される電圧にクランプされる。これにより、フローティングディフュージョンＦＤに蓄積されていた電荷が排出（リセット）される。また、リセットトランジスタＲＳＴのゲートにＬｏｗレベルのリセット信号ＲＳＴｓｉｇが入力されると、フローティングディフュージョンＦＤは、垂直リセット入力線ＶＲＤと電気的に切断され、浮遊状態になる。
フォトダイオードＰＤは、入射光を光電変換し、その光量に応じた電荷を生成する。生成された電荷は、フォトダイオードＰＤのカソード側に蓄積する。転送トランジスタＴＲＧは、垂直駆動部１３から供給される転送制御信号ＴＲＧｓｉｇに従って、フォトダイオードＰＤからフローティングディフュージョンＦＤへの電荷の転送をオン／オフする。例えば、転送トランジスタＴＲＧのゲートにＨｉｇｈレベルの転送制御信号ＴＲＧｓｉｇが入力されると、フォトダイオードＰＤに蓄積されている電荷がフローティングディフュージョンＦＤに転送される。一方、転送トランジスタＴＲＧのゲートにＬｏｗレベルの転送制御信号ＴＲＧｓｉｇが供給されると、フォトダイオードＰＤからの電荷の転送が停止する。なお、転送トランジスタＴＲＧが、フローティングディフュージョンＦＤへの電荷の転送を停止している間、光電変換された電荷は、フォトダイオードＰＤに蓄積される。
フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送トランジスタＴＲＧを介して転送されてくる電荷を蓄積して電圧に変換する機能を持つ。したがって、リセットトランジスタＲＳＴがオフした浮遊状態では、フローティングディフュージョンＦＤそれぞれの電位は、それぞれが蓄積する電荷量に応じて変調される。
増幅トランジスタＡＭＰは、そのゲートに接続されたフローティングディフュージョンＦＤの電位変動を入力信号とする増幅器として機能し、その出力電圧信号は選択トランジスタＳＥＬを介して垂直信号線ＶＳＬに画素信号として出力される。
選択トランジスタＳＥＬは、垂直駆動部１３から供給される選択制御信号ＳＥＬｓｉｇに従って、増幅トランジスタＡＭＰからの電圧信号の垂直信号線ＶＳＬへの出力をオン／オフする。例えば、選択トランジスタＳＥＬのゲートにＨｉｇｈレベルの選択制御信号ＳＥＬｓｉｇが入力されると、増幅トランジスタＡＭＰからの電圧信号が垂直信号線ＶＳＬに出力され、Ｌｏｗレベルの選択制御信号ＳＥＬｓｉｇが入力されると、垂直信号線ＶＳＬへの電圧信号の出力が停止される。これにより、複数の画素が接続された垂直信号線ＶＳＬにおいて、選択した単位画素１１の出力のみを取り出すことが可能となる。
このように、単位画素１１は、垂直駆動部１３から供給される転送制御信号ＴＲＧｓｉｇ、リセット信号ＲＳＴｓｉｇ、及び、選択制御信号ＳＥＬｓｉｇに従って駆動する。
２．５ 差動型増幅読出し構成の例
次に、画素アレイ部１０にて行列状に２次元配置された単位画素１１とカラム読出し回路部１４からなる差動型増幅読出し構成について説明する。
図９は、本実施形態に係る差動型増幅読出し構成の概略構成例を示す回路図である。図９に示す差動型増幅読出し構成は、画素信号の読出しが行なわれる単位画素（以下、信号画素という）１１Ａと、差動増幅の基準電圧を与える単位画素（以下、参照画素という）１１Ｂと、カラム読出し回路部１４に配置されたＰＭＯＳトランジスタＭｐ０及びＭｐ１から成るカレントミラー回路１４１と、信号画素１１Ａ及び参照画素１１Ｂに定電流を供給するテール電流源部１４２とで構成される。ここで、参照画素１１Ｂは、リセット時におけるフローティングディフュージョンＦＤ０の電位変動が、信号画素１１ＡのフローティングディフュージョンＦＤ１の電位変動と等価な動きをする単位画素１１であることが望ましく、例えば、読出し対象である信号画素（読出し画素ともいう）１１Ａの近傍にある読出しが終わった不活性な有効画素などであってよい。
参照画素１１Ｂ側の垂直リセット入力線ＶＲＤ０は、カラム読出し回路部１４で所定の電源Ｖｒｓｔに接続されており、リセット時には、垂直リセット入力線ＶＲＤ０を通して選択された参照画素１１ＢのフローティングディフュージョンＦＤ０、すなわち参照画素１１Ｂ側の増幅トランジスタＡＭＰ０の入力端子に所望の入力電圧信号が印加される。
参照画素１１Ｂ側の垂直信号線ＶＳＬ０は、カラム読出し回路部１４で、カレントミラー回路１４１における参照側のＰＭＯＳトランジスタＭｐ０のドレイン及びゲートと、読出側のＰＭＯＳトランジスタＭｐ１のゲートとに接続されている。
一方、読出側の垂直信号線ＶＳＬ１は、カラム読出し回路部１４でカレントミラー回路１４１における読出側のＰＭＯＳトランジスタＭｐ１のドレインと、選択された信号画素１１ＡのフローティングディフュージョンＦＤ、すなわち読出側の増幅トランジスタＡＭＰ１の入力端子に、リセットトランジスタＲＳＴ１を介し接続される。これにより、差動型増幅読出し構成の出力信号が負帰還される。差動型増幅読出し構成の出力信号は、垂直信号線ＶＳＬ１から画素信号として取り出される。
また、参照側及び読出側の垂直電流供給線ＣＣＯＭは互いに接続されたのち、例えば、ＮＭＯＳトランジスタ等の負荷ＭＯＳトランジスタを用いて構成された定電流源であるテール電流源部１４２に接続される。
２．６ 差動型増幅読出し構成の周辺回路の例
つづいて、差動型増幅読出し構成の周辺回路を含めた構成について説明する。図１０は、本実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。なお、図１０における差動型増幅読出し構成は、図９に例示した差動型増幅読出し構成と同様の構成であるが、図１０では、例として、図９の参照画素１１Ｂを有効画素領域１０Ｖ内の単位画素１１ｉとし、信号画素１１Ａを同じく有効画素領域１０Ｖ内の単位画素１１ｉ＋１としている。
図１０に示すように、差動型増幅読出し構成を形成する信号画素１１Ａ及び参照画素１１Ｂには、例えば、列（カラム）方向に配列する複数の単位画素１１のうちの２つの単位画素１１ｉ及び１１ｉ＋１が用いられる。すなわち、差動型増幅読出し構成である差動増幅回路は、定電流回路であるテール電流源部１４２と、カレントミラー回路１４１と、２つの単位画素１１それぞれの増幅トランジスタＡＭＰｉ及びＡＭＰｉ＋１とで構成される。
単位画素１１ｉのリセットトランジスタＲＳＴｉのソースは、垂直リセット入力線ＶＲＤ０ｋに接続される。一方、単位画素１１ｉ＋１のリセットトランジスタＲＳＴｉ＋１のソースは、垂直リセット入力線ＶＲＤ１ｋに接続される。
また、単位画素１１ｉの選択トランジスタＳＥＬｉのソースは、垂直信号線ＶＳＬ０ｋに接続される。一方、単位画素１１ｉ＋１の選択トランジスタＳＥＬｉ＋１のソースは、垂直信号線ＶＳＬ１ｋに接続される。
さらに、単位画素１１ｉの増幅トランジスタＡＭＰｉのソースと、単位画素１１ｉ＋１の増幅トランジスタＡＭＰｉ＋１のソースとは共に、垂直電流供給線ＶＣＯＭｋに接続される。
垂直リセット入力線ＶＲＤ０ｋは、差動型増幅読出しの際にＨｉｇｈレベルの制御信号ＣＮＴＬ０が入力されるスイッチＳＷ４を介して所定の電源Ｖｒｓｔに接続される。同様に、垂直リセット入力線ＶＲＤ１ｋは、差動型増幅読出しの際にＨｉｇｈレベルの制御信号ＣＮＴＬ１が入力されるスイッチＳＷ５を介して所定の電源Ｖｒｓｔに接続される。
垂直信号線ＶＳＬ０ｋの一方の端は、カレントミラー回路１４１に接続される。同様に、垂直信号線ＶＳＬ１ｋの一方の端は、カレントミラー回路１４１に接続される。
垂直電流供給線ＶＣＯＭｋの一方の端は、電源電圧ＶＤＤに接続されたテール電流源部１４２に接続される。
また、垂直リセット入力線ＶＲＤ０ｋと垂直信号線ＶＳＬ０ｋとは、列方向の信号画素の切替えを制御する制御信号ＣＮＴＬ０が入力されるスイッチＳＷ０を介して接続されている。同様に、垂直リセット入力線ＶＲＤ１ｋと垂直信号線ＶＳＬ１ｋとは、列方向の信号画素の切替えを制御する制御信号ＣＮＴＬ１が入力されるスイッチＳＷ１を介して接続されている。
さらに、カレントミラー回路１４１における垂直信号線ＶＳＬ０ｋに設けられたＰＭＯＳトランジスタＭｐ０のドレインは、列方向の信号画素の切替えを制御する制御信号ＣＮＴＬ０が入力されるスイッチＳＷ２を介して、ＰＭＯＳトランジスタＭｐ０及びＭｐ１のゲートに接続されている。同様に、カレントミラー回路１４１における垂直信号線ＶＳＬ１ｋに設けられたＰＭＯＳトランジスタＭｐ１のドレインは、列方向の信号画素の切替えを制御する制御信号ＣＮＴＬ１が入力されるスイッチＳＷ３を介して、ＰＭＯＳトランジスタＭｐ０及びＭｐ１のゲートに接続されている。
以上のような構成において、各スイッチＳＷのオン／オフを切り替えることで、差動型増幅読出しにおける差動対を構成する信号画素１１Ａと参照画素１１Ｂとを切り替えることが可能となる。
なお、信号画素１１Ａと参照画素１１Ｂとの組合せは、有効画素領域１０Ｖにおいて列方向に隣接する２つの単位画素１１ｉ及び１１ｉ＋１に限定されるものではないが、例えば、図１０に示すように、奇数行目の単位画素１１ｉの選択トランジスタＳＥＬｉを垂直信号線ＶＳＬ０ｋに接続し、同単位画素１１ｉのリセットトランジスタＲＳＴｉを垂直リセット入力線ＶＲＤ０ｋに接続し、偶数行目の単位画素１１ｉ＋１の選択トランジスタＳＥＬｉ＋１を垂直信号線ＶＳＬ１ｋに接続し、同単位画素１１ｉ＋１のリセットトランジスタＲＳＴｉ＋１を垂直リセット入力線ＶＲＤ１ｋに接続した場合には、互いに隣接する２つの単位画素１１ｉ及び１１ｉ＋１を信号画素１１Ａと参照画素１１Ｂとして組み合わせることができる。
このような接続関係を備える場合、有効画素領域１０Ｖ内の各単位画素１１は、スイッチＳＷ０〜ＳＷ５を適宜切り替えることで、信号画素１１Ａと参照画素１１Ｂとのいずれとしても動作することができる。そこで、本実施形態では、スイッチＳＷ０〜ＳＷ５を順次切り替えることで、信号画素１１Ａと参照画素１１Ｂとの組合せを入れ替えながらアドレスを走査して、２次元配列する全ての単位画素１１から画素信号を順次読み出すように動作する。例えば、スイッチＳＷ０、ＳＷ２及びＳＷ４をオフ状態とし、スイッチＳＷ１、ＳＷ３及びＳＷ５をオン状態とした場合、奇数行（例えば、ｉ行目）を参照画素行とし、偶数行（例えば、ｉ＋１行目）を信号画素行とすることができる。同様に、スイッチＳＷ０、ＳＷ２及びＳＷ４をオン状態とし、スイッチＳＷ１、ＳＷ３及びＳＷ５をオフ状態とした場合、奇数行（例えば、ｉ行目）を信号画素行とし、偶数行（例えば、ｉ＋１行目）を参照画素行とすることができる。
ただし、これに限定されず、それぞれ単位画素１１における選択トランジスタＳＥＬが異なる垂直信号線ＶＳＬに接続され且つリセットトランジスタＲＳＴが異なる垂直リセット入力線ＶＲＤに接続されている２つの単位画素１１であれば、その組合せを種々変形することが可能である。
また、本実施形態に係るダミー差動対形成領域１０Ｄは、例えば、画素アレイ部１０において、有効画素領域１０Ｖと隣接する領域であって、垂直リセット入力線ＶＲＤ及び垂直信号線ＶＳＬの一方の端側又は両方の端側に配置されてもよい。その場合、有効画素領域１０Ｖにおける単位画素１１の各列に対して、一対のダミーセル１１Ｄが配置される。
図１０においては、ダミーセル１１Ｄ０は、例えば、単位画素１１ｉに対応するダミーセル１１Ｄであり、その選択トランジスタＳＥＬＤ０のドレインは垂直信号線ＶＳＬ０ｋに接続され、リセットトランジスタＲＳＴ０のドレインは垂直リセット入力線ＶＲＤ０ｋに接続されている。一方、ダミーセル１１Ｄ１は、例えば、単位画素１１ｉ＋１に対応するダミーセル１１Ｄであり、その選択トランジスタＳＥＬＤ１のドレインは垂直信号線ＶＳＬ１ｋに接続され、リセットトランジスタＲＳＴ１のドレインは垂直リセット入力線ＶＲＤ１ｋに接続されている。
この一対のダミーセル１１Ｄ０及び１１Ｄ１の選択トランジスタＳＥＬＤ０及びＳＥＬＤ１並びにリセットトランジスタＲＳＴＤ０及びＲＳＴＤ１は、有効画素領域１０Ｖにおける全ての単位画素１１が非選択の状態にオン状態とされることで、差動増幅回路（差動対）を構成する。この構成される差動増幅回路は、反転入力（増幅トランジスタＡＭＰＤ１のゲート）と出力（増幅トランジスタＡＭＰＤ１のドレイン）とが選択トランジスタＳＥＬＤ１、司直信号線ＶＳＬ１ｋ、スイッチＳＷ１及びリセットトランジスタＲＳＴＤ１を経由してショートしている。それにより、信号画素行を次の信号画素行に遷移させる際（例えば、ｉ行目からｉ＋１行目）に、全ての単位画素１１の選択トランジスタＳＥＬがオフ状態となって、差動型増幅読出し構成を構成する差動対の電流パスがなくなることを回避することができる。その結果、消費電流を維持することが可能となるため、垂直信号線ＶＳＬの静定期間が長くなることを抑制することが可能となる。
また、一対のダミーセル１１Ｄ０及び１１Ｄ１の選択トランジスタＳＥＬＤ０及びＳＥＬＤ１並びにリセットトランジスタＲＳＴＤ０及びＲＳＴＤ１は、フォトダイオードＰＤからフローティングディフュージョンＦＤへ電荷を転送する期間にもオン状態とされることで、同様に、反転入力（−入力）と出力とがショートした差動増幅回路（差動対）を構成する。それにより、各単位画素１１においてフォトダイオードＰＤからフローティングディフュージョンＦＤへ電荷を転送する際に、差動対の反転入力（−入力ともいう）であるフローティングディフュージョンＦＤが昇圧されて差動対の電流バランスが崩れることを回避でき、その結果、垂直信号線ＶＳＬの静定期間が長くなることを抑制することが可能となる。
なお、本実施形態において、ダミーセル１１Ｄ０及び１１Ｄ１のリセットトランジスタＲＳＴＤは必須の構成ではなく、省略されてもよい。その場合、増幅トランジスタＡＭＰＤのゲートが、垂直リセット入力線ＶＲＤに接続される。例えば、図１０に例示する構成では、ダミーセル１１Ｄ０における増幅トランジスタＡＭＰＤ０のゲートが垂直リセット入力線ＶＲＤ０ｋに接続され、ダミーセル１１Ｄ１における増幅トランジスタＡＭＰＤ１のゲートが垂直リセット入力線ＶＲＤ１ｋに接続される。
２．７ 差動型増幅読出し構成を形成する単位画素の組合せ例
次に、本実施形態に係る差動型増幅読出し構成を形成する単位画素１１の組合せについて説明する。図１１は、本実施形態に係る組合せ例を説明するための模式図である。なお、図１１では、上述において図１０を用いて説明したように、例えば、奇数行目の単位画素１１ｉの選択トランジスタＳＥＬｉが垂直信号線ＶＳＬ０ｋに接続され、偶数行目の単位画素１１ｉ＋１の選択トランジスタＳＥＬｉ＋１が垂直信号線ＶＳＬ１ｋに接続されているものとする。
列方向に配列する単位画素１１が交互に異なる垂直信号線ＶＳＬに接続されている場合、図１１に示すように、列方向に配列する単位画素１１において、互いに隣接する２つの単位画素１１が信号画素１１Ａ及び参照画素１１Ｂとして選択される。例えば、ｉ行目の読出しの際には、単位画素１１ｉが信号画素１１Ａとして選択され、単位画素１１ｉ−１が参照画素１１Ｂとして選択される。
次いで、ｉ＋１行目の読出しの際には、単位画素１１ｉ＋１が信号画素１１Ａとして選択され、単位画素１１ｉが参照画素１１Ｂとして選択される。以降、信号画素１１Ａとして選択される単位画素１１の行（以下、読出し行という）の切り替わりに追随して、参照画素１１Ｂとして選択される単位画素１１の行（以下、参照行という）が切り替えられる。図１１に示す例では、例えば、信号画素１１Ａに隣接する読出し済みの単位画素１１が参照画素１１Ｂとして選択され、読出し行の遷移に追従して参照行が遷移する。
ただし、参照行は、読出し行の直前に読出し行とされた行に限られず、次に読出し行として選択される行であってもよい。
２．８ 差動型増幅読出し構成の駆動例
次に、差動型増幅読出し構成の駆動例について説明する。なお、以下の説明では、明確化のため、図９に示す差動型増幅読出し構成に基づくものとする。図１２は、本実施形態に係る差動型増幅読出し構成の駆動例を示すタイミングチャートである。
図１２に示すように、本実施形態に係る差動型増幅読出しでは、まず、時刻ｔ１〜ｔ２の期間において、信号画素１１Ａに入力されるリセット信号ＲＳＴｓｉｇ１及び転送制御信号ＴＲＧｓｉｇ１がＨｉｇｈレベルに立ち上がると、信号画素１１ＡのフォトダイオードＰＤ１並びにフローティングディフュージョンＦＤ１に蓄積されている電荷がリセットトランジスタＲＳＴ１を介して排出される。これにより、これまでフォトダイオードＰＤ１に蓄積されていた電荷が掃き出され、時刻ｔ２からｔ５までの期間においては、新たに入射した光を光電変換することで得られた電荷がフォトダイオードＰＤ１に蓄積される。
次に、時刻ｔ３〜ｔ７の期間において、選択された信号画素１１Ａ及び参照画素１１Ｂの選択制御信号ＳＥＬｓｉｇ１及びＳＥＬｓｉｇ０がＬｏｗレベルからＨｉｇｈレベルに立ち上がると、信号画素１１Ａの増幅トランジスタＡＭＰ１及び参照画素１１Ｂの増幅トランジスタＡＭＰ０それぞれのソースからドレインに向けて、テール電流源部１４２から電流が供給される。これにより、信号画素１１ＡのフローティングディフュージョンＦＤ１の電位を入力電圧信号とする差動増幅回路（差動型増幅読出し構成）が動作し、その結果、増幅された電圧信号が垂直信号線ＶＳＬに出力される。この状態は、時刻ｔ７において選択制御信号ＳＥＬｓｉｇ１及びＳＥＬｓｉｇ０がＬｏｗレベルになるまで継続する。
なお、時刻ｔ１からｔ３の期間においては、参照画素１１Ｂの各駆動信号ＳＥＬｓｉｇ０、ＲＳＴｓｉｇ０及びＴＲＧｓｉｇ０は、信号画素１１Ａの信号読出しには寄与しない。
また、時刻ｔ３〜ｔ４の期間において、信号画素１１Ａに入力されるリセット信号ＲＳＴｓｉｇ１及び参照画素１１Ｂに入力されるリセット信号ＲＳＴｓｉｇ０がＨｉｇｈレベルに立ち上がると、信号画素１１Ａ及び参照画素１１ＢのフローティングディフュージョンＦＤ１及びＦＤ０に蓄積されていた電荷がそれぞれ排出され、これにより、出力信号レベルが初期化（リセット）される。
この時、差動増幅回路の出力Ｖｏｕｔは、信号画素１１Ａ側の垂直リセット入力線ＶＲＤ１及びリセットトランジスタＲＳＴ１を通して、差動増幅回路の入力の１つである信号画素１１ＡのフローティングディフュージョンＦＤ１に電気的に接続される。その結果、差動増幅回路は、出力Ｖｏｕｔが信号画素１１ＡのフローティングディフュージョンＦＤ１に負帰還されて仮想接地状態となるため、所定の電源Ｖｒｓｔに外部印加で固定されている参照画素１１ＢのフローティングディフュージョンＦＤ０と、信号画素１１ＡのフローティングディフュージョンＦＤ１と、出力Ｖｏｕｔとが同電位となる（ボルテージフォロワ回路の構成）。
次に、信号画素１１Ａに入力されるリセット信号ＲＳＴｓｉｇ１及び参照画素１１Ｂに入力されるリセット信号ＲＳＴｓｉｇ０がＨｉｇｈレベルからＬｏｗレベルに立ち下がると、信号画素１１Ａ及び参照画素１１ＢのフローティングディフュージョンＦＤ１及びＦＤ０が、それぞれの垂直リセット入力線ＶＲＤ１及びＶＲＤ０から電気的に切断され、浮遊状態になる。
この時、信号画素１１ＡのフローティングディフュージョンＦＤ１と、参照画素１１ＢのフローティングディフュージョンＦＤ０とがほぼ等価な構造であることから、リセットオフ時の電位変動（リセットフィードスルー）もほぼ同じとなり、それにより、信号画素１１ＡのフローティングディフュージョンＦＤ１の電位と、参照画素１１ＢのフローティングディフュージョンＦＤ０の電位とが、ほぼ同じ動きをする。そのため、差動増幅回路の出力は、リセットＯＮ時の電源Ｖｒｓｔの電圧レベルからほとんど変化しない。この状態が、差動型増幅読出しにおけるリセット（初期）状態となり、この出力レベルが、差動型増幅読出しにおけるリセット（初期）レベルとなる。これは、差動増幅回路は、両入力の同相信号成分は増幅しないためである。このリセット状態は、時刻ｔ５で信号電荷の転送が行われるまで続き、その間、リセットレベルとしての電圧が読み出される。
次に、時刻ｔ５〜ｔ６の期間において、信号画素１１Ａの転送制御信号ＴＲＧｓｉｇ１がパルス状にＨｉｇｈレベルに立ち上がると、信号画素１１ＡのフォトダイオードＰＤ１に蓄積された電荷が転送トランジスタＴＲＧ１を介してフローティングディフュージョンＦＤ１に転送される。この転送された電荷により、信号画素１１ＡのフローティングディフュージョンＦＤ１の電位が変調される。この変調された電位が信号画素１１Ａの増幅トランジスタＡＭＰ１のゲートに電圧信号として入力されると、信号画素１１Ａ側の垂直信号線ＶＳＬ１に蓄積電荷量に応じた電圧信号が出力される。
この信号読出し状態は、時刻ｔ７において選択制御信号ＳＥＬｓｉｇ１がＬｏｗレベルになるまで続き、その間、信号レベルとしての電圧が読み出される。
このようにして読み出されたリセットレベルと信号レベルとの差分をとることで、ノイズを除去するＣＤＳ処理が実行され、これにより、ノイズが除去された画素信号が読み出される。
２．９ 差動型増幅読出し時の駆動例（読出画素−参照画素の切替え）
つづいて、周辺回路内のスイッチＳＷ０〜ＳＷ５を含めた差動型増幅読出し時の駆動例について説明する。なお、以下の説明では、図１０に示す差動型増幅読出し構成に基づくものとする。ただし、図１０には、ｉ−１行目の構成が図示されていないが、ｉ行目及びｉ＋１行目の構成から容易に想到できるものであるため、ここでは図示されているものとして説明する。
図１３は、本実施形態に係る周辺回路内のスイッチを含めた差動型増幅読出し時の駆動例を示すタイミングチャートである。なお、図１３に示す駆動例では、タイミングｔ１１〜ｔ１６において、スイッチＳＷ０、ＳＷ２及びＳＷ４がオフ状態とされ、スイッチＳＷ１、ＳＷ３及びＳＷ５がオン状態とされて、ｉ−１行目の単位画素１１ｉ−１を参照画素１１Ｂとし、ｉ行目の単位画素１１ｉを信号画素１１Ａとし、また、タイミングｔ１６〜ｔ２１において、スイッチＳＷ０、ＳＷ２及びＳＷ４をオン状態とし、スイッチＳＷ１、ＳＷ３及びＳＷ５をオフ状態として、ｉ行目の単位画素１１ｉを参照画素１１Ｂとし、ｉ＋１行目の単位画素１１ｉ＋１を信号画素１１Ａとする。
図１３に示すように、ｉ行目の単位画素１１ｉを信号画素１１Ａとして信号レベルを読み出す期間（タイミングｔ１１〜ｔ１６）では、制御信号ＣＮＴＬ０がＬｏｗレベルとされてスイッチＳＷ０、ＳＷ２及びＳＷ４がオフ状態とされ、制御信号ＣＮＴＬ１がＨｉｇｈレベルとされてスイッチＳＷ１、ＳＷ３及びＳＷ５がオン状態とされる。
また、この期間（タイミングｔ１１〜ｔ１６）において、タイミングｔ１１〜ｔ１２の期間は、垂直駆動部１３が読出し対象の単位画素１１の画素アドレスを次の単位画素１１の画素アドレスに遷移させる期間である。したがって、タイミングｔ１１〜ｔ１２の期間は、有効画素領域１０Ｖにおける全ての単位画素１１が非選択状態となる。そこで本実施形態では、一対のダミーセル１１Ｄ０及び１１Ｄ１それぞれの選択トランジスタＳＥＬＤ０及びＳＥＬＤ１のゲートに印加される選択制御信号ＳＥＬＤｓｉｇをパルス状にＨｉｇｈレベルに立ち上げるとともに、ダミーセル１１Ｄ０及び１１Ｄ１それぞれのリセットトランジスタＲＳＴＤ０及びＲＳＴＤ１のゲートに印加されるリセット信号ＲＳＴＤｓｉｇ０及びＲＳＴＤｓｉｇ１をパルス状にＨｉｇｈレベルに立ち上げる。これにより、一対のダミーセル１１Ｄ０及び１１Ｄ１とカレントミラー回路１４１とテール電流源部１４２とで反転入力（−入力）と出力とがショートした差動増幅回路が形成されて差動対の電流パスが形成されるため、消費電流を維持することが可能となる。
次に、タイミングｔ１２〜ｔ１３の期間、参照画素１１Ｂとして選択された単位画素１１ｉ−１のリセットトランジスタＲＳＴｉ−１のゲートに印加されるリセット信号ＲＳＴｓｉｇｉ−１及び信号画素１１Ａとして選択された単位画素１１ｉのリセットトランジスタＲＳＴｉのゲートに印加されるリセット信号ＲＳＴｓｉｇｉをパルス状にＨｉｇｈレベルに立ち上げることで、負帰還構成の差動対を形成する単位画素１１ｉ−１及び１１ｉそれぞれのフローティングディフュージョンＦＤｉ−１及びＦＤｉがリセットされる。
その後、タイミングｔ１３でリセット信号ＲＳＴｓｉｇｉ−１及びＲＳＴｓｉｇｉがＬｏｗレベルに立ち下がると、タイミングｔ１３〜ｔ１４の期間中に、垂直信号線ＶＳＬ０ｋに出現した電圧レベルをリセットレベル（Ｐ相）としてカラム読出し回路部１４で読み出し、読み出されたリセットレベルをカラム信号処理部１５でＡＤ変換する。
次に、タイミングｔ１４〜ｔ１５の期間に、信号画素１１Ａである単位画素１１ｉの転送トランジスタＴＲＧｉのゲートに印加される転送制御信号ＴＲＧｓｉｇｉをパルス状にＨｉｇｈレベルに立ち上げることで、単位画素１１ｉのフォトダイオードＰＤｉに発生した電荷をフローティングディフュージョンＦＤｉへ転送する。
また、同じくタイミングｔ１４〜ｔ１５の期間に、単位画素１１ｉ−１及び１１ｉそれぞれの選択トランジスタＳＥＬｉ−１及びＳＥＬｉのゲートに印加する選択制御信号ＳＥＬｓｉｇｉ−１及びＳＥＬｓｉｇｉをパルス状にＬｏｗレベルに立ち下げるとともに、ダミーセル１１Ｄ０及び１１Ｄ１の選択トランジスタＳＥＬＤ０及びＳＥＬＤ１のゲートに印加される選択制御信号ＳＥＬＤｓｉｇと、リセットトランジスタＲＳＴＤ０及びＲＳＴＤ１のゲートに印加するリセット信号ＲＳＴＤｓｉｇ０及びＲＳＴＤｓｉｇ１とを、パルス状にＨｉｇｈレベルに立ち上げる。これにより、反転入力（−入力）と出力とがショートした差動増幅回路が形成されるため、差動対の反転入力である単位画素１１ｉのフローティングディフュージョンＦＤｉが昇圧されて差動対の電流バランスが崩れることを回避することができる。
その後、タイミングｔ１５で、ダミーセル１１Ｄ０及び１１Ｄ１の選択制御信号ＳＥＬＤｓｉｇとリセット信号ＲＳＴＤｓｉｇ０及びＲＳＴＤｓｉｇ１とが立ち下がり、単位画素１１ｉ−１及び１１ｉの選択制御信号ＳＥＬｓｉｇｉ−１及びＳＥＬｓｉｇｉが立ち上がると、タイミングｔ１５〜ｔ１６の期間中に、垂直信号線ＶＳＬ０ｋに出現した電圧レベルを信号レベル（Ｄ相：画素信号）としてカラム読出し回路部１４で読み出し、読み出された信号レベルをカラム信号処理部１５でＡＤ変換する。
そして、カラム信号処理部１５内又は信号処理部１７等の周辺回路で、信号レベル（Ｄ相）のデジタル値からリセットレベル（Ｐ相）のデジタル値を減算することで、フォトダイオードＰＤｉの受光光量に応じた信号成分のデジタル値を取得するＣＤＳ処理を実行する。
つづいて、ｉ＋１行目の単位画素１１ｉ＋１を信号画素１１Ａとして信号レベルを読み出す期間（タイミングｔ１６〜ｔ２１）では、制御信号ＣＮＴＬ０がＨｉｇｈレベルとされてスイッチＳＷ０、ＳＷ２及びＳＷ４がオン状態とされ、制御信号ＣＮＴＬ１がＬｏｗレベルとされてスイッチＳＷ１、ＳＷ３及びＳＷ５がオフ状態とされる。
また、この期間（タイミングｔ１６〜ｔ２１）では、ｉ行目の単位画素１１ｉを信号画素１１Ａとして信号レベルを読み出す期間（タイミングｔ１１〜ｔ１６）と同様に、有効画素領域１０Ｖにおける全ての単位画素１１が非選択状態となるタイミングｔ１６〜ｔ１７の期間において、ダミーセル１１Ｄ０及び１１Ｄ１の選択トランジスタＳＥＬＤ０及びＳＥＬＤ１並びにリセットトランジスタＲＳＴＤ０及びＲＳＴＤ１をオン状態とすることで、一対のダミーセル１１Ｄ０及び１１Ｄ１とカレントミラー回路１４１とテール電流源部１４２とからなる差動増幅回路を形成する。
そして、タイミングｔ１７〜ｔ１８の期間において、参照画素１１Ｂである単位画素１１ｉと信号画素１１Ａである単位画素１１ｉ＋１とのリセットトランジスタＲＳＴｉ及びＲＳＴｉ＋１をオン状態としてフローティングディフュージョンＦＤｉ及びＦＤｉ＋１をリセットし、タイミングｔ１８〜ｔ１９の期間において、垂直信号線ＶＳＬ１ｋに出現したリセットレベルを読み出してＡＤ変換する。
その後、タイミングｔ１９〜ｔ２０の期間において、転送トランジスタＴＲＧｉ＋１をオン状態としてフォトダイオードＰＤｉ＋１の電荷をフローティングディフュージョンＦＤｉ＋１へ転送するとともに、ダミーセル１１Ｄ０及び１１Ｄ１の選択トランジスタＳＥＬＤ０及びＳＥＬＤ１並びにリセットトランジスタＲＳＴＤ０及びＲＳＴＤ１をオン状態とすることで、反転入力（−入力）と出力とがショートした差動増幅回路が形成されるため、差動対の反転入力である単位画素１１ｉ＋１のフローティングディフュージョンＦＤｉ＋１が昇圧されて差動対の電流バランスが崩れることを回避する。
そして、タイミングｔ２０〜ｔ２１の期間において、垂直信号線ＶＳＬ１ｋに出現した信号レベルを読み出してＡＤ変換する。
その後、カラム信号処理部１５内又は信号処理部１７等の周辺回路で、信号レベル（Ｄ相）のデジタル値からリセットレベル（Ｐ相）のデジタル値を減算することで、フォトダイオードＰＤの受光光量に応じた信号成分のデジタル値を取得するＣＤＳ処理を実行する。
２．１０ 作用・効果
以上のように、本実施形態によれば、有効画素領域１０Ｖにおける全ての単位画素１１が非選択状態となる期間（図１３のタイミングｔ１１〜ｔ１２及びｔ１６〜ｔ１７の期間）中に、ダミーセル１１Ｄ０及び１１Ｄ１の増幅トランジスタＡＭＰＤ０及びＡＭＰＤ１とカレントミラー回路１４１とテール電流源部１４２とで反転入力（−入力）と出力とがショートした差動増幅回路が形成されて消費電流が維持されるため、電源電圧ＶＤＤやグランドの電圧降下量を維持することが可能となる。それにより、垂直信号線ＶＳＬ０ｋ及びＶＳＬ１ｋの静定時間が長くなることを抑制することが可能となる。
また、フォトダイオードＰＤからフローティングディフュージョンＦＤへ電荷を転送する転送期間（図１３のタイミングｔ１４〜ｔ１５及びｔ１９〜ｔ２０の期間）では、垂直信号線ＶＳＬと単位画素１１とが切り離されて、垂直信号線ＶＳＬの電圧レベルがリセットレベルに維持されるため、転送トランジスタＴＲＧとフローティングディフュージョンＦＤとの容量結合によるフィードスルーにより垂直信号線ＶＳＬに大振幅が発生することを回避でき、これにより、垂直信号線ＶＳＬの静定時間が長くなることを抑制することが可能となる。
３．第２の実施形態
次に、第２の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成及び動作については、それを引用することで、重複する説明を省略する。
上述した第１の実施形態では、差動型増幅読出し構成を形成する単位画素の組合せ例として、有効画素領域１０Ｖにおける２つの単位画素１１で差動対を形成し、信号画素１１Ａの切り替わりに参照画素１１Ｂが追従するように、差動対を形成する一対の単位画素１１を選択する場合（図１１参照）を例示した。これに対し、第２の実施形態では、参照画素１１Ｂを特定の行（以下、参照専用行という）の単位画素１１に固定した場合について、例を挙げて説明する。
３．１ 差動型増幅読出し構成を形成する単位画素の組合せ例
図１４は、本実施形態に係る組合せ例を説明するための模式図である。図１４に示すように、本組合せ例では、参照行が特定の行（参照専用行）に固定されている。この参照専用行は、例えば、行列状に配列する単位画素１１における端の行であってもよい。また、参照専用行は、画素アレイ部１０における有効画素領域１０Ｖ以外の行であってもよい。
参照専用行の参照画素１１Ｒは、垂直信号線ＶＳＬ０ｋに接続され、信号画素１１Ａとして選択され得る有効画素領域１０Ｖの単位画素１１は、全て垂直信号線ＶＳＬ１ｋに接続される。
参照画素１１Ｒは、参照画素１１Ｂと同様、通常の単位画素１１と同様の構成を有してもよい。この参照画素１１Ｒは、読出し期間中、常に選択された状態、すなわち、選択トランジスタＴＲＧが常時オンの状態とされる。
３．２ 差動型増幅読出し構成の周辺回路の例
つづいて、差動型増幅読出し構成の周辺回路を含めた構成について説明する。図１５は、本実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。なお、図１５における差動型増幅読出し構成は、図１４に例示した差動型増幅読出し構成と同様の構成であるが、図１５では、例として、図１４の参照画素１１Ｒを有効画素領域１０Ｖ外の参照画素領域１０Ｒにおける単位画素１１とし、信号画素１１Ａを有効画素領域１０Ｖ内の単位画素１１ｉとしている。
図１５に示す構成において、有効画素領域１１Ｖにおける単位画素１１ｉは、例えば、第１の実施形態において図１０を用いて説明した構成と同様であってよい。ただし、本実施形態では、有効画素領域１１Ｖにおける単位画素１１ｉの選択トランジスタＳＥＬｉのドレインは、全て垂直信号線ＶＳＬ１ｋに接続され、また、リセットトランジスタＲＳＴｉのドレインは、全て垂直リセット入力線ＶＲＤ１ｋに接続されている。
参照画素領域１０Ｒの参照画素１１Ｒは、例えば、有効画素領域１１Ｖにおける単位画素１１ｉと同様の構成を備える。ただし、参照画素１１Ｒにおける選択トランジスタＳＥＬＲのドレインは、垂直信号線ＶＳＬ０ｋに接続され、リセットトランジスタＲＳＴＲのドレインは、垂直リセット入力線ＶＲＤ０ｋに接続されている。
ダミー差動対形成領域１０Ｄにおける一対のダミーセル１１Ｄ２及び１１Ｄ３は、例えば、図１０に示す一対のダミーセル１１Ｄ０及び１１Ｄ１と同様の構成において、リセットトランジスタＲＳＴＤ０及びＲＳＴＤ１が省略されている。また、ダミーセル１１Ｄ２における増幅トランジスタＡＭＰＤ０のゲートは、垂直リセット入力線ＶＲＤ０ｋに接続され、ダミーセル１１Ｄ３における増幅トランジスタＡＭＰＤ１のゲートは、垂直リセット入力線ＶＲＤ１ｋに接続されている。
このように、参照画素１１Ｒを特定の参照専用行の単位画素１１に固定した構成では、一対のダミーセル１１Ｄ２及び１１Ｄ３におけるリセットトランジスタＲＳＴＤ０及びＲＳＴＤ１を省略することができる。また、信号画素１１Ａと参照画素１１Ｒとを切り替える必要がないため、例えば、図１０において例示したスイッチＳＷ０〜ＳＷ５を省略することもできる。
３．３ 差動型増幅読出し時の駆動例（読出画素−参照画素の切替え）
つづいて、差動型増幅読出し時の駆動例について説明する。なお、以下の説明では、図１５に示す差動型増幅読出し構成に基づくものとする。
図１６は、本実施形態に係る差動型増幅読出し時の駆動例を示すタイミングチャートである。なお、図１６に示す駆動例では、タイミングｔ３１〜ｔ３６において、ｉ行目の単位画素１１ｉを信号画素１１Ａとし、また、タイミングｔ３６〜ｔ４１において、ｉ＋１行目の単位画素１１ｉ＋１を信号画素１１Ａとする。
図１６に示すように、ｉ行目の単位画素１１ｉを信号画素１１Ａとして信号レベルを読み出す期間（タイミングｔ３１〜ｔ３６）において、タイミングｔ３１〜ｔ３２の期間は、垂直駆動部１３が読出し対象の単位画素１１の画素アドレスを次の単位画素１１の画素アドレスに遷移させる期間である。したがって、タイミングｔ３１〜ｔ３２の期間は、有効画素領域１０Ｖにおける全ての単位画素１１が非選択状態となる。そこで本実施形態では、一対のダミーセル１１Ｄ２及び１１Ｄ３それぞれの選択トランジスタＳＥＬＤ０及びＳＥＬＤ１のゲートに印加される選択制御信号ＳＥＬＤｓｉｇをパルス状にＨｉｇｈレベルに立ち上げる。これにより、一対のダミーセル１１Ｄ０及び１１Ｄ１とカレントミラー回路１４１とテール電流源部１４２とで反転入力（−入力）と出力とがショートした差動増幅回路が形成されて差動対の電流パスが形成されるため、流出先を失った電流が垂直信号線ＶＳＬに溜まることを回避できる。
次に、タイミングｔ３２〜ｔ３３の期間、参照画素１１ＲのリセットトランジスタＲＳＴＲのゲートに印加されるリセット信号ＲＳＴｓｉｇＲ及び信号画素１１Ａとして選択された単位画素１１ｉのリセットトランジスタＲＳＴｉのゲートに印加されるリセット信号ＲＳＴｓｉｇｉをパルス状にＨｉｇｈレベルに立ち上げることで、負帰還構成の差動対を形成する参照画素１１Ｒ及び単位画素１１ｉそれぞれのフローティングディフュージョンＦＤＲ及びＦＤｉがリセットされる。
その後、タイミングｔ３３でリセット信号ＲＳＴｓｉｇＲ及びＲＳＴｓｉｇｉがＬｏｗレベルに立ち下がると、タイミングｔ３３〜ｔ３４の期間中に、垂直信号線ＶＳＬ０ｋに出現した電圧レベルをリセットレベル（Ｐ相）としてカラム読出し回路部１４で読み出し、読み出されたリセットレベルをカラム信号処理部１５でＡＤ変換する。
次に、タイミングｔ３４〜ｔ３５の期間に、信号画素１１Ａである単位画素１１ｉの転送トランジスタＴＲＧｉのゲートに印加される転送制御信号ＴＲＧｓｉｇｉをパルス状にＨｉｇｈレベルに立ち上げることで、単位画素１１ｉのフォトダイオードＰＤｉに発生した電荷をフローティングディフュージョンＦＤｉへ転送する。
また、同じくタイミングｔ３４〜ｔ３５の期間に、参照画素１１Ｒ及び単位画素１１ｉそれぞれの選択トランジスタＳＥＬＲ及びＳＥＬｉのゲートに印加する選択制御信号ＳＥＬｓｉｇＲ及びＳＥＬｓｉｇｉをパルス状にＬｏｗレベルに立ち下げるとともに、ダミーセル１１Ｄ２及び１１Ｄ３の選択トランジスタＳＥＬＤ０及びＳＥＬＤ１のゲートに印加される選択制御信号ＳＥＬＤｓｉｇをパルス状にＨｉｇｈレベルに立ち上げる。これにより、反転入力（−入力）と出力とがショートした差動増幅回路が形成されるため、差動対の反転入力である単位画素１１ｉのフローティングディフュージョンＦＤｉが昇圧されて差動対の電流バランスが崩れることを回避することができる。
その後、タイミングｔ３５で、ダミーセル１１Ｄ２及び１１Ｄ３の選択制御信号ＳＥＬＤｓｉｇが立ち下がり、参照画素１１Ｒ及び単位画素１１ｉの選択制御信号ＳＥＬｓｉｇＲ及びＳＥＬｓｉｇｉが立ち上がると、タイミングｔ３５〜ｔ３６の期間中に、垂直信号線ＶＳＬ０ｋに出現した電圧レベルを信号レベル（Ｄ相：画素信号）としてカラム読出し回路部１４で読み出し、読み出された信号レベルをカラム信号処理部１５でＡＤ変換する。
そして、カラム信号処理部１５内又は信号処理部１７等の周辺回路で、信号レベル（Ｄ相）のデジタル値からリセットレベル（Ｐ相）のデジタル値を減算することで、フォトダイオードＰＤｉの受光光量に応じた信号成分のデジタル値を取得するＣＤＳ処理を実行する。
つづいて、ｉ＋１行目の単位画素１１ｉ＋１を信号画素１１Ａとして信号レベルを読み出す期間（タイミングｔ３６〜ｔ４１）では、ｉ行目の単位画素１１ｉを信号画素１１Ａとして信号レベルを読み出す期間（タイミングｔ１１〜ｔ１６）と同様に、有効画素領域１０Ｖにおける全ての単位画素１１が非選択状態となるタイミングｔ３６〜ｔ３７の期間において、ダミーセル１１Ｄ２及び１１Ｄ３の選択トランジスタＳＥＬＤ０及びＳＥＬＤ１をオン状態とすることで、一対のダミーセル１１Ｄ２及び１１Ｄ３とカレントミラー回路１４１とテール電流源部１４２とからなる差動増幅回路を形成する。
そして、タイミングｔ３７〜ｔ３８の期間において、参照画素１１Ｒと信号画素１１Ａである単位画素１１ｉ＋１とのリセットトランジスタＲＳＴＲ及びＲＳＴｉ＋１をオン状態としてフローティングディフュージョンＦＤＲ及びＦＤｉ＋１をリセットし、タイミングｔ３８〜ｔ３９の期間において、垂直信号線ＶＳＬ１ｋに出現したリセットレベルを読み出してＡＤ変換する。
その後、タイミングｔ３９〜ｔ４０の期間において、転送トランジスタＴＲＧｉ＋１をオン状態としてフォトダイオードＰＤｉ＋１の電荷をフローティングディフュージョンＦＤｉ＋１へ転送するとともに、ダミーセル１１Ｄ２及び１１Ｄ３の選択トランジスタＳＥＬＤ０及びＳＥＬＤ１をオン状態とすることで、反転入力（−入力）と出力とがショートした差動増幅回路が形成されるため、差動対の反転入力である単位画素１１ｉ＋１のフローティングディフュージョンＦＤｉ＋１が昇圧されて差動対の電流バランスが崩れることを回避する。
そして、タイミングｔ４０〜ｔ４１の期間において、垂直信号線ＶＳＬ１ｋに出現した信号レベルを読み出してＡＤ変換する。
その後、カラム信号処理部１５内又は信号処理部１７等の周辺回路で、信号レベル（Ｄ相）のデジタル値からリセットレベル（Ｐ相）のデジタル値を減算することで、フォトダイオードＰＤの受光光量に応じた信号成分のデジタル値を取得するＣＤＳ処理を実行する。
３．４ 作用・効果
以上のように、本実施形態によれば、第１の実施形態と同様に、有効画素領域１０Ｖにおける全ての単位画素１１が非選択状態となる期間（図１６のタイミングｔ３１〜ｔ３２及びｔ３６〜ｔ３７の期間）中に、ダミーセル１１Ｄ２及び１１Ｄ３の増幅トランジスタＡＭＰＤ０及びＡＭＰＤ１とカレントミラー回路１４１とテール電流源部１４２とで反転入力（−入力）と出力とがショートした差動増幅回路が形成されて消費電流が維持されるため、電源電圧ＶＤＤやグランドの電圧降下量を維持することが可能となる。それにより、垂直信号線ＶＳＬ０ｋ及びＶＳＬ１ｋの静定時間が長くなることを抑制することが可能となる。
また、フォトダイオードＰＤからフローティングディフュージョンＦＤへ電荷を転送する転送期間（図１６のタイミングｔ３４〜ｔ３５及びｔ３９〜ｔ４０の期間）では、垂直信号線ＶＳＬと単位画素１１とが切り離されて、垂直信号線ＶＳＬの電圧レベルがリセットレベルに維持されるため、転送トランジスタＴＲＧとフローティングディフュージョンＦＤとの容量結合によるフィードスルーにより垂直信号線ＶＳＬに大振幅が発生することを回避でき、これにより、垂直信号線ＶＳＬの静定時間が長くなることを抑制することが可能となる。
なお、その他の構成、動作（駆動を含む）及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
３．５ 変形例
つづいて、第２の実施形態の変形例について説明する。図１７は、本実施形態の変形例に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。
図１７に示すように、第２の実施形態において図１５を用いて説明した一対のダミーセル１１Ｄ２及び１１Ｄ３のうち、信号画素１１Ａに対応するダミーセル１１Ｄ３は、増幅トランジスタＡＭＰＤ１のゲートが増幅トランジスタＡＭＰＤ１のドレインに接続されたダミーセル１１Ｄ４に置き換えられてもよい。言い換えれば、一対のダミーセル１１Ｄ２及び１１Ｄ４が形成するダミー差動対は、反転入力（−入力）と出力とがショートされた構成であってもよい。
このような構成によっても、上述した第２の実施形態と同様の効果を奏することが可能となる。なお、その他の構成、動作（駆動を含む）及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
４．第３の実施形態
次に、第３の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成及び動作については、それを引用することで、重複する説明を省略する。
上述した実施形態では、ダミー差動対形成領域１０Ｄにダミー差動対を形成する一対のダミーセル１１Ｄ０及び１１Ｄ１又は１１Ｄ２及び１１Ｄ３／１１Ｄ４を設けた場合を例示した。ただし、ダミー差動対の構成は、一対のダミーセル１１Ｄ０及び１１Ｄ１又は１１Ｄ２及び１１Ｄ３／１１Ｄ４の増幅トランジスタＡＭＰＤ０及びＡＭＰＤ１を用いた構成に限定されない。例えば、第２の実施形態のように参照画素１１Ｒを参照専用行の単位画素１１に固定した場合には、ダミー差動対を形成する２つのダミーセル１１Ｄ２及び１１Ｄ３のうちの参照画素１１Ｒに対応するダミーセル１１Ｄ２の代わりに、参照画素１１Ｒを用いてダミー差動対を形成することも可能である。
４．１ 差動型増幅読出し構成の周辺回路の例
図１８は、本実施形態に係る本実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。なお、図１８における差動型増幅読出し構成は、第２の実施形態において図１４に例示した差動型増幅読出し構成と同様の構成であるが、図１８では、例として、図１４の参照画素１１Ｒを有効画素領域１０Ｖ外の参照画素領域１０Ｒにおける単位画素１１とし、信号画素１１Ａを有効画素領域１０Ｖ内の単位画素１１ｉとしている。
図１８に示すように、本実施形態に係る差動型増幅読出し構成及びその周辺回路は、第２の実施形態において図１５に例示した差動型増幅読出し構成及びその周辺回路と同様の構成において、ダミー差動対形成領域１０Ｄにおける参照画素に対応するダミーセル１１Ｄ０が省略された構成を有する。
このような構成において、ダミー差動対は、ダミーセル１１Ｄ３の増幅トランジスタＡＭＰＤ１と、参照画素１１Ｒの増幅トランジスタＡＭＰＲとで構成される。
４．２ 差動型増幅読出し時の駆動例（読出画素−参照画素の切替え）
つづいて、差動型増幅読出し時の駆動例について説明する。なお、以下の説明では、図１８に示す差動型増幅読出し構成に基づくものとする。
図１９は、本実施形態に係る差動型増幅読出し時の駆動例を示すタイミングチャートである。なお、図１９に示す駆動例では、タイミングｔ５１〜ｔ５６において、ｉ行目の単位画素１１ｉを信号画素１１Ａとし、また、タイミングｔ５６〜ｔ６１において、ｉ＋１行目の単位画素１１ｉ＋１を信号画素１１Ａとする。
図１９に示すように、本実施形態に係る差動型増幅読出し時の駆動では、第２の実施形態において図１６を用いて説明した駆動例と同様の駆動において、参照画素１１Ｒにおける選択トランジスタＳＥＬＲのゲートに入力する選択制御信号ＳＥＬｓｉｇＲが常にＨｉｇｈレベルに保たれている。これにより、参照画素１１Ｒが常に選択された状態となる。
４．３ 作用・効果
以上のように、本実施形態によれば、参照画素１１Ｒを常に選択された状態としておくことで、有効画素領域１０Ｖにおける全ての単位画素１１が非選択状態となる期間（図１９のタイミングｔ５１〜ｔ５２及びｔ５６〜ｔ５７の期間）中に、ダミーセル１１Ｄ３の増幅トランジスタＡＭＰＤ１と参照画素１１Ｒの増幅トランジスタＡＭＰＲとカレントミラー回路１４１とテール電流源部１４２とで反転入力（−入力）と出力とがショートした差動増幅回路が形成されて消費電流が維持されるため、電源電圧ＶＤＤやグランドの電圧降下量を維持することが可能となる。それにより、垂直信号線ＶＳＬ０ｋ及びＶＳＬ１ｋの静定時間が長くなることを抑制することが可能となる。
また、フォトダイオードＰＤからフローティングディフュージョンＦＤへ電荷を転送する転送期間（図１９のタイミングｔ５４〜ｔ５５及びｔ５９〜ｔ６０の期間）では、垂直信号線ＶＳＬと単位画素１１とが切り離されて、垂直信号線ＶＳＬの電圧レベルがリセットレベルに維持されるため、転送トランジスタＴＲＧとフローティングディフュージョンＦＤとの容量結合によるフィードスルーにより垂直信号線ＶＳＬに大振幅が発生することを回避でき、これにより、垂直信号線ＶＳＬの静定時間が長くなることを抑制することが可能となる。
なお、その他の構成、動作（駆動を含む）及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
４．４ 変形例
つづいて、第３の実施形態の変形例について説明する。図２０は、本実施形態の変形例に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。
図２０に示すように、第３の実施形態において図１８を用いて説明した信号画素１１Ａに対応するダミーセル１１Ｄ３は、図１７を用いて説明した第２の実施形態の変形例のように、増幅トランジスタＡＭＰＤ１のゲートが増幅トランジスタＡＭＰＤ１のドレインに接続されたダミーセル１１Ｄ４に置き換えられてもよい。言い換えれば、ダミーセル１１Ｄ４と参照画素１１Ｒとが形成するダミー差動対は、反転入力（−入力）と出力とがショートされた構成であってもよい。
このような構成によっても、上述した第３の実施形態と同様の効果を奏することが可能となる。なお、その他の構成、動作（駆動を含む）及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
５．第４の実施形態
次に、第４の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成及び動作については、それを引用することで、重複する説明を省略する。
５．１ 差動型増幅読出し構成の周辺回路の例
図２１は、本実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。図２１に示すように、本実施形態では、例えば、図１０に例示した構成と同様の構成において、有効画素領域１１Ｖにおける各単位画素１１が、複数（図２１では２つ）のフォトダイオードＰＤで１つのフローティングディフュージョンＦＤを共有する構成を備える。また、各フォトダイオードＰＤとフローティングディフュージョンＦＤとの間には、それぞれ個別の転送トランジスタＴＲＧが設けられている。
例えば、図２１における単位画素１１ｉでは、フォトダイオードＰＤｍが転送トランジスタＴＲＧｍを介してフローティングディフュージョンＦＤｉに接続されるとともに、フォトダイオードＰＤｍ＋１が転送トランジスタＴＲＧｍ＋１を介してフローティングディフュージョンＦＤｉに接続されている。同様に、単位画素１１ｉ＋１では、フォトダイオードＰＤｍ＋２が転送トランジスタＴＲＧｍ＋２を介してフローティングディフュージョンＦＤｉ＋１に接続されるとともに、フォトダイオードＰＤｍ＋３が転送トランジスタＴＲＧｍ＋３を介してフローティングディフュージョンＦＤｉ＋１に接続されている。
このように、有効画素領域１０Ｖにおける各単位画素１１が複数のフォトダイオードＰＤで１つのフローティングディフュージョンＦＤを共有する構成を備える場合でも、ダミー差動対形成領域１０Ｄにおけるダミーセル１１Ｄ０及び１１Ｄ１は、図１０に例示した構成と同様であってよい。
なお、本実施形態では、第１の実施形態において図１０を用いて説明した差動型増幅読出し構成及びその周辺回路の構成をベースとした場合を例示したが、これに限定されず、第２の実施形態において図１５を用いて説明した構成又はその変形例（図１７参照）や、第３の実施形態において図１８を用いて説明した構成又はその変形例（図２０参照）などをベースとすることも可能である。
その他の構成、動作（駆動を含む）及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
６．第５の実施形態
次に、第５の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成及び動作については、それを引用することで、重複する説明を省略する。
上述した実施形態では、画素アレイ部１０にダミー差動対形成領域１０Ｄを配置した場合を例示した。ただし、ダミー差動対形成領域１０Ｄの配置場所は画素アレイ部１０内に限定されず、例えば、カラム読出し回路部１４などの周辺回路内にダミー差動対形成領域１０Ｄを配置するなど、種々変形することが可能である。
６．１ ＣＭＯＳイメージセンサのシステム構成例
図２２は、本実施形態に係る電子機器に搭載される固体撮像装置としてのＣＭＯＳイメージセンサの概略構成例を示すシステム構成図である。図２２に示すように、本実施形態に係るＣＭＯＳイメージセンサ２では、例えば、第１の実施形態において図６を用いて説明したＣＭＯＳイメージセンサ１と同様の構成において、ダミー差動対形成領域１０Ｄがカラム読出し回路部１４内に配置されている。
６．２ 差動型増幅読出し構成の周辺回路の例
図２３は、本実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。図２３に示すように、本実施形態では、例えば、図１０に例示した構成と同様の構成において、カラム読出し回路部１４内に配置されたダミー差動対形成領域１０Ｄのダミーセル１１Ｄ０及び１１Ｄ１に対し、システム制御部１２が、選択制御信号ＳＥＬＤｓｉｇ及びリセット信号ＲＳＴＤｓｉｇ０及びＲＳＴＤｓｉｇ１を供給するように構成されている。
このように、ダミー差動対形成領域１０Ｄの配置場所は、有効画素領域１０Ｖと同じ画素アレイ部１０内に限られず、種々変形することが可能である。なお、本実施形態では、第１の実施形態をベースとした場合を例示したが、これに限定されず、第２の実施形態又はその変形例や、第３の実施形態又はその変形例などをベースとすることも可能である。
７．付記
７．１ 単位画素の断面構造例
次に、上述した実施形態に係る単位画素１１の断面構造について、幾つか例を挙げて説明する。
７．１．１ 第１例
第１例では、表面照射型の単位画素１１の断面構造について、例を挙げて説明する。なお、本説明において、表面照射型とは、半導体基板における素子形成面を表面とし、この表面側からフォトダイオードＰＤへ光が入射する構造であるとする。
図２４Ａは、第１例に係る単位画素の断面構造例を示す断面図である。なお、図２４Ａ中、上側を表面（上面ともいう）とする。また、図２４Ａには、表面と垂直な面の断面が示されている。
図２４Ａに示すように、表面照射型の単位画素１１は、半導体基板１２０と、半導体基板１２０の上面上に設けられた配線層１１０とを備える。半導体基板１２０の上面付近には、行列状に２次元配置されたフォトダイオードＰＤが形成されている。
配線層１１０は、半導体基板１２０における各フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲＧや、転送トランジスタＴＲＧと他の画素トランジスタ（リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ等）とを接続する配線１１１等が、シリコン酸化膜などの絶縁膜１１２により覆われた構造を有する。なお、転送トランジスタＴＲＧ及び配線１１１は、フォトダイオードＰＤの上方から外れた位置に配置されており、これにより、フォトダイオードＰＤの上方に、フォトダイオードＰＤへ光が入射するための受光部開口エリアＡＰが設けられている。
配線層１１０の平坦化された上面上には、特定の波長の光を選択的に透過させるカラーフィルタ１０２と、入射する光をフォトダイオードＰＤに集光するオンチップレンズ１０１とが、単位画素１１ごとに設けられている。
また、図示は省略するが、半導体基板１２０におけるフォトダイオードＰＤの形成領域以外の領域、及び／又は、この領域に対応する配線層１１０には、転送トランジスタＴＲＧ以外の画素トランジスタ（リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ等）や、カラム読出し回路部１４やカラム信号処理部１５やその他の周辺回路等が設けられてもよい。
この表面照射型は、例えば、設計が容易で製造コストが安いという点においてメリットがある。
７．１．２ 第２例
第２例では、裏面照射型の単位画素１１の断面構造について、例を挙げて説明する。なお、本説明において、裏面照射型とは、半導体基板における素子形成面と反対側を裏面とし、この裏面側からフォトダイオードＰＤへ光が入射する構造であるとする。
図２４Ｂは、第２例に係る単位画素の断面構造例を示す断面図である。なお、図２４Ｂ中、上側を裏面とする。また、図２４Ｂには、裏面と垂直な面の断面が示されている。
図２４Ｂに示すように、裏面照射型の単位画素１１は、半導体基板２２０と、半導体基板２２０の表面側に設けられた配線層１１０と、配線層１１０の上面に設けられた支持基板１３０とを備える。
半導体基板２２０の表面付近には、図２４Ａに示す半導体基板１２０と同様に、行列状に２次元配置されたフォトダイオードＰＤが形成されている。ただし、半導体基板２２０は、裏面側からＣＭＰ（Chemical Mechanical Polishing）等で削られることで、フォトダイオードＰＤが裏面付近にも位置するように薄厚化されている。
配線層１１０は、図２４Ａに示す配線層１１０と同様に、転送トランジスタＴＲＧや配線１１１等が絶縁膜１１２により覆われた構造を有する。ただし、裏面照射型の場合、フォトダイオードＰＤへ光が入射するための受光開口ＡＰを配線層１１０に設ける必要がない。
半導体基板２２０の平坦化された裏面上には、特定の波長の光を選択的に透過させるカラーフィルタ１０２と、入射する光をフォトダイオードＰＤに集光するオンチップレンズ１０１とが、単位画素１１ごとに設けられている。
配線層１１０の平坦化された上面には、支持基板１３０が接合されている。支持基板１３０は、例えば、シリコン基板などの半導体基板であってよい。この支持基板１３０には、例えば、転送トランジスタＴＲＧ以外の画素トランジスタ（リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ等）や、カラム読出し回路部１４やカラム信号処理部１５やその他の周辺回路等が形成されてもよい。
このように、単位画素１１を裏面照射型の画素構造とすることで、フォトダイオードＰＤへ光が入射する開口を表面照射型よりも大きくすることができ、これにより、感度やフルウェルキャパシティ等の画素特性を向上することが可能となる。
７．２ ＣＭＯＳイメージセンサの構造例
次に、上述した実施形態に係るＣＭＯＳイメージセンサの構造について、幾つか例を挙げて説明する。
７．２．１ 第１例
図２５Ａは、第１例に係るＣＭＯＳイメージセンサの概略構造例を示す模式図である。図２５Ａに示すように、第１例に係るＣＭＯＳイメージセンサ１Ａは、半導体基板２００と、支持基板２１０とが接合された積層構造を有する。
半導体基板２００には、画素アレイ部１０と、カラム読出し回路部１４と、カラム信号処理部１５と、その他の周辺回路２０１（システム制御部１２、垂直駆動部１３、水平駆動部１６、信号処理部１７、画素駆動線ＬＤ、垂直画素配線ＬＶ等）が設けられている。なお、画素アレイ部１０における各単位画素１１は、例えば、図２４Ａに示す表面照射型であってもよいし、図２４Ｂに示す裏面照射型であってもよい。
支持基板２１０は、ＣＭＯＳイメージセンサ１Ａの強度を高めるための部材であり、例えば、シリコン基板などの半導体基板や、セラミック基板などの絶縁基板等、種々の基板であってよい。また、画素アレイ部１０における各単位画素１１を表面照射型とした場合には、支持基板２１０が省略されてもよい。
７．２．２ 第２例
図２５Ｂは、第２例に係るＣＭＯＳイメージセンサの概略構造例を示す模式図である。図２５Ｂに示すように、第２例に係るＣＭＯＳイメージセンサ１Ｂは、第１半導体基板３００と、第２半導体基板３１０とが、例えば、プラズマ接合やＣｕ−Ｃｕボンディング等で接合された積層構造を有する。
第１半導体基板３００には、例えば、画素アレイ部１０が設けられている。一方、第２半導体基板３１０には、カラム読出し回路部１４と、カラム信号処理部１５と、その他の周辺回路２０１が設けられている。なお、画素アレイ部１０における各単位画素１１は、例えば、図２４Ａに示す表面照射型であってもよいし、図２４Ｂに示す裏面照射型であってもよい。
このように、画素アレイ部１０以外の構成を画素アレイ部１０が設けられた第１半導体基板３００とは異なる第２半導体基板３１０に設けた積層構成とすることで、ＣＭＯＳイメージセンサ１Ｂを小型化することが可能となる。また、画素アレイ部１０と他の回路構成とを別々の製造プロセスで形成することが可能となるため、製造コストの低減や高性能化などを容易に実現することが可能となる。
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
第１の垂直信号線及び第２の垂直信号線と、
前記第１及び第２の垂直信号線に接続されたカレントミラー回路と、
前記第１の垂直信号線に接続された第１の単位画素と、
前記第２の垂直信号線に接続された第２の単位画素と、
前記第１の垂直信号線に接続された第１の単位セルと、
前記第２の垂直信号線に接続された第２の単位セルと、
前記第１及び第２の単位画素及び前記第１及び第２の単位セルに接続された電流供給線と、
前記電流供給線に接続された定電流回路と、
を備え、
前記第１の単位画素の第１増幅トランジスタと、前記第２の単位画素の第２増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第１の差動増幅回路を構成し、
前記第１の単位セルの第３増幅トランジスタと、前記第２の単位セルの第４増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第２の差動増幅回路を構成する
固体撮像装置。
（２）
前記第１及び第２の単位セルそれぞれは、入射した光を光電変換する光電変換素子を備えない前記（１）に記載の固体撮像装置。
（３）
前記第２の差動増幅回路は、反転入力を構成する前記第４増幅トランジスタのゲートと、出力を構成する前記第４増幅トランジスタのドレインとがショートしている前記（１）又は（２）に記載の固体撮像装置。
（４）
複数の前記第１の単位画素と、複数の前記第２の単位画素とを備え、
前記複数の第１及び第２の単位画素は、行列状に２次元配列し、
前記第１及び第２の単位画素は、列方向において交互に配列し、
前記第２の差動増幅回路は、読出し対象の単位画素をある第１の単位画素から該第１の単位画素に隣接する第２の単位画素に切り替える際又はある第２の単位画素から該第２の単位画素に隣接する第１の単位画素に切り替える際に、前記第１の単位セルの選択トランジスタと、前記第２の単位セルの選択トランジスタとをオン状態とすることで構成される
前記（１）〜（３）の何れか１項に記載の固体撮像装置。
（５）
複数の前記第１の単位画素と、複数の前記第２の単位画素とを備え、
前記複数の第１及び第２の単位画素は、行列状に２次元配列し、
前記第１の単位画素は、前記複数の第１及び第２の単位画素の配列における所定の参照専用行に位置し、
読出し対象の単位画素をある第２の単位画素から該第２の単位画素に隣接する他の第２の単位画素に切り替える際に、前記第１の単位セルの選択トランジスタと、前記第２の単位セルの選択トランジスタとをオン状態とすることで構成される
前記（１）〜（３）の何れか１項に記載の固体撮像装置。
（６）
前記第１及び第２の単位画素それぞれは、
入射した光を光電変換する光電変換素子と、
前記光電変換素子に発生した電荷を転送する転送トランジスタと、
前記転送トランジスタが転送した電荷を蓄積する電荷蓄積部と、
を備え、
前記第２の差動増幅回路は、前記光電変換素子に発生した電荷を前記転送トランジスタを介して前記電荷蓄積部へ転送する際に、前記第１の単位セルの選択トランジスタと、前記第２の単位セルの選択トランジスタとをオン状態とすることで構成される
前記（１）〜（５）の何れか１項に記載の固体撮像装置。
（７）
前記第１の単位画素は、
入射した光を光電変換する第１光電変換素子と、
前記第１光電変換素子に発生した電荷を転送する第１転送トランジスタと、
前記第１転送トランジスタが転送した電荷を蓄積する第１電荷蓄積部と、
ソースが前記第１電荷蓄積部に接続され、前記第１電荷蓄積部に蓄積している電荷を放出する第１リセットトランジスタと、
ドレインが前記第１の垂直信号線に接続され、ソースが前記電流供給線に接続され、前記第１電荷蓄積部に蓄積された電荷に応じた電圧を前記第１の垂直信号線に出現させる前記第１増幅トランジスタと、
前記第１増幅トランジスタの前記ドレインと前記第１の垂直信号線との接続を切り替える第１選択トランジスタと、
を備え、
前記第２の単位画素は、
入射した光を光電変換する第２光電変換素子と、
前記第２光電変換素子に発生した電荷を転送する第２転送トランジスタと、
前記第２転送トランジスタが転送した電荷を蓄積する第２電荷蓄積部と、
ソースが前記第２電荷蓄積部に接続され、前記第２電荷蓄積部に蓄積している電荷を放出する第２リセットトランジスタと、
ドレインが前記第２の垂直信号線に接続され、ソースが前記電流供給線に接続され、前記第２電荷蓄積部に蓄積された電荷に応じた電圧を前記第２の垂直信号線に出現させる前記第２増幅トランジスタと、
前記第２増幅トランジスタと前記第２の垂直信号線との接続を切り替える第２選択トランジスタと、
を備える
前記（１）〜（４）の何れか１項に記載の固体撮像装置。
（８）
前記第１リセットトランジスタのドレインに接続された第１のリセット入力線と、
前記第２リセットトランジスタのドレインに接続された第２のリセット入力線と、
前記第１の垂直信号線と前記第１のリセット入力線との接続を切り替える第１スイッチと、
前記第２の垂直信号線と前記第２のリセット入力線との接続を切り替える第２スイッチと、
をさらに備える前記（７）に記載の固体撮像装置。
（９）
前記第１の単位セルは、
ソースが前記電流供給線に接続された前記第３増幅トランジスタと、
ソースが前記第３増幅トランジスタのドレインに接続され、ドレインが前記第１の垂直信号線に接続された第３選択トランジスタと、
を備え、
前記第２の単位セルは、
ソースが前記電流供給線に接続された前記第４増幅トランジスタと、
ソースが前記第４増幅トランジスタのドレインに接続され、ドレインが前記第２の垂直信号線に接続された第４選択トランジスタと、
を備える
前記（１）〜（４）の何れか１項に記載の固体撮像装置。
（１０）
前記第１の単位セルは、ソースが前記第３増幅トランジスタのゲートに接続された第３リセットトランジスタをさらに備え、
前記第２の単位セルは、ソースが前記第４増幅トランジスタのゲートに接続された第４リセットトランジスタをさらに備える
前記（９）に記載の固体撮像装置。
（１１）
前記第３リセットトランジスタのドレインに接続された第１のリセット入力線と、
前記第４リセットトランジスタのドレインに接続された第２のリセット入力線と、
前記第１の垂直信号線と前記第１のリセット入力線との接続を切り替える第１スイッチと、
前記第２の垂直信号線と前記第２のリセット入力線との接続を切り替える第２スイッチと、
をさらに備える前記（１０）に記載の固体撮像装置。
（１２）
前記第３増幅トランジスタのゲートに接続された第１のリセット入力線と、
前記第４増幅トランジスタのゲートに接続された第２のリセット入力線と、
をさらに備える前記（９）に記載の固体撮像装置。
（１３）
前記第３増幅トランジスタのゲートに接続された第１のリセット入力線と、
をさらに備え、
前記第４増幅トランジスタのゲートは、該第４増幅トランジスタの前記ドレイン及び前記第４選択トランジスタの前記ソースに接続されている
前記（９）に記載の固体撮像装置。
（１４）
前記第１及び第２の単位画素を含む複数の単位画素を備え、
前記複数の単位画素は、行列状に２次元配列し、
前記第１の単位画素は、前記複数の単位画素の配列における所定の参照専用行に位置する
前記（１２）又は（１３）に記載の固体撮像装置。
（１５）
画素アレイ部と、
前記画素アレイ部に前記第１及び第２の垂直信号線を介して接続された周辺回路と、
をさらに備え、
前記画素アレイ部は、
前記第１及び第２の単位画素を含む複数の単位画素が行列状に２次元配列する第１の領域と、
前記第１及び第２の単位セルを含む複数の単位セルが行及び／又は列状に配列する第２の領域と、
を含む
前記（１）〜（１４）の何れか１項に記載の固体撮像装置。
（１６）
画素アレイ部と、
前記画素アレイ部に前記第１及び第２の垂直信号線を介して接続された周辺回路と、
をさらに備え、
前記画素アレイ部は、前記第１及び第２の単位画素を含む複数の単位画素が行列状に２次元配列する第１の領域を含み、
前記周辺回路は、前記第１及び第２の単位セルを含む複数の単位セルが行及び／又は列状に配列する第２の領域を含む、
前記（１）〜（１４）の何れか１項に記載の固体撮像装置。
（１７）
前記周辺回路は、前記第１又は第２の垂直信号線を介して前記第１又は第２の単位画素から画素信号を読み出す読出し回路部である前記（１６）に記載の固体撮像装置。
（１８）
前記画素アレイ部を備える第１チップと、
前記第１チップに接合され、前記周辺回路を備える第２チップと、
を備える前記（１５）〜（１７）の何れか１項に記載の固体撮像装置。
（１９）
第１の垂直信号線及び第２の垂直信号線と、
前記第１及び第２の垂直信号線に接続されたカレントミラー回路と、
前記第１の垂直信号線に接続された参照画素と、
前記第２の垂直信号線に接続された単位画素と、
前記第２の垂直信号線に接続された単位セルと、
前記単位画素、前記参照画素及び前記単位セルに接続された電流供給線と、
前記電流供給線に接続された定電流回路と、
を備え、
前記参照画素の第１増幅トランジスタと、前記単位画素の第２増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第１の差動増幅回路を構成し、
前記参照画素の第１増幅トランジスタと、前記単位セルの第３増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第２の差動増幅回路を構成する
固体撮像装置。
（２０）
第１の垂直信号線及び第２の垂直信号線と、
前記第１及び第２の垂直信号線に接続されたカレントミラー回路と、
前記第１の垂直信号線に接続された第１の単位画素と、
前記第２の垂直信号線に接続された第２の単位画素と、
前記第１の垂直信号線に接続された第１の単位セルと、
前記第２の垂直信号線に接続された第２の単位セルと、
前記第１及び第２の単位画素及び前記第１及び第２の単位セルに接続された電流供給線と、
前記電流供給線に接続された定電流回路と、
前記第１及び第２の垂直信号線に接続され、前記第１の垂直信号線又は前記第２の垂直信号線に現れたアナログの電圧をデジタルの電圧値に変換する変換部と、
を備え、
前記第１の単位画素の第１増幅トランジスタと、前記第２の単位画素の第２増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第１の差動増幅回路を構成し、
前記第１の単位セルの第３増幅トランジスタと、前記第２の単位セルの第４増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第２の差動増幅回路を構成する
電子機器。
（２１）
第１の垂直信号線及び第２の垂直信号線と、
前記第１及び第２の垂直信号線に接続されたカレントミラー回路と、
前記第１の垂直信号線に接続された参照画素と、
前記第２の垂直信号線に接続された単位画素と、
前記第２の垂直信号線に接続された単位セルと、
前記単位画素、前記参照画素及び前記単位セルに接続された電流供給線と、
前記電流供給線に接続された定電流回路と、
前記第２の垂直信号線に接続され、前記第２の垂直信号線に現れたアナログの電圧をデジタルの電圧値に変換する変換部と、
を備え、
前記参照画素の第１増幅トランジスタと、前記単位画素の第２増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第１の差動増幅回路を構成し、
前記参照画素の第１増幅トランジスタと、前記単位セルの第３増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第２の差動増幅回路を構成する
電子機器。
１、１Ａ、１Ｂ、２ ＣＭＯＳイメージセンサ
１０ 画素アレイ部
１０Ｖ 有効画素領域
１０Ｄ ダミー差動対形成領域
１０Ｒ 参照画素領域
１１ 単位画素
１１Ａ 信号画素
１１Ｂ、１１Ｒ 参照画素
１１Ｄ、１１Ｄ０〜１１Ｄ４ ダミーセル
１２ システム制御部
１３ 垂直駆動部
１４ カラム読出し回路部
１５ カラム信号処理部
１６ 水平駆動部
１７ 信号処理部
２０ ＡＤＣ
１０１ オンチップレンズ
１０２ カラーフィルタ
１１０ 配線層
１１１ 配線
１１２ 絶縁膜
１２０、２２０、２００ 半導体基板
１３０、２１０ 支持基板
１４１ カレントミラー回路
１４２ テール電流源部
２０１ 周辺回路
３００ 第１半導体基板
３１０ 第２半導体基板
ＡＭＰ、ＡＭＰＤ 増幅トランジスタ
ＡＰ 受光部開口エリア
ＦＤ フローティングディフュージョン
ＬＤ 画素駆動線
ＬＶ 垂直画素配線
Ｌｒｓｔ リセットトランジスタ駆動線
Ｌｓｅｌ 選択トランジスタ駆動線
Ｌｔｒｇ 転送トランジスタ駆動線
Ｍｐ０、Ｍｐ１ ＰＭＯＳトランジスタ
ＰＤ フォトダイオード
ＲＳＴ、ＲＳＴＤ リセットトランジスタ
ＳＥＬ、ＳＥＬＤ 選択トランジスタ
ＳＷ、ＳＷ０〜ＳＷ５ スイッチ
ＴＲＧ 転送トランジスタ
ＶＣＯＭ 垂直電流供給線
ＶＲＤ 垂直リセット入力線
ＶＳＬ、ＶＳＬ０、ＶＳＬ１ 垂直信号線

Claims (20)

  1. 第１の垂直信号線及び第２の垂直信号線と、
    前記第１及び第２の垂直信号線に接続されたカレントミラー回路と、
    前記第１の垂直信号線に接続された第１の単位画素と、
    前記第２の垂直信号線に接続された第２の単位画素と、
    前記第１の垂直信号線に接続された第１の単位セルと、
    前記第２の垂直信号線に接続された第２の単位セルと、
    前記第１及び第２の単位画素及び前記第１及び第２の単位セルに接続された電流供給線と、
    前記電流供給線に接続された定電流回路と、
    を備え、
    前記第１の単位画素の第１増幅トランジスタと、前記第２の単位画素の第２増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第１の差動増幅回路を構成し、
    前記第１の単位セルの第３増幅トランジスタと、前記第２の単位セルの第４増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第２の差動増幅回路を構成する
    固体撮像装置。
  2. 前記第１及び第２の単位セルそれぞれは、入射した光を光電変換する光電変換素子を備えない請求項１に記載の固体撮像装置。
  3. 前記第２の差動増幅回路は、反転入力を構成する前記第４増幅トランジスタのゲートと、出力を構成する前記第４増幅トランジスタのドレインとがショートしている請求項１に記載の固体撮像装置。
  4. 複数の前記第１の単位画素と、複数の前記第２の単位画素とを備え、
    前記複数の第１及び第２の単位画素は、行列状に２次元配列し、
    前記第１及び第２の単位画素は、列方向において交互に配列し、
    前記第２の差動増幅回路は、読出し対象の単位画素をある第１の単位画素から該第１の単位画素に隣接する第２の単位画素に切り替える際又はある第２の単位画素から該第２の単位画素に隣接する第１の単位画素に切り替える際に、前記第１の単位セルの選択トランジスタと、前記第２の単位セルの選択トランジスタとをオン状態とすることで構成される
    請求項１に記載の固体撮像装置。
  5. 複数の前記第１の単位画素と、複数の前記第２の単位画素とを備え、
    前記複数の第１及び第２の単位画素は、行列状に２次元配列し、
    前記第１の単位画素は、前記複数の第１及び第２の単位画素の配列における所定の参照専用行に位置し、
    読出し対象の単位画素をある第２の単位画素から該第２の単位画素に隣接する他の第２の単位画素に切り替える際に、前記第１の単位セルの選択トランジスタと、前記第２の単位セルの選択トランジスタとをオン状態とすることで構成される
    請求項１に記載の固体撮像装置。
  6. 前記第１及び第２の単位画素それぞれは、
    入射した光を光電変換する光電変換素子と、
    前記光電変換素子に発生した電荷を転送する転送トランジスタと、
    前記転送トランジスタが転送した電荷を蓄積する電荷蓄積部と、
    を備え、
    前記第２の差動増幅回路は、前記光電変換素子に発生した電荷を前記転送トランジスタを介して前記電荷蓄積部へ転送する際に、前記第１の単位セルの選択トランジスタと、前記第２の単位セルの選択トランジスタとをオン状態とすることで構成される
    請求項１に記載の固体撮像装置。
  7. 前記第１の単位画素は、
    入射した光を光電変換する第１光電変換素子と、
    前記第１光電変換素子に発生した電荷を転送する第１転送トランジスタと、
    前記第１転送トランジスタが転送した電荷を蓄積する第１電荷蓄積部と、
    ソースが前記第１電荷蓄積部に接続され、前記第１電荷蓄積部に蓄積している電荷を放出する第１リセットトランジスタと、
    ドレインが前記第１の垂直信号線に接続され、ソースが前記電流供給線に接続され、前記第１電荷蓄積部に蓄積された電荷に応じた電圧を前記第１の垂直信号線に出現させる前記第１増幅トランジスタと、
    前記第１増幅トランジスタの前記ドレインと前記第１の垂直信号線との接続を切り替える第１選択トランジスタと、
    を備え、
    前記第２の単位画素は、
    入射した光を光電変換する第２光電変換素子と、
    前記第２光電変換素子に発生した電荷を転送する第２転送トランジスタと、
    前記第２転送トランジスタが転送した電荷を蓄積する第２電荷蓄積部と、
    ソースが前記第２電荷蓄積部に接続され、前記第２電荷蓄積部に蓄積している電荷を放出する第２リセットトランジスタと、
    ドレインが前記第２の垂直信号線に接続され、ソースが前記電流供給線に接続され、前記第２電荷蓄積部に蓄積された電荷に応じた電圧を前記第２の垂直信号線に出現させる前記第２増幅トランジスタと、
    前記第２増幅トランジスタと前記第２の垂直信号線との接続を切り替える第２選択トランジスタと、
    を備える
    請求項１に記載の固体撮像装置。
  8. 前記第１リセットトランジスタのドレインに接続された第１のリセット入力線と、
    前記第２リセットトランジスタのドレインに接続された第２のリセット入力線と、
    前記第１の垂直信号線と前記第１のリセット入力線との接続を切り替える第１スイッチと、
    前記第２の垂直信号線と前記第２のリセット入力線との接続を切り替える第２スイッチと、
    をさらに備える請求項７に記載の固体撮像装置。
  9. 前記第１の単位セルは、
    ソースが前記電流供給線に接続された前記第３増幅トランジスタと、
    ソースが前記第３増幅トランジスタのドレインに接続され、ドレインが前記第１の垂直信号線に接続された第３選択トランジスタと、
    を備え、
    前記第２の単位セルは、
    ソースが前記電流供給線に接続された前記第４増幅トランジスタと、
    ソースが前記第４増幅トランジスタのドレインに接続され、ドレインが前記第２の垂直信号線に接続された第４選択トランジスタと、
    を備える
    請求項１に記載の固体撮像装置。
  10. 前記第１の単位セルは、ソースが前記第３増幅トランジスタのゲートに接続された第３リセットトランジスタをさらに備え、
    前記第２の単位セルは、ソースが前記第４増幅トランジスタのゲートに接続された第４リセットトランジスタをさらに備える
    請求項９に記載の固体撮像装置。
  11. 前記第３リセットトランジスタのドレインに接続された第１のリセット入力線と、
    前記第４リセットトランジスタのドレインに接続された第２のリセット入力線と、
    前記第１の垂直信号線と前記第１のリセット入力線との接続を切り替える第１スイッチと、
    前記第２の垂直信号線と前記第２のリセット入力線との接続を切り替える第２スイッチと、
    をさらに備える請求項１０に記載の固体撮像装置。
  12. 前記第３増幅トランジスタのゲートに接続された第１のリセット入力線と、
    前記第４増幅トランジスタのゲートに接続された第２のリセット入力線と、
    をさらに備える請求項９に記載の固体撮像装置。
  13. 前記第３増幅トランジスタのゲートに接続された第１のリセット入力線と、
    をさらに備え、
    前記第４増幅トランジスタのゲートは、該第４増幅トランジスタの前記ドレイン及び前記第４選択トランジスタの前記ソースに接続されている
    請求項９に記載の固体撮像装置。
  14. 前記第１及び第２の単位画素を含む複数の単位画素を備え、
    前記複数の単位画素は、行列状に２次元配列し、
    前記第１の単位画素は、前記複数の単位画素の配列における所定の参照専用行に位置する
    請求項１２に記載の固体撮像装置。
  15. 画素アレイ部と、
    前記画素アレイ部に前記第１及び第２の垂直信号線を介して接続された周辺回路と、
    をさらに備え、
    前記画素アレイ部は、
    前記第１及び第２の単位画素を含む複数の単位画素が行列状に２次元配列する第１の領域と、
    前記第１及び第２の単位セルを含む複数の単位セルが行及び／又は列状に配列する第２の領域と、
    を含む
    請求項１に記載の固体撮像装置。
  16. 画素アレイ部と、
    前記画素アレイ部に前記第１及び第２の垂直信号線を介して接続された周辺回路と、
    をさらに備え、
    前記画素アレイ部は、前記第１及び第２の単位画素を含む複数の単位画素が行列状に２次元配列する第１の領域を含み、
    前記周辺回路は、前記第１及び第２の単位セルを含む複数の単位セルが行及び／又は列状に配列する第２の領域を含む、
    請求項１に記載の固体撮像装置。
  17. 前記周辺回路は、前記第１又は第２の垂直信号線を介して前記第１又は第２の単位画素から画素信号を読み出す読出し回路部である請求項１６に記載の固体撮像装置。
  18. 前記画素アレイ部を備える第１チップと、
    前記第１チップに接合され、前記周辺回路を備える第２チップと、
    を備える請求項１５に記載の固体撮像装置。
  19. 第１の垂直信号線及び第２の垂直信号線と、
    前記第１及び第２の垂直信号線に接続されたカレントミラー回路と、
    前記第１の垂直信号線に接続された参照画素と、
    前記第２の垂直信号線に接続された単位画素と、
    前記第２の垂直信号線に接続された単位セルと、
    前記単位画素、前記参照画素及び前記単位セルに接続された電流供給線と、
    前記電流供給線に接続された定電流回路と、
    を備え、
    前記参照画素の第１増幅トランジスタと、前記単位画素の第２増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第１の差動増幅回路を構成し、
    前記参照画素の第１増幅トランジスタと、前記単位セルの第３増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第２の差動増幅回路を構成する
    固体撮像装置。
  20. 第１の垂直信号線及び第２の垂直信号線と、
    前記第１及び第２の垂直信号線に接続されたカレントミラー回路と、
    前記第１の垂直信号線に接続された第１の単位画素と、
    前記第２の垂直信号線に接続された第２の単位画素と、
    前記第１の垂直信号線に接続された第１の単位セルと、
    前記第２の垂直信号線に接続された第２の単位セルと、
    前記第１及び第２の単位画素及び前記第１及び第２の単位セルに接続された電流供給線と、
    前記電流供給線に接続された定電流回路と、
    前記第１及び第２の垂直信号線に接続され、前記第１の垂直信号線又は前記第２の垂直信号線に現れたアナログの電圧をデジタルの電圧値に変換する変換部と、
    を備え、
    前記第１の単位画素の第１増幅トランジスタと、前記第２の単位画素の第２増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第１の差動増幅回路を構成し、
    前記第１の単位セルの第３増幅トランジスタと、前記第２の単位セルの第４増幅トランジスタと、前記カレントミラー回路と、前記定電流回路とが、第２の差動増幅回路を構成する
    電子機器。

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