KR101445661B1 - 피모스 트랜지스터를 사용하는 씨모스 이미지 센서 - Google Patents

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Abstract

피모스 트랜지스터를 사용하는 씨모스 이미지 센서가 개시된다. 상기 씨모스 이미지 센서는 포토 다이오드; 제1 스위치를 통하여 상기 포토 다이오드로부터 생성된 전하를 수신하는 플로팅 디퓨젼노드; 제1 전원전압과 상기 플로팅 디퓨젼 노드 사이에 접속되고 리셋 신호에 응답하여 상기 플로팅 디퓨젼 노드를 상기 제1 전원전압으로 리셋시키는 제2 스위치; 제1 노드와 제2 노드 사이에 접속되고 상기 플로팅 디퓨젼 노드에 저장된 전하에 기초하여 제1 노드를 제2 노드의 전압으로 소스 팔로우하는 제3 스위치; 상기 제1 노드와 출력 노드에 접속되고 선택신호에 응답하여 상기 제1 노드의 전압을 상기 출력 노드로 출력하는 제4 스위치; 및 상기 제2 노드와 상기 출력 노드에 접속되어 상기 출력 노드에 흐르는 전류를 미러링하여 미러링된 전류를 전류 미러 출력 노드를 통하여 출력하는 전류 미러부를 포함하여, 플로팅 디퓨젼 노드를 상기 제1 전원전압 레벨까지 완전히 리셋시키고 1/f 노이즈 발생을 방지할 수 있는 효과가 있다.
씨모스 이미지 센서, 피모스 트랜지스터

Description

피모스 트랜지스터를 사용하는 씨모스 이미지 센서{CMOS image sensor using PMOS}
본 발명은 이미지 센서에 관한 것으로, 보다 상세하게는 씨모스 이미지 센서에 관한 것이다.
일반적으로 사용되는 이미지 센서는 CCD(Charge Coupled Device)형 이미지 센서와 CMOS형 이미지 센서(CMOS Image Sensor; CIS)가 있다.
CIS는 CCD에 비해 일반적인 CMOS 공정을 이용할 수 있어서 경제적이며, 아날로그/ 디지털 신호 처리 회로를 함께 집적할 수 있어서 집적화에 유리하다.
또한, 상기 CIS는 저전력 저전압 설계가 가능하여 전력 소비가 적은 이동전화기(mobile), 디지털 카메라 등의 휴대용 기기에서 많이 사용된다.
상기 CIS의 픽셀 어레이는 2차원 매트릭스 형태로 배치된 다수의 픽셀들을 구비하고, 각각의 픽셀은 빛 에너지로부터 이미지 신호를 출력한다.
도 1은 관련기술에 따른 CMOS 이미지 센서의 픽셀의 구조이다. 도 1을 참조하면, 씨모스 이미지 센서의 픽셀(10)은 포토 다이오드(PD1), 전송 NMOS 트랜지스터(TG1), 플로팅 디퓨젼 노드(FD1, floating diffusion node), 리셋 NMOS 트랜지스 터(RES1), 드라이브 NMOS 트랜지스터(또는, 소스 팔로우 트랜지스터, SF1), 선택 NMOS 트랜지스터(SEL1), 부하 NMOS 트랜지스터(LD1)를 포함한다.
상기 포토 다이오드(PD1)는 발광체에서 발생 된 빛 에너지를 수신하여 전하를 생성하고 축적한다. 상기 전송 트랜지스터(TG1)는 게이트로 입력되는 제어신호에 응답하여 상기 축적된 전하 (또는 광전류)를 플로팅 디퓨젼 노드(FD1)로 전송한다.
상기 플로팅 디퓨젼 노드(FD1)는 플로팅 확산 영역(Floating Diffusion region)으로 형성되며 상기 전송 트랜지스터(TG1)를 통하여 상기 포토 다이오드(PD1)로부터 생성된 전하를 수신하고 저장한다.
상기 리셋 NMOS 트랜지스터(RES1)는 전원전압(VDD)과 플로팅 디퓨젼 노드(FD1) 사이에 접속되고 리셋 신호에 응답하여 상기 플로팅 디퓨젼 노드(FD1)를 상기 전원전압(VDD)으로 리셋시킨다.
상기 드라이브 NMOS 트랜지스터(SF1)는 전원전압(VDD)과 제1 노드(N1) 사이에 접속되며, 상기 플로팅 디퓨젼 노드(FD1)에 저장된 전하에 기초하여 상기 제1 노드(N1)를 상기 전원전압(VDD)으로 소스 팔로우한다.
상기 선택 NMOS 트랜지스터(SEL1)는 상기 제1 노드(N1)와 출력 노드(NO)에 접속되며 선택신호에 응답하여 상기 제1 노드(N1)와 출력 노드(NO)의 전기적 경로를 형성한다. 상기 부하 트랜지스터(LD1)는 상기 출력 노드(NO)와 그라운드전압(GND) 접속되고 출력제어신호에 응답하여 출력라인(output line)을 인에이블 시킨다.
그러나 관련기술에 따른 픽셀구조에 의하면 리셋 NMOS 트랜지스터(RES1)는 NMOS 트랜지스터로 구현되므로 상기 NMOS 트랜지스터 자체의 피드 쓰루(feed-through) 성분으로 인해 상기 플로팅 디퓨젼 노드(FD1)를 완전히 전원전압(VDD) 레벨까지 리셋시킬 수 없다.
따라서, 상기 플로팅 디퓨젼 노드(FD1)는 상기 전원전압(VDD) 보다 낮은 전압레벨에서 리셋되므로 상기 플로팅 디퓨젼 노드(FD1)의 전압변화범위는 낮아질 수 있다.
또한, 상기 관련기술에 따른 드라이브 NMOS 트랜지스터(SF1)는 NMOS 트랜지스터로 구현되어 표면 채널이 형성되어 표면 채널형 NMOS 트랜지스터가 될 수 있다. 이 경우 상기 표면 채널의 전하 준위에 전하가 갇히게(즉, 트랩(trap)) 되어 1/f 노이즈가 발생될 수 있다.
상기 픽셀구조(10) 내의 전원전압(VDD) 노드는 오버 플로우 드레인으로 이용될 수 있다. 그러나 상기 리셋 NMOS 트랜지스터(RES1)와 상기 드라이브 NMOS 트랜지스터(SF1)에는 상기 전원전압(VDD) 노드의 하부에 일정 농도 이상인 P-웰(P-well)이 존재하므로, 전위 장벽(potential barrier)이 형성될 수 있다. 이 경우 상기 전원전압(VDD) 노드는 상기 전위 장벽으로 인해 오버 플로우 드레인으로 이용될 수 없다.
또한, 상기 리셋 NMOS 트랜지스터(RES1)와 선택 NMOS 트랜지스터(SEL1)는 NMOS 트랜지스터로 구현되어 턴 온/오프시 열전자(hot electron)를 발생할 수 있다. 이 경우 상기 열전자가 배출되지 않아 디스플레이 화면의 노이즈를 발생할 수 있다.
본 발명이 이루고자하는 기술적 과제는 플로팅 디퓨젼 노드를 전원전압 레벨까지 완전히 리셋시키고 1/f 노이즈 발생을 방지할 수 있는 씨모스 이미지 센서를 제공하는 것이다.
본 발명이 이루고자하는 기술적 과제는 오버 플로우 드레인 동작이 원활하게 수행되는고 열전자 발생을 방지할 수 있는 씨모스 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 씨모스 이미지 센서는 포토 다이오드; 제1 스위치를 통하여 상기 포토 다이오드로부터 생성된 전하를 수신하는 플로팅 디퓨젼노드; 제1 전원전압과 상기 플로팅 디퓨젼 노드 사이에 접속되고 리셋 신호에 응답하여 상기 플로팅 디퓨젼 노드를 상기 제1 전원전압으로 리셋시키는 제2 스위치; 제1 노드와 제2 노드 사이에 접속되고 상기 플로팅 디퓨젼 노드에 저장된 전하에 기초하여 제1 노드를 제2 노드의 전압으로 소스 팔로우하는 제3 스위치; 상기 제1 노드와 출력 노드에 접속되고 선택신호에 응답하여 상기 제1 노드의 전압을 상기 출력 노드로 출력하는 제4 스위치; 및 상기 제2 노드와 상기 출력 노드에 접속되어 상기 출력 노드에 흐르는 전류를 미러링하여 미러링된 전류를 전류 미러 출력 노드를 통하여 출력하는 전류 미러부를 포함할 수 있다.
상기 전류 미러부는, 제1 바이어스 전압에 응답하여 상기 출력 노드에 흐르 는 전류를 미러링하는 전류미러블록; 및 제2 바이어스 전압에 응답하여 상기 전류미러블록에 의해서 미러링된 전류를 상기 전류미러 출력 노드로 출력하는 출력블록을 포함할 수 있다.
상기 전류미러블록은, 제1 브랜치와 제2 브랜치를 포함하는 전류 미러; 상기 전류미러 출력 노드의 전압에 응답하여 상기 제2 브랜치에 흐르는 전류량을 제어하기 위한 제1 제어 스위치; 및 상기 제4 스위치의 제1 단자 및 상기 제1 제어 스위치의 제1 단자와 상기 제1 전원전압 사이에 접속되고, 상기 제1 바이어스 전압에 응답하여 상기 전류 미러에 흐르는 전류량을 제어하는 제2 제어 스위치를 포함할 수 있다.
상기 전류 미러는, 상기 제2 노드와 상기 제2 전원전압 사이에 접속될 수 있다.
상기 출력블록은, 상기 제2 전원전압과 상기 전류미러 출력 노드 사이에 접속되고 상기 제1 브랜치의 전압에 응답하여 게이팅되는 제3 제어 스위치; 및 상기 제2 바이어스 전압에 응답하여 상기 전류미러 출력 노드에 흐르는 전류량을 제어하는 제4 제어 스위치를 포함할 수 있다.
상기 제3 스위치는 디플리젼 트랜지스터로 구현될 수 있다.
상기 씨모스 이미지 센서는, 상기 출력 노드와 상기 제1 전원전압 사이에 접속되고 상기 출력신호에 응답하여 상기 출력노드가 포함되는 출력라인을 활성화시키는 제5 스위치를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 씨모스 이미지 센서는, 광감지 소자; 상 기 광감지 소자로부터 생성된 전하를 플로팅 디퓨젼 노드로 전송하는 전송 트랜지스터; 리셋 신호에 응답하여 상기 플로팅 디퓨젼 노드를 제1 전원전압으로 리셋시키는 리셋 트랜지스터; 상기 플로팅 디퓨젼 노드에 저장된 전하에 기초하여 제1 노드를 제2 전원전압으로 소스 팔로우하는 드라이브 트랜지스터; 및 선택신호에 응답하여 상기 제1 노드의 전압을 출력 노드로 출력하는 선택 트랜지스터를 포함하며, 상기 리셋 트랜지스터는 상기 드라이브 트랜지스터, 및 상기 선택 트랜지스터는 동일 N-웰을 이용하여 구현될 수 있다.
상기 리셋 트랜지스터는 채널 영역의 양단에 각각 소오스/드레인 영역과 상기 채널 영역과 실질적으로 중첩하여 상기 채널 영역 상에 위치하는 게이트를 포함하며, 상기 N-웰과 상기 리셋 트랜지스터의 상기 소오스/드레인 영역은 서로 버팅 콘택을 통해 전기적으로 연결될 수 있다.
상기 리셋 트랜지스터, 상기 드라이브 트랜지스터, 및 상기 선택 트랜지스터 각각은 PMOS 트랜지스터일 수 있다.
상기 N-웰은, 상기 광감지 소자로부터 발생된 오버 플로우 전자에 대해서 오버 플로우 드레인을 수행할 수 있다.
상기 상기 리셋 트랜지스터, 상기 드라이브 트랜지스터, 및 상기 선택 트랜지스터 각각은 상기 동일 N-웰에 일렬로 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 씨모스 이미지 센서는, 광감지 소자; 상기 광감지 소자로부터 생성된 전하를 플로팅 디퓨젼 노드로 전송하는 전송 트랜지스터; 리셋 신호에 응답하여 상기 플로팅 디퓨젼 노드를 제1 전원전압으로 리셋시 키는 리셋 트랜지스터; 상기 플로팅 디퓨젼 노드에 저장된 전하에 기초하여 제1 노드를 제2 전원전압으로 소스 팔로우하는 드라이브 트랜지스터; 및 선택신호에 응답하여 상기 제1 노드의 전압을 출력 노드로 출력하는 선택 트랜지스터를 포함하며, 상기 리셋 트랜지스터는 제1 N-웰을 이용하여 구현되고, 상기 드라이브 트랜지스터 및 상기 선택 트랜지스터는 상기 제1 N-웰과 전기적으로 절연된 제2 N-웰을 이용하여 구현될 수 있다.
상기 리셋 트랜지스터는 채널 영역의 양단에 각각 소오스/드레인 영역과 상기 채널 영역과 실질적으로 중첩하여 상기 채널 영역 상에 위치하는 게이트를 포함하며, 상기 제1 N-웰과 상기 리셋 트랜지스터의 상기 소오스/드레인 영역은 서로 버팅 콘택을 통해 전기적으로 연결될 수 있다.
상기 선택 트랜지스터는 채널 영역의 양단에 각각 소오스/드레인 영역과 상기 채널 영역과 실질적으로 중첩하여 상기 채널 영역 상에 위치하는 게이트를 포함하며, 상기 제2 N-웰과 상기 선택 트랜지스터의 상기 소오스/드레인 영역은 서로 버팅 콘택을 통해 전기적으로 연결될 수 있다.
상술한 바와 같이 본 발명의 실시 예에 따른 씨모스 이미지 센서는 플로팅 디퓨젼 노드를 전원전압 레벨까지 리셋시킬 수 있고 1/f 노이즈 발생을 방지할 수 있는 효과가 있다.
본 발명의 실시 예에 따른 씨모스 이미지 센서는 오버 플로우 드레인 동작을 원활하게 수행할 수 있고 열전자 및 디스플레이 노이즈 발생을 방지할 수 있는 효 과가 있다.
본 발명의 실시 예에 따른 씨모스 이미지 센서는 선택 트랜지스터의 바디효과(body effect)를 감소시켜 드라이브 트랜지스터의 게인강하(gain drop)를 방지할 수 있는 효과가 있다.
본 발명의 실시 예에 따른 씨모스 이미지 센서는 버팅 콘택(butting contact)를 사용하여 소자의 크기를 줄일 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 의한 씨모스 이미지 센서는 전류 미러부를 이용하여 드라이브 트랜지스터의 게인 강하(gain drop)를 방지할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시 예에 따른 CMOS 이미지 센서의 픽셀 구조이다. 도 2를 참조하면, 씨모스 이미지 센서의 픽셀(20)은 포토 다이오드(PD), 제1 스위치(TG, 또는, 전송 트랜지스터), 플로팅 디퓨젼 노드(FD, floating diffusion node), 제2 스위치(RES, 또는,리셋 트랜지스터), 제3 스위치(SF, 또는, 드라이브 트랜지스터, 소스 팔로우 트랜지스터), 제4 스위치(SEL, 또는, 선택 트랜지스터), 제5 스위치(LD, 또는 부하 트랜지스터)를 포함할 수 있다.
상기 제2 스위치(RES), 제3 스위치(SF), 및 제4 스위치(SEL)는 모두 동일한 N-웰 영역(도 3의 63)에 위치하여 일렬로 레이아웃 될 수 있는데, 이에 대한 상세한 설명은 도 3을 통하여 후술하도록 한다.
상기 포토 다이오드(PD)는 발광체에서 발생 된 빛 에너지를 수신하여 전하를 생성하고 축적한다. 상기 제1 스위치(TG)는 게이트로 입력되는 제어신호에 응답하여 상기 축적된 전하 (또는, 광전류)를 플로팅 디퓨젼 노드(FD)로 전송한다.
상기 플로팅 디퓨젼 노드(FD)는 플로팅 확산 영역(Floating diffusion region)으로 형성되며 상기 제1 스위치(TG)를 통하여 상기 포토 다이오드(PD)로부터 생성된 전하를 수신하고 저장한다.
상기 제2 스위치(RES)는 제1 전원전압(VDD)과 플로팅 디퓨젼 노드(FD) 사이에 접속되고 리셋 신호에 응답하여 상기 플로팅 디퓨젼 노드(FD)를 상기 제1 전원전압(VDD)으로 리셋시킨다.
상기 제2 스위치(RES)는 PMOS 트랜지스터(예컨대, 인핸스(enhance) PMOS 트랜지스터)로 구현될 수 있다. 이 경우 제2 스위치(RES)는 제1 논리레벨(예컨대, 제2 전원전압(GND) 레벨, '로우'레벨)의 리셋신호에 응답하여 턴 온되어 상기 플로팅 디퓨젼 노드(FD)를 제1 전원전압(VDD)으로 리셋시킬 수 있다.
상기 제2 전원전압(GND)은 그라운드 전압레벨일 수 있으나 반전된 제1 전원전압(즉, -VDD) 레벨이 될 수 있음은 물론이다.
따라서, 본 발명의 실시 예에 의하면 상기 제2 스위치(RES)가 PMOS 트랜지스 터로 구현되기 때문에 NMOS 트랜지스터로 구현될 경우 발생될 수 있는 피드 쓰루(feed-through) 성분을 제거하여 상기 플로팅 디퓨젼 노드(FD)를 제1 전원전압(VDD)으로 완전하게 리셋시킬 수 있다.
상기 제3 스위치(SF)는 제2 전원전압(GND)과 제1 노드(N11) 사이에 접속되며, 상기 플로팅 디퓨젼 노드(FD)에 저장된 전하에 기초하여 상기 제1 노드(N11)를 상기 제2 전원전압(GND)으로 소스 팔로우할 수 있다.
상기 제3 스위치(SF)는 PMOS 트랜지스터로 구현될 수 있다. 이때, 상기 제3 스위치(SF)에는 자연스럽게 베리드 채널(buried channel)이 형성될 수 있으므로, 상기 제3 스위치(SF)는 NMOS 트랜지스터로 구현될 경우 발생될 수 있는 1/f 노이즈 유발을 방지할 수 있다.
또한, 상기 제3 스위치(SF)는 디플리젼(depletion) PMOS 트랜지스터로 구현될 수 있는데 이 경우 상기 제3 스위치(SF)의 출력전압의 선형성(linearity)은 높아질 수 있다.
상기 제4 스위치(SEL)는 상기 제1 노드(N11)와 출력 노드(NO1) 사이에 접속되며 선택신호에 응답하여 상기 제1 노드(N11)와 출력 노드(NO1) 사이의 전기적 경로를 형성한다.
상기 제4 스위치(SEL)는 PMOS 트랜지스터(예컨대, 인핸스(enhance) PMOS 트랜지스터)로 구현될 수 있다. 이 경우 상기 제4 스위치(SEL)는 제1 논리레벨(예컨대, 제2 전원전압(GND) 레벨, '로우'레벨)의 선택신호에 응답하여 상기 제1 노드(N11)와 출력 노드(NO1) 사이의 전기적 경로를 형성할 수 있다.
상기 제4 스위치(SEL)가 PMOS 트랜지스터 구현되는 경우 상기 제4 스위치(SEL)의 핫 캐리어(hot carrier)는 열 전자(hot electron)가 아니고 열 정공(hot hole)이다. 따라서, 본 발명의 실시 예에 의한 픽셀(10)에 의하면 열 전자로 인해 유발될 수 있는 디스플레이 노이즈를 방지할 수 있는 효과가 있다.
상기 제5 스위치(LD)는 상기 출력 노드(NO1)와 제1 전원전압(VDD) 사이에 접속되고 출력제어신호에 응답하여 출력라인(output line)을 인에이블 시킬 수 있다.
상기 제5 스위치(LD)는 PMOS 트랜지스터(예컨대, 인핸스(enhance) PMOS 트랜지스터)로 구현될 수 있다. 이 경우 상기 제5 스위치(LD)는 제1 논리레벨(예컨대, 제2 전원전압(GND) 레벨, '로우'레벨)의 출력제어신호에 응답하여 출력라인(out line)을 인에이블 시킬 수 있다.
도 3은 본 발명의 실시 예에 따른 CMOS 이미지 센서의 픽셀을 나타낸 레이아웃도로서 상기 CMOS 이미지 센서(20)의 평면도이다. 도 4는 도 3의 Ⅴ-Ⅴ'선을 따라 절단한 단면도이다. 도 2 내지 도 4를 참조하면, CMOS 이미지 센서(20)는 분리영역(61), 광 감지 소자 영역(62), 제1 스위치(TG) 영역(63), 및 N-웰 영역(65)을 포함하는 반도체 기판(p-epi, 예컨대, P형의 반도체 기판)을 구비한다. 예를 들어 반도체 기판(p-epi)은 실리콘 기판으로 이루어진다.
상기 반도체 기판(p-epi)의 상기 분리영역(61)은 상기 광감지 소자(Photo Sensitive Device; PSD) 영역(62), 상기 제1 스위치(TG) 영역(63), 및 상기 N-웰 영역(65)을 정의하며 STI(Shallow Trench Isolation) 공정 또는 LOCOS(Local Oxidation Of Silicon) 공정 등에 의해 형성될 수 있다.
상기 광 감지 소자 영역(62)에는 N형의 포토 다이오드(도 4의 NPD)가 형성될 수 있다. 이는 입사광에 대응하여 전하를 생성 및 축적한다.
상기 N형의 포토 다이오드(NPD) 상부에는 반도체 기판(p-epi)의 표면 부근에 P+형의 확산층(pinning layer, PPD)이 위치한다. 이러한 확산층(144)은 포토다이오드 영역에서 댕글링 본드가 많이 존재하는 실리콘 기판 표면에서의 암전류를 줄이기 위하여 형성될 수 있다.
상기 제1 스위치 영역(63)에는 상기 N형의 포토 다이오드(NPD)에서 생성된 전하를 플로팅 디퓨젼 노드(FD)의 제1 콘택(FD connect1)으로 전송하는 제1 스위치(TG)가 위치한다. 상기 제1 스위치(TG)의 게이트(64) 아래에는 게이트 절연막이 위치할 수 있다.
또한, 제1 스위치(TG)의 게이트(64) 하부의 반도체 기판(p-epi) 내에는 광전하의 이동 통로가 되는 채널 영역(미도시)이 위치할 수 있다.
상기 N-웰 영역(65)은 광감지 소자(62)으로부터 발생된 오버 플로우 전자에 대해서 오버 플로우 드레인(over flow drain)을 수행할 수 있다.
상기 N-웰 영역(65)에는 제2 스위치 영역(67), 제3 스위치 영역(71), 및 제4 스위치 영역(75)이 위치할 수 있다. 즉, 상기 제2 스위치 영역(67), 제3 스위치 영역(71), 및 제4 스위치 영역(75)은 모두 동일한 N-웰 영역(63) 상에 위치하므로 일렬로 레이아웃 될 수 있다.
상기 제2 스위치 영역(67)에는 리셋 신호에 응답하여 플로팅 디퓨젼 노 드(FD)의 제2 콘택(FD connect3)을 제1 전원전압(VDD)으로 리셋시키는 제2 스위치(RES)가 위치한다. 상기 제1 콘택(FD connect1)과 상기 제2 콘택(FD connect3)은 전기적으로 연결된다.
상기 제2 스위치(RES)의 게이트(69) 아래에는 게이트 절연막(미도시)이 위치할 수 있다. 또한, 제2 스위치(RES)의 게이트(69) 하부의 상기 N-웰 영역(65) 내에는 광전하의 이동 통로가 되는 채널 영역(미도시)이 위치할 수 있다.
도 5는 도 3의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이고, 도 6은 도 3의 CMOS 이미지 센서의 픽셀에 사용되는 버팅 콘택을 설명하기 위한 도면이다.
도 2 내지 도 6를 참조하면, 상기 제2 스위치(RES)의 채널 영역의 어느 하나의 단에 위치하는 소오스/ 드레인 영역(P+ S/D)과 상기 N-웰 영역(65) 상의 콘텍 영역(N+ S/D)은 서로 버팅 콘택(butting contact)을 통해 전기적으로 연결될 수 있다. 따라서, 상기 소오스/ 드레인 영역(P+ S/D)과 상기 N-웰 영역(65)은 동일 전위를 갖는다.
즉, 본 발명의 실시 예에 따른 씨모스 이미지 센서(20)는 제1 전원전압(VDD)과 접속되는 소오스/ 드레인 영역(P+ S/D)이 N-웰 영역(65) 상의 콘텍 영역(N+ S/D)과 서로 버팅 콘택 됨으로써 별도의 N-웰 영역(65)에 대한 콘택 영역이 불필요하여 소자의 크기가 작아질 수 있는 장점이 있다.
다시, 도 2와 도 3을 참조하면, 상기 제3 스위치 영역(71)에는 제3 스위치(SF)가 위치할 수 있다. 도 6은 도 3의 Ⅴ-Ⅴ'선을 따라 절단한 단면도로서, 상기 제3 스위치(SF)의 게이트(73) 아래에는 게이트 절연막(61)이 위치할 수 있다.
또한, 제3 스위치(SF)의 게이트(73) 하부의 상기 N-웰 영역(65) 내에는 광전하의 이동 통로가 되는 채널 영역(미도시)이 위치할 수 있다.
상기 제4 스위치 영역(75)에는 제4 스위치(SEL)가 위치할 수 있다. 상기 제4 스위치(SEL)의 게이트(77) 아래에는 게이트 절연막(미도시)이 위치할 수 있으며, 상기 제4 스위치(SEL)의 게이트(77) 하부의 상기 N-웰 영역(65) 내에는 광전하의 이동 통로가 되는 채널 영역(미도시)이 위치할 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 CMOS 이미지 센서의 픽셀을 나타낸 레이아웃도이다. 도 2와 도 7을 참조하면, CMOS 이미지 센서(20')는 분리영역(61'), 광 감지 소자 영역(62), 제1 스위치(TG) 영역(63), 제1 N-웰 영역(80), 및 제2 N-웰 영역(90)를 포함할 수 있다.
즉, 본 발명의 다른 실시 예에 따른 CMOS 이미지 센서(20')는 도 3의 CMOS 이미지 센서(20)와 비교하여 서로 전기적으로 절연되어 있는 제1 N-웰 영역(80), 및 제2 N-웰 영역(90)을 포함한다.
상기 제1 N-웰 영역(80)은 광감지 소자(62)으로부터 발생된 오버 플로우 전자에 대해서 오버 플로우 드레인(over flow drain)을 수행할 수 있으며, 제2 스위치 영역(81)을 포함할 수 있다.
상기 제2 스위치 영역(81)에는 리셋 신호에 응답하여 플로팅 디퓨젼 노드(FD)의 제2 콘택(FD connect3)을 제1 전원전압(VDD)으로 리셋시키는 제2 스위치(RES)가 위치한다. 제1 콘택(FD connect1)과 상기 제2 콘택(FD connect3)은 전기적으로 연결된다.
상기 제2 스위치(RES)의 게이트(83) 아래에는 게이트 절연막(미도시)이 위치할 수 있다. 또한, 제2 스위치(RES)의 게이트(83) 하부의 상기 제1 N-웰 영역(80) 내에는 광전하의 이동 통로가 되는 채널 영역(미도시)이 위치할 수 있다.
또한, 도 4와 도 5를 통하여 상세히 설명한 바와 같이 상기 제2 스위치(RES)의 채널 영역의 어느 하나의 단(예컨대, 소오스 또는 드레인 단)에 위치하는 소오스/ 드레인 영역(P+ S/D)과 제1 N-웰 영역(81) 상의 콘텍 영역(N+ S/D)은 서로 버팅 콘택(butting contact)을 통해 전기적으로 연결될 수 있다. 따라서, 상기 소오스/ 드레인 영역(P+ S/D)과 상기 제1 N-웰 영역(81)은 동일 전위(즉, 제1 전원전압(VDD))를 갖는다.
즉, 본 발명의 실시 예에 따른 씨모스 이미지 센서(20')는 제1 전원전압(VDD)과 접속되는 소오스/ 드레인 영역(P+ S/D)이 제1 N-웰 영역(81) 상의 콘텍 영역(N+ S/D)과 서로 버팅 콘택 됨으로써 별도의 제1 N-웰 영역(81)에 대한 콘택 영역이 불필요하여 소자의 크기가 작아질 수 있는 장점이 있다.
상기 제2 N-웰 영역(90)은 광감지 소자(62)으로부터 발생된 오버 플로우 전자에 대해서 오버 플로우 드레인(over flow drain)을 수행할 수 있으며, 제3 스위치 영역(91)과 제4 스위치 영역(95)을 포함할 수 있다.
상기 제3 스위치 영역(91)에는 제3 스위치(SF)가 위치할 수 있으며, 상기 제3 스위치(SF)의 게이트(93) 아래에는 게이트 절연막(미도시)이 위치할 수 있다.
또한, 제3 스위치(SF)의 게이트(93) 하부의 상기 제2 N-웰 영역(90) 내에는 광전하의 이동 통로가 되는 채널 영역(미도시)이 위치할 수 있다.
상기 제4 스위치 영역(95)에는 제4 스위치(SEL)가 위치할 수 있다. 상기 제4 스위치(SEL)의 게이트(97) 아래에는 게이트 절연막(미도시)이 위치할 수 있으며, 상기 제4 스위치(SEL)의 게이트(97) 하부의 상기 제2 N-웰 영역(90) 내에는 광전하의 이동 통로가 되는 채널 영역(미도시)이 위치할 수 있다.
상기 제4 스위치(SEL)는 채널 영역(미도시)의 양단에 각각 소오스/드레인 영역을 포함하며, 상기 제4 스위치(SEL)의 채널 영역의 어느 하나의 단에 위치하는 소오스/ 드레인 영역과 제2 N-웰 영역(90) 상의 콘텍 영역은 서로 버팅 콘택(butting contact)을 통해 전기적으로 연결될 수 있다.
따라서, 상기 제4 스위치(SEL)의 소오스/ 드레인 영역과 상기 제2 N-웰 영역(90)은 동일 전위를 갖는다. 즉, 상기 제2 N-웰 영역(90)의 전위는 상기 제4 스위치(SEL)의 소오스/ 드레인 영역의 전위(예컨대, 소스 노드의 전위(즉, Vout))와 동일해져서 플로팅(floating) 상태가 될 수 있다.
즉, 본 발명의 실시 예에 따른 씨모스 이미지 센서(20')에 의하면 제2 N-웰 영역(90)의 전위가 플로팅 상태가 되므로 제3 스위치(SF)의 바디효과(body effect)가 감소되어 상기 제3 스위치(SF)의 게인 강하(gain drop)를 방지할 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 씨모스 이미지 센서(20')는 상기 제4 스위치(SEL)의 채널 영역의 어느 하나의 단에 위치하는 소오스/ 드레인 영역과 제2 N-웰 영역(90) 상의 콘텍 영역은 서로 버팅 콘택 됨으로써 별도의 제2 N-웰 영역(90)에 대한 콘택 영역이 불필요하여 소자의 크기가 작아질 수 있는 장점이 있다.
도 8은 본 발명의 다른 실시 예에 따른 CMOS 이미지 센서의 픽셀 구조이다. 도 2와 도 8을 참조하면, 씨모스 이미지 센서(30)는 다수의 픽셀들(PX1과 PX3)과 전류미러부(54)를 포함할 수 있다.
상기 다수의 픽셀들(PX1과 PX3) 중에서 제1 픽셀(PX1)은 제1 포토 다이오드(PD3), 제6 스위치(TG3), 제1 플로팅 디퓨젼 노드(FD3), 제7 스위치(RES3), 제8 스위치(SF3), 및 제9 스위치(SEL3)를 포함할 수 있다.
상기 제1 포토 다이오드(PD3), 상기 제6 스위치(TG3), 상기 제1 플로팅 디퓨젼 노드(FD3), 및 상기 제7 스위치(RES3) 각각은 도 2의 포토 다이오드(PD), 제1 스위치(TG), 플로팅 디퓨젼 노드(FD), 및 제2 스위치(RES)와 그 기능 및 구조가 동일 또는 유사한바 이에 대한 상세한 설명은 생략한다.
상기 제8 스위치(SF3)는 제1 노드(N11)와 제2 노드(N3) 사이에 접속되며, 상기 제1 플로팅 디퓨젼 노드(FD3)에 저장된 전하에 기초하여 상기 제2 노드(N3)를 상기 제1 노드(N11)의 전압으로 소스 팔로우할 수 있다.
상기 제9 스위치(SEL3)는 상기 제2 노드(N3)와 제1 출력 노드(Vo) 사이에 접속되며 제1 선택신호(S3)에 응답하여 상기 제2 노드(N3)와 제1 출력 노드(Vo) 사이의 전기적 경로를 형성할 수 있다.
제2 픽셀(PX3)은 제2 포토 다이오드(PD5), 제10 스위치(TG5), 제2 플로팅 디퓨젼 노드(FD5), 제11 스위치(RES5), 제12 스위치(SF5), 및 제13 스위치(SEL5)를 포함할 수 있다.
상기 제2 포토 다이오드(PD5), 상기 제10 스위치(TG5), 상기 제2 플로팅 디 퓨젼 노드(FD5), 및 상기 제11 스위치(RES5) 각각은 도 2의 포토 다이오드(PD), 제1 스위치(TG), 플로팅 디퓨젼 노드(FD), 및 제2 스위치(RES)와 그 기능 및 구조가 동일 또는 유사한바 이에 대한 상세한 설명은 생략한다.
상기 제12 스위치(SF5)는 제1 노드(N11)와 제3 노드(N5) 사이에 접속되며, 상기 제2 플로팅 디퓨젼 노드(FD5)에 저장된 전하에 기초하여 상기 제3 노드(N5)를 상기 제1 노드(N11)의 전압으로 소스 팔로우할 수 있다.
상기 제13 스위치(SEL5)는 상기 제3 노드(N5)와 제1 출력 노드(Vo) 사이에 접속되며 제2 선택신호(S5)에 응답하여 상기 제3 노드(N5)와 제1 출력 노드(Vo) 사이의 전기적 경로를 형성할 수 있다.
상기 제1 선택신호(S3)와 상기 제2 선택신호(S5)는 서로 중첩되지 않게 발생되어 상기 제1 픽셀(PX1)과 상기 제2 픽셀(PX3) 각각의 출력은 서로 중첩되지 않을 수 있다.
상기 전류 미러부(50)는 제1 전원전압(VDD)과 상기 제2 전원전압(GND) 사이에 접속되어 상기 제1 출력 노드(Vo)에 흐르는 전류를 미러링하여 미러링된 전류를 전류 미러 출력 라인(B5)을 통하여 출력할 수 있다.
상기 제2 전원전압(GND)은 그라운드 전압레벨일 수 있으나 반전된 제1 전원전압(즉, -VDD) 레벨이 될 수 있음은 물론이다.
즉, 본 발명의 실시 예에 의한 씨모스 이미지 센서(30)는 제8 스위치(SF3)와 제12 스위치(SF5)의 바이어스 회로로서 전류 미러부(50)를 사용하여 상기 제8 스위치(SF3) 및/ 또는 제12 스위치(SF5)에 의해서 발생될 수 있는 게인 강하(gain drop)를 방지할 수 있다.
상기 전류 미러부(50)는 전류미러블록(52)과 출력블록(54)을 포함할 수 있다. 상기 전류미러블록(52)은 제1 바이어스 전압(Vb1)에 응답하여 상기 제1 출력 노드(Vo)에 흐르는 전류를 미러링할 수 있다.
상기 전류미러블록(52)은 전류 미러(56), 제1 제어 스위치(3), 및 제2 제어 스위치(4)를 포함할 수 있다. 상기 전류 미러(56)는 제1 브랜치(B1)와 제2 브랜치(B3)를 포함하며, 트랜지스터쌍(1과 2, 예컨대, NMOS 트랜지스터쌍)을 이용하여 상기 제1 브랜치(B1)에 흐르는 전류를 상기 제2 브랜치(B3)로 미러링한다.
상기 제1 제어 스위치(3)는 제1 출력 노드(Vo)와 제1 전원전압(VDD) 사이에 접속되고 상기 제1 바이어스 전압(Vb1)에 응답하여 상기 전류 미러(56)에 흐르는 전류량(예컨대, 제1 브랜치(B1)와 제2 브랜치(B3) 각각에 흐르는 전류량)을 제어할 수 있다.
예컨대, 상기 제1 제어 스위치(3)는 상기 제1 바이어스 전압(Vb1)에 응답하여 상기 제1 출력 노드(Vo)와 제1 전원전압(VDD) 사이의 전기적 경로를 형성할 수 있다.
상기 제2 제어 스위치(4)는 상기 전류미러 출력 노드(Vot)의 전압에 응답하여 상기 제2 브랜치(B3)에 흐르는 전류량을 제어할 수 있다. 보다 상세하게는, 상기 상기 제2 제어 스위치(4)는 제2 브랜치(B3)와 상기 제1 출력 노드(Vo) 사이에 접속되어 상기 출력 노드(Vot)의 전압에 응답하여 상기 제2 브랜치(B3)와 상기 제1 출력 노드(Vo) 사이의 전기적 경로를 형성할 수 있다.
상기 출력블록(54)은 제2 바이어스 전압(Vb2)에 응답하여 상기 전류미러블록(52)에 의해서 미러링된 전류를 상기 전류미러 출력 노드(Vot)로 출력할 수 있다.
상기 출력블록(54)은 제3 제어 스위치(5)와 제4 제어 스위치(6)을 포함할 수 있다. 상기 제3 제어 스위치(5)는 상기 제2 전원전압(GND)과 상기 전류미러 출력 노드(Vot) 사이에 접속되고 상기 제1 브랜치(B1)의 전압에 응답하여 게이팅될 수 있다.
상기 제4 제어 스위치(6)는 상기 전류미러 출력 노드(Vot)와 상기 제1 전원전압(VDD) 사이에 접속되고 제2 바이어스 전압(Vb2)에 응답하여 상기 전류미러 출력 노드(Vot)에 흐르는 전류량을 제어할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 관련기술에 따른 CMOS 이미지 센서의 픽셀 구조이다.
도 2는 본 발명의 실시 예에 따른 CMOS 이미지 센서의 픽셀 구조이다.
도 3은 본 발명의 실시 예에 따른 CMOS 이미지 센서의 픽셀을 나타낸 레이아웃도이다.
도 4는 도 3의 Ⅴ-Ⅴ'선을 따라 절단한 단면도이다.
도 5는 도 3의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 6은 도 3의 CMOS 이미지 센서의 픽셀에 사용되는 버팅 콘택을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 CMOS 이미지 센서의 픽셀을 나타낸 레이아웃도이다.
도 8은 본 발명의 다른 실시 예에 따른 CMOS 이미지 센서의 픽셀 구조이다.

Claims (15)

  1. 포토 다이오드;
    제1 스위치를 통하여 상기 포토 다이오드로부터 생성된 전하를 수신하는 플로팅 디퓨젼노드;
    제1 전원전압과 상기 플로팅 디퓨젼 노드 사이에 접속되고 리셋 신호에 응답하여 상기 플로팅 디퓨젼 노드를 상기 제1 전원전압으로 리셋시키는 제2 스위치;
    제1 노드와 제2 노드 사이에 접속되고 상기 플로팅 디퓨젼 노드에 저장된 전하에 기초하여 제1 노드를 제2 노드의 전압으로 소스 팔로우하는 제3 스위치;
    상기 제1 노드와 출력 노드에 접속되고 선택신호에 응답하여 상기 제1 노드의 전압을 상기 출력 노드로 출력하는 제4 스위치; 및
    상기 제2 노드와 상기 출력 노드에 접속되어 상기 출력 노드에 흐르는 전류를 미러링하여 미러링된 전류를 전류 미러 출력 노드를 통하여 출력하는 전류 미러부를 포함하는 씨모스 이미지 센서.
  2. 제1항에 있어서, 상기 전류 미러부는,
    제1 바이어스 전압에 응답하여 상기 출력 노드에 흐르는 전류를 미러링하는 전류미러블록; 및
    제2 바이어스 전압에 응답하여 상기 전류미러블록에 의해서 미러링된 전류를 상기 전류미러 출력 노드로 출력하는 출력블록을 포함하는 씨모스 이미지 센서.
  3. 제2항에 있어서, 상기 전류미러블록은,
    제1 브랜치와 제2 브랜치를 포함하는 전류 미러;
    상기 전류미러 출력 노드의 전압에 응답하여 상기 제2 브랜치에 흐르는 전류량을 제어하기 위한 제1 제어 스위치; 및
    상기 제4 스위치의 제1 단자 및 상기 제1 제어 스위치의 제1 단자와 상기 제1 전원전압 사이에 접속되고, 상기 제1 바이어스 전압에 응답하여 상기 전류 미러에 흐르는 전류량을 제어하는 제2 제어 스위치를 포함하는 씨모스 이미지 센서.
  4. 제3항에 있어서, 상기 전류 미러는,
    상기 제2 노드와 제2 전원전압 사이에 접속되는 씨모스 이미지 센서.
  5. 제4항에 있어서, 상기 출력블록은,
    상기 제2 전원전압과 상기 전류미러 출력 노드 사이에 접속되고 상기 제1 브랜치의 전압에 응답하여 게이팅되는 제3 제어 스위치; 및
    상기 제2 바이어스 전압에 응답하여 상기 전류미러 출력 노드에 흐르는 전류량을 제어하는 제4 제어 스위치를 포함하는 씨모스 이미지 센서.
  6. 광감지 소자;
    상기 광감지 소자로부터 생성된 전하를 플로팅 디퓨젼 노드로 전송하는 전송 트랜지스터;
    리셋 신호에 응답하여 상기 플로팅 디퓨젼 노드를 제1 전원전압으로 리셋시키는 리셋 트랜지스터;
    상기 플로팅 디퓨젼 노드에 저장된 전하에 기초하여 제1 노드를 제2 전원전압으로 소스 팔로우하는 드라이브 트랜지스터; 및
    선택신호에 응답하여 상기 제1 노드의 전압을 출력 노드로 출력하는 선택 트랜지스터를 포함하며, 상기 리셋 트랜지스터, 상기 드라이브 트랜지스터, 및 상기 선택 트랜지스터는 동일 N-웰을 이용하여 구현되는 씨모스 이미지 센서.
  7. 제6항에 있어서, 상기 리셋 트랜지스터는 채널 영역의 양단에 각각 위치하는 소오스 영역 및 드레인 영역과 상기 채널 영역과 중첩하여 상기 채널 영역 상에 위치하는 게이트를 포함하며,
    상기 N-웰과 상기 리셋 트랜지스터의 상기 소오스 영역 또는 상기 드레인 영역은 서로 버팅 콘택을 통해 전기적으로 연결되는 씨모스 이미지 센서.
  8. 제6항에 있어서, 상기 리셋 트랜지스터, 상기 드라이브 트랜지스터, 및 상기 선택 트랜지스터 각각은 PMOS 트랜지스터인 씨모스 이미지 센서.
  9. 광감지 소자;
    상기 광감지 소자로부터 생성된 전하를 플로팅 디퓨젼 노드로 전송하는 전송 트랜지스터;
    리셋 신호에 응답하여 상기 플로팅 디퓨젼 노드를 제1 전원전압으로 리셋시키는 리셋 트랜지스터;
    상기 플로팅 디퓨젼 노드에 저장된 전하에 기초하여 제1 노드를 제2 전원전압으로 소스 팔로우하는 드라이브 트랜지스터; 및
    선택신호에 응답하여 상기 제1 노드의 전압을 출력 노드로 출력하는 선택 트랜지스터를 포함하며,
    상기 리셋 트랜지스터는 제1 N-웰을 이용하여 구현되고, 상기 드라이브 트랜지스터 및 상기 선택 트랜지스터는 상기 제1 N-웰과 전기적으로 절연된 제2 N-웰을 이용하여 구현되는 씨모스 이미지 센서.
  10. 제9항에 있어서, 상기 리셋 트랜지스터는 채널 영역의 양단에 각각 위치하는 소오스 영역 및 드레인 영역과 상기 채널 영역과 중첩하여 상기 채널 영역 상에 위치하는 게이트를 포함하며,
    상기 제1 N-웰과 상기 리셋 트랜지스터의 상기 소오스 영역 또는 상기 드레인 영역은 서로 버팅 콘택을 통해 전기적으로 연결되는 씨모스 이미지 센서.
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